CN113643638B - 栅极驱动电路 - Google Patents

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Abstract

本发明公开了一种栅极驱动电路。栅极驱动电路中的移位寄存器包括预充电单元、上拉单元以及下拉单元。预充电单元接收第一输入信号并控制第一节点的电势。上拉单元接收第一时钟信号并由第二节点输出扫描信号。下拉单元包括第六晶体管、第七晶体管及第八晶体管。第六晶体管及第七晶体管由第一控制信号开启，且第八晶体管由第二控制信号开启。第一控制信号在扫描期间内具高电势，并在空白期间内具低电势。第二控制信号在扫描期间内具低电势，并在空白期间内具高电势。

Description

栅极驱动电路
技术领域
本发明涉及一种栅极驱动电路，特别是涉及一种可减少信号的纹波(ripple)效应的栅极驱动电路。
背景技术
显示面板是由两片基板以及设置在两片基板之间的多个膜层与各式电子组件所构成，以达到显示画面的功能。由于显示面板具有外型轻薄、耗电量少以及无辐射污染等特性，因此已被广泛地应用在各式携带式或穿戴式电子产品例如笔记本计算机(notebook)、智能型手机(smart phone)、手表以及车用显示器等，以提供更方便的信息传递与显示。
为了因应需求，显示面板的边框宽度不断地缩减，使得周边区能够布置电路的空间随着减少。因此，栅极驱动电路的架构必需简化，以在有限空间中布置够大尺寸的输出级薄膜晶体管。然而，栅极驱动电路内的信号的纹波效应也必需受到抑制，以提升显示面板的显示质量。
发明内容
本发明为解决上述的技术问题提供一种栅极驱动电路，以减少栅极驱动电路内的信号的纹波效应，以避免画面发生异常(如横纹)，进而可提升显示面板的显示质量。
为解决上述技术问题，本发明提供了一种栅极驱动电路，用以驱动一显示面板。栅极驱动电路在一帧数期间内具有一扫描期间与一空白期间，且栅极驱动电路包括复数级移位寄存器，在扫描期间依序输出多个扫描信号到显示面板，其中第i级移位寄存器包括多个晶体管并包括一预充电单元、一上拉单元以及一下拉单元。预充电单元用以接收一第一输入信号，且依据第一输入信号控制一第一节点的电势，其中预充电单元包括多个晶体管中的一第一晶体管，第一晶体管的一第一端接收第一输入信号，第一晶体管的一栅极耦接到第一晶体管的第一端，且第一晶体管的一第二端耦接到所述第一节点。上拉单元和预充电单元耦接在第一节点，上拉单元接收一第一时钟信号，并依据第一节点的电势和第一时钟信号由一第二节点输出一第i级扫描信号，其中i是大于或等于1的一个正整数。下拉单元包括多个晶体管中的一第二晶体管至一第八晶体管。第二晶体管的一第一端接收一第一控制信号，且第二晶体管的一栅极耦接到第二晶体管的第一端。第三晶体管的一栅极耦接到第二晶体管的一第二端，且第三晶体管的一第一端耦接到第二晶体管的第一端。第四晶体管的一栅极耦接到第一节点，第四晶体管的一第一端接收一参考电势，且第四晶体管的一第二端耦接到第二晶体管的第二端。第五晶体管的一栅极耦接到第一节点，第五晶体管的一第一端接收参考电势，且第五晶体管的一第二端耦接到第三晶体管的一第二端。第六晶体管的一栅极耦接到第三晶体管的第二端，第六晶体管的一第一端接收参考电势，且第六晶体管的一第二端耦接到第一节点。第七晶体管的一栅极耦接到第三晶体管的第二端，第七晶体管的一第一端接收参考电势，且第七晶体管的一第二端耦接到第二节点。第八晶体管的一栅极接收一第二控制信号，第八晶体管的一第一端接收参考电势，且第八晶体管的一第二端耦接到第二节点。在扫描期间内，第一控制信号具有一第一电势，在空白期间内，第一控制信号具有一第二电势，且第一电势高于第二电势。在空白期间内，第二控制信号具有一第三电势，在扫描期间内，第二控制信号具有一第四电势，且第三电势高于第四电势。在扫描期间内，第一电势高于第四电势，且在空白期间内，第三电势高于第二电势。
在本发明的栅极驱动电路中，各级移位寄存器在扫描期间内的非输出扫描信号的时间下，可通过第一控制信号开启下拉单元中的晶体管，以将第一节点及第二节点维持在低电势。藉此，可减少第一节点和/或第二节点受到时钟信号耦合而产生纹波效应，避免移位寄存器在非输出信号的时间发生异常操作，进而避免画面发生异常。另一方面，在空白期间内，各级移位寄存器可通过第二控制信号开启下拉单元中的另一晶体管，使得第二节点的电势能够维持在低电势。藉此，可避免移位寄存器在空白期间发生异常操作，进而避免画面发生异常。
附图说明
图1为本发明第一实施例的显示面板的示意图。
图2为本发明第一实施例的栅极驱动电路的示意图。
图3为图2的栅极驱动电路中第i级移位寄存器的等效电路图。
图4为图2的栅极驱动电路的时序图。
图5为本发明第二实施例的第i级移位寄存器的等效电路图。
其中，附图标记说明如下：
10 显示面板
100 基板
102、1021、1022 栅极驱动电路
104 控制集成电路
106 走线
108 预充电单元
110 上拉单元
112 下拉单元
BT1、BT2 空白期间
CL1-CL8 时钟信号线
CLK1 第一时钟信号
CLK2 第二时钟信号
CP 电容
CS1-CS8 时钟信号
CY 周期
DR 显示区
EL 结束信号线
ES 结束信号
FR 帧数期间
IL 起始信号线
IN1 第一输入信号
IN2 第二输入信号
IS 起始信号
M1-M11 晶体管
OUT(i)、OUT(i-1)、OUT(i+1)、 扫描信号
OUT(1)-OUT(N)
PR 周边区
PW1 第一控制信号
PW2 第二控制信号
PWL1、PWL2 信号线
SL 扫描线
SR(1)-SR(N)、SR(i) 移位寄存器
ST 扫描期间
ta-tk、t1-t2 时间点
VGL 参考电势
VL0 基准电势
VL1、VL2 电势
VLa 第一电势
VLb 第二电势
VLc 第三电势
VLd 第四电势
X1 第一节点
X2 第二节点
X3 第三节点
具体实施方式
为使本领域技术人员能更进一步了解本发明，以下特列举本发明的优选实施例，并配合附图详细说明本发明的构成内容及所欲达成的功效。须注意的是，附图均为简化的示意图，因此，仅显示与本发明有关的组件与组合关系，以对本发明的基本架构或实施方法提供更清楚的描述，而实际的组件与布局可能更为复杂。另外，为了方便说明，本发明的各附图中所示的组件并非以实际实施的数目、形状、尺寸做等比例绘制，其详细的比例可依照设计的需求进行调整。
须知悉的是，虽然术语第一、第二、第三…可用以描述多种组件，但组件并不以此术语为限。此术语仅用于区别说明书内单一组件与其他组件。权利要求中可不使用相同术语，而依照权利要求中器件宣告的顺序以第一、第二、第三…取代。因此，在下文说明书中，第一组件在权利要求中可能为第二组件。
请参考图1，其为本发明第一实施例的显示面板的示意图。本发明的一显示面板10可为各种类型的显示面板，例如液晶显示面板、电泳显示面板、有机发光显示面板或微型发光二极管显示面板，但不以此为限。如图1所示，显示面板10的基板100具有一表面，此表面可包括一显示区DR以及设置在显示区DR外至少一侧的一周边区PR。在一些实施例中，周边区PR可环绕显示区DR，但不限于此。基板100可为硬质基板例如玻璃基板、塑料基板、石英基板或蓝宝石基板，也可为例如包含聚亚酰胺材料(polyimide，PI)或聚对苯二甲酸乙二酯材料(polyethylene terephthalate，PET)的可挠式基板，但不以此为限。显示面板10包括多条扫描线SL设置在显示区DR内，扫描线SL可例如由周边区PR延伸进显示区DR，并可和显示区DR内的子像素电连接。
显示面板10可包括至少一栅极驱动电路(gate driver circuit)102设置在周边区PR内，并设置在显示区DR的一侧。栅极驱动电路102可和扫描线SL电连接，并可传送扫描信号到扫描线SL以驱动显示区DR内的子像素。此外，栅极驱动电路102可和至少一控制集成电路(integrated circuit，IC)104电连接，控制集成电路104可传送控制信号(例如时钟信号、起始信号和/或结束信号)至栅极驱动电路102。其中，控制集成电路104亦可设置在周边区PR内，但不以此为限。在本实施例中，显示面板10可包括两个栅极驱动电路1021、1022分别设置在显示区DR的两侧，但栅极驱动电路102与控制集成电路104的数量与设置位置都不以上述为限。如图1所示，在相邻的两条扫描线SL中，一条可和栅极驱动电路1021电连接，而另一条可和栅极驱动电路1022电连接，但不以此为限。
本实施例的栅极驱动电路1021、1022为阵列基板行驱动(gate driver on array，GOA)电路结构，但不以此为限。在某些实施例中，栅极驱动电路102可制作为芯片后再设置在基板100上，或设置在可挠式或硬式电路板后再电连接至基板100上的连接垫，且所述连接垫可电连接扫描线SL。在一些实施例中，栅极驱动电路102可包括多条控制信号线(例如时钟信号线、起始信号线和/或结束信号线)，所述控制信号线可通过走线106电连接到控制集成电路104，以使控制集成电路104可传送控制信号(例如时钟信号、起始信号和/或结束信号)到栅极驱动电路102。下文将详细介绍栅极驱动电路102中的组件及其结构。
请参考图2，其为本发明第一实施例的栅极驱动电路的示意图，本实施例的栅极驱动电路102包含时钟信号线CL1-CL8、起始信号线IL、结束信号线EL、信号线PWL1、信号线PWL2和第1级至第N级移位寄存器SR(1)-SR(N)，其中N为大于或等于9的正整数，但不以此为限。时钟信号线CL1-CL8提供时钟信号CS1-CS8至对应的移位寄存器SR(1)-SR(N)。本发明的时钟信号线的数量不限为8条。在其他实施例中，时钟信号线的数量也可为4条或6条，但不以此为限。第1级至第N级移位寄存器SR(1)-SR(N)可以是GOA电路结构，但不以此为限。
此外，起始信号线IL可提供起始信号IS至第1级移位寄存器SR(1)，且结束信号线EL可提供结束信号ES至第N级移位寄存器SR(N)。栅极驱动电路102可应用于双向扫描驱动，但不以此为限。本实施例的栅极驱动电路102可应用于顺向扫描驱动，但在某些实施例中，栅极驱动电路102也可应用于反向扫描驱动。当栅极驱动电路102应用于反向扫描驱动时，第N级移位寄存器SR(N)可接收起始信号，且第1级移位寄存器SR(1)可接收结束信号，但不以此为限。在一些实施例中，栅极驱动电路102也可应用于单向扫描驱动。此外，信号线PWL1可用以传送第一控制信号PW1到第一级至第N级移位寄存器SR(1)-SR(N)，而信号线PWL2可用以传送第二控制信号PW2到第一级至第N级移位寄存器SR(1)-SR(N)。时钟信号线CL1-CL8、起始信号线IL、结束信号线EL、信号线PWL1、信号线PWL2等控制信号线可耦接一个或多个芯片，即时钟信号CS1-CS8、起始信号IS、结束信号ES、信号线PWL1、信号线PWL2等控制信号线可由此一个或多个芯片提供，例如驱动芯片和/或时序控制芯片等，但不限于此。
请参考图3，其为图2的栅极驱动电路中第i级移位寄存器的等效电路图。第i级(其中i是大于或等于1的一个正整数，例如是1到N的正整数)移位寄存器SR(i)包括一预充电单元108、一上拉单元110和一下拉单元112，其中预充电单元108和上拉单元110的一端耦接在一第一节点X1，而上拉单元110的另外一端的一第二节点X2可输出第i级扫描信号OUT(i)到对应的扫描线SL。预充电单元108可接收一第一输入信号IN1或一第二输入信号IN2，且依据第一输入信号IN1或第二输入信号IN2控制第一节点X1的电势。预充电单元108包含一晶体管M1(或称为第一晶体管)和一晶体管M2(或称为第十一晶体管)。在本实施例中，栅极驱动电路102是双向扫描的驱动电路，而在这些移位寄存器SR(1)-SR(N)中，晶体管M1的一第一端接收第一输入信号IN1，晶体管M1的一栅极耦接至晶体管M1的第一端，且晶体管M1的一第二端耦接至第一节点X1。晶体管M2的一第一端接收第二输入信号IN2，晶体管M2的一栅极耦接至晶体管M2的第一端，且晶体管M2的一第二端耦接至第一节点X1。在本文中，薄膜晶体管的“第一端”和“第二端”分别是指薄膜晶体管的源极和漏极，或者分别是指薄膜晶体管的漏极和源极。此外，在某些实施例中可包括单向扫描的栅极驱动电路，并会在后续实施例中介绍。
若移位寄存器SR(i)为第1级移位寄存器(即i为1)，则第一输入信号IN1为起始信号IS，且第二输入信号IN2为第(i+1)级移位寄存器SR(i+1)输出的扫描信号OUT(i+1)(即第2级扫描信号OUT(2))。若移位寄存器SR(i)为第2级至第(N-1)级移位寄存器中的任一移位寄存器(即i为2至(N-1)中的任一正整数)，则第一输入信号IN1和第二输入信号IN2分别为第(i-1)级移位寄存器SR(i-1)输出的第(i-1)级扫描信号OUT(i-1)和第(i+1)级移位寄存器SR(i+1)输出的第(i+1)级扫描信号OUT(i+1)。若移位寄存器SR(i)为第N级移位寄存器(即i为N)，则第一输入信号IN1为第(i-1)级移位寄存器SR(i-1)输出的扫描信号OUT(i-1)(即第(N-1)级扫描信号OUT(N-1))，且第二输入信号IN2为结束信号ES。藉此，栅极驱动电路102中的移位寄存器可在扫描期间依序从移位寄存器SR(1)至移位寄存器SR(N)输出扫描信号OUT(1)-OUT(N)到显示面板10的扫描线SL。需说明的是，当栅极驱动电路102为顺向扫描时，IS为起始信号而ES为结束信号；而当栅极驱动电路102为反向扫描时，ES为起始信号而IS则为结束信号。
上拉单元110和预充电单元108耦接在第一节点X1，上拉单元110接收一第一时钟信号CLK1，并依据第一节点X1的电势和第一时钟信号CLK1由第二节点X2输出扫描信号OUT(i)，其中第一时钟信号CLK1为时钟信号CS1-CS8中的任一个。在N为8的多倍数的实施例中，若i为1、9、…、(N-7)，则第一时钟信号CLK1为时钟信号CS1；若i为2、10、…、(N-6)，则第一时钟信号CLK1为时钟信号CS2；若i为3、11、…、(N-5)，则第一时钟信号CLK1为时钟信号CS3；若i为4、12、…、(N-4)，则第一时钟信号CLK1为时钟信号CS4；若i为5、13、…、(N-3)，则第一时钟信号CLK1为时钟信号CS5；若i为6、14、…、(N-2)，则第一时钟信号CLK1为时钟信号CS6；若i为7、15、…、(N-1)，则第一时钟信号CLK1为时钟信号CS7；若i为8、16、…、N，则第一时钟信号CLK1为时钟信号CS8。
上拉单元110包括一晶体管M3(或称为第十晶体管)和一电容CP。晶体管M3的一栅极耦接到第一节点X1，晶体管M3的一第一端接收第一时钟信号CLK1，且晶体管M3的一第二端耦接到第二节点X2并可输出扫描信号OUT(i)。晶体管M3可电连接显示面板10中的一条扫描线SL，且晶体管M3可输出扫描信号OUT(i)到所述扫描线SL。电容CP的一第一端耦接到第一节点X1和晶体管M3的栅极，且电容CP的一第二端耦接到第二节点X2和晶体管M3的第二端。
如图3所示，预充电单元108的一端、上拉单元110的一端和下拉单元112的一端耦接于第一节点X1，而上拉单元110的另外一端和下拉单元112的另外一端耦接于第二节点X2。下拉单元112包括一晶体管M4(或称为第二晶体管)、一晶体管M5(或称为第三晶体管)、一晶体管M6(或称为第四晶体管)、一晶体管M7(或称为第五晶体管)、一晶体管M8(或称为第六晶体管)、一晶体管M9(或称为第七晶体管)、一晶体管M10(或称为第八晶体管)以及一晶体管M11(或称为第九晶体管)。本实施例的晶体管M1至晶体管M11可例如是薄膜晶体管。
晶体管M4的一第一端接收一第一控制信号PW1，且晶体管M4的一栅极耦接到晶体管M4的第一端。晶体管M5的一栅极耦接到晶体管M4的一第二端，且晶体管M5的一第一端耦接到晶体管M4的第一端。晶体管M6的一栅极耦接到第一节点X1，晶体管M6的一第一端接收一参考电势VGL，且晶体管M6的一第二端耦接到晶体管M4的第二端。晶体管M7的一栅极耦接到第一节点X1，晶体管M7的一第一端接收参考电势VGL，且晶体管M7的一第二端耦接到晶体管M5的一第二端。
晶体管M8的一栅极耦接到晶体管M5的第二端，晶体管M8的一第一端接收参考电势VGL，且晶体管M8的一第二端耦接到第一节点X1。晶体管M9的一栅极耦接到晶体管M5的第二端，晶体管M9的一第一端接收参考电势VGL，且晶体管M9的一第二端耦接到第二节点X2。晶体管M10的一栅极接收一第二控制信号PW2，晶体管M10的一第一端接收参考电势VGL，且晶体管M10的一第二端耦接到第二节点X2。晶体管M11的一栅极接收一第二时钟信号CLK2，晶体管M11的一第一端接收参考电势VGL，且晶体管M11的一第二端耦接到第一节点X1。
举例来说，参考电势VGL可为栅极低电势(gate low voltage，VGL)，但不以此为限。在N为8的多倍数的实施例中，若i为1、9、…、(N-7)，则第二时钟信号CLK2为时钟信号CS6；若i为2、10、…、(N-6)，则第二时钟信号CLK2为时钟信号CS7；若i为3、11、…、(N-5)，则第二时钟信号CLK2为时钟信号CS8；若i为4、12、…、(N-4)，则第二时钟信号CLK2为时钟信号CS1；若i为5、13、…、(N-3)，则第二时钟信号CLK2为时钟信号CS2；若i为6、14、…、(N-2)，则第二时钟信号CLK2为时钟信号CS3；若i为7、15、…、(N-1)，则第二时钟信号CLK2为时钟信号CS4；若i为8、16、…、N，则第二时钟信号CLK2为时钟信号CS5，但不以此为限。
在一些第一实施例的变化实施例中，若i为1、9、…、(N-7)，则第二时钟信号CLK2为时钟信号CS5；若i为2、10、…、(N-6)，则第二时钟信号CLK2为时钟信号CS6；若i为3、11、…、(N-5)，则第二时钟信号CLK2为时钟信号CS7；若i为4、12、…、(N-4)，则第二时钟信号CLK2为时钟信号CS8；若i为5、13、…、(N-3)，则第二时钟信号CLK2为时钟信号CS1；若i为6、14、…、(N-2)，则第二时钟信号CLK2为时钟信号CS2；若i为7、15、…、(N-1)，则第二时钟信号CLK2为时钟信号CS3；若i为8、16、…、N，则第二时钟信号CLK2为时钟信号CS4。
在某些栅极驱动电路中，各级移位寄存器是和前两级移位寄存器和/或后两级移位寄存器电连接。在此情况下，不同级移位寄存器之间的连接导线的数量或需要互相跨线的次数较多。然而，在本实施例的栅极驱动电路102中，如图2和图3所示，各级移位寄存器SR(i)是和前一级移位寄存器SR(i-1)和/或后一级移位寄存器SR(i+1)电连接，或各级移位寄存器SR(i)接收前一级扫描信号OUT(i-1)和/或后一级扫描信号OUT(i+1)。因此，在本实施例的栅极驱动电路102中，可减少不同级移位寄存器之间的连接导线的数量或需要互相跨线的次数，使得连接导线的布线较为简单，或可缩小这些连接导线所占用的空间，并可进而缩减周边区PR的宽度。
此外，在某些栅极驱动电路中，各级移位寄存器可能包括十三个薄膜晶体管。然而，本实施例的各级移位寄存器SR(i)可包括十一个薄膜晶体管。因此，本实施例的栅极驱动电路102所占用的空间相对较小，进而可缩减周边区PR的宽度。另一方面，当显示面板需要的移位寄存器的数量较多时，将使各个移位寄存器在周边区PR内设置的空间条件更为严苛。然而，由于本实施例的移位寄存器的薄膜晶体管的数量和所占用的面积较少，因此可设置尺寸(如沟道宽度(channel width))较大的输出级薄膜晶体管(如晶体管M3)，可确保移位寄存器有足够的输出电压来开启像素的薄膜晶体管和输入正确的电压值。
请参考图4，其为图2的栅极驱动电路的时序图。本实施例的栅极驱动电路102在一帧数期间(frame)内可具有一扫描期间与一空白期间。举例而言，帧数期间FR可包括扫描期间ST和扫描期间ST之前的空白期间BT1，但不以此为限。在一些实施例中，帧数期间FR也可包括扫描期间ST和扫描期间ST之后的空白期间BT2。为方便说明，图4中的空白期间BT1和空白期间BT2只绘出部分。举例而言，栅极驱动电路102可具有连续的多个帧数期间，其中一个扫描期间可位在两个空白期间之间，或是一个空白期间可位在两个扫描期间之间，但不以此为限。
图4中的X1(1)、X1(2)分别为第一级移位寄存器SR(1)的第一节点X1与第二级移位寄存器SR(2)的第一节点X1。因为本实施例的第i级移位寄存器SR(i)的上拉单元110可输出第i级扫描信号OUT(i)至第二节点X2，因此第i级移位寄存器SR(i)的扫描信号OUT(i)可分别为第i级移位寄存器SR(i)的第二节点X2的电势。例如图4中的扫描信号OUT(1)、OUT(2)可分别为第一级移位寄存器SR(1)的第二节点X2与第二级移位寄存器SR(2)的第二节点X2的电势。
请一并参考图2、图3及图4，当扫描期间ST开始时后，起始信号IS在时间点ta由低电势升到高电势，第1级移位寄存器SR(1)的晶体管M1因起始信号IS而开启，且第一节点X1(1)的电势亦依据起始信号IS(第一输入信号IN1)从一基准电势VL0转变成一电势VL1。虽然晶体管M3因第一节点X1(1)的电势VL1而开启，但因时钟信号CS1处在低电势，扫描信号OUT(1)仍维持在低电势。
在时间点tb时，晶体管M3仍为开启，时钟信号CS1(第一时钟信号CLK1)由低电势升到高电势，且第一节点X1(1)的电势受电容CP的耦合作用从电势VL1转变成电势VL2。此时，扫描信号OUT(1)(或第二节点X2(1))由低电势升到高电势，移位寄存器SR(1)依据第一节点X1(1)的电势和时钟信号CS1输出扫描信号OUT(1)到对应的扫描线SL，且第2级移位寄存器SR(2)的第一节点X1(2)因扫描信号OUT(1)而由基准电势VL0升到电势VL1。在扫描信号OUT(1)输出的同时，时钟信号CS6(第二时钟信号CLK2)具有低电势，使得移位寄存器SR(1)在输出扫描信号OUT(1)时晶体管M11是关闭的，进而避免第一节点X1(1)的电势和/或扫描信号OUT(1)受到影响。举例而言，电势VL2可大于电势VL1及基准电势VL0，且电势VL1可大于基准电势VL0，但不以此为限。
在时间点td时，时钟信号CS1由高电势降到低电势，使得第一节点X1(1)的电势从电势VL2转变成电势VL1。同时，扫描信号OUT(1)(或第二节点X2(1))由高电势降到低电势，并使得移位寄存器SR(1)停止输出扫描信号OUT(1)到对应的扫描线SL。
在时间点tf时，时钟信号CS6由低电势升到高电势，第1级移位寄存器SR(1)的晶体管M11因时钟信号CS6而开启，使得第一节点X1(1)的电势从电势VL1降到基准电势VL0，以重置第1级移位寄存器SR(1)。换言之，在扫描期间ST开始之后，传送第二时钟信号CLK2(如时钟信号CS6)的开始时间(如时间点tf)在传送第一时钟信号CLK1(如时钟信号CS1)的结束时间(如时间点td)之后。在本实施例中，第一节点X1(1)的电势并未随时钟信号CS1降到低电势而从电势VL2直接降到基准电势VL0，第一节点X1(1)在电势VL1维持一段时间(如从时间点td到时间点tf)后再由电势VL1降到基准电势VL0(即两阶段降压)，以延长晶体管M3的开启时间，避免晶体管M3开启时间不足而导致扫描信号OUT(1)(或第二节点X2(1))的电势下降时间太长而造成扫描信号OUT(1)的波形有拖尾现象。藉此，可使得扫描信号OUT(1)在从高电势转变为低电势时，其信号的波形的下降可较为陡直，进而提升信号处理的质量。
另一方面，虽然第1级移位寄存器SR(1)的晶体管M6和M7在时间点ta到时间点tf之间因第一节点X1(1)的高电势而开启，但因晶体管M6和M7的一端皆接收参考电势VGL，使得第1级移位寄存器SR(1)的一第三节点X3(1)可维持在低电势，使得晶体管M8和晶体管M9是关闭的，进而避免晶体管M3的操作受到影响。
本实施例的第二级移位寄存器SR(2)接收的第一输入信号IN1、第一时钟信号CLK1及第二时钟信号CLK2分别为第一级移位寄存器SR(1)输出的扫描信号OUT(1)、时钟信号CS2及时钟信号CS6。在时间点tb时，扫描信号OUT(1)由低电势升到高电势，因此在第2级移位寄存器SR(2)中，第一节点X1(2)的电势在时间点tb时从基准电势VL0转变成电势VL1。在时间点tc时，时钟信号CS2由低电势升到高电势，且第一节点X1(2)的电势从电势VL1转变成电势VL2。此时，扫描信号OUT(2)由低电势升到高电势，移位寄存器SR(2)输出扫描信号OUT(2)到对应的扫描线SL，且第3级移位寄存器SR(3)的第一节点X1(3)因扫描信号OUT(2)而由基准电势VL0升到电势VL1。
在时间点te时，时钟信号CS2由高电势降到低电势，使得第一节点X1(2)的电势从电势VL2转变成电势VL1。同时，扫描信号OUT(2)由高电势降到低电势，并使得移位寄存器SR(2)停止输出扫描信号OUT(2)到对应的扫描线SL。在时间点tg时，时钟信号CS7由低电势升到高电势，第2级移位寄存器SR(2)的第一节点X1(2)的电势从电势VL1降到基准电势VL0，以重置第2级移位寄存器SR(2)。本实施例的栅极驱动电路102中的其余移位寄存器SR(3)-SR(N)的运作方式与上述说明相似，故在此不再赘述。
若移位寄存器SR(i)为第一级到第(N-1)级移位寄存器中的任一移位寄存器(即i为1到(N-1)中的任一正整数)，则第二输入信号IN2为第(i+1)级移位寄存器SR(i+1)输出的第(i+1)级扫描信号OUT(i+1)。因为晶体管M2的栅极与晶体管M2的第一端彼此耦接且接收第二输入信号IN2，且晶体管M2的第二端耦接到第一节点X1，因此第二输入信号IN2中的高电势会对第一节点X1进行充电。若移位寄存器SR(i)为第N级移位寄存器(即i为N)，则第二输入信号IN2无法设定为第(i+1)级扫描信号OUT(i+1)，因此本实施例将最后一级移位寄存器SR(N)的第二输入信号IN2设定为结束信号ES，以使最后一级移位寄存器SR(N)的第一节点X1的波形变化可类似于第一级到第(N-1)级移位寄存器SR(1)-SR(N-1)中的第一节点X1的波形变化。
例如，因为第(N-7)级到第(N-1)级移位寄存器SR(N-7)-SR(N-1)中的第二输入信号IN2分别为第(N-6)级到第N级移位寄存器SR(N-6)-SR(N)输出的第(N-6)级到第N级扫描信号OUT(N-6)-OUT(N)，且第(N-6)级到第N级扫描信号OUT(N-6)-OUT(N)的高电势期间分别与时钟信号CS2、CS3、CS4、CS5、CS6、CS7、CS8的周期中的一高电势期间相同，因此结束信号ES在时间点ti到时间点tj内可具有高电势，且时间点ti到时间点tj亦为时钟信号CS1的周期中的一高电势期间，使得最后一级移位寄存器SR(N)的第一节点X1的波形变化可类似于第一级到第(N-1)级移位寄存器SR(1)-SR(N-1)中的第一节点X1的波形变化。
在N为8的多倍数的实施例中，移位寄存器SR(N-7)-SR(N)的第一时钟信号CLK1分别为为时钟信号CS1、CS2、CS3、CS4、CS5、CS6、CS7、CS8，且第二时钟信号CLK2分别为CS6、CS7、CS8、CS1、CS2、CS3、CS4、CS5。在移位寄存器SR(N-2)-SR(N)分别依据时钟信号CS6、CS7、CS8的高电势输出扫描信号OUT(N-2)-OUT(N)时，时钟信号CS6、CS7、CS8的高电势会同时开启移位寄存器SR(N-7)、SR(N-6)、SR(N-5)的晶体管M11，使得第一节点X1的电势维持在低电势。
为了使最后五级移位寄存器SR(N-4)-SR(N)在输出扫描信号OUT(N-4)-OUT(N)后，可开启移位寄存器SR(N-4)-SR(N)的晶体管M11以将第一节点X1的电势维持在低电势，因此可让时钟信号CS1、CS2、CS3、CS4、CS5于时间点ti到时间点tk间内的部分期间分别具有高电势，以将移位寄存器SR(N-4)-SR(N)的第一节点X1的电势维持在低电势，使得最后五级移位寄存器SR(N-4)-SR(N)的第一节点X1及第二节点X2的波形变化可类似于第一级到第(N-5)级移位寄存器SR(1)-SR(N-5)中的第一节点X1及第二节点X2的波形变化。
值得说明的是，图4的栅极驱动电路的时序图是以顺向扫描驱动为例示，但不以此为限。在反向扫描驱动的实施例中，在第N级移位寄存器SR(N)接收第二输入信号IN2(如结束信号ES)后，移位寄存器SR(N)-SR(1)可依序输出扫描信号OUT(N)-OUT(1)，例如SR(N)-SR(N-7)分别依据时钟信号CS8、CS7、CS6、CS5、CS4、CS3、CS2、CS1的高电势依序输出扫描信号OUT(N)-OUT(N-7)。因此可将图4中的标号IS、ES、CS1、CS2、CS3、CS4、CS5、CS6、CS7、CS8、X1(1)、OUT(1)、X1(2)、OUT(2)分别修改为ES、IS、CS8、CS7、CS6、CS5、CS4、CS3、CS2、CS1、X1(N)、OUT(N)、X1(N-1)、OUT(N-1)即可得到反向扫描驱动的时序图，于此不再赘述。
在一些实施例中，在扫描期间ST内，时钟信号CS1-CS8中的任一个(抑或第一时钟信号CLK1或第二时钟信号CLK2)可包括重复的多个周期，其中一个周期可包括P个时间单位。另在其中一个周期中，时钟信号CS1-CS8中的任一个可在Q个时间单位内具有高电势(或称为第五电势)，所述时钟信号可在(P-Q)个时间单位内具有低电势(或称为第六电势)，且第五电势可高于第六电势，其中P、Q皆为正整数且P大于Q。此外，Q可小于(P-Q)，上述的P、Q及(P-Q)将于以下段落中举例做说明。
举例而言，在本实施例的扫描期间ST中，各个时钟信号可包括重复的周期，如图4中的时钟信号CS1可具有重复的周期CY。每一周期CY可具有16个时间单位，且时钟信号CS1在周期CY中可具有高电势及低电势，其中具有高电势的时间可以是六个时间单位(如时间点tb到时间点td，或Q是6)，具有低电势的时间可以是十个时间单位(如时间点td到时间点th，或(P-Q)是10，即P是16)，相邻两时钟信号可相差1/8周期时间(如时钟信号CS1与时钟信号CS2相差两个时间单位)，且一条扫描线SL的扫描时间可以是六个时间单位，但不以此为限。此外，高电势及低电势的时间和/或扫描线SL的扫描时间并不以上述为限，且本发明不限定时间单位的时间长度。其余时钟信号CS2-CS8可具有相同于时钟信号CS1的周期CY，在此不再赘述。
在某些栅极驱动电路中，各级移位寄存器是和前两级移位寄存器和/或后两级移位寄存器电连接。在此情况下，当第1级和第2级移位寄存器共享一条起始信号线或起始信号时，会使得第1级和第2级移位寄存器的第一节点的预充时间不同，进而使得第1级和第2级移位寄存器输出的扫描信号的波形有所差别。倘若要避免上述问题，则需设置两条起始信号线，提供两个起始信号分别到第1级和第2级移位寄存器。此作法将使得栅极驱动电路所占用的空间增加。然而，在本实施例的栅极驱动电路102中，各级移位寄存器SR(i)是和前一级移位寄存器SR(i-1)和/或后一级移位寄存器SR(i+1)电连接。因此，在本实施例的栅极驱动电路102中，只需一条起始信号线IL提供起始信号IS到第1级移位寄存器SR(1)即可，并且如图4所示，第1级和第2级移位寄存器SR(1)、SR(2)的第一节点X1(1)、X1(2)的预充时间相等，进而可得到具有相同波形的第1级和第2级移位寄存器SR(1)、SR(2)所输出的扫描信号OUT(1)、OUT(2)，进而提升信号处理的质量。
在本实施例中，在扫描期间ST(如时间点t1到时间点t2)内，第一控制信号PW1可具有一第一电势VLa(如高电势)，在空白期间(如空白期间BT1和空白期间BT2)内，第一控制信号PW1可具有一第二电势VLb(如低电势)，且第一电势VLa可高于第二电势VLb。在第一节点X1(1)的电势从电势VL1降到基准电势VL0(如时间点tf)之后，晶体管M6和M7随着关闭。因此，在时间点tf到时间点t2之间，第1级移位寄存器SR(1)的第三节点X3(1)不会再被晶体管M6和M7降低到低电势。反之，在时间点tf到时间点t2之间，第三节点X3(1)可依据晶体管M4和M5所接收的第一控制信号PW1上升到高电势，进而开启晶体管M8和M9。由于晶体管M8的一端接收参考电势VGL，可将第一节点X1(1)维持在低电势(如基准电势VL0或参考电势VGL)。另外，由于晶体管M9的一端接收参考电势VGL，可将第二节点X2(1)或扫描信号OUT(1)维持在低电势(如基准电势VL0或参考电势VGL)。
如图4，由于时钟信号CS1可具有周期性的波形，因此即使在第1级移位寄存器SR(1)输出完扫描信号OUT(1)之后或在第一节点X1(1)的电势降到基准电势VL0(如时间点tf)之后，已经关闭的晶体管M3的第一端仍会接收时钟信号CS1(第一时钟信号CLK1)，使得第一节点X1(1)的电势可能会受到时钟信号CS1耦合而产生纹波(ripple)效应，其可能会造成第1级移位寄存器SR(1)在非输出信号的时间发生异常操作，进而使画面发生异常。
然而，本实施例在时间点tf到时间点t2之间，可通过晶体管M8将第一节点X1(1)维持在低电势，并可通过晶体管M9将第二节点X2(1)维持在低电势。藉此，可减少第一节点X1(1)和/或第二节点X2(1)受到时钟信号CS1耦合而产生纹波效应，避免第1级移位寄存器SR(1)在非输出信号的时间发生异常操作，进而避免画面发生异常。上述功效亦可套用在其他级的移位寄存器，在此不再赘述。
如图4，在空白期间BT1和/或空白期间BT2内，第二控制信号PW2可具有一第三电势VLc(如高电势)，在扫描期间ST(如时间点t1到时间点t2)内，第二控制信号PW2可具有一第四电势VLd(如低电势)，且第三电势VLc可高于第四电势VLd。在空白期间BT1和/或空白期间BT2内，各级移位寄存器中的晶体管M10可因第二控制信号PW2上升到高电势而开启，使得第二节点X2的电势能够维持在低电势(如基准电势VL0或参考电势VGL)。藉此，可避免移位寄存器在空白期间发生异常操作，进而避免画面发生异常。
举例而言，在扫描期间ST内，第一控制信号PW1的第一电势VLa可高于第二控制信号PW2的第四电势VLd，例如第一控制信号PW1的第一电势VLa是高电势而第二控制信号PW2的第四电势VLd是低电势。另一方面，在空白期间BT1和/或空白期间BT2内，第二控制信号PW2的第三电势VLc可高于第一控制信号PW1的第二电势VLb，例如第二控制信号PW2的第三电势VLc是高电势而第一控制信号PW1的第二电势VLb是低电势。此外，时钟信号CS1-CS8在空白期间BT1和空白期间BT2的至少一段时间内可具有低电势，使时钟信号CS1-CS8的电势在空白期间BT1和空白期间BT2的至少一段时间内可小于第二控制信号PW2的第三电势VLc。例如，时钟信号CS1-CS8在空白期间BT1和空白期间BT2中具有低电势的时间至少超过一个时间单位。
举例而言，在图4的扫描期间ST内，传送第一控制信号PW1的开始时间(如时间点t1)可早于传送起始信号IS的开始时间(如时间点ta)，而传送第一控制信号PW1的结束时间(如时间点t2)可晚于传送结束信号ES的结束时间(如时间点tj)，但不以此为限。以上所述的开始时间可以是信号由低电势升到高电势的时间，而上述的结束时间可以是信号由高电势降到低电势的时间。另一方面，传送第二控制信号PW2的结束时间(如时间点t1)可早于传送起始信号IS的开始时间(如时间点ta)，而传送第二控制信号PW2的开始时间(如时间点t2)可晚于传送结束信号ES的结束时间(如时间点tj)，但不以此为限。在某些实施例中，可在一个帧数期间FR内所有移位寄存器完成输出扫描信号后将第一控制信号PW1降到低电势和/或将第二控制信号PW2升到高电势，但不以此为限。
在本实施例中，上述具有高电势的第一电势VLa、第三电势VLc和/或第五电势可具有相同或不同的电势，而上述具有低电势的第二电势VLb、第四电势VLd和/或第六电势可具有相同或不同的电势。
本发明的栅极驱动电路并不以上述实施例为限。下文将继续揭示本发明的其它实施例，然为了简化说明并突显各实施例之间的差异，下文中使用相同标号标注相同组件，并不再对重复部分做赘述。
请参考图5，其为本发明第二实施例的第i级移位寄存器的等效电路图。在某些实施例中，显示面板10可包括单向扫描的栅极驱动电路，此时，在这些移位寄存器中可省略设置图3中的晶体管M2，且其余特征和功效可和上述实施例相同。
此外，在一些实施例中的栅极驱动电路可包含四条时钟信号线，如时钟信号线CL1-CL4。在所述实施例中，N可以是大于或等于5的正整数，但不以此为限。在N为4的多倍数的实施例中，若i为1、5、…、(N-3)，则第一时钟信号CLK1为时钟信号CS1；若i为2、6、…、(N-2)，则第一时钟信号CLK1为时钟信号CS2；若i为3、7、…、(N-1)，则第一时钟信号CLK1为时钟信号CS3；若i为4、8、…、N，则第一时钟信号CLK1为时钟信号CS4，但不以此为限。
另一方面，若i为1、5、…、(N-3)，则第二时钟信号CLK2为时钟信号CS3；若i为2、6、…、(N-2)，则第二时钟信号CLK2为时钟信号CS4；若i为3、7、…、(N-1)，则第二时钟信号CLK2为时钟信号CS1；若i为4、8、…、N，则第二时钟信号CLK2为时钟信号CS2，但不以此为限。
在一些变化实施例中，若i为1、5、…、(N-3)，则第二时钟信号CLK2为时钟信号CS4；若i为2、6、…、(N-2)，则第二时钟信号CLK2为时钟信号CS1；若i为3、7、…、(N-1)，则第二时钟信号CLK2为时钟信号CS2；若i为4、8、…、N，则第二时钟信号CLK2为时钟信号CS3，但不以此为限。
在所述实施例的扫描期间ST中，各个时钟信号(如时钟信号CS1)的一个周期可包括8个时间单位(如P是8)，其中具有高电势的时间可以是三个时间单位(如Q是3)，且具有低电势的时间可以是五个时间单位(如(P-Q)是5)。
此外，在一些实施例中的栅极驱动电路可包含六条时钟信号线，如时钟信号线CL1-CL6。在所述实施例中，N可以是大于或等于7的正整数，但不以此为限。在N为6的多倍数的实施例中，若i为1、7、…、(N-5)，则第一时钟信号CLK1为时钟信号CS1；若i为2、8、…、(N-4)，则第一时钟信号CLK1为时钟信号CS2；若i为3、9、…、(N-3)，则第一时钟信号CLK1为时钟信号CS3；若i为4、10、…、(N-2)，则第一时钟信号CLK1为时钟信号CS4；若i为5、11、…、(N-1)，则第一时钟信号CLK1为时钟信号CS5；若i为6、12、…、N，则第一时钟信号CLK1为时钟信号CS6，但不以此为限。
另一方面，若i为1、7、…、(N-5)，则第二时钟信号CLK2为时钟信号CS4；若i为2、8、…、(N-4)，则第二时钟信号CLK2为时钟信号CS5；若i为3、9、…、(N-3)，则第二时钟信号CLK2为时钟信号CS6；若i为4、10、…、(N-2)，则第二时钟信号CLK2为时钟信号CS1；若i为5、11、…、(N-1)，则第二时钟信号CLK2为时钟信号CS2；若i为6、12、…、N，则第二时钟信号CLK2为时钟信号CS3，但不以此为限。
在一些变化实施例中，若i为1、7、…、(N-5)，则第二时钟信号CLK2为时钟信号CS5；若i为2、8、…、(N-4)，则第二时钟信号CLK2为时钟信号CS6；若i为3、9、…、(N-3)，则第二时钟信号CLK2为时钟信号CS1；若i为4、10、…、(N-2)，则第二时钟信号CLK2为时钟信号CS2；若i为5、11、…、(N-1)，则第二时钟信号CLK2为时钟信号CS3；若i为6、12、…、N，则第二时钟信号CLK2为时钟信号CS4，但不以此为限。
在所述实施例的扫描期间ST中，各个时钟信号(如时钟信号CS1)的一个周期可包括12个时间单位(如P是12)，其中具有高电势的时间可以是三个时间单位(如Q是3)，且具有低电势的时间可以是九个时间单位(如(P-Q)是9)。
综上所述，在本发明的栅极驱动电路中，各级移位寄存器在扫描期间内的非输出扫描信号的时间下，可通过第一控制信号开启晶体管M8将第一节点维持在低电势，以及可开启晶体管M9将第二节点维持在低电势。藉此，可减少第一节点和/或第二节点受到时钟信号(如第一时钟信号)耦合而产生纹波效应，避免移位寄存器在非输出信号的时间发生异常操作，进而避免画面发生异常。另一方面，在空白期间内，各级移位寄存器可通过第二控制信号开启晶体管M10，使得第二节点的电势能够维持在低电势。藉此，可避免移位寄存器在空白期间发生异常操作，进而避免画面发生异常。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (9)

1.一种栅极驱动电路，用以驱动一显示面板，其特征在于，所述栅极驱动电路在一帧数期间内具有一扫描期间与一空白期间，且所述栅极驱动电路包括：
复数级移位寄存器，在所述扫描期间依序输出多个扫描信号到所述显示面板，其中第i级移位寄存器包括多个晶体管并包括：
一预充电单元，用以接收一第一输入信号，且依据所述第一输入信号控制一第一节点的电势，其中所述预充电单元包括所述多个晶体管中的一第一晶体管，所述第一晶体管的一第一端接收所述第一输入信号，所述第一晶体管的一栅极耦接到所述第一晶体管的所述第一端，且所述第一晶体管的一第二端耦接到所述第一节点；一上拉单元，所述上拉单元和所述预充电单元耦接在所述第一节点，所述上拉单元接收一第一时钟信号，并依据所述第一节点的电势和所述第一时钟信号由一第二节点输出一第i级扫描信号，其中i是大于或等于1的一个正整数，所述上拉单元包括：
所述多个晶体管中的一第十晶体管，所述第十晶体管的一栅极耦接到所述第一节点，所述第十晶体管的一第一端接收所述第一时钟信号，且所述第十晶体管的一第二端耦接到所述第二节点；以及
一电容，所述电容的一第一端耦接到所述第一节点，且所述电容的一第二端耦接到所述第二节点；以及
一下拉单元，包括：
所述多个晶体管中的一第二晶体管，所述第二晶体管的一第一端接收一第一控制信号，且所述第二晶体管的一栅极耦接到所述第二晶体管的所述第一端；
所述多个晶体管中的一第三晶体管，所述第三晶体管的一栅极耦接到所述第二晶体管的一第二端，且所述第三晶体管的一第一端耦接到所述第二晶体管的所述第一端；
所述多个晶体管中的一第四晶体管，所述第四晶体管的一栅极耦接到所述第一节点，所述第四晶体管的一第一端接收一参考电势，且所述第四晶体管的一第二端耦接到所述第二晶体管的所述第二端；
所述多个晶体管中的一第五晶体管，所述第五晶体管的一栅极耦接到所述第一节点，所述第五晶体管的一第一端接收所述参考电势，且所述第五晶体管的一第二端耦接到所述第三晶体管的一第二端；
所述多个晶体管中的一第六晶体管，所述第六晶体管的一栅极耦接到所述第三晶体管的所述第二端，所述第六晶体管的一第一端接收所述参考电势，且所述第六晶体管的一第二端耦接到所述第一节点；
所述多个晶体管中的一第七晶体管，所述第七晶体管的一栅极耦接到所述第三晶体管的所述第二端，所述第七晶体管的一第一端接收所述参考电势，且所述第七晶体管的一第二端耦接到所述第二节点；以及
所述多个晶体管中的一第八晶体管，所述第八晶体管的一栅极接收一第二控制信号，所述第八晶体管的一第一端接收所述参考电势，且所述第八晶体管的一第二端耦接到所述第二节点；其中，在所述扫描期间内，所述第一控制信号具有一第一电势，在所述空白期间内，所述第一控制信号具有一第二电势，且所述第一电势高于所述第二电势，
在所述空白期间内，所述第二控制信号具有一第三电势，在所述扫描期间内，所述第二控制信号具有一第四电势，且所述第三电势高于所述第四电势，以及
在所述扫描期间内，所述第一电势高于所述第四电势，且在所述空白期间内，所述第三电势高于所述第二电势。
2.如权利要求1所述的栅极驱动电路，其特征在于，所述下拉单元还包括所述多个晶体管中的一第九晶体管，所述第九晶体管的一栅极接收一第二时钟信号，所述第九晶体管的一第一端接收所述参考电势，且所述第九晶体管的一第二端耦接到所述第一节点。
3.如权利要求2所述的栅极驱动电路，其特征在于，在所述扫描期间开始之后，传送所述第二时钟信号的开始时间在传送所述第一时钟信号的结束时间之后。
4.如权利要求2所述的栅极驱动电路，其特征在于，所述第一时钟信号和所述第二时钟信号在所述空白期间内皆具有一电势，且所述电势小于所述第三电势。
5.如权利要求2所述的栅极驱动电路，其特征在于，在所述扫描期间内，所述第一时钟信号和所述第二时钟信号分别包括重复的多个周期，所述多个周期的其中一个周期包括P个时间单位，以及
在所述其中一个周期中，所述第一时钟信号和所述第二时钟信号分别在Q个时间单位内具有一第五电势，所述第一时钟信号和所述第二时钟信号分别在(P-Q)个时间单位内具有一第六电势，且所述第五电势高于所述第六电势。
6.如权利要求5所述的栅极驱动电路，其特征在于，在所述扫描期间开始之后并在所述第i级移位寄存器依据所述第一时钟信号输出所述第i级扫描信号时，所述第一时钟信号具有所述第五电势，所述第二时钟信号具有所述第六电势。
7.如权利要求1所述的栅极驱动电路，其特征在于，所述预充电单元还包括所述多个晶体管中的一第十一晶体管，所述第十一晶体管的一第一端接收一第二输入信号，所述第十一晶体管的一栅极耦接到所述第十一晶体管的所述第一端，所述第十一晶体管的一第二端耦接到所述第一节点，且所述预充电单元依据所述第二输入信号控制所述第一节点的电势。
8.如权利要求1所述的栅极驱动电路，其特征在于，当i是1时，所述第一输入信号是一起始信号，以及当i是大于或等于2的一正整数时，所述第一输入信号是第(i-1)级移位寄存器输出的一第(i-1)级扫描信号。
9.如权利要求8所述的栅极驱动电路，其特征在于，传送所述第一控制信号的开始时间早于传送所述起始信号的开始时间。
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