KR101034780B1 - 시프트 레지스터와, 이를 갖는 표시 장치 및 시프트레지스터 구동방법 - Google Patents

Abstract

본 발명은 시프트 레지스터와, 이를 갖는 표시장치 및 시프트 레지스터 구동방법에 관한 것으로, 복수의 스테이지들이 배치되고, 각 스테이지들의 게이트 신호들을 게이트 라인으로 순차적으로 출력하는 시프트 레지스트에 있어서, 각 스테이지는 인접한 스테이지의 게이트 신호를 수신하고 제어 신호를 출력하는 제1 풀업 구동 제어부, 외부로부터 제1 클럭 신호를 입력받아 상기 제어 신호에 응답하여 상기 제1 클럭 신호를 게이트 신호로 출력하는 풀업 구동부, 및 제2 클럭 신호에 응답하여 상기 게이트 라인을 비활성화 시키는 풀다운 구동부를 포함하며, 본 발명에 따르면, 적은 수의 스위칭 소자를 이용해서 패널의 외곽 마진 감소 추세에 대응할 수 있는 시프트 레지스터 구동회로를 형성 할 수 있다.

시프트 레지스터, 스테이지, 캐리 신호, 게이트 신호, 클럭 신호

Description

시프트 레지스터와, 이를 갖는 표시 장치 및 시프트 레지스터 구동방법 {SHIFT REGISTER, DISPLAY APPARATUS HAVING THE SAME, AND METHOD OF DRIVING THE SAME}

도 1은 poly-TFT LCD의 TFT 기판의 구성을 개략적으로 나타낸 개념도이다.

도 2는 종래의 a-Si LCD의 TFT 기판의 구성을 개략적으로 나타낸 개념도이다.

도 3은 본 발명의 일 실시예에 따른 시프트 레지스터를 갖는 표시 장치를 개략적으로 도시한 개념도이다.

도 4는 본 발명의 제1 실시예에 따른 시프트 레지스터의 블록도이다.

도 5는 도 4에 도시한 시프트 레지스터의 각 스테이지의 회로도이다.

도 6은 본 발명의 제2 실시예에 따른 시프트 레지스터의 블록도이다.

도 7은 도 6에 도시한 시프트 레지스터의 각 스테이지의 회로도이다.

도 8은 도 6 및 도 7에 도시한 시프트 레지스터의 출력 타이밍도이다.

<도면의 주요부분에 대한 부호의 설명>

100: 표시패널 200: 타이밍 제어부

300: 계조 발생부 400: 전원 발생부

500: 시프트 레지스터 510: 제1 풀업 구동 제어부

520, 522: 풀업 구동부 530: 제2 풀업 구동 제어부

550, 552: 풀다운 구동부600: 데이터 구동회로

본 발명은 표시장치의 시프트 레지스터 및 이를 이용한 표시장치에 관한 것으로서, 특히 AMTFT-LCD(Active Matrix Thin Film Transistor Liquid Crystal Display)의 게이트 라인 구동회로에서 게이트 라인을 스캔하기 위한 스캔 신호를 발생하기 위한 시프트 레지스터에 관한 것이다.

최근 들어 정보 처리 기기는 다양한 형태, 다양한 기능, 더욱 빨라진 정보 처리 속도를 갖도록 급속하게 발전되고 있다. 이러한 정보처리 장치에서 처리된 정보는 전기적인 신호 형태를 갖는다. 사용자가 정보처리 장치에서 처리된 정보를 육안으로 확인하기 위하여는 인터페이스 역할을 하는 디스플레이 장치를 필요로 한다.

최근에 액정표시장치가 대표적인 CRT방식의 디스플레이 장치에 비하여, 경량, 소형이면서, 고해상도, 저전력 및 친환경적인 이점을 가지며 풀 컬러화가 가능하여 차세대 디스플레이 장치로 부각되고 있다.

액정 표시 장치는 액정의 특정한 분자배열에 전압을 인가하여 다른 분자배열로 변환시키고, 이러한 분자 배열에 의해 발광하는 액정 셀의 복굴절성 및 광산란 특성 등의 광학적 성질의 변화를 시각 변화로 변환하는 것으로, 액정 셀에 의한 빛의 변조를 이용한 디스플레이이다.

액정 표시 장치는 크게 TN(Twisted Nematic) 방식과 STN(Super-Twisted Nematic)방식으로 나뉘고, 구동방식의 차이로 스위칭 소자 및 TN액정을 이용한 액티브 매트릭스(Active matrix) 표시 방식과 STN 액정을 이용한 패시브 매트릭스(passive matrix) 표시 방식이 있다.

이 두 방식의 큰 차이점은 액티브 매트릭스 표시 방식은 TFT-LCD에 사용되며, 이것은 TFT를 스위치로 이용하여 LCD를 구동하는 방식이며, 패시브 매트릭스 표시 방식은 트랜지스터를 사용하지 않기 때문에 이와 관련한 복잡한 회로를 필요로 하지 않는다.

TFT-LCD는 a-Si TFT LCD와, poly-Si TFT LCD로 구분된다. poly-Si TFT LCD는 소비전력이 작고, 가격이 저렴하지만 a-Si TFT와 비교하여 TFT 제조공정이 복잡한 단점이 있다. 그래서, poly-Si TFT LCD는 IMT-2000 폰의 디스플레이와 같이 소형 디스플레이 장치에 주로 적용된다.

a-Si TFT LCD는 대면적이 용이하고 수율이 높아서 주로 노트 북 PC, LCD 모니터, HDTV 등의 대화면 디스플레이 장치에 적용된다.

도 1에 도시한 바와 같이, poly-Si TFT LCD는 픽셀 어레이가 형성된 유리기판(10) 상에 데이터 구동회로(12) 및 게이트 구동회로(14)를 형성하고, 단자부(16)와 통합 인쇄회로기판(20)을 필름 케이블(18)로 연결한다. 이와 같은 구조는 제조 원가를 절감하고 구동회로의 일체화로 전력손실을 최소화할 수 있다.

그러나, 도 2에 도시한 바와 같이, a-Si TFT LCD는 연성 인쇄회로기판(32) 상에 COF(CHIP ON FLIM)방식으로 데이터 구동칩(34)을 형성하고, 연성 인쇄회로기판(32)을 통하여 데이터 인쇄회로기판(36)과 픽셀 어레이의 데이터 라인 단자부를 연결한다. 또한, 연성 인쇄회로기판(38) 상에 COF방식으로 게이트 구동칩(40)을 형성하고, 연성 인쇄회로기판(40)을 통하여 게이트 인쇄회로기판(42)과 픽셀 어레이의 게이트 라인 단자부를 연결한다.

또한, 최근에는 게이트 전원 공급부를 데이터 인쇄회로기판에 실장하는 통합 인쇄회로기판 기술을 채용하여 게이트 인쇄회로기판을 제거하는 기술이 소개되고 있다. 본 출원인이 선출원한 한국특허 공개번호 2000-66493호에서는 게이트 인쇄회로기판을 제거한 통합 인쇄회로기판을 채용한 LCD 모듈을 개시한다.

그러나, 통합 인쇄회로 기판을 채용하더라도 게이트 구동회로가 형성된 연성 인쇄회로기판은 그대로 사용한다. 따라서, 복수의 연성 인쇄회로기판들을 유리기판에 조립하는 공정을 수행하기 때문에 a-Si TFT LCD는 poly-Si TFT LCD에 비하여 OLB(OUTER LEAD BONING) 공정이 복잡하여 제조원가 비싸지게 된다.

그러므로, 최근에 a-Si TFT LCD에서도 poly-Si TFT LCD와 같이 유리기판 상에 게이트 구동회로를 픽셀 어레이와 동시에 형성함으로써 조립공정의 수를 감소하고자 하는 기술 개발에 힘쓰고 있다.

미국 특허 5,517,542호에서는 게이트 구동회로의 시프트 레지스터에 대한 기술을 개시하고 있다.

상기 특허에서는 게이트 구동회로의 시프트 레지스터는 3개의 클럭 신호를 사용한다. 시프트 레지스터의 각 스테이지는 3개의 클럭 신호 중 2 개의 클럭 신호를 사용하고, 이전 스테이지의 출력 신호를 입력 신호로 하여 인에이블 되고, 두 번째 다음 스테이지의 출력을 피드백하여 디스에이블 상태를 유지한다.

상기 특허의 각 스테이지는 디스에이블 상태를 유지하기 위하여 풀다운 트랜지스터의 게이트에 인가되는 전압을 커패시터 차지방식으로 제공하고 있다. 그러므로, 풀다운 트랜지스터의 스트레스로 인하여 풀다운 트랜지스터의 게이트 스레쉬홀드(threshold voltage) 전압의 상승이 커패시터의 차지전압보다 높아질 경우에는 디스에이블 상태에서 풀다운 트랜지스터가 턴오프되는 오동작의 우려가 있다.

상기 특허에서는 이와 같은 스레쉬홀드 전압(threshold voltage) 상승으로 인한 오동작을 보완하기 위하여 풀다운 트랜지스터의 스레쉬홀드 전압의 상승에 비례하여 VDD 전원전압을 상승시키는 전원공급회로를 채용하고 있다.

본 발명의 제1 목적은 이러한 종래의 문제점을 해결하기 위한 것으로, 높은 신뢰성을 갖는 시프트 레지스터를 제공하는 것이다.

또한, 본 발명의 제2 목적은 높은 신뢰성을 갖는 상기 시프트 레지스터를 구비하는 표시 장치를 제공하는 것이다.

또한, 본 발명의 제3 목적은 높은 신뢰성을 갖는 시프트 레지스터 구동방법을 제공하는 것이다.

이러한 기술적 과제를 이루기 위한 본 발명의 일 실시예에 따른 시프트 레지 스터는 복수의 스테이지들이 배치되고, 각 스테이지들의 게이트 신호들을 게이트 라인으로 순차적으로 출력하며, 각 스테이지는 인접한 스테이지의 게이트 신호를 수신하고 제어 신호를 출력하는 제1 풀업 구동 제어부; 외부로부터 제1 클럭 신호를 입력받아 상기 제어 신호에 응답하여 상기 제1 클럭 신호를 게이트 신호로 출력하는 풀업 구동부; 및 제2 클럭 신호에 응답하여 상기 게이트 라인을 비활성화 시키는 풀다운 구동부를 포함한다.

본 발명에 따른 시프트 레지스터를 구비한 표시 장치는 복수의 게이트 라인, 복수의 데이터 라인, 복수의 표시소자 및 복수의 스위칭 소자들을 갖는 표시 패널; 화상 데이터 및 복수의 제어 신호를 출력하는 타이밍 제어부; 상기 복수의 게이트 라인들에 게이트 신호를 순차적으로 출력하는 시프트 레지스터; 및 상기 복수의 데이터 라인들에 데이터 신호를 출력하는 데이터 구동회로를 포함하며, 상기 시프트 레지스터는 상기 복수의 게이트 라인들에 대응하는 복수의 스테이지로 구성되고, 각 스테이지는 인접한 스테이지의 게이트 신호를 제어 신호로 하여 제1 클럭 신호를 게이트 신호로 상기 게이트 라인으로 출력하고, 제2 클럭 신호에 응답하여 상기 게이트 라인을 비활성화시킨다.

본 발명에 따른 시프트 레지스터 구동방법은 복수의 스테이지들이 배치되고, 각 스테이지들의 게이트 신호들을 게이트 라인으로 순차적으로 출력하는 시프트 레지스터에 적용된다. 상기 시프트 레지스터 구동방법은 인접한 스테이지의 게이트 신호를 수신하여 제어 신호를 출력하는 단계; 외부로부터 제1 클럭 신호를 입력받 아 상기 제어 신호에 응답하여 상기 제1 클럭 신호를 게이트 신호로 출력하는 단계; 및 제2 클럭 신호에 응답하여 상기 게이트 라인을 비활성화 시키는 단계를 포함한다.

본 발명에 따르면, 시프트 레지스터의 각 스테이지의 입력 신호로서 두 개의 클럭 신호를 사용함으로써 높은 신뢰성을 갖는 시프트 레지스터를 구현할 수 있다.

또한, 본 발명에 따르면, 시프트 레지스터의 각 스테이지의 입력 신호를 이전 스테이지의 캐리 신호를 사용함으로써 높은 신뢰성을 갖는 시프트 레지스터를 구현할 수 있다.

또한, 본 발명에 따르면, 높은 신뢰성을 갖는 시프트 레지스터를 구비한 표시 장치를 구현할 수 있다.

첨부 도면을 참고하여, 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 당업자가 용이하게 실시 가능하도록 구체적으로 설명한다.

이하, 본 발명의 실시예에 따른 시프트 레지스터 및 이를 갖는 표시 장치에 대하여 도면을 참고하여 상세하게 설명한다.

도 3은 본 발명에 따른 시프트 레지스터를 갖는 표시 장치를 도시한 개념도이다.

도 3을 참조하면, 표시 장치는 표시 패널(100), 타이밍 제어부(200), 계조 발생부(300), 전원 발생부(400), 시프트 레지스터(500), 및 데이터 구동회로(600)를 포함한다.

상기 타이밍 제어부(200)는 외부로부터 공급되는 디지털 화상 데이터 및 제 어 신호를 입력 받아, 상기 시프트 레지스터(500) 및 상기 데이터 구동회로(600)를 제어하는 다수의 제어 신호를 발생시키고, 상기 제어 신호에 따라 상기 디지털 화상 데이터를 상기 데이터 구동회로(CD; 600)에 공급한다. 상기 타이밍 제어부(200)로부터 상기 시프트 레지스터(500)로 공급되는 제어 신호는 예를 들어, FPC(Flexible Printed Cable) 또는 TCP를 통해 표시 패널상의 배선을 따라 공급된다. 예를 들어, 상기 제어 신호는 데이터 구동회로(600)를 형성한 FPC 또는 TCP의 일단을 통해 표시 패널(100) 상의 배선을 따라 상기 시프트 레지스터(500)의 첫번째 단에 전송된다.

또한, 상기 데이터 구동회로(600)는 상기 타이밍 제어부(200)로부터 공급되는 디지털 화상 데이터를 상기 제어 신호에 따라 아날로그 전압으로 변환하여 표시 패널 상에 형성된 다수의 데이터 라인에 공급한다.

또한, 상기 시프트 레지스터(500)는 상기 표시 패널 상에 형성된 다수의 게이트 라인들을 제어하기 위한 구동펄스(게이트 신호)를 발생시킨다.

또한, 상기 전원 발생부(400)는 상기 타이밍 제어부(200), 상기 계조 전압부(300), 상기 시프트 레지스터(500) 및 상기 데이터 구동회로(600)에 필요한 전원전압을 공급한다. 예를 들면, 상기 전원 발생부(400)는 디지털 전원전압 (DVdd), 아날로그 전원전압(AVdd), 및 게이트 온/오프 전압(GVon,GVoff)을 발생시켜 상기 구성요소에 각각 공급한다. 상기 게이트 오프 전압(Gvoff)은 접지 전압 레벨 또는 음의 전압을 가질 수 있다.

상기 표시 패널(100)은 다수의 게이트 라인들, 다수의 데이터 라인들, 다수 의 표시소자 및 상기 표시소자를 제어하는 스위칭 소자로 구성되어 있고, 상기 계조 발생부(300)는 컬러표현을 위한 기준전압을 발생시켜, 외부로부터 입력되는 아날로그 전압에 따라 다수의 기준 전압을 구성한다. 일반적으로, 제품의 특성, 즉 해상도, 크기 등에 따라 서로 다른 개수의 기준 전압을 구성한다.

도 4는 상기 시프트 레지스터(500)의 구성을 도시한 제1 실시예를 나타낸 도면이다.

도 4를 참조하면, 상기 시프트 레지스터(500)는 N 개의 게이트 신호(또는 주사 신호)(GOUT 1, GOUT 2, ... GOUT N)를 출력하는 N 개의 스테이지들(ASRC1, ASRC2, ASRC3, ..., ASRCN)과 더미 게이트 신호(GDUMMY)를 출력하는 더미 스테이지(ASRC+X)를 구비한다. 더미 스테이지는 더미 게이트 신호(GDUMMY)를 출력하여 전단 스테이지를 디스에이블 시키는 것으로 특정 스테이지뿐만 아니라 전단의 모든 스테이지에 더미 게이트 신호(GDUMMY)를 제공할 수도 있다. 여기서, 상기 시프트 레지스터(500)는 다수의 게이트 라인(미도시)과 데이터 라인(미도시)에 의해 정의되는 영역에 형성된 스위칭 소자(미도시)를 갖는 표시 패널(미도시)과 동일 평면상에 형성된다.

상기 시프트 레지스터(500)의 제1 스테이지(ASRC1)는 복수의 클럭을 발생하는 클럭 발생부(미도시)를 통해 외부로부터 제공되는 제1 및 제2 클럭 신호(CK, CKB)를, 제1 제어단(IN1)을 통해 스캔개시신호(STV)를, 그리고 제2 제어단(IN2)을 통해 제2 스테이지(ASRC2)로부터 제공되는 출력 신호(GOUT 2)를 각각 제공받아 첫 번째 게이트 라인에 출력 신호(GOUT 1) 및 제1 전원전압(Voff, VSS)을 출력단자(OUT)를 통해 출력하며, 상기 출력 신호(GOUT 1)를 제2 스테이지(ASRC2)의 제1 제어단(IN1)으로 출력한다. 복수의 클럭 발생부는 서로 위상이 다른 복수의 클럭 신호를 발생하며, 예를 들어, 2개의 클럭을 사용할 경우는 위상이 서로 반전된 클럭을 사용하고, 3개 이상의 클럭을 사용할 경우에는 위상이 서로 다르며, 위상을 지연시킨 클럭을 사용한다. 상기 VSS는 접지 전압 레벨 또는 음의 전압을 가질 수 있다.

상기 제2 스테이지(ASRC2)는 상기 복수의 클럭을 발생하는 클럭 발생부를 통해 외부로부터 제공되는 제1 및 제2 클럭 신호(CK, CKB)를, 제1 제어단(IN1)을 통해 상기 제1 스테이지(ASRC1)의 출력 신호(GOUT 1)를, 제2 제어단(IN2)을 통해 제3 스테이지(ASRC3)의 출력 신호(GOUT 3)를 각각 제공받아 두 번째 게이트 라인에 출력 신호(GOUT 2) 및 제1 전원전압(Voff, VSS)을 출력단자(OUT)를 통해 출력하며, 상기 출력 신호(GOUT 2)를 제3 스테이지(ASRC3)의 제1 제어단(IN1)으로 출력한다.

상기와 같은 동일 방법으로, 제N 스테이지(ASRCN)는 상기 복수의 클럭을 발생하는 클럭 발생부를 통해 외부로부터 제공되는 제1 및 제2 클럭 신호(CK, CKB)를, 제1 제어단(IN1)을 통해 이전 스테이지로부터 제공되는 게이트 신호를, 제2 제어단(IN2)을 통해 더미 스테이지(ASRC+X)로부터 제공되는 더미 게이트 신호(GDUMMY)를 각각 제공받아 N 번째 게이트 라인에 출력 신호(GOUT N) 및 제1 전원전압(Voff, VSS)을 출력단자(OUT)를 통해 출력하며, 상기 출력 신호(GOUT N)를 더미 스테이지(ASRC+X)의 제1 제어단(IN1)으로 출력한다.

상기 제1 및 제2 클럭 신호(CK,CKB)는 상기 시프트 레지스터(500)의 각 스테 이지 마다 서로 번갈아 가며 인가된다. 즉, 상기 제1 스테이지(ASRC1)에는 상기 제1 클럭단(CK1)를 통해 상기 제1 클럭 신호(CK)가, 상기 제2 클럭단(CK2)를 통해 상기 제2 클럭 신호(CKB)가 인가되며, 상기 제2 스테이지(ASRC2)에는 상기 제1 클럭단(CK1)를 통해 상기 제2 클럭 신호(CKB)가, 상기 제2 클럭단(CK2)를 통해 상기 제1 클럭 신호(CK)가 인가된다.

도 5는 도 4에 도시한 시프트 레지스터(500)의 각 스테이지의 회로도 이다.

도 5을 참조하면, 상기 시프트 레지스터(500)의 각 스테이지는 제1 풀업 구동 제어부(510), 풀업 구동부(520), 제2 풀업 구동 제어부(530) 및 풀다운 구동부(550)을 포함한다. 하기는, 다수의 스테이지들 중 제M 스테이지(특정 스테이지)에 대해서만 설명한다.

상기 제1 풀업 구동 제어부(510)는, 드레인 전극과 게이트 전극이 공통 연결되어 제 M-1 스테이지의 출력 신호가 입력되는 제1 트랜지스터(T1)을 포함하며, 상기 입력된 출력 신호에 의해 노드 X에 제1 제어 신호(CNTR1)를 출력한다. 여기서, 제M 스테이지가 제1 스테이지일 경우에는, 개시신호(STV)가 상기 제1 풀업 구동 제어부(510)의 제1 트랜지스터(T1)에 입력된다. 상기 제1 트랜지스터(T1)는 NMOS 트랜지스터로 형성된다.

상기 풀업 구동부(520)는, 게이트 전극 및 소오스 전극이 커패시터에 의해 연결되고, 상기 게이트 전극이 노드 X에 연결되어 제1 제어 신호(CNTR1)에 의해 제어되고, 드레인 전극이 제1 클럭 신호(CK)를 입력 받고, 상기 소오스 전극이 상기 풀다운 구동부(550) 및 출력 단자(OUT)에 연결되는 제2 트랜지스터(T2)를 포함한다. 또한, 상기 제2 트랜지스터(T2)의 드레인 전극과 게이트 전극 사이에 제1 커패시터(C1, 미도시)가 형성되고, 상기 제2 트랜지스터(T2)의 게이트 전극과 소오스 전극 사이에는 제2 커패시터(C2)가 형성된다. 여기서, 제1 커패시터(C1)와 제2 커패시터(C2)는 기생 커패시터나 부가적으로 추가한 커패시터로 형성된다. 바람직하게는 제2 커패시터(C2)는 노드 X의 제 1제어 신호(CNTR1)를 저장하여 부트 스트랩핑(boot strapping) 역할을 하기 때문에 게이트 전극과 소오스 전극과의 오버랩(overlap) 면적을 게이트 전극과 드레인 전극과의 오버랩(overlap) 면적보다 늘려서 제1 커패시터 보다 용량이 더 크게 형성한다. 상기 제2 트랜지스터(T2)는 NMOS 트랜지스터로 형성된다.

상기 제2 풀업 구동 제어부(530)는, 게이트 전극은 제 M+1 스테이지의 출력단자(OUT)에서 출력된 출력 신호(GOUT M+1)를 제공받고, 드레인 전극은 노드 X에 연결되어 제2 트랜지스터(T2)의 게이트 전극과 연결되고, 소오스 전극은 제1 전원전압(Voff, VSS)에 연결되는 제3 트랜지스터(T3)를 포함한다. 제 M+1 스테이지의 출력단자(OUT)에서 출력된 출력 신호(GOUT M+1)에 의해 게이트 전극이 온(on)되면 제1 전원전압(Voff, VSS)이 제2 트랜지스터(T2)의 게이트 전극을 제어한다. 상기 제3 트랜지스터(T3)는 NOMS 트랜지스터로 형성된다.

상기 출력 단자(OUT)는, 제 M+1 스테이지의 제1 풀업 구동 제어부(510) 및 제 M-1 스테이지의 제2 풀업 구동 제어부(530)와 연결되고 제 M 스테이지의 출력 신호(GOUT M)를 출력하게 된다.

상기 풀다운 구동부(550)는, 게이트 전극은 제2 클럭 신호(CKB)를 입력 받고, 드레인 전극은 제1 전원전압(Voff, VSS)을 제공받고, 소오스 전극은 풀업 구동 부(520)의 제2 트랜지스터(T2)의 소오스 전극 및 출력 단자( OUT)와 연결되는 제4 트랜지스터(T4)를 포함한다. 상기 풀다운 구동부는(550)는 상기 제2 클럭 신호(CKB)에 제어되어 게이트 출력단자(OUT)를 디스에이블 시키는 역할을 한다. 또한 게이트 전극의 제어 신호를 클럭 신호로 사용함으로써 제4 트랜지스터(T4)의 열화를 방지할 수도 있다.

상기 각 스테이지에는 상기 제1 및 제2 클럭 신호(CK, CKB)를 상기 제1 클럭단(CK1) 또는 상기 제2 클럭단(CK2)을 통해 서로 번갈아 가며 인가한다. 또한, 상기 각 스테이지는 최인접 스테이지, 즉 이전 또는 다음 스테이지의 출력 신호를 입력 받는 것으로 기재하고 있지만, 다른 인접 스테이지, 예를 들면, 차인접, 또는 차차인접 스테이의 출력 신호를 입력 받을 수도 있다. 예를 들면 제 M 스테이지인 경우 제 M+2 또는 제 M-2 이상의 스테이지의 게이트 신호를 입력 받을 수 있다.

도 6은 상기 시프트 레지스터(500)의 구성을 도시한 제2 실시예를 나타낸 도면이다.

도 6을 참조하면, 상기 시프트 레지스터(500)는 N 개의 게이트 신호(도는 주사 신호)(GOUT 1, GOUT 2, ...., GOUT N)를 출력하는 N 개의 스테이지들과 더미 게이트 신호(GDUMMY)를 출력하는 하나의 더미 스테이지를 구비한다. 여기서, 상기 시프트 레지스터(500)는 상기 제1 실시예와 동일하게 표시 패널(100) 상에 형성된다.

상기 시프트 레지스터(500)의 제1 스테이지(ASRC1)는 복수의 클럭을 발생하는 클럭 발생부를 통해 외부로부터 제공되어 제1 클럭단(CK1)에는 제1 클럭 신호(CK)를, 제2 클럭단(CK2)을 통해 제2 클럭 신호(CKVB)를, 제1 제어단(IN1)을 통해 스캔개시신호(STV)를, 그리고 제2 스테이지의 출력 신호(GOUT 2)를 입력 받아, 첫 번째 게이트 라인에 출력 신호(GOUT 1) 및 제1 전원전압(Voff, VSS)을 출력단자(OUT)를 통해 출력하고, 또한 상기 제1 클럭 신호(CK)를 입력 받아 상기 제1 스테이지(ASRC1)의 캐리 신호단(CR)를 통해 캐리 신호를 상기 제2 스테이지(ASRC2)의 제1 제어단(IN1)으로 출력한다.

상기 제2 스테이지는 상기 제1 클럭단(CK1)을 통해 제2 클럭 신호(CKB)를, 상기 제2 클럭단(CK2)을 통해 제1 클럭 신호(CK)를, 제1 스테이지의 캐리 신호와 제3 스테이지의 출력 신호(GOUT 3)를 입력 받아, 두 번째 게이트 라인에 출력 신호(GOUT 2) 및 제1 전원전압(Voff, VSS)를 출력단자(OUT)를 통해 출력하고, 상기 제2 클럭 신호(CKB)를 입력 받아 상기 제2 스테이지(ASRC2)의 캐리 신호단(CR)을 통해 캐리 신호를 상기 제3 스테이지(ASRC3)의 제1 제어단(IN1)으로 출력한다.

상기와 같은 동일 방법으로, 상기 시프트 레지스터(500)의 제N 스테이지는 상기 제1 클럭단(CK1) 또는 상기 제2 클럭단(CK2)을 통해 상기 제1 및 제2 클럭 신호(CK, CKB)를, 및 제(N-1) 스테이지의 캐리 신호와 더미 스테이지의 더미 게이트 신호(GDUMMY)를 입력 받아, N번째 게이트 라인에 출력 신호(GOUT N) 및 제1 전원전압(Voff, VSS)를 출력단자(OUT)를 통해 출력한다. 또한, 상기 캐리 신호는 더미 스테이지(ASRC+X)의 제1 제어단(IN1)으로 출력한다.

상기 각 스테이지에는 상기 제1 및 제2 클럭 신호(CK,CKB)를 상기 제1 클럭단(CK1) 또는 상기 제2 클럭단(CK2)을 통해 서로 번갈아 가며 인가된다. 또한, 상 기 각 스테이지는 최인접 스테이지, 즉 이전 또는 다음 스테이지의 출력 신호를 입력 받는 것으로 기재하고 있지만, 다른 인접 스테이지, 예를 들면, 차인접, 또는 차차인접 스테이지의 출력 신호를 입력 받을 수도 있다. 예를 들면 제 N 스테이지인 경우 제 N+2 또는 제 N-2 이상의 스테이지의 게이트 신호를 입력 받을 수 있다.

도 7은 상기 도 6에 도시한 시프트 레지스터(500)의 각 스테이지의 회로도이다.

도 7을 참조하면, 본 발명에 따른 시프트 레지스터(500)의 각 스테이지는 제1 풀업 구동 제어부(510), 풀업 구동부(522), 제2 풀업 구동 제어부(530) 및 풀다운 구동부(552)를 포함한다. 하기는, 다수의 스테이지들 중 제M 스테이지에 대해서만 설명한다.

상기 제1 풀업 구동 제어부(510)는, 드레인 전극과 게이트 전극이 공통 연결되어 제(M-1) 스테이지의 캐리 신호가 입력되는 제1 트랜지스터(T1)를 포함하며, 상기 입력된 출력 신호에 의해 노드 X에 제1 제어 신호(CNTR1)를 출력한다. 여기서, 제M 스테이지가 제1 스테이지일 경우에는, 개시신호(STV)가 상기 제1 풀업 구동 제어부(510)의 제1 트랜지스터(T1)에 입력된다. 상기 제1 트랜지스터(T1)는 NMOS 트랜지스터로 형성된다.

상기 풀업 구동부(522)는, 게이트 전극이 노드 X에 연결되어 제1 제어 신호(CNTR1)에 의해 제어되고, 드레인 전극이 제1 클럭 신호(CK)를 입력 받고, 소오스 전극이 상기 출력 단자( OUT)에 연결되는 제2 트랜지스터(T2)와 게이트 전극이 노드 X에 연결되어 제1 제어 신호(CNTR1)에 의해 제어되고, 드레인 전극이 제1 클럭 신호(CK)를 입력 받고, 소오스 전극이 제M+1 스테이지의 제1 풀업 구동 제어부(510)와 연결되는 제5 트랜지스터(T5)를 포함한다. 상기 제5 트랜지스터(T5)는 제1 클럭 신호(CK)를 입력 받아 캐리 신호를 생성하기 위한 것으로, 출력단자(OUT)을 통해 출력되는 출력 신호(GOUT 1)가 표시 패널(100)에서의 게이트 라인들의 저항과 커패시터에 의해 지연되어 다음 스테이지의 입력단(510)에 입력되는 것을 방지하기 위하여, 출력단자(OUT)를 거치지 않고 캐리 신호를 직접 다음 스테이지의 입력단(510)에 입력한다. 또한, 상기 제2 트랜지스터(T2)의 드레인 전극과 게이트 전극 사이에 제1 커패시터(C1, 미도시)가 형성되고, 상기 제2 트랜지스터(T2)의 게이트 전극과 소오스 전극 사이에는 제2 커패시터(C2)가 형성된다. 여기서, 제1 커패시터(C1)와 제2 커패시터(C2)는 기생 커패시터나 부가적으로 추가한 커패시터로 형성된다. 바람직하게는 제2 커패시너(C2)는 노드 X의 제1 제어 신호(CNTR1)를 저장하여 부트 스트랩핑(boot strapping) 역할을 하기 때문에 게이트 전극과 소오스 전극과의 오버랩(overlap) 면적을 게이트 전극과 드레인 전극과의 오버랩(overlap) 면적보다 늘려서 제1 커패시터 보다 용량이 더 크게 형성한다. 상기 제2 트랜지스터(T2)는 NMOS 트랜지스터로 형성된다.

상기 제2 풀업 구동 제어부(530)는, 게이트 전극은 제M+1 스테이지의 출력단자(OUT)에서 출력된 출력 신호(GOUT M+1)를 제공받고, 드레인 전극은 노드 X에 연결되어 제2 트랜지스터(T2)와 제5 트랜지스터(T5)의 게이트 전극과 연결되고, 소오스 전극은 제1 전원전압(Voff, VSS)에 연결되는 제3 트랜지스터(T3)를 포함한다. 제M+1 스테이지의 출력단자(OUT)에서 출력된 출력 신호(GOUT M+1)에 의해 게이트 전극이 온(on)되면 제1 전원전압(Voff, VSS)이 제2 트랜지스터(T2) 및 제5 트랜지스터(T5)의 게이트 전극을 제어한다. 상기 제3 트랜지스터(T3)는 NMOS 트랜지스터로 형성된다.

상기 출력 단자( OUT)는, 제 M-1 스테이지의 제2 풀업 구동 제어부(530)와 연결되고, 제 M 스테이지의 출력 신호(GOUT M)를 출력하게 된다.

상기 풀다운 구동부(552)는, 게이트 전극은 제2 클럭 신호(CKB)를 입력 받고, 드레인 전극은 제1 전원전압(Voff, VSS)을 제공받고, 소오스 전극은 풀업 구동부(522)의 제2 트랜지스터(T2)의 소오스 전극 및 출력 단자( OUT)와 연결되는 제4 트랜지스터(T4)와 게이트 전극은 제2 클럭 신호(CKB)를 입력 받고, 드레인 전극은 제1 전원전압(Voff, VSS)을 제공받고, 소오스 전극은 노드 Y에 연결되는 제6 트랜지스터(T6)를 포함한다. 상기 풀다운 구동부는(552)는 상기 제2 클럭 신호(CKB)에 제어되어 게이트 출력단자(OUT) 및 노드 Y를 디스에이블 시키는 역할을 한다. 또한 게이트 전극의 제어 신호를 클럭 신호로 사용함으로써 제4 트랜지스터(T4) 및 제6 트랜지스터(T6)의 열화를 방지할 수도 있다.

상술된 바와 같이, 상기 시프트 레지스터(500)의 각 스테이지에는 제1 및 제2 클럭 신호(CK,CKB)를 상기 제1 클럭단(CK1) 또는 상기 제2 클럭단(CK2)을 통해 각 스테이지 마다 서로 번갈아 가며 인가한다. 또한, 상기 각 스테이지는 최인접 스테이지, 즉 이전 또는 다음 스테이지의 출력 신호를 입력 받는 것으로 기재하고 있지만, 다른 인접 스테이지, 예를 들면, 차인접 또는 차차인접 스테이지의 출력 신호를 입력 받을 수도 있다. 예를 들면, 제 M 스테이진 경우 제 M+2 또는 제 M-2 이상의 스테이지의 게이트 신호를 입력 받을 수 있다.

도 8은 상기한 도 6 및 도 7에 도시한 시프트 레지스터(500)에 따른 출력 타이밍도이다.

도 8을 참조하면, 상기 시프트 레지스터(500)의 각 스테이지로부터의 출력 신호(GOUT 1, GOUT 2, ...)들은 클럭 신호에 동기되어 발생한다.

상기 시프트 레지스터는 액정표시장치, 유기EL 등의 다양한 평판 표시장치에도 적용할 수 있음은 당업자에게 자명하다.

이상에서, 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고, 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

이상에서 설명한 바와 같이, 본 발명에 따르면, 시프트 레지스터의 각 스테이지에는 제1 클럭 신호(CK) 및 제2 클럭 신호(CKB)가 입력되고, 또한 인접한 스테이지의 게이트 출력 신호를 이용해서 적은 수의 스위칭 소자를 이용해서 패널의 외곽 마진을 감소시킬 수 있는 시프트 레지스터 구동회로를 형성 할 수 있다.

본 발명에 따르면, 시프트 레지스터의 각 스테이지의 입력 신호로서 두 개의 클럭 신호를 사용함으로써 높은 신뢰성을 갖는 시프트 레지스터를 구현할 수 있다.

또한, 본 발명에 따르면, 시프트 레지스터의 각 스테이지의 입력 신호를 이전 스테이지의 캐리 신호를 사용함으로써 높은 신뢰성을 갖는 시프트 레지스터를 구현할 수 있다.

또한, 본 발명에 따르면, 높은 신뢰성을 갖는 시프트 레지스터를 구비한 표시 장치를 구현할 수 있다.

Claims (20)

1. 복수의 스테이지들이 배치되고, 각 스테이지들의 게이트 신호들을 게이트 라인으로 순차적으로 출력하는 시프트 레지스터에 있어서, 각 스테이지는

   인접한 스테이지의 게이트 신호를 수신하고 제어 신호를 출력하는 제1 풀업 구동 제어부;

   외부로부터 제1 클럭 신호를 입력받아 상기 제어 신호에 응답하여 상기 제1 클럭 신호를 게이트 신호로 출력하는 제2 트랜지스터와 상기 제어 신호에 응답하여 상기 제1 클럭 신호를 캐리 신호로 출력하는 제5 트랜지스터를 포함하는 풀업 구동부; 및

   제2 클럭 신호에 응답하여 상기 게이트 라인을 비활성화 시키는 풀다운 구동부를 포함하는 시프트 레지스터.
2. 제1항에 있어서,

   상기 풀업 구동부에 연결되고 다음 스테이지의 게이트 신호에 따라 동작하는 제2 풀업 구동 제어부를 더 포함하는 것을 특징으로 하는 시프트 레지스터.
3. 제2항에 있어서,

   상기 제2 풀업 구동 제어부는 상기 풀업 구동부의 게이트 전극에 제1 전원전압을 공급하는 제3 트랜지스터를 포함하는 것을 특징으로 하는 시프트 레지스터.
4. 제1항에 있어서,

   상기 풀다운 구동부는, 제2 클럭 신호에 따라 제1 전원전압을 출력하는 제4 트랜지스터를 포함하는 것을 특징으로 하는 시프트 레지스터.
5. 삭제
6. 제1항에 있어서,

   상기 제1 풀업 구동 제어부는, 드레인 전극과 게이트 전극이 공통 연결되어 이전 스테이지의 게이트 신호가 입력되는 제1 트랜지스터를 포함하는 것을 특징으로 하는 시프트 레지스터.
7. 제1항에 있어서,

   상기 제2 트랜지스터는 상기 제어 신호를 수신하는 게이트 전극과 상기 제1 클럭 신호를 수신하는 드레인 전극 및 상기 풀다운 구동부에 연결된 소오스 전극을 포함하는 시프트 레지스터.
8. 제7항에 있어서,

   상기 제5 트랜지스터는 상기 제어 신호를 수신하는 게이트 전극과 상기 제1 클럭 신호를 수신하는 드레인 전극 및 상기 캐리 신호를 출력하는 소오스 전극을 포함하는 시프트 레지스터.
9. 제8항에 있어서,

   상기 제5 트랜지스터에서 생성한 캐리 신호는 다음 스테이지의 입력단으로 입력되는 것을 특징으로 하는 시프트 레지스터.
10. 제1항에 있어서,

    상기 제1 및 제2 클럭 신호는 위상이 서로 다른 것을 특징으로 하는 시프트 레지스터.
11. 삭제
12. 제10항에 있어서,

    상기 제1 및 제2 클럭 신호는 각 스테이지 마다 번갈아 입력되는 것을 특징으로 하는 시프트 레지스터.
13. 삭제
14. 삭제
15. 삭제
16. 삭제
17. 삭제
18. 삭제
19. 삭제
20. 삭제

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