JP5465029B2 - 表示装置および電子機器 - Google Patents

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Description

本発明は、表示装置および電子機器に関し、特に、複数のトランジスタを含む走査線駆動回路部を備える表示装置および電子機器に関する。
従来、複数のトランジスタを含む走査線駆動回路部を備える表示装置および電子機器が知られている（たとえば、特許文献１および２参照）。
上記特許文献１および２には、前段のステージの出力信号がソースまたはドレインの一方とゲートとに入力される第１トランジスタと、第１トランジスタのソースまたはドレインの他方がゲートに接続され、ソースまたはドレインの一方からゲート線に信号を出力する第２トランジスタとを含むステージ（走査線駆動回路部）を備えた表示装置が開示されている。このステージでは、前段のステージから第１トランジスタのゲートにＨレベルの信号が入力されることにより、第１トランジスタがオン状態となり、前段のステージのＨレベルの信号が第２トランジスタのゲートに入力される。これにより、第２トランジスタは、オン状態になり、第２トランジスタのソースまたはドレインの他方に接続されるクロック信号（Ｈレベルの信号）が出力端子に出力されるように構成されている。
特開平７−１８２８９１号公報 特開２００６−２４３５０号公報
しかしながら、上記特許文献１および２に記載の表示装置では、走査線駆動回路部の動作性能に関し、第１トランジスタおよび第２トランジスタのチャネル幅Ｗをチャネル長Ｌで除したサイズ比（Ｗ／Ｌ）の大きさに関しては、何ら検討されていない。
この発明は、上記のような課題を解決するためになされたものであり、この発明の目的は、トランジスタのサイズ比を調整することにより、走査線駆動回路部の動作性能を向上させることが可能な表示装置および電子機器を提供することである。
課題を解決するための手段および発明の効果
上記目的を達成するために、この発明の第１の局面における表示装置は、画素毎に形成されたスイッチング素子と、スイッチング素子に接続されたゲート線と、ゲート線に接続された走査線駆動回路とを備え、走査線駆動回路は、複数段の走査線駆動回路部を含み、走査線駆動回路部は、ゲート線にソースまたはドレインの一方が接続された第１トランジスタと、前段に設けられた走査線駆動回路部の出力信号がソースまたはドレインの一方に入力されるとともに、ソースまたはドレインの他方が第１トランジスタのゲートに接続された第２トランジスタとを含み、第２トランジスタのチャネル幅をチャネル長で除したサイズ比の大きさは、第１トランジスタのチャネル幅をチャネル長で除したサイズ比の大きさの１５％より大きく２５％以下の大きさである。
この第１の局面による表示装置では、上記のように、第２トランジスタのチャネル幅をチャネル長で除したサイズ比の大きさを、第１トランジスタのチャネル幅をチャネル長で除したサイズ比の大きさの１５％より大きく２５％以下の大きさにすることによって、たとえば、第２トランジスタのサイズ比の大きさが、第１トランジスタのサイズ比の大きさの１５％よりも小さい場合と比べて、第２トランジスタのサイズ比の大きさが大きい分、第２トランジスタのソースまたはドレインの他方から出力される信号を大きくすることができるので、第２トランジスタのソースまたはドレインの他方と第１トランジスタのゲートとの間の寄生容量の充放電に必要な時間を短縮することができる。これにより、トランジスタのサイズ比を調整することにより、走査線駆動回路部の動作性能を向上させることができる。なお、トランジスタのサイズ比を調整することにより、走査線駆動回路部の動作性能を向上させることができる効果については、後述するシミュレーションの結果により検証済みである。
上記第１の局面による表示装置において、好ましくは、第２トランジスタのチャネル幅をチャネル長で除したサイズ比の大きさは、第１トランジスタのチャネル幅をチャネル長で除したサイズ比の大きさの２０％以上２５％以下の大きさである。このように構成すれば、走査線駆動回路部の動作性能をより向上させることができる。
上記第１の局面による表示装置において、好ましくは、第１トランジスタのゲートおよび第２トランジスタのソースまたはドレインの他方に接続される第３トランジスタをさらに備え、第３トランジスタのチャネル幅をチャネル長で除したサイズ比の大きさは、第２トランジスタのチャネル幅をチャネル長で除したサイズ比よりも小さく、かつ、第１トランジスタのチャネル幅をチャネル長で除したサイズ比の大きさの２．５％以上６％以下の大きさである。このように構成すれば、たとえば、第３トランジスタのサイズ比の大きさが、第１トランジスタのサイズ比の大きさの６％よりも大きい場合と比べて、第３トランジスタのサイズ比の大きさが小さい分、第３トランジスタの寄生容量の充放電に必要な時間を短縮することができるので、走査線駆動回路部の動作性能を向上させることができる。
上記第１の局面による表示装置において、好ましくは、第１トランジスタのゲートおよび第２トランジスタのソースまたはドレインの他方に接続される複数の第３トランジスタをさらに備え、複数の第３トランジスタの各々のチャネル幅をチャネル長で除したサイズ比の大きさは、第２トランジスタのチャネル幅をチャネル長で除したサイズ比よりも小さく、かつ、第１トランジスタのチャネル幅をチャネル長で除したサイズ比の大きさの２．５％以上６％以下の大きさである。このように構成すれば、第３トランジスタが複数設けられた場合にも、複数の第３トランジスタの各々の寄生容量の充放電に必要な時間を短縮することができるので、走査線駆動回路部の動作性能を向上させることができる。
上記第３トランジスタを備える表示装置において、好ましくは、第３トランジスタのチャネル幅をチャネル長で除したサイズ比の大きさは、第１トランジスタのチャネル幅をチャネル長で除したサイズ比の大きさの３．０％以上５．０％以下の大きさである。このように構成すれば、走査線駆動回路部の動作性能をより向上させることができる。
上記第１の局面による表示装置において、好ましくは、第２トランジスタのソースまたはドレインの一方と、第２トランジスタのゲートとには、前段に設けられた走査線駆動回路部の出力信号が入力されるように構成されている。このように構成すれば、第２トランジスタのゲートに前段に設けられた走査線駆動回路部の出力信号（Ｈレベルの信号）が入力されることより、第２トランジスタをオン状態にするとともに、第２トランジスタのソースまたはドレインの他方からＨレベルの信号を出力することができる。
上記第１の局面による表示装置において、好ましくは、第１トランジスタおよび第２トランジスタは、非晶質シリコンからなる能動層を有する。このように構成すれば、性能が劣化しやすい非晶質シリコンからなる能動層を有する第１トランジスタおよび第２トランジスタを含む走査線駆動回路部の動作性能を向上させることができる。
この発明の第２の局面による電子機器は、上記のいずれかの構成を有する表示装置を備える。このように構成すれば、トランジスタのサイズ比を調整することにより、表示装置の動作性能を向上させることが可能な表示装置を備えた電子機器を得ることができる。
本発明の第１実施形態による液晶表示装置の平面図である。 本発明の第１実施形態による走査線駆動回路のブロック図である。 本発明の第１実施形態による走査線駆動回路のＶスキャナブロックの等価回路図である。 本発明の第１実施形態および比較例におけるＶスキャナブロックのトランジスタＴｒ７のサイズ比（Ｗ／Ｌ）を異ならせた場合の動作周波数の上限および寿命を示したグラフである。 本発明の第１実施形態および比較例におけるＶスキャナブロックの各トランジスタのサイズ比（Ｗ／Ｌ）を示した表である。 本発明の第１実施形態による走査線駆動回路の動作を説明するためのタイミングチャートである。 本発明の第２実施形態による液晶表示装置のＶスキャナブロックの等価回路図である。 本発明の第２実施形態の変形例および比較例におけるＶスキャナブロックのトランジスタＴｒ７のサイズ比（Ｗ／Ｌ）を異ならせた場合の動作周波数の上限および寿命を示した図である。 本発明の第２実施形態および比較例におけるＶスキャナブロックの各トランジスタのサイズ比（Ｗ／Ｌ）を示した表である。 本発明の第１および第２実施形態による液晶表示装置を用いた電子機器の第１の例を説明するための図である。 本発明の第１および第２実施形態による液晶表示装置を用いた電子機器の第２の例を説明するための図である。 本発明の第１および第２実施形態による液晶表示装置を用いた電子機器の第３の例を説明するための図である。
以下、本発明の実施形態を図面に基づいて説明する。
（第１実施形態）
図１〜図３を参照して、本発明の第１実施形態による液晶表示装置１００の構成について説明する。
本発明の第１実施形態による液晶表示装置１００は、図１に示すように、一対のＴＦＴ基板１および対向基板２と、複数の画素３を含む表示部４と、液晶表示装置１００を駆動させるための駆動ＩＣ５と、ＴＦＴ基板１の表面上に設けられた走査線駆動回路６と、駆動ＩＣ５に種々の信号を出力するＦＰＣ７（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔｓ）とを備えている。なお、液晶表示装置１００は、本発明の「表示装置」の一例である。
また、表示部４は、Ｙ方向に沿って延びる複数のデータ線８と、データ線８に略直交するとともに、Ｘ方向に沿って延びるように設けられた複数のゲート線９とを含んでいる。また、複数のゲート線９の各々は、それぞれ、走査線駆動回路６に接続されている。ゲート線９は、ＴＦＴ基板１のＹ方向に沿って複数設けられるとともに、Ｙ１方向側からＹ２方向側に沿って、１ライン目、２ライン目、・・・、Ｎライン目、および、（Ｎ＋１）ライン目という順番に配置されている。
また、画素３は、ゲート線９と、データ線８とが交差する領域に設けられている。また、画素３には、スイッチング用の薄膜トランジスタ１０が設けられている。なお、薄膜トランジスタ１０は、本発明の「スイッチング素子」の一例である。薄膜トランジスタ１０のソース（Ｓ）は、データ線８に接続されるとともに、薄膜トランジスタ１０のゲート（Ｇ）は、ゲート線９に接続されている。また、薄膜トランジスタ１０のドレイン電極（Ｄ）は、画素電極１１に接続されている。また、画素電極１１に対向するように液晶層１２を挟んで対向電極１３が設けられている。
また、駆動ＩＣ５は、ＬレベルのＶＢＢ電位、ＳＴＶ信号（スタート信号）、パルス状のＣＬＫ１（クロック１）信号、および、ＣＬＫ１信号の反転信号であるＣＬＫ２信号（クロック２）信号を生成するとともに、走査線駆動回路６に出力するように構成されている。
走査線駆動回路６は、図２に示すように、複数段のＶスキャナブロック１４を含んでいる。なお、Ｖスキャナブロック１４は、本発明の「走査線駆動回路部」の一例である。Ｖスキャナブロック１４は、ＯＵＴ端子から信号を出力するとともに、信号を次段のＶスキャナブロック１４に順次転送する機能を有している。また、複数のＶスキャナブロック１４は、それぞれ、ゲート線９の１ライン目、２ライン目、・・・、Ｎライン目および（Ｎ＋１）ライン目に接続されている。なお、１ライン目のゲート線９に接続されたＶスキャナブロック１４は、Ｖスキャナブロック（１）と図示し、２ライン目のゲート線９に接続されたＶスキャナブロック１４は、Ｖスキャナブロック（２）と図示し、Ｎライン目のゲート線９に接続されたＶスキャナブロック１４は、Ｖスキャナブロック（Ｎ）と図示し、（Ｎ＋１）ライン目のゲート線９に接続されたＶスキャナブロック１４は、Ｖスキャナブロック（Ｎ＋１）と図示している。
また、走査線駆動回路６の１ライン目のゲート線９に接続されたＶスキャナブロック１４は、ＣＬＫ１信号が入力されるＣＬＫ１端子と、ＣＬＫ２信号が入力されるＣＬＫ２端子と、ＬレベルのＶＢＢ電位が入力されるＶＢＢ端子と、ＳＴＶ信号が入力されるＳＥＴ端子と、ゲート線９に信号を出力するためのＯＵＴ端子と、次段のＶスキャナブロック１４のＯＵＴ端子からの信号が入力されるＲＥＳＥＴ端子とを含んでいる。なお、２ライン目以降のゲート線９に接続されたＶスキャナブロック１４のＳＥＴ端子には、前段のＶスキャナブロック１４のＯＵＴ端子から出力される信号が入力されるように構成されている。また、２ライン目以降のゲート線９に接続されたＶスキャナブロック１４のその他の構成は、２ライン目のゲート線９に接続されたＶスキャナブロック１４と同様である。
Ｖスキャナブロック１４の詳細な構成としては、図３に示すように、非晶質シリコンからなる能動層を有する７つのｎチャネル型のトランジスタ（トランジスタＴｒ１、トランジスタＴｒ２、トランジスタＴｒ３、トランジスタＴｒ４、トランジスタＴｒ５、トランジスタＴｒ６およびトランジスタＴｒ７）、および、２つのコンデンサ（Ｃ１およびＣ２）から構成されている。なお、トランジスタＴｒ１は、本発明の「第１トランジスタ」の一例であり、トランジスタＴｒ７は、本発明の「第２トランジスタ」の一例である。また、トランジスタＴｒ４、トランジスタＴｒ５、トランジスタＴｒ６は、本発明の「第３トランジスタ」の一例である。
トランジスタＴｒ１のソース（Ｓ）は、ＣＬＫ１端子に接続されるとともに、パルス状のＣＬＫ１信号（クロック信号）が入力されるように構成されている。また、トランジスタＴｒ１のソース（Ｓ）は、コンデンサＣ１の一方電極に接続されている。トランジスタＴｒ１のドレイン（Ｄ）は、ＯＵＴ端子を介して、ゲート線９（図１参照）に接続されている。
また、トランジスタＴｒ１のドレイン（Ｄ）は、トランジスタＴｒ２のソース（Ｓ）、トランジスタＴｒ３のソース（Ｓ）およびコンデンサＣ２の一方電極に接続されている。また、トランジスタＴｒ１のゲート（Ｇ）は、トランジスタＴｒ４のゲート（Ｇ）、トランジスタＴｒ５のドレイン（Ｄ）、トランジスタＴｒ６のソース（Ｓ）、トランジスタＴｒ７のソース（Ｓ）およびコンデンサＣ２の他方電極に接続されている。
また、トランジスタＴｒ２のドレイン（Ｄ）は、トランジスタＴｒ３のドレイン（Ｄ）、トランジスタＴｒ４のドレイン（Ｄ）、トランジスタＴｒ５のソース（Ｓ）、トランジスタＴｒ６のドレイン（Ｄ）およびＶＢＢ端子に接続されている。また、トランジスタＴｒ２のゲート（Ｇ）は、トランジスタＴｒ４のソース（Ｓ）、トランジスタＴｒ６のゲート（Ｇ）およびコンデンサＣ１の他方電極に接続されている。また、トランジスタＴｒ３のゲート（Ｇ）は、ＣＬＫ２端子に接続されるとともに、パルス状のＣＬＫ２信号（クロック信号（ＣＬＫ１信号の反転信号））が入力されるように構成されている。
また、トランジスタＴｒ５のゲート（Ｇ）は、ＲＥＳＥＴ端子に接続されるとともに、次段のＶスキャナブロック１４のＯＵＴ端子からの出力信号が入力されるように構成されている。また、トランジスタＴｒ７のドレイン（Ｄ）およびトランジスタＴｒ７のゲート（Ｇ）は、ＳＥＴ端子に接続されており、１ライン目のゲート線９に接続されたＶスキャナブロック１４のＳＥＴ端子には、ＳＴＶ信号（スタート信号）が入力されるように構成されており、２ライン目以降のゲート線９に接続されたＶスキャナブロック１４のＳＥＴ端子には、前段のＶスキャナブロック１４のＯＵＴ端子からの出力信号が入力されるように構成されている。
次に、図４および図５を参照して、この第１実施形態によるＶスキャナブロックのトランジスタＴｒ７のサイズ比（Ｗ／Ｌ）の大きさをトランジスタＴｒ１に対して変化させた場合のＶスキャナブロックの動作周波数の上限および寿命についてのシミュレーションについて説明する。比較例および第１実施形態によるＶスキャナブロック１４において、トランジスタＴｒ１のチャネル幅Ｗをチャネル長Ｌで除したサイズ比（Ｗ／Ｌ）の大きさを１００％（基準）とした。なお、比較例および第１実施形態によるＶスキャナブロック１４のトランジスタＴｒ１のチャネル幅Ｗは、約２ｍｍ（約２０００μｍ）であり、チャネル長Ｌは、約４μｍである。そして、比較例によるＶスキャナブロック１４のトランジスタＴｒ７のサイズ比をトランジスタＴｒ１に対して約６％以上約１５％以下の範囲とし、第１実施形態によるＶスキャナブロック１４のトランジスタＴｒ７のサイズ比をトランジスタＴｒ１に対して約１５％以上約３０％以下の範囲とした。また、図５に示すように、第１実施形態のトランジスタＴｒ２〜Ｔｒ６に関しては、比較例と同様に、トランジスタＴｒ２のサイズ比を約２２％以上約３７％以下とし、トランジスタＴｒ３のサイズ比を約２０％以上約４０％以下とし、トランジスタＴｒ４、Ｔｒ５およびＴｒ６のサイズ比を約６％以上約１５％以下とした。
図４では、横軸がトランジスタＴｒ７のトランジスタＴｒ１に対するサイズ比［％］を示しており、縦軸が動作周波数の上限［ｋＨｚ］および寿命［年］を示している。なお、Ｖスキャナブロック１４の寿命についてのシミュレーションは、液晶表示装置１００を約７０℃の温度下において使用した場合を示している。つまり、液晶表示装置１００を約３０℃の温度下において使用した場合には、図４に示された寿命よりも長い寿命が得られる。
図４に示すように、Ｖスキャナブロック１４のトランジスタＴｒ７のサイズ比が約６％以上約１５％以下の範囲（比較例の範囲）では、動作周波数の上限は、約２３ｋＨｚ以上約２９ｋＨｚ以下であることが判明した。また、比較例の範囲によるＶスキャナブロック１４の寿命は、約１年以上約５年以下であることが判明した。
これに対して、Ｖスキャナブロック１４のトランジスタＴｒ７のサイズ比が約１５％以上約３０％以下の範囲（第１実施形態の範囲）では、動作周波数の上限は、約２９ｋＨｚ以上約３０ｋＨｚ以下であることが判明した。また、第１実施形態によるＶスキャナブロック１４の寿命は、約５年以上約７年以下であることが判明した。つまり、Ｖスキャナブロック１４のトランジスタＴｒ７のサイズ比を約１５％以上約３０％以下の範囲にすることにより、比較例によるＶスキャナブロック１４に比べて動作周波数を約１ｋＨｚ向上させるとともに、寿命を約２年向上させることが可能であることが判明した。
なお、第１実施形態によるＶスキャナブロック１４のトランジスタＴｒ７のサイズ比が約２０％以上約２５％以下の範囲（最適範囲）では、動作周波数の上限は、約２９．５ｋＨｚ以上約３０ｋＨｚ以下であることが判明した。また、第１実施形態によるＶスキャナブロック１４の寿命は、約６．５年以上約７年以下であることが判明した。つまり、第１実施形態によるＶスキャナブロック１４のトランジスタＴｒ７のサイズ比である約１５％以上約３０％以下の範囲のうち、サイズ比が約２０％以上約２５％以下の範囲では、比較例に対して動作周波数および寿命の優位性が大きいことが確認された。
次に、トランジスタＴｒ２〜Ｔｒ７のうちトランジスタＴｒ２のサイズ比の大きさを変化させた場合のシミュレーションについて説明する。なお、トランジスタＴｒ３〜Ｔｒ６のサイズ比の大きさは、図５に示す比較例と同じである。
比較例では、Ｖスキャナブロック１４のトランジスタＴｒ２のサイズ比がトランジスタＴｒ１に対して約２２％以上約３７％以下の範囲であるのに対して、第１実施形態によるＶスキャナブロック１４のトランジスタＴｒ２では、サイズ比を比較例よりも大きな範囲のトランジスタＴｒ１のサイズ比に対して約１７％以上約３７％以下の範囲とした。その結果、上記したトランジスタＴｒ７の場合のような比較例に対する動作周波数の上限および寿命の向上は、確認されなかった。また、トランジスタＴｒ３に関しては、サイズ比を比較例と比べて変化させた場合のシミュレーションは行っていない。
次に、比較例では、Ｖスキャナブロック１４のトランジスタＴｒ４（Ｔｒ５、Ｔｒ６）のサイズ比がトランジスタＴｒ１に対して約６％以上約１５％以下の範囲であるのに対して、第１実施形態によるＶスキャナブロック１４のトランジスタＴｒ４（Ｔｒ５、Ｔｒ６）では、サイズ比をトランジスタＴｒ１に対して約２．５％以上約６％以下の範囲とした。その結果、動作周波数および寿命が比較例に対して向上することが判明した。つまり、第１実施形態によるＶスキャナブロック１４のトランジスタＴｒ４（Ｔｒ５、Ｔｒ６）のサイズ比を比較例によるＶスキャナブロック１４のトランジスタＴｒ４（Ｔｒ５、Ｔｒ６）のサイズ比よりも小さくすることによって、上記した第１実施形態によるＶスキャナブロック１４のトランジスタＴｒ７のサイズ比の大きさをトランジスタＴｒ１のサイズ比の大きさに対して変化させた場合と同様に、動作周波数および寿命が比較例に対して向上することが判明した。また、トランジスタＴｒ４（Ｔｒ５、Ｔｒ６）のサイズ比が約３％以上約５％以下の範囲（最適範囲）では、比較例に対して最も動作周波数および寿命の優位性が大きいことが確認された。
次に、図１〜図３および図６を参照して、上記した走査線駆動回路６（Ｖスキャナブロック１４）の動作について説明する。
まず、走査線駆動回路６の１ライン目のＶスキャナブロック１４（図２参照）には、図６に示す時間Ａ（ＣＬＫ１がＬレベル、ＣＬＫ２がＨレベル）において、図３に示すＨレベルのＳＴＶ信号がトランジスタＴｒ７のゲート（Ｇ）に入力されることにより、トランジスタＴｒ７がオン状態になる。これにより、Ｈレベルの信号がノードＮ１を介してトランジスタＴｒ１のゲート（Ｇ）、トランジスタＴｒ４のゲート（Ｇ）、トランジスタＴｒ５のドレイン（Ｄ）、トランジスタＴｒ６のソース（Ｓ）およびコンデンサＣ２の他方電極に入力される。その結果、トランジスタＴｒ１およびトランジスタＴｒ４がオン状態になる。そして、ノードＮ２がＬレベルの電位になる。また、コンデンサＣ１の他方電極は、Ｈレベルになるとともに、充電を開始する。また、トランジスタＴｒ３のゲート（Ｇ）には、ＨレベルのＣＬＫ２信号が入力されるので、トランジスタＴｒ３はオン状態になる。そして、ゲート線９は、ＯＵＴ端子およびトランジスタＴｒ３を介して、ＬレベルのＶＢＢ電位に接続される。
次に、走査線駆動回路６の１ライン目のＶスキャナブロック１４（図２参照）には、図６に示す時間Ｂ（ＣＬＫ１がＨレベル、ＣＬＫ２がＬレベル）において、図３に示すＬレベルのＳＴＶ信号がトランジスタＴｒ７のゲート（Ｇ）に入力されることにより、トランジスタＴｒ７がオフ状態になる。このとき、上記した時間Ａにおいて充電されたコンデンサＣ２からＨレベルの電位が放電され、トランジスタＴｒ１のゲート（Ｇ）およびトランジスタＴｒ４のゲート（Ｇ）にＨレベルの信号が入力されることにより、トランジスタＴｒ１およびトランジスタＴｒ４がオン状態になる。そして、ＨレベルのＣＬＫ１信号が、トランジスタＴｒ１を介して、ＯＵＴ端子からゲート線９に出力される。これにより、出力された信号が表示部４の画素３に設けられた薄膜トランジスタ１０を駆動させる。また、ＯＵＴ端子に出力された信号は、次段のＶスキャナブロック１４のＳＥＴ端子に入力される。また、Ｌレベルの信号（ＶＢＢ電位）が、トランジスタＴｒ４およびノードＮ２を介して、トランジスタＴｒ２のゲート（Ｇ）およびトランジスタＴｒ６のゲート（Ｇ）に入力されるので、トランジスタＴｒ２およびトランジスタＴｒ６がオフ状態になる。
次に、走査線駆動回路６の１ライン目のＶスキャナブロック１４（図２参照）には、図６に示す時間Ｃ（ＣＬＫ１がＬレベル、ＣＬＫ２がＨレベル）において、図３に示すＬレベルのＳＴＶ信号がトランジスタＴｒ７のゲート（Ｇ）に入力されるので、トランジスタＴｒ７がオフ状態になる。また、ＬレベルのＣＬＫ１信号は、トランジスタＴｒ１のソース（Ｓ）に入力される。また、ＨレベルのＣＬＫ２信号は、トランジスタＴｒ３のゲート（Ｇ）に入力されるので、トランジスタＴｒ３がオン状態になる。そして、Ｌレベルの信号（ＶＢＢ電位）は、トランジスタＴｒ３を介して、ＯＵＴ端子からゲート線９（図１参照）に出力される。
また、トランジスタＴｒ５のゲート（Ｇ）には、２ライン目（次段）のＶスキャナブロック１４から出力されたＨレベルのＲＥＳＥＴ信号が入力されるので、トランジスタＴｒ５がオン状態になる。そして、Ｌレベルの信号（ＶＢＢ電位）が、トランジスタＴｒ５を介して、トランジスタＴｒ１のゲート（Ｇ）、トランジスタＴｒ４のゲート（Ｇ）、トランジスタＴｒ６のソース（Ｓ）、および、トランジスタＴｒ７のソース（Ｓ）に入力される。これにより、トランジスタＴｒ１およびトランジスタＴｒ４は、オフ状態になる。また、トランジスタＴｒ３のゲート（Ｇ）には、ＨレベルのＣＬＫ２信号が入力されるので、トランジスタＴｒ３がオン状態になる。そして、Ｌレベルの信号（ＶＢＢ電位）がトランジスタＴｒ３を介して、ＯＵＴ端子から出力される。なお、２ライン目以降の走査内容は、上記した１ライン目の走査内容と同様である。
第１実施形態では、上記のように、トランジスタＴｒ７のチャネル幅Ｗをチャネル幅Ｌで除したサイズ比（Ｗ／Ｌ）の大きさを、トランジスタＴｒ１のチャネル幅Ｗをチャネル幅Ｌで除したサイズ比（Ｗ／Ｌ）の大きさの１５％以上３０％以下の大きさにすることによって、トランジスタＴｒ７のサイズ比（Ｗ／Ｌ）の大きさが、トランジスタＴｒ１のサイズ比（Ｗ／Ｌ）の大きさの１５％よりも小さい場合（比較例）と比べて、トランジスタＴｒ７のサイズ比（Ｗ／Ｌ）の大きさが大きい分、トランジスタＴｒ７のソース（Ｓ）から出力される信号を大きくすることができるので、トランジスタＴｒ７のソース（Ｓ）とトランジスタＴｒ１のゲート（Ｇ）との間の寄生容量の充放電に必要な時間を短縮することができる。これにより、トランジスタのサイズ比（Ｗ／Ｌ）を調整することにより、Ｖスキャナブロック１４の動作性能を向上させることができる。このように、トランジスタ素子に非晶質シリコンを利用した薄膜トランジスタを用いる場合には、回路動作の際に印加される電圧ストレスや使用温度環境によって素子特性が劣化する現象によって、この種の回路には比較的短い動作限界、すなわち寿命が存在することが知られている。この問題に対して、本発明実施例によるトランジスタのサイズ比の調整は、動作性能を向上させると同時に、同一の電圧ストレスおよび使用温度環境において動作限界に到達するまでの時間を延ばすことになる。また、非晶質シリコン素子に比べ電圧ストレスに比較的強いとされる多結晶・単結晶シリコン素子においても、第１実施形態による走査線駆動回路６のＶスキャナブロック１４のトランジスタＴｒ７のサイズ比（Ｗ／Ｌ）を比較例による走査線駆動回路６のＶスキャナブロック１４のトランジスタＴｒ７のサイズ比（Ｗ／Ｌ）よりも大きくすることにより、トランジスタＴｒ７のサイズ（面積）が大きくなった分、トランジスタＴｒ７のソースとドレインとの間の電界集中を抑制することができるので、トランジスタＴｒ７の電界集中に起因する特性の劣化を抑制することができる。すなわち、これらの総合的な効果によってＶスキャナブロック１４の寿命を向上させることができる。
また、第１実施形態では、上記のように、トランジスタＴｒ７のチャネル幅Ｗをチャネル幅Ｌで除したサイズ比（Ｗ／Ｌ）の大きさを、トランジスタＴｒ１のチャネル幅Ｗをチャネル幅Ｌで除したサイズ比（Ｗ／Ｌ）の大きさの２０％以上２５％以下の大きさにすることによって、Ｖスキャナブロック１４の動作性能をより向上させることができる。
また、第１実施形態では、上記のように、トランジスタＴｒ４、Ｔｒ５およびＴｒ６のチャネル幅Ｗをチャネル幅Ｌで除したサイズ比（Ｗ／Ｌ）の大きさを、トランジスタＴｒ７のチャネル幅Ｗをチャネル幅Ｌで除したサイズ比（Ｗ／Ｌ）よりも小さく、かつ、トランジスタＴｒ１のチャネル幅Ｗをチャネル幅Ｌで除したサイズ比（Ｗ／Ｌ）の大きさの２．５％以上６％以下の大きさにすることによって、トランジスタＴｒ４、Ｔｒ５およびＴｒ６のサイズ比（Ｗ／Ｌ）の大きさが、トランジスタＴｒ１のサイズ比（Ｗ／Ｌ）の大きさの６％よりも大きい場合（比較例）と比べて、トランジスタＴｒ４、Ｔｒ５およびＴｒ６のサイズ比（Ｗ／Ｌ）の大きさが小さい分、トランジスタＴｒ４、Ｔｒ５およびＴｒ６の寄生容量の充放電に必要な時間を短縮することができるので、Ｖスキャナブロック１４の動作性能を向上させることができる。
また、第１実施形態では、上記のように、複数のトランジスタＴｒ４、Ｔｒ５およびＴｒ６の各々のチャネル幅Ｗをチャネル幅Ｌで除したサイズ比（Ｗ／Ｌ）の大きさを、トランジスタＴｒ７のチャネル幅Ｗをチャネル幅Ｌで除したサイズ比（Ｗ／Ｌ）よりも小さく、かつ、トランジスタＴｒ１のチャネル幅Ｗをチャネル幅Ｌで除したサイズ比（Ｗ／Ｌ）の大きさの２．５％以上６％以下の大きさにすることによって、トランジスタが複数設けられた場合にも、複数のトランジスタＴｒ４、Ｔｒ５およびＴｒ６の各々の寄生容量の充放電に必要な時間を短縮することができるので、Ｖスキャナブロック１４の動作性能を向上させることができる。
また、第１実施形態では、上記のように、トランジスタＴｒ４、Ｔｒ５およびＴｒ６のチャネル幅Ｗをチャネル幅Ｌで除したサイズ比（Ｗ／Ｌ）の大きさを、トランジスタＴｒ１のチャネル幅Ｗをチャネル幅Ｌで除したサイズ比（Ｗ／Ｌ）の大きさの３．０％以上５．０％以下の大きさにすることによって、Ｖスキャナブロック１４の動作性能をより向上させることができる。
また、第１実施形態では、上記のように、トランジスタＴｒ７ドレイン（Ｄ）と、トランジスタＴｒ７のゲート（Ｇ）とに、前段に設けられたＶスキャナブロック１４の出力信号を入力することによって、トランジスタＴｒ７のゲート（Ｇ）に前段に設けられたＶスキャナブロック１４の出力信号（Ｈレベルの信号）が入力されることより、トランジスタＴｒ７をオン状態にするとともに、トランジスタＴｒ７のソース（Ｓ）からＨレベルの信号を出力することができる。
また、第１実施形態では、上記のように、トランジスタＴｒ１およびトランジスタＴｒ７が、非晶質シリコンからなる能動層を有することによって、性能が劣化しやすい非晶質シリコンからなる能動層を有するトランジスタＴｒ１およびトランジスタＴｒ７を含むＶスキャナブロック１４の動作性能を向上させることができる。
（第２実施形態）
次に、図１、図７〜図９を参照して、Ｖスキャナブロック１４を７つのトランジスタおよび２つのコンデンサから構成した上記第１実施形態とは異なり、Ｖスキャナブロック１４ａを６つのトランジスタ（トランジスタＴｒ１１、Ｔｒ１２、Ｔｒ１３、Ｔｒ１４、Ｔｒ１５およびＴｒ１６）および１つのコンデンサ（Ｃ１１）から構成する例を説明する。なお、トランジスタＴｒ１１は、本発明の「第１トランジスタ」の一例であり、トランジスタＴｒ１６は、本発明の「第２トランジスタ」の一例である。また、トランジスタＴｒ１５は、本発明の「第３トランジスタ」の一例である。
この第２実施形態による液晶表示装置１００ａのＶスキャナブロック１４ａは、図７に示すように、トランジスタＴｒ１１のソース（Ｓ）は、ＣＫＬ１端子に接続されており、パルス状のクロック信号が入力されるように構成されている。トランジスタＴｒ１１のドレイン（Ｄ）は、ゲート線９（図１参照）に接続されており、画素３に設けられた薄膜トランジスタ１０に信号を出力可能に構成されている。また、トランジスタＴｒ１１のドレイン（Ｄ）は、トランジスタＴｒ１２のソース（Ｓ）およびコンデンサＣ１１の一方電極に接続されている。トランジスタＴｒ１１のゲート（Ｇ）は、ノードＮ３を介して、トランジスタＴｒ１５のソース（Ｓ）、トランジスタＴｒ１６のソース（Ｓ）およびコンデンサＣ１１の他方電極に接続されている。
また、トランジスタＴｒ１２のドレイン（Ｄ）は、トランジスタＴｒ１４のソース（Ｓ）、トランジスタＴｒ１５のドレイン（Ｄ）およびＶＢＢ端子に接続されている。トランジスタＴｒ１２のゲート（Ｇ）は、トランジスタＴｒ１３のソース（Ｓ）、トランジスタＴｒ１４のドレイン（Ｄ）およびトランジスタＴｒ１５のゲート（Ｇ）に接続されている。また、トランジスタＴｒ１３のドレイン（Ｄ）およびゲート（Ｇ）は、ＣＬＫ２端子に接続されており、ＣＬＫ１信号の反転信号のパルス状のＣＬＫ２信号（クロック信号）が入力されるように構成されている。
また、トランジスタＴｒ１４のゲート（Ｇ）は、トランジスタＴｒ１６のゲート（Ｇ）、トランジスタＴｒ１６のドレイン（Ｄ）およびＳＥＴ端子に接続されており、トランジスタＴｒ１４のゲート（Ｇ）、トランジスタＴｒ１６のゲート（Ｇ）およびトランジスタＴｒ１６のドレイン（Ｄ）には、ＳＥＴ信号が入力されるように構成されている。
次に、図８および図９を参照して、この第２実施形態によるＶスキャナブロックのトランジスタＴｒ１６のサイズ比（Ｗ／Ｌ）の大きさを比較例に対して変化させた場合のＶスキャナブロックの動作周波数の上限についてのシミュレーションについて説明する。比較例および第２実施形態によるＶスキャナブロック１４ａにおいて、トランジスタＴｒ１１のチャネル幅Ｗをチャネル長Ｌで除したサイズ比（Ｗ／Ｌ）の大きさを１００％（基準）とした。なお、比較例および第２実施形態によるＶスキャナブロック１４ａのトランジスタＴｒ１１のチャネル幅Ｗは、約２ｍｍ（２０００μｍ）であり、チャネル長Ｌは、約４μｍである。そして、比較例によるＶスキャナブロック１４ａのトランジスタＴｒ１６のサイズ比がトランジスタＴｒ１１に対して約６％以上約１５％以下の範囲とし、第２実施形態によるＶスキャナブロック１４ａのトランジスタＴｒ１６のサイズ比がトランジスタＴｒ１１に対して約１５％以上約３０％以下の範囲とした。また、図９に示すように、第２実施形態のトランジスタＴｒ１２〜Ｔｒ１５に関しては、比較例と同様に、トランジスタＴｒ１２のサイズ比を約２２％以上約３７％以下とし、トランジスタＴｒ１３のサイズ比を約１％以上約１０％以下とし、トランジスタＴｒ１４およびＴｒ１５のサイズ比を約６％以上約１５％以下とした。
図８では、横軸がトランジスタＴｒ１６のトランジスタＴｒ１１に対するサイズ比［％］を示している。図８に示すように、Ｖスキャナブロック１４ａのトランジスタＴｒ１６のサイズ比が約６％以上約１５％以下の範囲（比較例の範囲）では、動作周波数の上限は、約３１．７ｋＨｚ以上約３６ｋＨｚ以下であることが判明した。
これに対して、Ｖスキャナブロック１４ａのトランジスタＴｒ１６のサイズ比が約１５％以上約３０％以下の範囲（第２実施形態の範囲）では、動作周波数の上限は、約３６ｋＨｚ以上約３６．３ｋＨｚ以下であることが判明した。つまり、Ｖスキャナブロック１４ａのトランジスタＴｒ１６のサイズ比を約１５％以上約３０％以下の範囲にすることにより、比較例によるＶスキャナブロック１４ａに比べて動作周波数の上限を向上可能であることが確認された。なお、第２実施形態によるＶスキャナブロック１４ａのトランジスタＴｒ１６のサイズ比が約２０％以上約２５％以下の範囲（最適範囲）では、動作周波数の上限は、約３６．２ｋＨｚ以上約３６．３ｋＨｚ以下であることが判明した。つまり、第２実施形態によるＶスキャナブロック１４ａのトランジスタＴｒ１６のサイズ比である約１５％以上約３０％以下の範囲のうち、サイズ比が約２０％以上約２５％以下の範囲では、比較例に対して動作周波数の優位性が大きいことが確認された。なお、トランジスタＴｒ１２〜Ｔｒ１５に関しては、サイズ比を比較例と比べて変化させた場合のシミュレーションは行っていない。
第２実施形態では、上記のように、トランジスタＴｒ１６のチャネル幅Ｗをチャネル幅Ｌで除したサイズ比（Ｗ／Ｌ）の大きさを、トランジスタＴｒ１１のチャネル幅Ｗをチャネル幅Ｌで除したサイズ比（Ｗ／Ｌ）の大きさの１５％以上３０％以下の大きさにすることによって、トランジスタのサイズ比（Ｗ／Ｌ）を調整することにより、比較例に示したトランジスタＴｒ１６のサイズ比（Ｗ／Ｌ）の大きさが、トランジスタＴｒ１１のサイズ比（Ｗ／Ｌ）の大きさの１５％よりも小さい場合と比べて、トランジスタＴｒ１６のサイズ比（Ｗ／Ｌ）の大きさが大きい分、トランジスタＴｒ１６のソース（Ｓ）から出力される信号を大きくすることができるので、トランジスタＴｒ１６のソース（Ｓ）とトランジスタＴｒ１１のゲート（Ｇ）との間の寄生容量の充放電に必要な時間を短縮することができる。これにより、Ｖスキャナブロック１４ａの動作性能を向上させることができる。
なお、第２実施形態のその他の効果は、上記第１実施形態と同様である。
（応用例）
図１０〜図１２は、それぞれ、上記した本発明の液晶表示装置１００および１００ａを用いた電子機器の第１の例〜第３の例を説明するための図である。図１０〜図１２を参照して、本発明の液晶表示装置１００および１００ａを用いた電子機器について説明する。
本発明の液晶表示装置１００および１００ａは、図１０〜図１２に示すように、第１の例としてのＰＣ（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ）２００、第２の例としての携帯電話３００、および、第３の例としての情報携帯端末４００（ＰＤＡ：Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔｓ）などに用いることが可能である。
図１０の第１の例によるＰＣ２００においては、キーボードなどの入力部２１０および表示画面２２０などに本発明の液晶表示装置１００および１００ａを用いることが可能である。図１１の第２の例による携帯電話３００においては、表示画面３１０に本発明の液晶表示装置１００および１００ａが用いられる。図１２の第３の例による情報携帯端末４００においては、表示画面４１０に本発明の液晶表示装置１００および１００ａが用いられる。
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
たとえば、上記第１および第２実施形態では、本発明の表示装置の一例として、液晶表示装置を用いる例を示したが、本発明はこれに限らない。たとえば、本発明の表示装置として、液晶表示装置以外の有機ＥＬ装置などを用いてもよい。
また、上記第１および第２実施形態では、本発明の走査線駆動回路の一例として、走査線駆動回路を７つのトランジスタ（トランジスタＴｒ１〜Ｔｒ７）および６つのトランジスタ（トランジスタＴｒ１１〜Ｔｒ１６）により構成する例を示したが、本発明はこれに限らない。本発明では、走査線駆動回路部を５つ以下のトランジスタおよび８つ以上のトランジスタにより構成してもよい。
また、上記第１および第２実施形態では、トランジスタＴｒ１およびＴｒ１１の一例として、チャネル幅Ｗを約２ｍｍ（２０００μｍ）にするとともに、チャネル長Ｌを約４μｍにする例を示したが、本発明はこれに限らない。本発明では、トランジスタＴｒ１およびＴｒ１１のチャネル幅Ｗを約２ｍｍ（２０００μｍ）以外の幅にしてもよいし、トランジスタＴｒ１およびＴｒ１１のチャネル長Ｌを約４μｍ以外の長さにしてもよい。
また、上記第１および第２実施形態では、本発明の走査線駆動回路の一例として、非晶質シリコンからなる能動層を有するトランジスタを適用する例を示したが、本発明はこれに限らない。たとえば、走査線駆動回路に低温ポリシリコン（ＬＴＰＳ）または高温ポリシリコン（ＨＴＰＳ）などの能動層を有するトランジスタを適用してもよい。
３ 画素 ６ 走査線駆動回路 ９ ゲート線 １０ 薄膜トランジスタ（スイッチング素子） １４、１４ａ Ｖスキャナブロック（走査線駆動回路部） １００、１００ａ 液晶表示装置（表示装置） ２００ ＰＣ（電子機器） ３００ 携帯電話（電子機器） ４００ 情報携帯端末（電子機器） Ｔｒ１ トランジスタＴｒ１（第１トランジスタ） Ｔｒ４ トランジスタＴｒ４（第３トランジスタＴｒ） Ｔｒ５ トランジスタＴｒ５（第３トランジスタ） Ｔｒ６ トランジスタＴｒ６（第３トランジスタ） Ｔｒ７ トランジスタＴｒ７（第２トランジスタ） Ｔｒ１１ トランジスタＴｒ１１（第１トランジスタ） Ｔｒ１５ トランジスタＴｒ１５（第３トランジスタ） Ｔｒ１６ トランジスタＴｒ１６（第２トランジスタ）

Claims (8)

  1. 画素毎に形成されたスイッチング素子と、
    前記スイッチング素子に接続されたゲート線と、
    前記ゲート線に接続された走査線駆動回路とを備え、
    前記走査線駆動回路は、複数段の走査線駆動回路部を含み、
    前記走査線駆動回路部は、前記ゲート線にソースまたはドレインの一方が接続された第１トランジスタと、前段に設けられた前記走査線駆動回路部の出力信号がソースまたはドレインの一方に入力されるとともに、ソースまたはドレインの他方が前記第１トランジスタのゲートに接続された第２トランジスタとを含み、
    前記第２トランジスタのチャネル幅をチャネル長で除したサイズ比の大きさは、前記第１トランジスタのチャネル幅をチャネル長で除したサイズ比の大きさの１５％より大きく２５％以下の大きさである、表示装置。
  2. 前記第２トランジスタのチャネル幅をチャネル長で除したサイズ比の大きさは、前記第１トランジスタのチャネル幅をチャネル長で除したサイズ比の大きさの２０％以上２５％以下の大きさである、請求項１に記載の表示装置。
  3. 前記第１トランジスタのゲートおよび前記第２トランジスタのソースまたはドレインの他方に接続される第３トランジスタをさらに備え、
    前記第３トランジスタのチャネル幅をチャネル長で除したサイズ比の大きさは、前記第２トランジスタのチャネル幅をチャネル長で除したサイズ比よりも小さく、かつ、前記第１トランジスタのチャネル幅をチャネル長で除したサイズ比の大きさの２．５％以上６％以下の大きさである、請求項１または２に記載の表示装置。
  4. 前記第１トランジスタのゲートおよび前記第２トランジスタのソースまたはドレインの他方に接続される複数の第３トランジスタをさらに備え、
    前記複数の第３トランジスタの各々のチャネル幅をチャネル長で除したサイズ比の大きさは、前記第２トランジスタのチャネル幅をチャネル長で除したサイズ比よりも小さく、かつ、前記第１トランジスタのチャネル幅をチャネル長で除したサイズ比の大きさの２．５％以上６％以下の大きさである、請求項１または２に記載の表示装置。
  5. 前記第３トランジスタのチャネル幅をチャネル長で除したサイズ比の大きさは、前記第１トランジスタのチャネル幅をチャネル長で除したサイズ比の大きさの３．０％以上５．０％以下の大きさである、請求項３または４に記載の表示装置。
  6. 前記第２トランジスタのソースまたはドレインの一方と、前記第２トランジスタのゲートとには、前段に設けられた前記走査線駆動回路部の出力信号が入力されるように構成されている、請求項１〜５のいずれか１項に記載の表示装置。
  7. 前記第１トランジスタおよび前記第２トランジスタは、非晶質シリコンからなる能動層を有する、請求項１〜６のいずれか１項に記載の表示装置。
  8. 請求項１〜７のいずれか１項に記載の表示装置を備える、電子機器。
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