CN105027445B - 电平移位电路、电光装置以及电子设备 - Google Patents

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Abstract

实现电路占有面积小且能够高速工作的电平移位电路。电平移位电路(10)具备：电位转换部(11)，将输入信号的第一电位转换成第三电位，将输入信号的第二电位转换成第四电位；电容部(12)，具备第一电极(1Ed)和第二电极(2Ed)，第一电极(1Ed)电连接于输入部(IN)，第二电极(2Ed)电连接于电位转换部(11)的输出节点(NODE A)；和缓冲存储部(13)，将第三电位转换成第五电位，将第四电位转换成第六电位。电容部(12)通过电容耦合使输入信号迅速地反映为电位转换部(11)的输出节点(NODE A)的电位，因此能够实现能够高速工作的电平移位电路。

Description

电平移位电路、电光装置以及电子设备
技术领域
本发明涉及电平移位电路、电光装置以及电子设备。
背景技术
在带显示功能的电子设备中，使用透射型电光装置或反射型电光装置。光照射于这些电光装置，由电光装置调制后的透射光或反射光成为显示图像、或者被投影于屏幕而成为投射图像。作为在这样的电子设备中使用的电光装置，已知有液晶装置，该液晶装置利用液晶的电介质各向异性和液晶层中的光的旋光性而形成图像。
一般来说，为了驱动电光装置，要求比较高的电压。另一方面，对电光装置供给成为驱动的基准的时钟信号和控制信号等的外部控制电路，由半导体集成电路构成，其逻辑信号的振幅为1.8V左右到5V左右这样的低电压。因此，通常，在电光装置中具备将来自半导体集成电路的低振幅逻辑信号转换成高振幅逻辑信号的振幅转换电路(以下称为电平移位电路)。专利文献1中记载了电平移位电路的一例。专利文献1的图1中记载了由电容耦合工作实现的电平移位电路。
现有技术文献
专利文献
专利文献1：日本特开2003－110419号公报
发明内容
发明要解决的问题
但是，在专利文献1所记载的电平移位电路中，因为包含了利用信号的反馈的电位控制电路，所以存在电路的占有面积大这一问题。另外，在液晶装置中，伴随显示图像的高精细化而数据量增加，并且，从运动图像显示特性的改善、三维显示驱动的方面出发，需要高速驱动，所以，强烈需求电平移位电路的高速工作。换言之，在以往的电平移位电路中，存在难以通过占有面积小的电路(或电路规模小的电路)进行高速工作这一问题。
用于解决问题的技术方案
本发明是为了解决上述问题的至少一部分而完成的发明，能够作为下述的实施方式或应用例而实现。
(应用例1)本应用例涉及的电平移位电路，其特征在于，具备：输入部，取第一电位与第二电位之间的值的输入信号输入于该输入部；电位转换部，将第一电位转换成第三电位、将第二电位转换成第四电位；电容部，具备第一电极和第二电极，第一电极电连接于输入部，第二电极电连接于电位转换部的输出节点；和缓冲存储部，将第三电位转换成第五电位，将第四电位转换成第六电位；电位转换部的输出节点和缓冲存储部的输入节点电连接。
根据该结构，电容部通过电容耦合使低振幅的输入信号迅速地反映为电位转换部的输出节点的电位，因此能够实现能够高速工作的电平移位电路。另外，电平移位电路的电路规模小，因此能够减小占有面积。换言之，能够实现占有面积小且能够高速工作的电平移位电路。
(应用例2)在上述应用例涉及的电平移位电路中，优选，电容部包括晶体管，以使晶体管成为导通状态的方式，晶体管的栅形成第一电极和第二电极的一方，晶体管的源和漏形成第一电极和第二电极的另一方。
根据该结构，能够将晶体管的栅电容作为电容部使用，因此无需为了制作电容部而附加特别的工序和/或进行电路布局。因此，电路设计的自由度增大，并且能够通过与通常工序相同的简单的制造工序来实现占有面积小且能够高速工作的电平移位电路。另外，连接成晶体管成为导通状态，因此不产生耗尽层电容，能够通过面积窄的晶体管来构成电容部。
(应用例3)在上述应用例涉及的电平移位电路中，优选，缓冲存储部具有逻辑阈值电位；第三电位取逻辑阈值电位与第五电位之间的值；第四电位取逻辑阈值电位与第六电位之间的值。
根据该结构，能够将取第一电位与第二电位之间的值的输入信号正确地振幅转换为取第五电位与第六电位之间的值的输出信号。
(应用例4)在上述应用例涉及的电平移位电路中，优选，在缓冲存储部中，第一变换器和第二变换器在缓冲存储部的输入节点与缓冲存储部的输出节点之间串联电连接。
根据该结构，能够由二个变换器这样的简单的结构构成缓冲存储部。并且，能够在输出部中使成为第五电位与第六电位的中间附近的电位的第三电位和第四电位成为大致第五电位和大致第六电位。
(应用例5)在上述应用例涉及的电平移位电路中，优选，在电位转换部中，在输入部与供给第六电位的布线之间，第一导电型晶体管和第二导电型晶体管串联电连接，第一导电型晶体管的源电连接于输入部，第二导电型晶体管的源电连接于供给第六电位的布线，第一导电型晶体管的漏和第二导电型晶体管的漏电连接于第一导电型晶体管的栅和第二导电型晶体管的栅而成为电位转换部的输出节点。
根据该结构，能够通过简单的电路将第一电位转换成第三电位，将第二电位转换成第四电位。另外，第三电位和第四电位需要隔着缓冲存储部的逻辑阈值电位，而在该结构中，能够通过调整第一导电型晶体管和第二导电型晶体管的尺寸来调整第三电位和第四电位，因此，能够容易地将第三电位和第四电位设定为隔着缓冲存储部的逻辑阈值电位。即，能够容易地形成正确地发挥功能的电平移位电路。
(应用例6)一种电光装置，其特征在于，具备上述应用例中任一项所记载的电平移位电路。
根据该结构，能够实现缩窄位于显示区域的外周的周边区域并进行高速驱动的电光装置。即，能够使显示区域相对于电光装置整体的比例高且设计性优异的电光装置进行高品质的显示。
(应用例7)一种电子设备，其特征在于，具备上述应用例所记载的电光装置。
根据该结构，能够实现具备设计性优异且能够进行高品质显示的电光装置的电子设备。
附图说明
图1是对实施方式1涉及的电平移位电路进行说明的图。
图2是对成为比较例的电平移位电路进行说明的电路图。
图3是验证实施方式1涉及的电平移位电路的功能的图。
图4是对电平移位电路的工作原理进行说明的图。
图5是对电平移位电路的工作原理进行说明的图。
图6是示出实施方式1涉及的电光装置的电路方框结构的示意俯视图。
图7是液晶装置的示意剖视图。
图8是表示液晶装置的电结构的等效电路图。
图9是对实施方式1涉及的电子设备进行说明的图。
图10是对实施方式2涉及的电平移位电路进行说明的图。
图11是对实施方式3涉及的电平移位电路进行说明的图。
图12是对实施方式3涉及的电平移位电路的工作原理进行说明的图。
图13是对实施方式4涉及的电平移位电路进行说明的图。
图14是对实施方式5涉及的电平移位电路进行说明的图。
图15是对实施方式6涉及的电平移位电路进行说明的图。
具体实施方式
以下，参照附图对本发明的实施方式进行说明。另外，在以下的各图中，为了使各层和各部件成为可识别程度的大小，而使各层和各部件的尺寸与实际尺寸不同。
(实施方式1)
(电路功能)
图1是对实施方式1涉及的电平移位电路进行说明的图，(a)是电路结构图，(b)是电位关系图。首先，参照图1对实施方式1涉及的电平移位电路10的功能进行说明。
如图1(a)所示，本实施方式涉及的电平移位电路10至少具备被输入输入信号的输入部IN、电位转换部11、电容部12、缓冲存储部13和输出输出信号的输出部OUT。所谓电平移位电路10是将来自未图示的低电压系电路的逻辑信号转换成适合于未图示的高电压系电路的逻辑信号的电路。
向电平移位电路10的输入信号，由低电压系电路(例如由半导体集成电路构成的外部控制电路)生成，如图1(b)所示取第一电位V1与第二电位V2之间的值。第一电位V1是在低电压系电路中使用的二个电源电位(正电源电位和负电源电位)中的一方，第二电位V2是在低电压系电路中使用的二个电源电位(正电源电位和负电源电位)中的另一方。在本实施方式中，第一电位V1是低电压系电路的负电源电位(称为低电压系负电源电位VSS)，第二电位V2是低电压系电路的正电源电位(称为低电压系正电源电位VDD)。输入信号至少具有逻辑0和逻辑1，在本实施方式中，与逻辑0相对应的输入信号是第一电位V1或接近第一电位V1的电位，是至少取比第一电位V1与第二电位V2的平均电位靠第一电位V1侧的值的电位。同样地，与逻辑1相对应的输入信号是第二电位V2或接近第二电位V2的电位，是至少取比第一电位V1与第二电位V2的平均电位靠第二电位V2侧的值的电位。低电压系电路中的逻辑信号的振幅(低振幅的逻辑信号，第一电位V1与第二电位V2的电位差)多为1.8V左右到5V左右。
电位转换部11将第一电位V1转换成第三电位V3，并且将第二电位V2转换成第四电位V4，向电位转换部11的输出节点输出。即，取第一电位V1与第二电位V2之间的值的输入信号被转换成取第三电位V3与第四电位V4之间的值的中间信号。具体而言，与逻辑0的输入信号相对应的中间信号为第三电位V3或接近第三电位V3的电位，与逻辑1的输入信号相对应的中间信号为第四电位V4或接近第四电位V4的电位。在本实施方式中，第三电位V3是电位转换部11的输出节点处的中间信号中较低一方的电位(称为中间低电位VML)，第四电位V4是电位转换部11的输出节点处的中间信号中较高一方的电位(称为中间高电位VMH)。
电位转换部11的输出节点与缓冲存储部13的输入节点电连接，来自电位转换部11的输出被输入于缓冲存储部13。以后，将电位转换部11的输出节点与缓冲存储部13的输入节点称为节点A(NODE A)。缓冲存储部13，将被输入于缓冲存储部13的第三电位V3转换成第五电位V5或接近第五电位V5的电位，并且将第四电位V4转换成第六电位V6或接近第六电位V6的电位，从缓冲存储部13的输出节点输出取第五电位V5与第六电位V6之间的值的输出信号。缓冲存储部13的输出节点是电平移位电路10的输出部OUT，将该节点称为节点B(NODEB)。
第五电位V5是在高电压系电路中使用的二个电源电位(正电源电位和负电源电位)中的一方，第六电位V6是在高电压系电路中使用的二个电源电位(正电源电位和负电源电位)中的另一方。在本实施方式中，第五电位V5是高电压系电路的负电源电位(称为高电压系负电源电位VLL)，第六电位V6是高电压系电路的正电源电位(称为高电压系正电源电位VHH)。与输入信号同样地，输出信号至少具有逻辑0和逻辑1，在本实施方式中，与逻辑0相对应的输出信号是第五电位V5或接近第五电位V5的电位，是至少取比第五电位V5与第六电位V6的平均电位靠第五电位V5侧的值的电位。同样地，与逻辑1相对应的输出信号是第六电位V6或接近第六电位V6的电位，是至少取比第五电位V5与第六电位V6的平均电位靠第六电位V6侧的值的电位。高电压系电路中的逻辑信号的振幅(第五电位V5与第六电位V6的电位差)比低电压系电路中的逻辑信号的振幅(第一电位V1与第二电位V2的电位差)大，在电光装置中有时也设为5V左右到50V左右。在本实施方式中，作为一例，低电压系电路中的逻辑信号的振幅(第一电位V1与第二电位V2的电位差)设为5V，高电压系电路中的逻辑信号的振幅(高振幅的逻辑信号，第五电位V5与第六电位V6的电位差)设为15.5V。另外，在本实施方式中，低电压系负电源电位VSS与高电压系负电源电位VLL相等，两者被设为基准电位(VSS＝VLL＝0V)。此外，低电压系负电源电位VSS与高电压系负电源电位VLL也可以不同，也可以不被设为基准电位。
如上所述，在缓冲存储部13中，取第三电位V3与第四电位V4之间的值的中间信号被转换成取第五电位V5与第六电位V6之间的值的输出信号。缓冲存储部13具有逻辑阈值电位Vtrip，第三电位V3取逻辑阈值电位Vtrip与第五电位V5之间的值，第四电位V4取逻辑阈值电位Vtrip与第六电位V6之间的值。这样，在缓冲存储部13，是具有如下功能的电路：使取比逻辑阈值电位Vtrip靠第五电位V5侧的值的中间信号(第三电位V3)更接近第五电位V5，并且使取比逻辑阈值电位Vtrip靠第六电位V6侧的值的中间信号(第四电位V4)更接近第六电位V6。这样，在电平移位电路10中，取第一电位V1与第二电位V2之间的值的输入信号被正确地振幅转换为取第五电位V5与第六电位V6之间的值的输出信号。此外，严密而言如上所述，但是之后为了便于说明，输入信号设为在逻辑0时取第一电位V1、在逻辑1时取第二电位V2。同样地，中间信号设为在逻辑0时取第三电位V3、在逻辑1时取第四电位V4。另外，输出信号设为在逻辑0时取第五电位V5、在逻辑1时取第六电位V6。此外，逻辑0与逻辑1的关系也可以与此相反。具体而言，也可以构成为，在逻辑0时，输入信号取第二电位V2、中间信号取第四电位V4、输出信号取第六电位V6，在逻辑1时，输入信号取第一电位V1、中间信号取第三电位V3、输出信号取第五电位V5。
(电路结构)
接着，参照图1说明电平移位电路10的结构。
如图1(a)所示，在电位转换部11，在输入部IN与供给第六电位V6(在本实施方式中为高电压系正电源电位VHH)的布线之间，第一导电型晶体管T1和第二导电型晶体管T2串联电连接。在本实施方式中，第一导电型晶体管T1是N型晶体管，第二导电型晶体管T2是P型晶体管。更为详细而言，N型的第一导电型晶体管T1的源1S电连接于输入部IN，P型的第二导电型晶体管T2的源2S电连接于供给第六电位V6(在本实施方式中为高电压系正电源电位VHH)的布线，第一导电型晶体管T1的漏1D和第二导电型晶体管T2的漏2D电连接于第一导电型晶体管T1的栅和第二导电型晶体管T2的栅而成为电位转换部11的输出节点(NODE A)。此外，所谓晶体管的源和漏，是将源电位与漏电位进行比较，在N型晶体管中电位较低的是源，在P型晶体管中电位较高的是源。另外，在本说明书中，所谓端子1与端子2电连接，除端子1与端子2通过布线而直接连接的情况外，还包括经由电阻元件和/或开关元件相连接的情况。即，即使端子1处的电位与端子2处的电位有些不同，但是在电路方面具有相同意义的情况下，端子1与端子2也为电连接。因此，例如，在将用于使电位转换部11停止或发挥作用的开关元件设置在第二导电型晶体管T2的源2S与供给第六电位V6(在本实施方式中为高电压系正电源电位VHH)的布线之间的情况下，在该开关元件为接通状态下，第二导电型晶体管T2的源2S与供给第六电位V6(在本实施方式中为高电压系正电源电位VHH)的布线成为导通状态，因此两者也为电连接。
通过将电位转换部11设为上述结构，由此能够以晶体管为2个这样简单的电路结构将第一电位V1转换成第三电位V3，将第二电位V2转换成第四电位V4。电位转换部11的输出节点(NODE A)的电位(中间信号的电位)成为第一导电型晶体管T1的源漏电流与第二导电型晶体管T2的源漏电流相等的漏电位。因此，第三电位V3必然为第一电位V1与第六电位V6之间的值，第四电位V4必然为第二电位V2与第六电位V6之间的值。另外，为了使电平移位电路10正确地发挥作用，需要使第三电位V3和第四电位V4隔着缓冲存储部13的逻辑阈值电位Vtrip，而通过将电位转换部11设为上述结构，能够容易地设定为第三电位V3和第四电位V4隔着缓冲存储部13的逻辑阈值电位Vtrip。这是因为：通过调整第一导电型晶体管T1的尺寸(第一导电型晶体管T1的沟道长度L和/或沟道宽度W)和/或第二导电型晶体管T2的尺寸(第二导电型晶体管T2的沟道长度L和/或沟道宽度W)，能够调整各自的源漏电流，所以容易控制漏电位(第三电位V3和/或第四电位V4的值)的值。
为了提高电平移位电路10的响应速度，增大第一导电型晶体管T1和第二导电型晶体管T2的源漏电流即可，因此，例如如果拓宽这些晶体管的沟道宽度W、缩短沟道长度L则响应速度提高。但是，如果使用这一方式，则电位转换部11中的贯通电流(经由第一导电型晶体管T1和第二导电型晶体管T2在第六电位V6与第一电位V1或第二电位V2之间产生的电流)变大、消耗电力增大。因此，胡乱地增大第一导电型晶体管T1和第二导电型晶体管T2的源漏电流的作法，不能说是明智之举。因此，在电平移位电路10中，在节点A(NODE A)与输入部IN之间形成有电容部12。即，电容部12具备第一电极1Ed和第二电极2Ed，第一电极1Ed电连接于输入部IN，第二电极2Ed电连接于电位转换部11的输出节点。详情后述，但是通过这样设置，电容部12通过电容耦合使低振幅的输入信号迅速地反映为电位转换部11的输出节点的电位，因此能够实现能够高速工作的电平移位电路10。另外，如图1(a)所示，电平移位电路10的电路规模小，因此占有面积也变小。
在本实施方式中，电容部12由第三晶体管T3构成，构成为，以使得第三晶体管T3成为导通状态的方式，第三晶体管T3的栅形成第一电极1Ed和第二电极2Ed的一方，第三晶体管T3的源和漏形成第一电极1Ed和第二电极2Ed的另一方。具体而言，第三晶体管T3是N型，第三晶体管T3的源和漏电连接于输入部IN，第三晶体管T3的栅电连接于节点A(NODE A)。其结果，电容部12的第一电极1Ed成为第三晶体管T3的沟道形成区域，电容部12的第二电极2Ed成为第三晶体管T3的栅。本实施方式中，第六电位V6为高电压系正电源电位VHH，因此中间信号的电位必然比输入信号的电位高。因此，第三晶体管T3的栅电位比源电位高，N型的第三晶体管T3能够变为导通状态。
如果电容部12的第三晶体管T3成为导通状态，则不产生耗尽层电容，能够将晶体管的栅容量原样作为电容部12的电容使用。因此，能够确保比较大的电容，即使用面积窄的第三晶体管T3形成电容部12也能够足够地作为电容发挥作用。另外，如果电容部12使用第三晶体管T3，则无需为了制作电容部12而附加工序和/或进行电路布局。因此，能够增加电路设计的自由度，并且通过与通常工序相同的简单的制造工序就能够实现占有面积小且能够高速工作的电平移位电路10。本实施方式中，对于电容部12使用了第三晶体管T3，但是电容部12也可以是具备导电体的第一电极1Ed、导电体的第二电极2Ed、和被第一电极1Ed与第二电极2Ed夹着的电介质的通常的电容元件。
在缓冲存储部13中，第一变换器INV1和第二变换器INV2在缓冲存储部13的输入节点(NODE A)与缓冲存储部13的输出节点(NODE B)之间串联电连接，成为第一缓冲存储器131。于是，能够由两个变换器这样简单的结构构成缓冲存储部13。并且，能够在输出部OUT使成为第五电位V5与第六电位V6的中间附近的电位的第三电位V3和第四电位V4成为大致第五电位V5和大致第六电位V6。
此外，在上述结构的情况下，缓冲存储部13的逻辑阈值电位Vtrip成为第一变换器INV1的逻辑阈值电位Vtrip。所谓变换器的逻辑阈值电位Vtrip为变换器区别逻辑1和逻辑0的电位。即，如下的电位是变换器的逻辑阈值电位Vtrip：如果向变换器的输入与逻辑阈值电位Vtrip相比为高电位，则将来自变换器的输出设为与逻辑阈值电位Vtrip相比低的电位，如果向变换器的输入与逻辑阈值电位Vtrip相比为低电位，则将来自变换器的输出设为与逻辑阈值电位Vtrip相比高的电位。
缓冲存储部13的结构不限于上述，只要实现作为在先前的“电路功能”章节说明了的缓冲存储部的功能即可，可以是任何形态。另外，本实施方式中，在第一缓冲存储器131的后级设有第二缓冲存储器132，为了进行对电平移位电路10的验证而观察来自第二缓冲存储器132的输出(第二输出OUT2)。这样，也可以在缓冲存储部13的后级还具备几个缓冲存储器。
(验证以及原理)
图2是对成为比较例的电平移位电路进行说明的电路图。图3是对本实施方式涉及的电平移位电路的功能进行验证的图。图4是对电平移位电路的工作原理进行说明的图，(a)是对本实施方式涉及的电平移位电路进行说明，(b)对比较例的电平移位电路进行说明。图5是对电平移位电路的工作原理进行说明的图，(a)对本实施方式涉及的电平移位电路进行说明，(b)对比较例的电平移位电路进行说明。接下来，参照图2到图5，对本实施方式涉及的电平移位电路10的功能进行验证，并且对其原理进行说明。此外，图2是比较例的电平移位电路10C，但是为了使说明易于理解，对于比较例与本实施方式的相同的构成部位使用相同的附图标记进行说明。
如图2所示，比较例的电平移位电路10C中，从图1所示的本实施方式的电平移位电路10中拆除了电容部12。其结果，向电平移位电路10C的输入部IN成为第一导电型晶体管T1的源1S的一个部位。
图3对电平移位电路10的功能进行验证、横轴表示时间，纵轴表示电位。输入信号为具有5V的振幅的矩形波，在图3中用“IN”表示。另外，来自本实施方式涉及的电平移位电路10的第二缓冲存储器132的输出(第二输出OUT2)，在图3中用“OUT2 emb”表示，来自与图2相对应的比较例的电平移位电路10C的第二缓冲存储器132的输出(第二输出OUT2)，在图3中用“OUT2 com”表示。可知，本实施方式涉及的电平移位电路10的第二输出OUT2 emb的延迟时间(称为实施方式延迟时间τemb)，比比较例的电平移位电路10C的第二输出OUT2 com的延迟时间(称为比较例延迟时间τcom)短、高速工作。
图3所示的输入信号的占空比(低电压系负电源电位VSS的期间与低电压系正电源电位VDD的期间的比)为1：1。可知，关于比较例的电平移位电路10C的第二输出OUT2处的占空比(高电压系负电源电位VLL的期间与高电压系正电源电位VHH的期间的比)，高电压系正电源电位VHH的期间短、高电压系负电源电位VLL的期间长，占空比未正确地维持。相对于此，本实施方式涉及的电平移位电路10的第二输出OUT2处的占空比大致为1：1，占空比被维持，正确地进行振幅转换。
接着，参照图4和图5对于本实施方式涉及的电平移位电路10高速工作且难以发生误工作的情况进行说明。此外，在图4和图5中，将输入信号用“IN”表示，将中间信号用“NODEA”表示，将第二输出OUT2用“OUT2 emb”或“OUT2 com”表示。
在本实施方式涉及的电平移位电路10中，如图1(a)所示，输入部IN电连接于形成电位转换部11的一部分的第一导电型晶体管T1的源1S、和电容部12的第一电极1Ed。因此，如图4(a)所示，如果输入信号从低电压系负电源电位VSS转变为低电压系正电源电位VDD，则节点A(NODE A)的电位由于电容部12的电容耦合而迅速作出响应。即，如图4(a)的NODE A所示，中间信号的电位在输入信号转变后立即迅猛上升，在短时间内就超过缓冲存储部13的逻辑阈值电位Vtrip。将电平移位电路10中从输入信号转变的时刻起到中间信号的电位超过缓冲存储部13的逻辑阈值电位Vtrip的时刻为止的延迟时间称为实施方式第一延迟时间τ1emb。之后，中间信号的电位逐渐缓和地趋近于第四电位V4(＝VMH)，该第四电位V4为由第一导电型晶体管T1的电导和第二导电型晶体管T2的电导确定的电位。相对于此，在比较例的电平移位电路10C中，如图4(b)所示，在输入信号从低电压系负电源电位VSS转变为低电压系正电源电位VDD时，中间信号的电位，以由第一导电型晶体管T1的电导、第二导电型晶体管T2的电导以及第一变换器INV1的负载能力确定的时间常数，逐渐增加地趋近于第四电位V4(＝VMH)，不久，超过缓冲存储部13的逻辑阈值电位Vtrip。将在比较例的电平移位电路10C中从输入信号转变的时刻起到中间信号的电位超过缓冲存储部13的逻辑阈值电位Vtrip的时刻为止的延迟时间称为比较例第一延迟时间τ1com。这样，实施方式第一延迟时间τ1emb比比较例第一延迟时间τ1com短，其差原样成为图3所示的实施方式延迟时间τemb与比较例延迟时间τcom的差。
在电平移位电路10中，利用由电容部12实现的输入信号的电容耦合，因此输入信号转变时的节点A(NODE A)处的迅速的电位变化量，由电容部12的电容与随附于节点A(NODE A)的其他电容(第一导电型晶体管T1的晶体管电容、第二导电型晶体管T2的晶体管电容、第一变换器INV1的电容以及寄生电容的和)的比来决定。因此如图4(a)所示，优选，设定电容部12的电容(在本实施方式中为第三晶体管T3的尺寸)，以使得中间信号的电容耦合实现的最高电位比第四电位V4高。
在输入信号从低电压系正电源电位VDD转变至低电压系负电源电位VSS时，也是同样的原理起作用，由于由电容耦合所实现的效果，节点A(NODE A)的电位迅猛作出响应，之后，缓和地趋近于第三电位V3。通过这样的原理，实现了电平移位电路10中的高速工作。
对于本实施方式涉及的电平移位电路10难以误工作，也用相同的原理进行说明。如图5(a)所示，在输入信号的频率高的情况下(图5中，缩短输入信号的低电压系正电源电位VDD的期间而对此进行说明)，节点A(NODE A)的电位由于电容部12的电容耦合而迅速作出响应，因此来自电平移位电路10的第二输出OUT2 emb也正确地输出。相对于此，如图5(b)所示，在比较例的电平移位电路10C中，中间信号的电位缓慢上升。因此，在输入信号的频率高的情况下，在中间信号的电位超过缓冲存储部13的逻辑阈值电位Vtrip之前，可能会发生输入信号切换的情况。这样一来，来自比较例的电平移位电路10C的第二输出OUT2 com，常时停留于高电压系负电源电位VLL而误工作。这样，在本实施方式的电平移位电路10中，即使加快工作速度、也难以发生误工作。
(电光装置)
图6是表示实施方式1涉及的电光装置的电路区块结构的示意俯视图。以下，参照图6对电光装置的电路区块结构进行说明。
上述的电平移位电路10在电光装置等中使用。电光装置的一例为液晶装置100，为将薄膜晶体管元件(TFT元件)46用作像素35(参照图8)的开关元件的有源矩阵方式的电光装置。如图6所示，液晶装置100至少具备显示区域34、信号线驱动电路36、扫描线驱动电路38、外部连接端子37和电平移位电路10。信号线驱动电路36、扫描线驱动电路38、外部连接端子37和电平移位电路10由TFT元件46构成。
在显示区域34内，像素35设置为矩阵状。像素35是由交叉的扫描线16(参照图8)和信号线17(参照图8)确定的区域，一个像素35是从一条扫描线16到其相邻的扫描线16为止、且从一条信号线17到其相邻的信号线17为止的区域。在显示区域34的外侧区域，形成有信号线驱动电路36以及扫描线驱动电路38。扫描线驱动电路38分别沿着相邻于显示区域34的二条边形成。
在外部连接端子37电连接有包括半导体集成电路的未图示的外部控制电路。半导体集成电路为低电压系电路，因此，供给到外部连接端子37的逻辑信号为低振幅信号，取第一电位V1与第二电位V2之间的值。另一方面，在信号线驱动电路36和/或扫描线驱动电路38中使用的逻辑信号为高振幅信号，取第五电位V5与第六电位V6之间的值。因此，在电光装置中，在外部连接端子37与这些电路之间按各信号而具备电平移位电路10。
从外部连接端子37向信号线驱动电路36供给X侧时钟信号CLX和/或信号线驱动电路用的数据DTX等。同样地，从外部连接端子37向扫描线驱动电路38供给Y侧时钟信号CLY和/或扫描线驱动电路用的数据DTY等。在外部连接端子37与信号线驱动电路36之间、以及外部连接端子37与扫描线驱动电路38之间，按各信号而配置有电平移位电路10，由此，从外部控制电路供给的低振幅的逻辑信号被转换为高振幅的逻辑信号。例如，低振幅的Y侧时钟信号CLY由电平移位电路10转换成高振幅Y侧时钟信号CLYLS，低振幅的扫描线驱动电路用的数据DTY由电平移位电路10转换成高振幅扫描线驱动电路用的数据DTYLS。另外，低振幅的X侧时钟信号CLX由电平移位电路10转换成高振幅X侧时钟信号CLXLS，低振幅的信号线驱动电路用的数据DTX由电平移位电路10转换成高振幅信号线驱动电路用的数据DTXLS。其他信号也是一样。此外，在图6中，并没有描绘出所有的布线和所有的外部连接端子，为了使说明易于理解而仅描绘了其中代表性的布线。
图7是液晶装置的示意剖视图。以下，参照图7对液晶装置的截面构造进行说明。此外，在以下的实施方式中，在记载为“在某某上”的情况下，表示：配置成与某某之上接触的情况、或隔着其他构成物配置在某某之上的情况、或一部分配置成与某某之上接触而一部分隔着其他构成物配置在某某之上的情况。
在液晶装置100中，构成一对基板的元件基板22和对向基板23，通过俯视配置成大致矩形框状的密封材料14而贴合。液晶装置100成为在由密封材料14包围的区域内封入有液晶层15的构成。作为液晶层15，例如使用具有正的电介质各向异性的液晶材料。液晶装置100中，由遮光性材料构成的俯视呈矩形框状的遮光膜33沿着密封材料14的内周附近形成于对向基板23，该遮光膜33的内侧区域成为显示区域34。遮光膜33例如由作为遮光性材料的铝(Al)形成，设置成划分出对向基板23侧的显示区域34的外周，并且如上述那样在显示区域34内与扫描线16和信号线17相对向。
如图7所示，在元件基板22的液晶层15侧，形成有多个像素电极42，以覆盖这些像素电极42的方式形成有第1取向膜43。像素电极42是由铟锡氧化物(ITO)等透明导电材料构成的导电膜。另一方面，在对向基板23的液晶层15侧，形成有格子状的遮光膜33，在该遮光膜33上形成有整面状的共用电极27。而且，在共用电极27上形成有第2取向膜44。共用电极27是由ITO等透明导电材料构成的导电膜。
液晶装置100是透射型，在元件基板22以及对向基板23中的光的入射侧和出射侧分别配置偏振板(未图示)等而使用。此外，液晶装置100的结构不限定于此，也可以是反射型或半透射型的结构。
图8是表示液晶装置的电结构的等效电路图。以下，一边参照图8一边对液晶装置的电结构进行说明。
如图8所示，液晶装置100具有构成显示区域34的多个像素35。在各像素35分别配置有像素电极42。另外，在像素35形成有TFT元件46。
TFT元件46是对像素电极42进行通电控制的开关元件。在TFT元件46的源侧，电连接有信号线17。对于各信号线17，例如从信号线驱动电路36供给图像信号S1、S2、…、Sn。
另外，在TFT元件46的栅侧电连接有扫描线16。对于扫描线16，例如从扫描线驱动电路38以预定的定时以脉冲方式供给扫描信号G1、G2、…、Gm。另外，在TFT元件46的漏侧电连接有像素电极42。
通过从扫描线16供给的扫描信号G1、G2、…、Gm，作为开关元件的TFT元件46以一定期间成为导通状态，从而从信号线17供给的图像信号S1、S2、…、Sn经由像素电极42以预定的定时写入像素35。
被写入像素35的预定电位的图像信号S1、S2、…、Sn，由在像素电极42与共用电极27(参照图7)之间所形成的液晶电容保持一定期间。此外，为了抑制所保持的图像信号S1、S2、…、Sn的电位由于漏电流而降低，由像素电极42和电容线47形成保持电容48。
如果对液晶层15施加电压信号，则液晶分子的取向状态根据所施加的电压电平而变化。由此，入射于液晶层15的光被调制而生成图像光。
此外，在本实施方式中，作为电光装置使用液晶装置100进行了说明，但是，除此之外，作为电光装置，电泳显示装置和有机EL装置等也成为对象。另外，在本实施方式中，电平移位电路10由TFT元件46构成，但是电平移位电路10也可以由在半导体基板形成的半导体集成电路(IC电路)构成。作为适于电平移位电路的半导体基板，除硅基板外，可以举出碳化硅基板等。
(电子设备)
图9是对本实施方式涉及的电子设备进行说明的图。接着，参照图9对本实施方式的电子设备进行说明。图9(a)到(c)是表示具备上述的液晶装置的电子设备的结构的立体图。
如图9(a)所示，具备液晶装置100的移动型的个人计算机2000，具备液晶装置100和主体部2010。在主体部2010设置有电源开关2001以及键盘2002。
接下来，如图9(b)所示，具备液晶装置100的便携电话机3000，具备多个操作键3001以及滚动(scroll)键3002，并且还具有作为显示单元的液晶装置100。通过对滚动键3002进行操作，显示于液晶装置100的画面滚动。
接着，如图9(c)所示，具备液晶装置100的信息便携终端(PDA：Personal DigitalAssistants，个人数字助理)4000，具备多个操作键4001以及电源开关4002、并且还具有作为显示单元的液晶装置100。如果对操作键4001进行操作，则住址簿和/或日程安排表这样的各种信息显示于液晶装置100。
此外，作为搭载液晶装置100的电子设备，除了图9所示的电子设备之外，还可以用于小型投影机、平视型显示器(head up display)、智能手机、头戴式显示器、EVF(Electrical View Finder，电子取景器)、小型投影机、移动计算机、数码相机、数码摄像机、显示器、车载设备、音频设备、曝光装置和照明设备等各种电子设备。
如以上详述的那样，根据本实施方式，能够得到以下所示的效果。首先，能够实现占有面积小且能够高速工作的电平移位电路10。其结果，能够实现缩窄了位于显示区域34的外周的周边区域、且高速驱动的电光装置。即，能够使显示区域34相对于电光装置整体的比例大、设计性优异的电光装置进行高品质的显示。另外，能够实现具备设计性优异且能够进行高品质显示的电光装置的电子设备。并且，由于能够高速工作，所以每单位时间内处理的信息量很大，能够应对高精细显示。
(实施方式2)
(改变了电容部的方式1)
图10是对实施方式2涉及的电平移位电路进行说明的电路结构图。以下，参照图10，对本实施方式涉及的电平移位电路10的结构进行说明。此外，对于与实施方式1相同的结构部位，标注相同的附图标记并省略重复的说明。
本实施方式(图10)与实施方式1(图1)相比，形成电容部12的第三晶体管T3的导电型不同。除此以外的结构与实施方式1大致相同。实施方式1(图1)中作为第三晶体管T3使用了N型晶体管。相对于此，在本实施方式中，作为第三晶体管T3使用P型晶体管。为了使P型的第三晶体管T3成为导通状态，P型第三晶体管T3的源和漏电连接于节点A(NODE A)，P型的第三晶体管T3的栅电连接于输入部IN。除此以外的结构与实施方式1相同。即使设为这样的结构，也能够得到与实施方式1相同的效果。
(实施方式3)
(对负电源电位进行转换的方式)
图11是对实施方式3涉及的电平移位电路进行说明的图，(a)是电路结构图，(b)是电位关系图。以下，参照图11，对本实施方式的电平移位电路10的功能和结构进行说明。此外，对于与实施方式1相同的结构部件，标注相同的附图标记并省略重复的说明。
本实施方式(图11)与实施方式1(图1)相比，电位的转换方式不同。除此以外的结构与实施方式1大致相同。实施方式1(图1)中，在低电压系和高电压系中负电源电位相等(VSS＝VLL)，对正电源电位进行转换。相对于此，在本实施方式中，如图11(b)所示，在低电压系和高电压系中正电源电位相等(VDD＝VHH)，对负电源电位进行转换。相伴于此，输入部IN与电位转换部11以及电容部12的电连接关系变更。除此以外的结构与实施方式1相同。
本实施方式中，如图11(b)所示，第一电位V1成为低电压系正电源电位VDD，第二电位V2成为低电压系负电源电位VSS，第三电位V3成为中间高电位VMH，第四电位V4成为中间低电位VML，第五电位V5成为高电压系正电源电位VHH，第六电位V6成为高电压系负电源电位VLL。伴随这一变更，构成电位转换部11的第一导电型晶体管T1成为P型，构成电位转换部11的第二导电型晶体管T2成为N型。另外，构成电容部12的第三晶体管T3成为P型。输入部IN电连接于第一导电型晶体管T1的源1S、和第一电极1Ed(第三晶体管T3的源和漏)。另外，P型的第三晶体管T3的栅电连接于节点A(NODE A)。其结果，电容部12的第一电极1Ed成为第三晶体管T3的沟道形成区域，电容部12的第二电极2Ed成为第三晶体管T3的栅。本实施方式中，第六电位V6为高电压系负电源电位VLL，因此中间信号的电位必然比输入信号的电位低。因此，第三晶体管T3的栅电位比源电位低，P型的第三晶体管T3能够成为导通状态。
图12是对本实施方式涉及的电平移位电路的工作原理进行说明的图，(a)说明通常工作，(b)说明高速工作。接着，参照图12，对本实施方式涉及的电平移位电路10高速工作、误工作也难以发生的情况进行说明。此外，图12中，将输入信号用“IN”表示，将中间信号用“NODE A”表示，将第二输出OUT2用“OUT2 emb”表示。
在本实施方式涉及的电平移位电路10中，如图11(a)所示，输入部IN电连接于形成电位转换部11的一部分的第一导电型晶体管T1的源和电容部12的第一电极1Ed。因此，如图12(a)所示，如果输入信号从低电压系正电源电位VDD转变到低电压系负电源电位VSS，则节点A(NODE A)的电位由于电容部12的电容耦合而迅速作出响应。即，如图12(a)的NODE A所示，中间信号的电位在输入信号转变后立即迅猛下降，在短时间内就低于缓冲存储部13的逻辑阈值电位Vtrip。之后，中间信号的电位逐渐缓和地趋近于第四电位V4，该第四电位V4是由第一导电型晶体管T1的电导和第二导电型晶体管T2的电导确定的电位。这样，中间信号的电位通过电容部12的电容耦合而迅速作出响应，因此电平移位电路10高速响应。
在电平移位电路10中，利用由电容部12实现的输入信号的电容耦合，因此输入信号转变时的节点A(NODE A)处的迅速的电位变化量，由电容部12的电容与随附于节点A(NODE A)的其他电容(第一导电型晶体管T1的晶体管电容、第二导电型晶体管T2的晶体管电容、第一变换器INV1的电容以及寄生电容的和)的比来确定。因此，如图12(a)所示，优选，设定电容部12的电容(本实施方式中为第三晶体管T3的尺寸)，以使得中间信号的电容耦合实现的最低电位比第四电位V4低。
在输入信号从低电压系负电源电位VSS转变到低电压系正电源电位VDD时，也是同样的原理起作用，通过由电容耦合所实现的效果，节点A(NODE A)的电位迅猛作出响应，之后，缓和地趋近于第三电位V3。通过这样的原理，实现了电平移位电路10中的高速工作。
对于本实施方式涉及的电平移位电路10难以误工作的情况，也用同一原理进行说明。如图12(b)所示，在输入信号的频率高的情况下(图12(b)中，缩短了输入信号的低电压系负电源电位VSS的期间而对此进行说明)，节点A(NODE A)的电位由于电容部12的电容耦合而迅速作出响应，因此来自电平移位电路10的第二输出OUT2 emb也正确地输出。这样，在本实施方式的电平移位电路10中，即使加快工作速度，误工作也难以发生。
(实施方式4)
(改变了电容部的方式2)
图13是对实施方式4涉及的电平移位电路进行说明的电路结构图。以下，参照图13对本实施方式的电平移位电路10的结构进行说明。此外，对于与实施方式3相同的结构部位，标注同一附图标记并省略重复的说明。
本实施方式(图13)与实施方式3(图11)相比，形成电容部12的第三晶体管T3的导电型不同。除此以外的结构与实施方式3大致相同。实施方式3(图11)中，作为第三晶体管T3使用了P型晶体管。相对于此，在本实施方式中，作为第三晶体管T3使用N型晶体管。为了使N型的第三晶体管T3成为导通状态，N型的第三晶体管T3的源和漏电连接于节点A(NODE A)，N型第三晶体管T3的栅电连接于输入部IN。除此以外的结构与实施方式3相同。即使设为这一结构，也能够得到与实施方式3相同的效果。
(实施方式5)
(改变了电容部的方式3)
图14是对实施方式5涉及的电平移位电路进行说明的电路结构图。以下，参照图14对本实施方式的电平移位电路10的结构进行说明。此外，对于与实施方式1相同的结构部位，标注同一附图标记并省略重复的说明。
本实施方式(图14)与实施方式1(图1)相比，形成电容部12的第三晶体管T3的形态不同。除此以外的结构与实施方式1大致相同。实施方式1(图1)中，作为第三晶体管T3使用了N型晶体管。相对于此，在本实施方式中，作为第三晶体管T3使用N型晶体管和P型晶体管。N型的第三晶体管T3N的配置与实施方式1相同。另外，设置有P型的第三晶体管T3P，为了使该第三晶体管T3P成为导通状态，P型的第三晶体管T3的源和漏电连接于节点A(NODE A，P型的第三晶体管T3的栅电连接于输入部IN。因此，电容部12的第一电极1Ed成为N型的第三晶体管T3N的沟道形成区域和P型的第三晶体管T3P的栅，电容部12的第二电极2Ed成为N型的第三晶体管T3N的栅和P型的第三晶体管T3P的沟道形成区域。除此以外的结构与实施方式1相同。即使设为这一结构，也能够得到与实施方式1相同的效果。
(实施方式6)
(改变了电容部的方式4)
图15是对实施方式6涉及的电平移位电路进行说明的电路结构图。以下，参照图15对本实施方式的电平移位电路10的结构进行说明。此外，对于与实施方式3相同的结构部位，标注同一附图标记并省略重复的说明。
本实施方式(图15)与实施方式3(图11)相比，形成电容部12的第三晶体管T3的形态不同。除此以外的结构与实施方式3大致相同。实施方式3(图11)中，作为第三晶体管T3使用了P型晶体管。相对于此，在本实施方式中，作为第三晶体管T3使用N型晶体管和P型晶体管。P型的第三晶体管T3P的配置与实施方式3相同。另外，设置有N型的第三晶体管T3N，为了使该第三晶体管T3N成为导通状态，N型的第三晶体管T3N的源和漏电连接于节点A(NODEA)，N型的第三晶体管T3N的栅电连接于输入部IN。因此，电容部12的第一电极1Ed成为P型的第三晶体管T3P的沟道形成区域和N型的第三晶体管T3N的栅，电容部12的第二电极2Ed成为P型的第三晶体管T3P的栅和N型的第三晶体管T3N的沟道形成区域。除此以外的结构与实施方式3相同。即使设为这一结构，也能够得到与实施方式3相同的效果。
此外，本发明不限定于上述的实施方式，也可以对上述实施方式施加各种改变和/或改良等。
附图标记说明
IN…输入部、INV1…第一变换器、INV2…第二变换器、OUT…输出部、OUT2…第二输出、T1…第一导电型晶体管、T2…第二导电型晶体管、T3…第三晶体管、T3N…N型的第三晶体管、T3P…P型的第三晶体管、1Ed…第一电极、2Ed…第二电极、V1…第一电位、V2…第二电位、V3…第三电位、V4…第四电位、V5…第五电位、V6…第六电位、Vtrip…逻辑阈值电位、10…电平移位电路、10C…比较例的电平移位电路、11…电位转换部、12…电容部、13…缓冲存储部、14…密封材料、15…液晶层、16…扫描线、17…信号线、22…元件基板、23…对向基板、27…共用电极、33…遮光膜、34…显示区域、35…像素、36…信号线驱动电路、37…外部连接端子、38…扫描线驱动电路、42…像素电极、43…第1取向膜、44…第2取向膜、46…TFT元件、47…电容线、48…保持电容、100…液晶装置、131…第一缓冲存储器、132…第二缓冲存储器。

Claims (11)

1.一种电平移位电路，其特征在于，具备：
电位转换部，电连接于第一节点与第二节点之间，将第一电位转换成比所述第一电位高的第三电位，将比所述第一电位高的第二电位转换成比所述第三电位高的第四电位；
缓冲存储部，电连接于所述第二节点，将所述第三电位转换成比所述第三电位低的第五电位，将所述第四电位转换成比所述第四电位高的第六电位；和
电容部，电连接于所述第一节点与所述第二节点之间；
所述电位转换部包括：
第一晶体管，源和漏电连接于所述第一节点与所述第二节点之间，栅电连接于所述第二节点；和
第二晶体管，源或漏电连接于所述第二节点，栅电连接于所述第二节点；
所述电容部包括第三晶体管，所述第三晶体管的栅电连接于所述第一节点，源和漏电连接于所述第二节点，
所述缓冲存储部具有逻辑阈值电位，
所述逻辑阈值电位取所述第二电位与所述第六电位之间的值，
所述第三电位取所述逻辑阈值电位与所述第五电位之间的值，
所述第四电位取所述逻辑阈值电位与所述第六电位之间的值。
2.根据权利要求1所述的电平移位电路，其特征在于，
所述第三晶体管通过与所述第一晶体管或所述第二晶体管相同的工序形成。
3.根据权利要求1所述的电平移位电路，其特征在于，
所述第三电位取所述逻辑阈值电位与所述第二电位之间的值。
4.根据权利要求1所述的电平移位电路，其特征在于，
所述缓冲存储部至少包括第一变换器和第二变换器。
5.一种电平移位电路，其特征在于，具备：
电位转换部，输入侧电连接于第一节点，输出侧电连接于第二节点，将第一电位转换成比所述第一电位高的第三电位，将比所述第一电位高的第二电位转换成比所述第三电位高的第四电位；
缓冲存储部，输入侧电连接于所述第二节点，将所述第三电位转换成比所述第三电位低的第五电位，将所述第四电位转换成比所述第四电位高的第六电位；和
电容部，电连接于所述第一节点与所述第二节点之间；
所述电位转换部包括：
第一晶体管，是N型和P型中的任一方的导电型，源电连接于所述第一节点，漏和栅电连接于所述第二节点；和
第二晶体管，是所述N型和P型中的另一方的导电型，漏和栅电连接于所述第二节点；
所述电容部包括第三晶体管，所述第三晶体管的栅电连接于所述第一节点，源和漏电连接于所述第二节点，
所述缓冲存储部具有逻辑阈值电位，
所述逻辑阈值电位取所述第二电位与所述第六电位之间的值，
所述第三电位取所述逻辑阈值电位与所述第二电位之间的值，
所述第四电位取所述逻辑阈值电位与所述第六电位之间的值。
6.一种电光装置，其特征在于，
具备权利要求1或5所述的电平移位电路。
7.一种电子设备，其特征在于，
具备权利要求6所述的电光装置。
8.一种电平移位电路，其特征在于，具备：
电位转换部，电连接于第一节点与第二节点之间，将第一电位转换成比所述第一电位高的第三电位，将比所述第一电位高的第二电位转换成比所述第三电位高的第四电位；
缓冲存储部，电连接于所述第二节点，将所述第三电位转换成比所述第三电位低的第五电位，将所述第四电位转换成比所述第四电位高的第六电位；和
电容部，电连接于所述第一节点与所述第二节点之间；
所述电位转换部包括：
第一晶体管，源和漏电连接于所述第一节点与所述第二节点之间，栅电连接于所述第二节点；和
第二晶体管，源或漏电连接于所述第二节点，栅电连接于所述第二节点；
所述电容部包括第三晶体管，所述第三晶体管的源和漏电连接于所述第一节点，栅电连接于所述第二节点，
所述缓冲存储部具有逻辑阈值电位，
所述逻辑阈值电位取所述第二电位与所述第六电位之间的值，
所述第三电位取所述逻辑阈值电位与所述第二电位之间的值，
所述第四电位取所述逻辑阈值电位与所述第六电位之间的值。
9.一种电平移位电路，其特征在于，具备：
电位转换部，输入侧电连接于第一节点，输出侧电连接于第二节点，将第一电位转换成比所述第一电位高的第三电位，将比所述第一电位高的第二电位转换成比所述第三电位高的第四电位；
缓冲存储部，输入侧电连接于所述第二节点，将所述第三电位转换成比所述第三电位低的第五电位，将所述第四电位转换成比所述第四电位高的第六电位；和
电容部，电连接于所述第一节点与所述第二节点之间；
所述电位转换部包括：
第一晶体管，是N型和P型中的任一方的导电型，源电连接于所述第一节点，漏和栅电连接于所述第二节点；和
第二晶体管，是所述N型和P型中的另一方的导电型，漏和栅电连接于所述第二节点；
所述电容部包括第三晶体管，所述第三晶体管的源和漏电连接于所述第一节点，栅电连接于所述第二节点，
所述缓冲存储部具有逻辑阈值电位，
所述逻辑阈值电位取所述第二电位与所述第六电位之间的值，
所述第三电位取所述逻辑阈值电位与所述第二电位之间的值，
所述第四电位取所述逻辑阈值电位与所述第六电位之间的值。
10.一种电光装置，其特征在于，
具备权利要求8或9所述的电平移位电路。
11.一种电子设备，其特征在于，
具备权利要求10所述的电光装置。
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