JP5108389B2 - レベルシフト回路およびこれを搭載した表示装置 - Google Patents

Description

本発明は、異なる電源電圧で動作する回路間に設けられるものであって、１つの電源電圧で動作する回路の出力信号のレベルを他の電源電圧で動作する回路に適応可能なレベルに変換するレベルシフト回路およびレベルシフト回路を備えた表示装置に関するものである。以下では、表示装置の一例として液晶表示装置について説明するが、本発明は、液晶表示装置に限定されるものではなく、ＥＬディスプレイなどの表示装置にも関するものである。

従来、液晶表示装置などの小型化、低コスト化、高精細化を狙って、液晶表示基板と同じ基板上に、液晶表示装置（モジュール）内に設けられる回路を、集積化する技術の開発が進んでおり、薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）による駆動回路を集積した液晶表示基板が知られている。

ＴＦＴの使用によって、データ線駆動回路等の周辺回路の一部を集積化することができ、駆動ＬＳＩの個数等を削減及び実装コストの低減を実現することができる。そして、データ線駆動回路において、デジタルの表示データをアナログ信号に変換するデジタル・アナログ変換器（ＤＡＣ）を搭載した液晶表示基板が実現されている。

ＤＡＣを搭載した液晶表示基板に入力される映像信号は、デジタル信号であり、デジタル信号は、通常、液晶表示基板の外部に設けられている信号処理回路（「外部信号処理回路」という）によって生成される。

通常、この外部信号処理回路は、ＣＭＯＳ(Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ)集積回路で構成されており、その駆動電圧は、一般的にＴＦＴ集積回路を駆動するための電源電圧よりも低い。例えば外部信号処理回路は、３．３Ｖ電源で動作し、ＴＦＴ集積回路は、液晶表示基板を十分なスピードで駆動するために、あるいは液晶に十分な電圧を印可するために、５Ｖ〜１０Ｖ程度の電源電圧を必要とする。このため、３．３Ｖのロジック信号を、液晶表示基板上に集積したレベルシフト回路で５Ｖ〜１０Ｖ程度に昇圧して、ＴＦＴ回路を駆動する構成がとられている。

しかしながら、従来の上記回路では、トランジスタの閾値のばらつきにより応答速度が異なるため、高速データを同時に処理するときにばらつきが生じるという問題があった。

また、多くのレベルシフト回路が考案されているが、使用する回路素子が多いため回路面積が大きいという問題があり、あるいは、消費電力が大きいという問題があり、あるいは、電子移動度の低いＴＦＴ（薄膜トランジスタ）を使用した場合に、過度応答速度が遅いという問題があった。

特開２０００−２２８６２８公報

本発明の第１の目的は、高集積化を図るために回路面積が小さいレベルシフト回路及びこれを備えた液晶表示装置を提供することにある。また、本発明の第２の目的は、低消費電力化を図るために貫通電流の小さいレベルシフト回路及びこれを備えた液晶表示装置を提供することにある。さらに、本発明の第３の目的は、高速動作に対応するように過度応答速度の速いレベルシフト回路及びこれを備えた液晶表示装置を提供することにある。またさらに、本発明の第４の目的は、ばらつきを最小限にとどめるためにトランジスタの閾値のばらつきがあっても、これを吸収する手段を備えるレベルシフト回路及びこれを備えた液晶表示装置を提供することにある。

一実施形態に係る本発明のレベルシフト回路は、
低電圧の入力信号を第１の電源の電圧レベルから、所望の第２の電源の電圧レベルへ変換して出力するレベルシフト回路であって、
第１の電圧シフト回路と、
第１のインバータ回路と、
第２のインバータ回路と
を有し
前記第１の電圧シフト回路は、
ソースが前記第２の電源に接続され、ゲートが接地された第１のトランジスタと、
ドレインが前記第１のトランジスタのドレインに接続され、ソースが入力ノードに接続され、ゲートがドレインと接続された第２のトランジスタと、
一端が前記第２のトランジスタのゲートとドレインに接続され、他端が前記第２のトランジスタのソース及び入力に接続された第１のコンデンサと
を備え、
前記第１のインバータ回路は、
ソースが前記第２の電源に接続され、ゲートが前記第２のトランジスタのゲートとドレイン及び前記第１のコンデンサの一端に接続された第３のトランジスタと、
ドレインが前記第３のトランジスタのドレインに接続され、ゲートが前記第２のトランジスタのゲートとドレイン及び前記第１のコンデンサの一端及び前記第３のトランジスタのゲートに接続され、ソースが接地された第４のトランジスタと
を備え、
前記第２のインバータ回路は、
ソースが前記第２の電源に接続され、ゲートが前記第３のトランジスタ及び前記第４のトランジスタのドレインに接続され、ドレインが出力に接続された第５のトランジスタと、
ドレインが前記第５のトランジスタのドレイン及び前記出力に接続され、ゲートが前記第３のトランジスタのドレイン、前記第４のトランジスタのドレイン及び前記第５のトランジスタのゲートに接続され、ソースが入力に接続された第６のトランジスタと
を備え、
前記入力信号は、前記第２のトランジスタのソースに入力され、前記第１のコンデンサを介して前記第２のトランジスタのゲートと前記第１のインバータ回路の入力に入力されることを特徴としている。

また、一実施形態に係る本発明の表示装置は、上記に記載のレベルシフト回路を備えたことを特徴としている。

本発明によれば、高集積化を図るために回路面積が小さいレベルシフト回路及びこれを備えた液晶表示装置を提供することができる。また、低消費電力化を図るために貫通電流の小さいレベルシフト回路及びこれを備えた液晶表示装置を提供することができる。さらに、高速動作に対応するように過度応答速度の速いレベルシフト回路及びこれを備えた液晶表示装置を提供することができる。またさらに、ばらつきを最小限にとどめるためにトランジスタの閾値のばらつきがあっても、これを吸収する手段を備えるレベルシフト回路及びこれを備えた液晶表示装置を提供することができる。

以下、図面を参照して本発明の望ましい実施形態を詳細に説明する。但し、本発明は多くの異なる態様で実施することが可能であり、以下に示す実施の形態の記載内容に限定して解釈されるものではない。

（第１の実施形態）
図１は、本発明の第１の実施形態に係るレベルシフト回路の回路図である。図１に示す本発明の第１の実施形態に係るレベルシフト回路は、第１の電圧シフト回路１１０と、第１のインバータ回路１２０と、第２のインバータ回路１３０と、出力ノード１０２に接続されるインバータ１４０とから構成される。

図１に示す本発明の第１の実施形態においては、一例として３Ｖｐ−ｐの入力信号を電源電圧ＶＤＤ５Ｖに対応するように５Ｖｐ−ｐの出力信号に変換する回路を示している。

図２は、本発明の第１の実施形態に係るレベルシフト回路の入力ノード１０１、ノード１１３、ノード１２２及びノード１３２の電圧波形を示すタイミングチャート図である。

図１に示す第１の電圧シフト回路１１０は、第１のトランジスタ１１１と、第２のトランジスタ１１２と、第１のコンデンサ１１４とから構成される。第１のトランジスタ１１１は、ソースが電源１０３に接続され、ゲートが接地され、ドレインが第２のトランジスタ１１２のドレインに接続される。第２のトランジスタ１１２は、ドレインが前記第１のトランジスタ１１１のドレインに接続され、ソースが入力ノード１０１に接続され、ゲートがドレインと接続される。第１のコンデンサ１１４は、一端が前記第２のトランジスタ１１２のゲートとドレインに接続され、他端が前記第２のトランジスタ１１２のソース及び入力ノード１０１に接続される。

図３は、第１の電圧シフト回路１１０に使用する、第１のトランジスタ１１１と、第２のトランジスタ１１２の電流（Ｉｄｓ）対電圧（Ｖｄ）の特性図である。縦軸のＩｄｓは第１及び第２のトランジスタ１１１、１１２に流れる電流であり、横軸のＶｄは第１及び第２のトランジスタ１１１、１１２のドレイン電圧である。また、Ｖｔｈｎ＋αは、第１のトランジスタ１１１と第２のトランジスタが双方ＯＮして、前記電流（Ｉｄｓ）が前記第２のトランジスタ１１２を通過する動作点である。第１のトランジスタ１１１は、ソースが５Ｖの電源１０３に接続され、ゲートが接地されているのでＶｇｓ＝−５Ｖとなったときの特性を示している。第２のトランジスタ１１２は、ゲートとドレインとを直接接続しているので、ダイオードとして動作するときの特性を示している。

図１に示す第１のトランジスタ１１１は、ソースが５Ｖの電源電圧（ＶＤＤ）に接続されてゲートが接地されているためオン状態となる。上記したように、第２のトランジスタ１１２は、そのドレインとゲートとが短絡されているので、ダイオードとして動作する。第１のトランジスタがオン状態となり第２のトランジスタがダイオードとして作動するので、ノード１１３の電位は、入力ノード１０１の入力信号の電位よりも第２のトランジスタ１１２の閾値分高い電位となる。

入力信号に対する過度応答は、第１のコンデンサ１１４を入力ノード１０１と第２のトランジスタ１１２のゲートとの間に挿入することにより、早めることができる。トランジスタとして薄膜トランジスタ（ＴＦＴ）を使用した場合、ＭＯＳトランジスタと比較すると、電子移動度が低く動作電圧が高い。このように第１のコンデンサ１１４を挿入することにより、高速動作が可能となる。

入力ノード１０１から入力される信号は、第２のトランジスタ１１２のソースに入力される。第２のトランジスタ１１２のゲートの電位（ノード１１３の電位）は、ソースに入力された入力信号の電位よりも閾値（Ｖｔｈｎ）分高くなる。第２のトランジスタ１１２は、ドレインとゲートとが短絡されているので、ドレインをアノードとし、ソースをカソードとするダイオードとして機能する。

第１のインバータ回路１２０は、第３のトランジスタ１２１と、第４のトランジスタ１２３とから構成される。第３のトランジスタは、ソースが電源１０３に接続され、ゲートがノード１１３に接続され、ドレインが第４のトランジスタ１２３のドレイン（ノード１２２）に接続される。第４のトランジスタは、ドレインが第３のトランジスタ１２１のドレイン（ノード１２２）に接続され、ゲートがノード１１３に接続され、ソースが接地される。

第１のインバータ回路１２０は、ノード１１３の信号に対する反転信号をノード１２２に出力するインバータ回路として動作する。第３のトランジスタ１２１のゲート及び第４のトランジスタ１２３のゲート（ノード１１３）に印加される電圧は、入力信号の電位よりも第２のトランジスタの閾値（Ｖｔｈｎ）分高い電位となる。

入力信号がＬＯ（０Ｖ）のときには、第３のトランジスタ１２１のゲート及び第４のトランジスタ１２３のゲート（ノード１１３）に印加される電圧は、第２のトランジスタの閾値（Ｖｔｈｎ）とほぼ同じになるので、第３のトランジスタ１２１は、オン状態となり、第４のトランジスタ１２３は、オフ状態となる。このときノード１２２の電位は、第４のトランジスタ１２３のＶｇｓが閾値より若干高くなるためノード１２２とＶＳＳ間にわずかに電流が流れ、電源ＶＤＤ５Ｖより若干低い電位となる。

入力信号がＨＩ（３Ｖ）のときには、第３のトランジスタ１２１のゲート及び第４のトランジスタ１２３のゲート（ノード１１３）に印加される電圧は、３Ｖに第２のトランジスタの閾値（Ｖｔｈｎ）分が重畳された電位となる。ここで入力信号がＨＩ（３Ｖ）のときのノード１１３の電位を「ノード１１３ＨＩ」と称する。また、第３のトランジスタ１２１の閾値を「Ｖｔｈｐ１２１」と称する。電源１０３は５Ｖであり、「Ｖｔｈｐ１２１」は１Ｖ以上とすると、入力信号がＨＩ（３Ｖ）のときには、第３のトランジスタ１２１は、オフ状態となり、第４のトランジスタ１２３は、オン状態となる。このときノード１２２の電位は、第４のトランジスタ１２３のＶｄｓが完全に０Ｖとならないため、接地電位０Ｖより若干高い電位となる。

第３のトランジスタ１２１がオン状態となったときのＶｄｓ及び第４のトランジスタ１２３がオン状態となったときのＶｄｓによる若干の電圧降下があるため、第１のインバータ回路１２０だけでは出力信号は、５Ｖｐ−ｐの信号とならない。そこで、第２のインバータ回路１３０を設けることによって出力信号を５Ｖｐ−ｐとする。

第２のインバータ回路１３０は、第５のトランジスタ１３１と、第６のトランジスタ１３３とから構成される。第５のトランジスタは、ソースが電源１０３に接続され、ゲートがノード１２２に接続され、ドレインが第６のトランジスタ１３３のドレイン（ノード１３２）に接続される。第６のトランジスタ１３３は、ドレインが第５のトランジスタ１３１のドレイン（ノード１３２）に接続され、ゲートがノード１２２に接続され、ソースが入力ノード１０１に接続される。

入力信号がＬＯ（０Ｖ）のとき、第２のインバータ回路１３０に入力されるノード１２２の電位は、ＶＤＤ５Ｖよりも若干低い電位であるため、第５のトランジスタ１３１はオフ状態となり、第６のトランジスタ１３３はオン状態となる。このときノード１３２の電位は、第６のトランジスタ１３３のＶｄｓがほぼ０Ｖとなるため、接地電位０Ｖとほぼ同電位となる。

入力信号がＨＩ（３Ｖ）のとき、第２のインバータ回路１３０に入力されるノード１２２の電位は、接地電位０Ｖよりも若干高い電位であるため、第５のトランジスタ１３１はオン状態となり、第６のトランジスタ１３３はオフ状態となる。このときノード１３２の電位は、第５のトランジスタ１３１のＶｄｓがほぼ０Ｖとなるため、ＶＤＤ５Ｖとほぼ同電位となる。

ノード１３２は、入力ノード１０１と同相信号となるが、出力信号を反転信号とするためにさらにインバータ１４０を接続してもよい。また、第６のトランジスタ１３３のソースを、入力ノード１０１ではなく、グランドに接続（接地）してもよい。

以上に記載した本発明の第１の実施形態によれば、構成するデバイスが少ないことから回路面積を小さくすることができ高集積化を図ることができる。また、第１のインバータ回路のＶＤＤと接地電位（ＧＮＤ）間に貫通電流が流れるが、第３のトランジスタがオフ状態となったとき及び第４のトランジスタがオフ状態となったときは、それぞれのＶｇｓは閾値付近にあるので貫通電流を最小限にすることができる。さらに、入力に第１のコンデンサ１１４を挿入することにより、過度応答速度が速くなり高速動作に対応することができる。またさらに、第１のインバータ回路の第２のトランジスタの閾値にばらつきがあっても、入力に第１の電圧シフト回路を備えることにより、第２のトランジスタの閾値のばらつきの影響を最小限にとどめることができる。

なお、第１のコンデンサは、配線間の寄生容量で形成してもよく、また、第１のコンデンサは、多層配線の層間膜容量で形成してもよく、さらに、半導体層とゲート電極材料との間の容量で形成してもよい。第１のコンデンサを配線間の寄生容量や多層配線の層間膜容量や半導体層とゲート電極材料との間の容量で形成すれば、配線間のスペースや多層配線の層間膜や半導体層とゲート電極材料との間のスペースを有効に利用することが可能となり、より回路面積を小さくすることができる。

（第２の実施形態）
図４は、本発明の第２の実施形態に係るレベルシフト回路の回路図である。図４に示す本発明の第２の実施形態に係るレベルシフト回路は、第１の電圧シフト回路１１０と、第２の電圧シフト回路１５０と、第１のインバータ回路１２０と、第２のインバータ回路１３０と、出力ノード１０２に接続されるインバータ１４０とから構成される。

図４に示す本発明の第２の実施形態においては、一例として３Ｖｐ−ｐの入力信号を電源電圧ＶＤＤ５Ｖに対応するように５Ｖｐ−ｐの出力信号に変換する回路を示している。

本発明の第２の実施形態に係る第１の電圧シフト回路１１０の構成は、本発明の第１の実施形態に係る第１の電圧シフト回路１１０と同じである。第１の電圧シフト回路１１０に使用する第１のトランジスタ１１１及び第２のトランジスタ１１２の特性も同じである。また、第１のインバータ回路１２０及び第２のインバータ回路１３０の構成も本発明の第１の実施形態と構成が同じである。

本発明の第２の実施形態に係るレベルシフト回路と本発明の第１の実施形態に係るレベルシフト回路との相違点は、第２の電圧シフト回路１５０が設けられている点である。

本発明の第１の実施形態に係るレベルシフト回路は、第１の電圧シフト回路１１０によって入力信号がトランジスタの閾値分高くシフトされて、第１のインバータ回路１２０を構成する第３のトランジスタ１２１及び第４のトランジスタ１２３のゲートに入力される。

これに対して、本発明の第２の実施形態に係るレベルシフト回路は、図４に示すように、第１の電圧シフト回路１１０によって入力信号がトランジスタの閾値分高くシフトされて、第１のインバータ回路１２０を構成する第４のトランジスタ１２３のゲートに入力される。そして、第２の電圧シフト回路によって、入力信号がトランジスタの閾値分高くシフトされて、第１のインバータ回路を構成する第３のトランジスタのゲートに入力される。

第１の電圧シフト回路１１０は、本発明の第１の実施形態と同じ構成である。第１のトランジスタ１１１と、第２のトランジスタ１１２と、第１のコンデンサ１１４とから構成される。第１のトランジスタ１１１は、ソースが電源１０３に接続され、ゲートが接地され、ドレインが第２のトランジスタ１１２のドレインに接続される。第２のトランジスタ１１２は、ドレインが前記第１のトランジスタ１１１のドレインに接続され、ソースが入力ノード１０１に接続され、ゲートがドレインと接続される。第１のコンデンサ１１４は、一端が前記第２のトランジスタ１１２のゲートとドレインに接続され、他端が前記第２のトランジスタ１１２のソース及び入力ノード１０１に接続される。

図４に示す本発明の第１の実施形態においては、第１の実施形態と同じく、一例として３Ｖｐ−ｐの入力信号を電源電圧ＶＤＤ５Ｖに対応するように５Ｖｐ−ｐの出力信号に変換する回路を示している。

第１のトランジスタ１１１は、ソースが５Ｖの電源電圧（ＶＤＤ）に接続され、ゲートが接地されているためオン状態となる。上記したように、第２のトランジスタ１１２は、そのドレインとゲートとが短絡されているので、ダイオードとして動作する。第１のトランジスタがオン状態となり第２のトランジスタがダイオードとして作動するので、ノード１１３の電位は、入力ノード１０１の入力信号の電位よりも第２のトランジスタ１１２の閾値分高い電位となる。

入力信号に対する過度応答は、第１のコンデンサ１１４を入力ノード１０１と第２のトランジスタ１１２のゲートとの間に挿入することにより、早めることができる。トランジスタとして薄膜トランジスタ（ＴＦＴ）を使用した場合、ＭＯＳトランジスタと比較すると、電子移動度が低く動作電圧が高い。このように第１のコンデンサ１１４を挿入することにより、高速動作が可能となる。

入力ノード１０１から入力される信号は、第２のトランジスタ１１２のソースに入力される。第２のトランジスタ１１２のゲートの電位（ノード１１３の電位）は、ソースに入力された入力信号の電位よりも閾値（Ｖｔｈｎ）分高くなる。第２のトランジスタ１１２は、ドレインとゲートとが短絡されているので、ドレインをアノードとし、ソースをカソードとするダイオードとして機能する。

本発明の第１の実施形態と異なり本発明の第２の実施形態は、第２の電圧シフト回路１５０を備える。第２の電圧シフト回路１５０は、第７のトランジスタ１５２と、第８のトランジスタ１５４と、第２のコンデンサ１５５とから構成される。第７のトランジスタ１５２は、ソースが３Ｖの電源１５１に接続され、ゲートはドレイン及び第８のトランジスタ１５４のゲートに接続されて、第１のインバータ回路１２０の第３のトランジスタ１２１に接続されている。第８のトランジスタ１５４は、ドレインが前記第７のトランジスタ１５２のドレインに接続され、ソースが入力ノード１０１に接続され、ゲートがドレインと接続される。第２のコンデンサ１５５は、一端が前記第８のトランジスタ１５４のゲートとドレインに接続され、他端が前記第８のトランジスタ１５４のソース及び入力ノード１０１に接続される。

入力ノード１０１から入力される信号は、第８のトランジスタ１５４のソースに入力される。第８のトランジスタ１５４のゲートの電位（ノード１５３の電位）は、ソースに入力された入力信号の電位よりも閾値（Ｖｔｈｎ）分高くなる。第８のトランジスタ１５４は、ドレインとゲートとが短絡されているので、ドレインをアノードとし、ソースをカソードとするダイオードとして機能する。また、第７のトランジスタ１５２も、同様にドレインとゲートが短絡されているので、ドレインをアノードとし、ソースをカソードとするダイオードとして機能する。

図５は、第２の電圧シフト回路１５０に使用する、第７のトランジスタ１５２と、第８のトランジスタ１５４の電流（Ｉｄｓ）対電圧（Ｖｄ）の特性図である。縦軸のＩｄｓは第７及び第８のトランジスタ１５２、１５４に流れる電流であり、横軸のＶｄは第７及び第８のトランジスタ１５２、１５４のドレイン電圧である。また、Ｖｔｈｎ＋αは、第１のトランジスタ１１１と第２のトランジスタが双方ＯＮして、前記電流（Ｉｄｓ）が前記第８のトランジスタ１５４を通過する動作点である。第７のトランジスタ１５２及び第８のトランジスタ１５４は、いずれもゲートとドレインとを直接接続しているので、ダイオードとして動作するときの特性を示している。

第１のインバータ回路１２０は、本発明の第１の実施形態と同様に、第３のトランジスタ１２１と、第４のトランジスタ１２３とから構成される。本発明の第１の実施形態と異なる点は、第３のトランジスタのゲートがノード１１３ではなく、第２の電圧シフト回路１５０の出力（ノード１５３）に接続されている点である。

第１のインバータ回路１２０は、入力ノード１０１の入力信号に対する反転信号をノード１２２に出力するインバータ回路として動作する。第３のトランジスタ１２１のゲート（ノード１５３）に印加される電圧は、入力信号の電位よりも第８のトランジスタの閾値（Ｖｔｈｎ）分高い電位となる。また、第４のトランジスタ１２３のゲート（ノード１１３）に印加される電圧は、入力信号の電位よりも第２のトランジスタの閾値（Ｖｔｈｎ）分高い電位となる。

入力信号がＬＯ（０Ｖ）のときには、第３のトランジスタ１２１のゲート（ノード１５３）に印加される電圧は、第８のトランジスタの閾値（Ｖｔｈｎ）と同じになるので、第３のトランジスタ１２１はオン状態となる。第４のトランジスタ１２３のゲート（ノード１１３）に印加される電圧は、第２のトランジスタの閾値（Ｖｔｈｎ）と同じになるので、第４のトランジスタ１２３は、オフ状態となる。このときノード１２２の電位は、第４のトランジスタ１２３のＶｇｓが閾値より若干高くなるためノード１２２とＶＳＳ間にわずかに電流が流れ、電源ＶＤＤ５Ｖより若干低い電位となる。

入力信号がＨＩ（３Ｖ）のときのノード１１３の電位を「ノード１１３ＨＩ」と称する。また、第３のトランジスタ１２１の閾値を「Ｖｔｈｐ１２１」と称する。

入力信号がＨＩ（３Ｖ）のときには、第４のトランジスタ１２３のゲート（ノード１１３）に印加される電圧は、３Ｖに第２のトランジスタの閾値（Ｖｔｈｎ）分の電圧が重畳された電位となる。第３のトランジスタ１２１のゲート（ノード１５３）に印加される電圧は、３Ｖに第８のトランジスタの閾値（Ｖｔｈｎ）分の電圧が重畳された電位よりも若干低い電位となる。入力信号と第７のトランジスタ１５２のソースに接続されたＶＣＣ電源１５１が、同じ電位の３Ｖであるため、貫通電流は流れないが、第８のトランジスタが弱くオンしているために、ノード１５３電圧は、３Ｖに第８のトランジスタの閾値（Ｖｔｈｎ）分の電圧が重畳された電位よりも若干低い電位となる。ノード１５３電圧は、入力信号の周波数が著しく低いと最大で３Ｖ近くまで下がるため、入力信号の周波数は３ｋＨｚ以上であることが望ましい。電源ＶＤＤ１０３は５Ｖであり、「Ｖｔｈｐ１２１」は１Ｖ以上とすると、入力信号がＨＩ（３Ｖ）のときには、第３のトランジスタ１２１は、オフ状態となり、第４のトランジスタ１２３は、オン状態となる。

このときノード１２２の電位は、第３のトランジスタ１２１のＶｄｓが完全に０Ｖとならないため、電源ＶＤＤ５Ｖより若干低い電位となる。

第３のトランジスタ１２１がオン状態となったときのＶｄｓ及び第４のトランジスタ１２３がオン状態となったときのＶｄｓによる若干の電圧降下があるため、第１のインバータ回路１２０だけでは出力信号は、５Ｖｐ−ｐの信号とならない。そこで、第２のインバータ回路１３０を設けることによって出力信号を５Ｖｐ−ｐとする。

第２のインバータ回路１３０は、本発明の第１の実施形態と同様に、第５のトランジスタ１３１と、第６のトランジスタ１３３とから構成される。第５のトランジスタは、ソースが電源１０３に接続され、ゲートがノード１２２に接続され、ドレインが第６のトランジスタ１３３のドレイン（ノード１３２）に接続される。第６のトランジスタは、ドレインが第５のトランジスタ１３１のドレイン（ノード１３２）に接続され、ゲートがノード１２２に接続され、ソースが入力ノード１０１に接続される。

入力信号がＬＯ（０Ｖ）のとき、第２のインバータ回路１３０に入力されるノード１２２の電位は、ＶＤＤ５Ｖよりも若干低い電位であるため、第５のトランジスタ１３１はオフ状態となり、第６のトランジスタ１３３はオン状態となる。このときノード１３２の電位は、第６のトランジスタ１３３のＶｄｓがほぼ０Ｖとなるため、接地電位０Ｖとほぼ同電位となる。

入力信号がＨＩ（３Ｖ）のとき、第２のインバータ回路１３０に入力されるノード１２２の電位は、接地電位０Ｖよりも若干高い電位であるため、第５のトランジスタ１３１はオン状態となり、第６のトランジスタ１３３はオフ状態となる。このときノード１３２の電位は、第５のトランジスタ１３１のＶｄｓがほぼ０Ｖとなるため、ＶＤＤ５Ｖとほぼ同電位となる。

ノード１３２は、入力ノード１０１と同相信号となるが、出力信号を反転信号とするためにさらにインバータ１４０を接続してもよい。また、第６のトランジスタ１３３のソースを、入力ノード１０１ではなく、グランドに接続（接地）してもよい。

なお、第２のコンデンサは、第１のコンデンサと同様に、配線間の寄生容量で形成してもよく、また、多層配線の層間膜容量で形成してもよく、さらに、半導体層とゲート電極材料との間の容量で形成してもよい。第２のコンデンサを配線間の寄生容量で形成すれば、配線間のスペースや多層配線の層間膜や半導体層とゲート電極材料との間のスペースを有効に利用することが可能となり、より回路面積を小さくすることができる。

以上に記載した本発明の第２の実施形態によれば、入力に第１の電圧シフト回路を備えるだけでなく、第２の電圧シフト回路を備えることにより、第３のトランジスタ１２１（Ｐチャネルトランジスタ）の閾値のバラツキを吸収できる。第１の実施形態では第４のトランジスタ１２３（Ｎチャネルトランジスタ）の閾値と第３のトランジスタ１２１（Ｐチャネルトランジスタ）の閾値が両方とも高い場合、ノード１１３の電位が高くなるので第３のトランジスタ１２１がＯＮしにくくなり、応答速度が遅くなるといった問題が発生する可能性がある。本発明の第２の実施形態では、第３のトランジスタ１２１の閾値が高くても、第３のトランジスタ１２１のゲート電圧（ノード１５３の電位）が高くならないように設計することが出来ることから、第３のトランジスタ１２１がＯＮしにくくなり応答速度が遅くなるといった問題を回避することができる。

（第３の実施形態）
図６は、本発明の第３の実施形態を示した回路図である。図５に示す本発明の第３の実施形態においては、一例として３Ｖｐ−ｐの入力信号を電源電圧ＶＤＤ８．５Ｖに対応するように８．５Ｖｐ−ｐの出力信号に変換する回路を示している。

本発明の第３の実施形態が本発明の第２の実施形態と異なる点は、以下の点である。すなわち、第１の電圧シフト回路１１０に使用する第１のトランジスタ１１１のゲートは、３Ｖの電源（ＶＣＣ）に接続されている。第２の電圧シフト回路１５０に使用する第７のトランジスタ１５２のソースは、８．５Ｖの電源１０３に接続されており、第８のトランジスタ１５４のソースは、３Ｖの電源（ＶＣＣ）に接続されており、第２のコンデンサ１５５は、入力ノード１０１に接続されている。入力信号がＨＩ（３Ｖ）になったときのノード１５３の電圧は、電源電圧８．５Ｖから第７のトランジスタ（Ｐチャネルトランジスタ）１５２の閾値だけ低くなるように設定されていることが望ましい。

その他の点は、本発明の第２の実施形態と同じである。本発明の第３の実施形態によれば、入力信号電圧と出力信号電圧との差が５Ｖ以上であっても、インバータ回路の第３のトランジスタの閾値のばらつき及び第４のトランジスタの閾値のばらつきの影響を最小限にとどめることができ、過度応答速度の速いレベルシフト回路を提供することができる。

（第４の実施形態）
図７は、本発明の第４の実施形態に係る液晶表示装置のブロック図である。図７に示す本発明の第４の実施形態に係る液晶表示装置は、中小型のモバイルディスプレイに使用されるバッテリー電源で動作する液晶表示装置である。この液晶表示装置１０は、表示パネル部２０とレベルシフト回路２１とデータドライバ２２とゲートドライバ２３とドライバＩＣ３０とから構成される。

ドライバＩＣ３０は、レベルシフト回路２１へ入力される電源電圧及び複数の信号、並びにゲートドライバ２３へ入力される電源電圧、並びにデータドライバ２２へ入力される映像信号及び電源電圧、並びに表示パネル部２０へ入力されるＶＣＯＭ（ｃｏｍｍｏｎ ｅｌｅｃｔｒｏｄｅ ｖｏｌｔａｇｅ：共通電極電圧）を出力する。

表示パネル部２０は、データドライバ２２に連結された複数のデータラインＤＬ１〜ＤＬｎと、ゲートドライバ２３に連結された複数のゲートラインＧＬ１〜ＧＬｎとを具備する。表示パネル部２０は、行と列に構成されたマトリクスの形態で配列された複数の画素を具備し、所定の行内に配列された画素は共に一つのゲートラインＧＬｎと連結されており、所定の列内に配列された画素は共に一つのデータラインＤＬｎと連結されている。各画素部は、薄膜トランジスタ（ＴＦＴ）、共通電極（ＶＣＯＭ）と薄膜トランジスタのドレイン電極との間に連結された液晶キャパシタ、及び前記液晶キャパシタと並列に連結された薄膜ストレージキャパシタを具備する。表示パネル部２０は、データドライバ２２からデータライン（ＤＬ１〜ＤＬｎ）に出力されたデータ信号とゲートドライバ２３からゲートライン（ＧＬ１〜ＧＬｎ）に出力されたゲートドライバ制御信号とに応答して映像を表示する。

ゲートドライバ２３は、選択されたゲートラインを駆動するためにゲートライン（ＧＬ１〜ＧＬｎ）にゲートドライバ制御信号（ロジックレベルのＶＧＨ又はＶＧＯＦＦを含む）を出力する。

データドライバ２２は、データ信号とデータ制御信号に応答してデータライン（ＤＬ１〜ＤＬｎ）に出力されるデータ信号を決定する。すなわち、データドライバ２２は、複数のデータ制御信号に応答して、例えば、液晶表示パネルの複数のデータラインを駆動する。

レベルシフト回路２１は、表示パネル部２０の各画素を構成する薄膜トランジスタ（ＴＦＴ）を十分なスピードで駆動するために、あるいは液晶に十分な電圧を印可するために、例えば３．３Ｖのロジック信号を、５Ｖ〜１０Ｖ程度に昇圧して、薄膜トランジスタを駆動する複数のレベルシト回路から構成される。図７に示した第４の実施形態に係る液晶表示装置のブロック図では、レベルシフト回路をデータドライバとゲートドライバの前段に配置したが、このレベルシフト回路をデータドライバとゲートドライバ内部に配置してもよい。

図７に図示したような液晶表示装置を設計する上で、特にＰＤＡなどのようなハンドヘルド（ｈａｎｄｈｅｌｄ）や携帯用装置のように小型装置のために具現される液晶表示装置を設計する上で、液晶表示装置を小型化可能な構造が望まれている。そこで、本発明の第１の実施形態乃至第３の実施形態に示した回路素子数の少ないレベルシフト回路を備えることによって、小型で、かつ、高速でデータを処理する液晶表示装置を提供することが可能となる。

以上、前記第１の実施例乃至第４の実施例により、本発明のレベルシフト回路及びこれを搭載した表示装置について説明したが、レベルシフト回路及びこれを搭載した表示装置は、前記第１の実施例乃至第４の実施例に特に限定されるものではなく、各種の変更が可能である。

本発明の第１の実施形態に係るレベルシフト回路の回路図。 本発明の第１の実施形態に係るレベルシフト回路の各ノードの電圧波形を示すタイミングチャート図。 第１の電圧シフト回路に使用するＰチャネルトランジスタ及びＮチャネルトランジスタの電流（Ｉｄｓ）対電圧（Ｖｄ）の特性図。 本発明の第２の実施形態に係るレベルシフト回路の回路図。 第２の電圧シフト回路に使用する、Ｐチャネルトランジスタ及びＮチャネルトランジスタの電流（Ｉｄｓ）対電圧（Ｖｄ）の特性図。 本発明の第３の実施形態に係るレベルシフト回路の回路図。 本発明の第４の実施形態に係る液晶表示装置のブロック図。

符号の説明

１０ 液晶表示装置２０ 表示パネル部
２１ レベルシフト回路
２２ データドライバ
２３ ゲートドライバ
３０ ドライバＩＣ
１０１ 入力ノード
１０２ 出力ノード
１０３ 電源（ＶＤＤ）
１１０ 第１の電圧シフト回路
１１１ 第１のトランジスタ
１１２ 第２のトランジスタ
１１３、１２２、１３２、１５３ ノード
１１４ 第１のコンデンサ
１２０ 第１のインバータ回路
１２１ 第３のトランジスタ
１２３ 第４のトランジスタ
１３０ 第２のインバータ回路
１３１ 第５のトランジスタ
１３３ 第６のトランジスタ
１４０ インバータ
１５０ 第２の電圧シフト回路
１５１ 電源（ＶＣＣ）
１５２ 第７のトランジスタ
１５４ 第８のトランジスタ
１５５ 第２のコンデンサ

Claims (11)

1. 低電圧の入力信号を第１の電源の電圧レベルから、所望の第２の電源の電圧レベルへ変換して出力するレベルシフト回路であって、
   第１の電圧シフト回路と、
   第１のインバータ回路と、
   第２のインバータ回路と、
   を含み、
   前記第１の電圧シフト回路は、第１のトランジスタと、入力信号よりも閾値分だけ高い電圧を出力する第２のトランジスタと、第１のコンデンサとを含み、
   前記第１のトランジスタのソースは、前記第２の電源に接続され、
   前記第２のトランジスタのドレインは、前記第１のトランジスタのドレインに接続され、
   前記第２のトランジスタのソースは、前記入力信号の入力される入力ノードに接続され、
   前記第２のトランジスタのゲートは、前記第１のトランジスタのドレインと前記第２のトランジスタのドレインとに接続され、
   前記第１のコンデンサは、前記第２のトランジスタのゲートと前記第２のトランジスタのソースとの間に接続され、
   前記第１のインバータ回路は、第３のトランジスタと、第４のトランジスタとを含み、
   前記第３のトランジスタのソースは、前記第２の電源に接続され、
   前記第４のトランジスタのドレインは、前記第３のトランジスタのドレインに接続され、
   前記第４のトランジスタのゲートは、前記第２のトランジスタのゲートと、前記第２のトランジスタのドレインと、前記第１のコンデンサの一端とに接続され、
   前記第４のトランジスタのソースはグランドに接続され、
   前記第２のインバータ回路は、第５のトランジスタと、第６のトランジスタとを含み、
   前記第５のトランジスタのソースは、前記第２の電源に接続され、
   前記第５のトランジスタのゲートは、前記第３のトランジスタのドレインと、前記第４のトランジスタのドレインとに接続され、
   前記第５のトランジスタのドレインは、出力ノードに接続され、
   前記第６のトランジスタのドレインは、前記第５のトランジスタのドレインと、前記出力ノードに接続され、
   前記第６のトランジスタのゲートは、前記第３のトランジスタのドレインと、前記第４のトランジスタのドレインと、前記第５のトランジスタのゲートとに接続され、
   前記第６のトランジスタのソースは、入力ノードに接続され又はグランドに接続されることを特徴とするレベルシフト回路。
2. 前記第１のコンデンサは、配線間の寄生容量で形成したことを特徴とする請求項１に記載のレベルシフト回路。
3. 前記第１のコンデンサは、多層配線の層間膜容量で形成したことを特徴とする請求項１に記載のレベルシフト回路。
4. 前記第１のコンデンサは、半導体層とゲート電極材料との間の容量で形成して、前記第１及び第２のトランジスタは薄膜トランジスタであることを特徴とする請求項１に記載のレベルシフト回路。
5. 第７のトランジスタと、第８のトランジスタと、第２のコンデンサとを含む第２の電圧シフト回路をさらに含み、
   前記第７のトランジスタのソースは、入力信号と同じ電位の前記第１の電源に接続され、
   前記第７のトランジスタのゲートと前記第７のトランジスタのドレインとが接続され、
   前記第８のトランジスタのドレインは、前記第８のトランジスタのゲートと、前記第７のトランジスタのドレインと、前記第７のトランジスタのゲートとに接続され、
   前記第２のコンデンサの一端は、前記第７のトランジスタのドレインと、前記第７のトランジスタのゲートと、第８のトランジスタのゲートと、前記第８のトランジスタのドレインとに接続され、前記第２のコンデンサの他端は、前記第８のトランジスタのソースと、前記入力ノードとに接続され、
   前記入力信号は、前記入力ノードから前記第２のトランジスタのソースに入力されることを特徴とする請求項１に記載のレベルシフト回路。
6. 第７のトランジスタと、第８のトランジスタと、第２のコンデンサとを含む第２の電圧シフト回路をさらに含み、
   前記第７のトランジスタのソースは、前記第２の電源に接続され、
   前記第７のトランジスタのゲートと前記第７のトランジスタのドレインとが接続され、
   前記第８のトランジスタのドレインは、前記第８のトランジスタのゲートと、前記第７のトランジスタのドレインと、前記第７のトランジスタのゲートとに接続され、
   前記第２のコンデンサの一端は、前記第７のトランジスタのドレインと、前記第７のトランジスタのゲートと、前記第８のトランジスタのゲートと、前記第８のトランジスタのドレインとに接続され、
   前記第２のコンデンサの他端は、前記入力ノードに接続され、
   前記第７のトランジスタのドレイン及び前記第８のトランジスタのドレインは、前記第３のトランジスタのゲートに接続され、
   前記第８のトランジスタのソースは、入力信号と同じ電位の前記第１の電源に接続され、
   前記入力信号は、前記入力ノードから前記第２のトランジスタのソースに入力されることを特徴とする請求項１に記載のレベルシフト回路。
7. 前記第１のトランジスタのゲートが前記第１の電源に接続され、
   前記第８のトランジスタのソースが前記第１の電源に接続され、
   第２のコンデンサの他端は前記入力ノードに連結されることを特徴とする請求項１に記載のレベルシフト回路。
8. 前記第１及び第２のコンデンサのそれぞれは多層配線が層間膜容量を含む寄生容量で形成されたことを特徴とする請求項７に記載のレベルシフト回路。
9. 前記第２のコンデンサは、半導体層とゲート電極材料との間の容量で形成したことを特徴とする請求項８に記載のレベルシフト回路。
10. 前記第２のインバータ回路の出力にさらにインバータが接続されたことを特徴とする請求項１に記載のレベルシフト回路。
11. 駆動信号に応答して映像を表示する表示パネルと、
    映像信号と電圧信号とに応答して前記表示パネルに前記駆動信号を供給するデータドライバ及びゲートドライバと、
    制御信号に応答して第１の電源供給部の電圧信号を第２の電源供給部の電圧信号に変換し、変換した電圧信号を前記データドライバ及び前記ゲートドライバに提供するレベルシフト回路と、
    前記映像信号を前記データドライバに提供し、前記制御信号を前記レベルシフト回路に提供するドライバＩＣとを備え、
    前記レベルシフト回路は、
    第１の電圧シフト回路と、
    第１のインバータ回路と、
    第２のインバータ回路と、
    を含み、
    前記第１の電圧シフト回路は、第１のトランジスタと、入力信号の電圧レベルより閾値電圧だけ高い電圧を出力する第２のトランジスタと、第１のコンデンサとを含み、
    前記第１のトランジスタのソースは、前記第２の電源供給部に接続され、
    前記第２のトランジスタのドレインは、前記第２のトランジスタのゲートと、前記第１のトランジスタのドレインとに接続され、
    前記第２のトランジスタのソースは、前記第１の電源供給部の電圧レベルを有する入力信号が入力される入力ノードに接続され、
    前記第１のコンデンサの一端は、前記第２のトランジスタのゲートと、前記第２のトランジスタのドレインとに接続され、
    前記第１のコンデンサの他端は、前記第２のトランジスタのソースと前記入力ノードとに接続され、
    前記第１のインバータ回路は、第３のトランジスタと、第４のトランジスタとを含み、
    前記第３のトランジスタのソースは、前記第２の電源供給部に接続され、
    前記第４のトランジスタのドレインは、前記第３のトランジスタのドレインに接続され、
    前記第４のトランジスタのゲートは、前記第２のトランジスタのドレインと、前記第２のトランジスタのゲートと、前記第１のコンデンサの一端とに接続され、
    前記第４のトランジスタのソースは、グランドに接続され、
    前記第２のインバータ回路は、第５のトランジスタと、第６のトランジスタとを含み、
    前記第５のトランジスタのソースは、前記第２の電源供給部に接続され、
    前記第５のトランジスタのゲートは、前記第３のトランジスタのドレインと、前記第４のトランジスタのドレインとに接続され、
    前記第５のトランジスタのドレインは、出力ノードに接続され、
    前記第６のトランジスタのドレインは、前記第５のトランジスタのドレインと、前記出力のノードとに接続され、
    前記第６のトランジスタのゲートは、前記第３のトランジスタのドレインと、前記第４のトランジスタのドレインと、前記第５のトランジスタのゲートとに接続され、
    前記第６のトランジスタのソースは、前記入力ノードまたはグランドに接続され、
    前記入力信号は第２のトランジスタのソースに入力されることを特徴とする表示装置。
    

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