JP3583999B2 - レベル変換回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、入力信号の電圧振幅をより大きな電圧振幅に変換するレベル変換回路、それを用いた半導体装置および表示装置に関する。
【0002】
【従来の技術】
近年、バルクシリコンを用いた集積回路として、マイクロプロセッサまたはメモリをロジック回路と同一チップ上に搭載したシステムオンシリコンと称されるチップが開発されている。これに伴って、多くの種類の回路を可能な限り微細なデザインルールで1チップ化する技術の開発が進められている。
【0003】
しかしながら、回路の種類ごとに異なるデザインルールで設計されているため、デザインルールの異なる回路を集積化することが避けられない。その結果、1チップ内に異なる電源電圧で動作する複数の回路が混載される。この場合、異なる回路間のインタフェース部分で電圧のレベル変換を行うことが必要となる。
【0004】
異なる種類の複数の回路を同一チップ上に混載することにより高速性の向上が図られる。そのため、異なる回路間で電圧のレベル変換を行うレベル変換回路にも高速動作特性が要求される。
【0005】
さらに、液晶表示装置、有機EL(エレクトロルミネッセンス)装置等の表示デバイスには、多結晶シリコンからなる薄膜トランジスタが用いられる。このような表示デバイスと同一基板上にレベル変換回路を設ける際には、レベル変換回路も多結晶シリコンからなる薄膜トランジスタで構成される。
【0006】
トランジスタの製造工程では、しきい値電圧等の素子特性にばらつきが生じる。特に、多結晶シリコンからなる薄膜トランジスタにおいては、しきい値電圧等の素子特性のばらつきが大きい。そのため、薄膜トランジスタのしきい値電圧等の素子特性がばらついた場合でも、確実に動作することができるレベル変換回路が望まれる。
【0007】
また、このような表示デバイスでは、低消費電力化および高精細化の観点から小振幅の入力信号が与えられた場合でも動作可能でかつ高速動作が可能なレベル変換回路が必要とされる。
【0008】
図45は従来のレベル変換回路の第1の例を示す回路図である。
図45のレベル変換回路800は、2つのpチャネルMOSFET(金属酸化物半導体電界効果トランジスタ)801,802および2つのnチャネルMOSFET803,804を含む。
【0009】
pチャネルMOSFET801,802は電源電位VDDを受ける電源端子と出力ノードN11,N12との間にそれぞれ接続され、nチャネルMOSFET803,804は出力ノードN11,N12と接地端子との間にそれぞれ接続される。pチャネルMOSFET801,802のゲートはそれぞれ出力ノードN12,N11に交差接続される。nチャネルMOSFET803,804のゲートには互いに相補に変化する入力信号CLK1,CLK2が与えられる。
【0010】
入力信号CLK1がハイレベルとなり、入力信号CLK2がローレベルになると、nチャネルMOSFET803がオンし、nチャネルMOSFET804がオフする。それにより、pチャネルMOSFET802がオンし、pチャネルMOSFET801がオフする。その結果、出力ノードN12の出力電位Voutが上昇する。逆に、入力信号CLK1がローレベルとなり、入力信号CLK2がハイレベルになると、出力ノードN12の出力電位Voutが低下する。
【0011】
この場合、nチャネルMOSFET803,804がオンするためには、入力信号CLK1,CLK2の電圧振幅がnチャネルMOSFET803,804のしきい値電圧Vtnよりも大きいことが必要となる。
【0012】
したがって、図45のレベル変換回路800は、入力信号と出力信号との電圧比が小さい場合に用いられる。
【0013】
例えば、このレベル変換回路800は、3V系の信号を5V系の信号に変換する場合、2.5V系の信号を3V系の信号に変換する場合、または1.8V系の信号を2.5V系の信号または3.3V系の信号に変換する場合に有効である。
【0014】
図46は従来のレベル変換回路の第2の例を示す回路図である。
図46のレベル変換回路810は、バイアス回路811、pチャネルMOSFET812およびnチャネルMOSFET813を含む。
【0015】
pチャネルMOSFET812は電源電位VDDを受ける電源端子と出力ノードN13との間に接続され、nチャネルMOSFET813は出力ノードN13と所定の電位VEEを受ける電源端子との間に接続される。入力信号CLKはpチャネルMOSFET812のゲートおよびバイアス回路811に与えられる。バイアス回路811は入力信号CLKの中心レベルをシフトさせてnチャネルMOSFET813のゲートに与える。
【0016】
入力信号CLKがハイレベルになると、pチャネルMOSFET812がオフし、nチャネルMOSFET813がオンする。それにより、出力ノードN13の出力電位Voutが低下する。入力信号CLKがローレベルになると、pチャネルMOSFET812がオンし、nチャネルMOSFET813がオフする。それにより、出力ノードN13の出力電位Voutが上昇する。
【0017】
この場合、バイアス回路811により入力信号CLKの中心レベルがシフトされるので、レベル変換回路810は、入力信号CLKの電圧振幅がnチャネルMOSFET813のしきい値電圧Vtnよりも小さい場合でも動作する。
【0018】
図47は従来のレベル変換回路の第3の例を示す回路図である。
図47のレベル変換回路820は、クランプ回路821およびカレントミラー型増幅器822を含む。
【0019】
カレントミラー型増幅器822は、2つのpチャネルMOSFET831,832および2つのnチャネルMOSFET833,834を含む。pチャネルMOSFET831,832は電源電位VDDを受ける電源端子と出力ノードN14,N15との間にそれぞれ接続される。nチャネルMOSFET833,834は出力ノードN14,N15と接地端子との間にそれぞれ接続される。pチャネルMOSFET831,832のゲートは出力ノードN14に接続される。クランプ回路821は、互いに相補に変化する入力信号CLK1,CLK2の中心レベルをシフトさせてnチャネルMOSFET833,834のゲートに与える。
【0020】
入力信号CLK1がハイレベルになり、入力信号CLK2がローレベルになると、nチャネルMOSFET833がオンし、nチャネルMOSFET834がオフする。それにより、pチャネルMOSFET831,832がオンする。その結果、出力ノードN15の出力電位Voutが上昇する。逆に、入力信号CLK1がローレベルになり、入力信号CLK2がハイレベルになると、出力ノードN15の出力電位Voutが低下する。
【0021】
この場合、クランプ回路821により入力信号CLK1,CLK2の中心レベルがシフトされるので、レベル変換回路820は、入力信号CLK1,CLK2の電圧振幅がnチャネルMOSFET833,834のしきい値電圧Vtnよりも小さい場合でも動作することができる。
【0022】
図48は従来のレベル変換回路の第4の例を示す回路図である。
図48のレベル変換回路840は、クランプ回路841およびPMOSクロスカップル型増幅器842を含む。
【0023】
PMOSクロスカップル型増幅器842は、2つのpチャネルMOSFET851,852および2つのnチャネルMOSFET853,854を含む。pチャネルMOSFET851,852は電源電位VDDを受ける電源端子と出力ノードN16,17との間にそれぞれ接続され、nチャネルMOSFET853,854は出力ノードN16,N17と接地端子との間にそれぞれ接続される。pチャネルMOSFET851,852のゲートはそれぞれ出力ノードN17,N16に交差接続される。クランプ回路841は、互いに相補に変化する入力信号CLK1,CLK2の中心レベルをシフトさせてnチャネルMOSFET853,854のゲートにそれぞれ与える。
【0024】
入力信号CLK1がハイレベルになり、入力信号CLK2がローレベルになると、nチャネルMOSFET853がオンし、nチャネルMOSFET854がオフする。それにより、pチャネルMOSFET851がオフし、pチャネルMOSFET852がオンする。その結果、出力ノードN17の出力電位Voutが上昇する。逆に、入力信号CLK1がローレベルになり、入力信号CLK2がハイレベルになると、出力ノードN17の出力電位Voutが低下する。
【0025】
この場合、クランプ回路841により入力信号CLK1,CLK2の中心レベルがシフトされるので、レベル変換回路840は、入力信号CLK1,CLK2の電圧振幅がnチャネルMOSFET853,854のしきい値電圧Vtnよりも小さい場合でも動作することができる。
【0026】
【発明が解決しようとする課題】
上記のように、図45のレベル変換回路800においては、入力信号CLK1,CLK2の電圧振幅がnチャネルMOSFET803,804のしきい値電圧Vtnよりも小さい場合には動作することができない。
【0027】
一方、図46のレベル変換回路810においては、バイアス回路811により入力信号CLKの中心レベルがシフトされるので、入力信号CLKの電圧振幅がnチャネルMOSFET813のしきい値電圧Vtnよりも小さい場合でも動作することが可能となる。
【0028】
同様に、図47および図48のクランプ回路820,840では、クランプ回路821,841により入力信号CLK1,CLK2の中心レベルがシフトされるので、入力信号CLK1,CLK2の電圧振幅がnチャネルMOSFET833,834,853,854のしきい値電圧Vtnよりも小さい場合でも動作することが可能となる。
【0029】
しかしながら、図46〜図48のレベル変換回路810,820,840においても、製造工程でのばらつきによってnチャネルMOSFETのしきい値電圧Vtnが設計値から大きくずれると、動作しない場合が生じる。
【0030】
また、図45〜図48のレベル変換回路800,810,820,840のいずれにおいても、製造工程でpチャネルMOSFETおよびnチャネルMOSFETのしきい値電圧が不規則にばらついた場合、例えばnチャネルMOSFETのしきい値電圧Vtnが大きくpチャネルMOSFETのしきい値電圧Vtpが小さくなった場合や、nチャネルMOSFETのしきい値電圧Vtnが小さくpチャネルMOSFETのしきい値電圧Vtpが大きくなった場合には、出力電圧波形のデューティ比が所定の設計値からずれる。
【0031】
特に、レベル変換回路を液晶表示装置、有機EL装置等の表示デバイスのクロック信号を生成するために用いた場合には、クロック信号のデューティ比を50%に設定する必要がある。レベル変換回路のnチャネルMOSFETのしきい値電圧VtnおよびpチャネルMOSFETのしきい値電圧Vtpが不規則に変化することによりクロック信号のデューティ比が50%からずれた場合、表示デバイス間で画素の点灯および消灯時間にばらつきが生じる。
【0032】
また、図45のレベル変換回路800においては、nチャネルMOSFET803,804のオンオフの反転時にpチャネルMOSFET801,802のゲート電荷の引き抜き合いが行われる。そのため、出力電位Voutのレベルの反転に時間を要することとなり、高速動作化を図ることができない。
【0033】
特に、pチャネルMOSFET801,802として多結晶シリコンからなる薄膜トランジスタ等のように駆動能力が小さいトランジスタを用いた場合、出力電位Voutのレベルの反転に要する時間がさらに増大する。
【0034】
出力電位Voutのレベルの反転時には、電源端子からpチャネルMOSFET801およびnチャネルMOSFET803の経路またはpチャネルMOSFET802およびnチャネルMOSFET804の経路を通して接地端子に貫通電流が流れる。特に、出力電位Voutのレベルの反転に時間を要する場合には、貫通電流の流れる時間が長くなり、消費電力が増大する。
【0035】
図46のレベル変換回路810のバイアス回路811では、抵抗素子に電流を流すことにより、入力信号CLKと出力信号との電位差を形成している。この場合、入力信号CLKと出力信号との電位差が設定されるまでに時間を要するため、高速動作が妨げられる。また、抵抗素子を形成するために大きなレイアウト面積が必要となる。しかも、抵抗素子に常時電流が流れているので、消費電力が増大する。さらに、高速動作化が図れないため、出力段のpチャネルMOSFET812およびnチャネルMOSFET813での貫通電流が多くなる。
【0036】
同様に、図47および図48のレベル変換回路820,840のクランプ回路821,841においても、図46のレベル変換回路810のバイアス回路811と同様に、高速動作が妨げられ、大きなレイアウト面積が必要となり、消費電力が増大する。
【0037】
本発明の目的は、製造工程でのばらつきによりトランジスタのしきい値電圧が設計値からずれた場合でも確実に動作することができるとともに、高速動作、低消費電力化および小面積化が可能なレベル変換回路、それを用いた半導体装置および表示装置を提供することである。
【0038】
【課題を解決するための手段および発明の効果】
(1)第1の発明
第1の発明に係るレベル変換回路は、第1の電位を受ける第1のノードと出力ノードとの間に接続された第1のトランジスタと、第1の電位と異なる第2の電位を受ける第2のノードと出力ノードとの間に接続された第2のトランジスタと、第1の入力信号を受け、第1および第2のトランジスタの両方をオン状態にするとともに第1の入力信号のレベルに応じて第1および第2のトランジスタのオン状態の程度をそれぞれ制御する制御手段とを備えたものである。
【0039】
本発明に係るレベル変換回路においては、制御手段により第1および第2のトランジスタの両方がオン状態にされるとともに、第1の入力信号のレベルに応じて第1および第2のトランジスタのオン状態の程度がそれぞれ制御される。それにより、第1の入力信号のレベルに応じて出力ノードの電位が上昇または低下する。
【0040】
この場合、常時オン状態となっている第1および第2のトランジスタのオン状態の程度が制御されることにより出力ノードの電位が変化するので、第1の入力信号の電圧振幅が第1および第2のトランジスタのしきい値電圧よりも小さい場合でも動作が可能となる。また、第1および第2のトランジスタのしきい値電圧が設計値から大きくずれた場合でも、出力ノードの電位変化のデューティ比が第1の入力信号のデューティ比に正確に対応する。このように、製造工程でのばらつきによりトランジスタのしきい値電圧が設計値からずれた場合でも確実に動作することができる。
【0041】
また、常時オン状態となっている第1および第2のトランジスタのオン状態の程度が制御されることにより出力ノードの電位が変化するので、高速動作が可能となる。さらに、高速動作が可能となることにより出力ノードの電位のレベルの遷移期間が短くなるので、貫通電流が流れる期間が短縮される。それにより、低消費電力化が可能となる。
【0042】
また、第1の入力信号の電圧振幅が小さい場合でもレベルをシフトする回路が必要ないので、小面積化が可能となる。
【0043】
(2)第2の発明
第2の発明に係るレベル変換回路は、第1の発明に係るレベル変換回路の構成において、第1の入力信号は、第1の電位と第2の電位との間の電位差よりも小さい電圧振幅で変化するものである。
【0044】
この場合、出力ノードの電位は、第1の入力信号の電圧振幅よりも大きな電圧振幅で変化する。
【0045】
(3)第3の発明
第3の発明に係るレベル変換回路は、第1または第2の発明に係るレベル変換回路の構成において、第1の入力信号は、第1のレベルと第2のレベルとに変化し、第1のトランジスタは第1導電チャネル型電界効果トランジスタであり、第2のトランジスタは第2導電チャネル型電界効果トランジスタであり、制御手段は、第1の電位と第1導電チャネル型トランジスタのゲート電位との間の差の絶対値が第1導電チャネル型トランジスタのしきい値電圧の絶対値以上となり、かつ第2の電位と第2導電チャネル型トランジスタのゲート電位との差の絶対値が第2導電チャネル型トランジスタのしきい値電圧の絶対値以上となるように、第1の入力信号の第1および第2のレベルに応答して第1導電チャネル型トランジスタのゲート電位および第2導電チャネル型トランジスタのゲート電位を設定するものである。
【0046】
この場合、第1の電位と第1導電チャネル型トランジスタのゲート電位との間の差の絶対値が第1導電チャネル型トランジスタのしきい値電圧の絶対値以上となることにより、第1導電チャネル型トランジスタが常時オン状態となる。また、第2の電位と第2導電チャネル型トランジスタのゲート電位との差の絶対値が第2導電チャネル型トランジスタのしきい値電圧の絶対値以上となることにより、第2導電チャネル型トランジスタが常時オン状態となる。
【0047】
これにより、トランジスタのしきい値電圧が設計値からずれた場合でも確実に動作することができるとともに、高速動作、低消費電力化および小面積化が可能となる。
【0048】
(4)第4の発明
第4の発明に係るレベル変換回路は、第3の発明に係るレベル変換回路の構成において、第1の電位は正電位であり、第2の電位は第1の電位よりも低い正電位、接地電位または負電位であるものである。
【0049】
この場合、第1および第2のトランジスタが常時オン状態となっているので、第1のノードから第1および第2のトランジスタを経由して第2のノードに電流が流れる。
【0050】
(5)第5の発明
第5の発明に係るレベル変換回路は、第4の発明に係るレベル変換回路の構成において、第2の電位は、第1の入力信号と相補的に第1のレベルと第2のレベルとに変化する第2の入力信号であるものである。
【0051】
この場合、第1および第2の入力信号の第1および第2のレベルは第1の電位よりも低く、第1の入力信号が第1のレベルになっているときには第2の入力信号は第2のレベルとなり、第1の入力信号が第2のレベルとなっているときに第2の入力信号は第1のレベルとなる。
【0052】
(6)第6の発明
第6の発明に係るレベル変換回路は、第4または第5の発明に係るレベル変換回路の構成において、第1導電チャネル型電界効果トランジスタは、第1のしきい値電圧を有する第1のpチャネル型電界効果トランジスタであり、第2導電チャネル型電界効果トランジスタは、第2のしきい値電圧を有する第1のnチャネル型電界効果トランジスタであり、制御手段は、第1のpチャネル型電界効果トランジスタのゲート電位を第1の電位から第1のしきい値電圧の絶対値分以上低下した範囲内に設定しかつ第1のnチャネル型電界効果トランジスタのゲート電位を第2の電位から第2のしきい値電圧分以上上昇した範囲内に設定するものである。
【0053】
この場合、第1のpチャネル型電界効果トランジスタのゲート電位が第1の電位から第1のしきい値電圧の絶対値分以上低下した範囲内に設定されることにより、第1のpチャネル型電界効果トランジスタが常時オン状態となる。第1のpチャネル型電界効果トランジスタのゲート電位が上記の範囲内で高いレベルにあるときには第1のpチャネル型電界効果トランジスタは弱くオンし、第1のpチャネル型電界効果トランジスタのゲート電位が上記の範囲内で低いレベルにあるときには第1のpチャネル型電界効果トランジスタは強くオンする。
【0054】
第1のnチャネル型電界効果トランジスタのゲート電位が第2の電位から第2のしきい値電圧の絶対値分以上上昇した範囲内に設定されることにより、第1のnチャネル型電界効果トランジスタが常時オン状態となる。第1のnチャネル型電界効果トランジスタのゲート電位が上記の範囲内で低いレベルにあるときには第1のnチャネル型電界効果トランジスタは弱くオンし、第1のnチャネル型電界効果トランジスタのゲート電位が上記の範囲内で高いレベルにあるときには第1のnチャネル型電界効果トランジスタは強くオンする。
【0055】
(7)第7の発明
第7の発明に係るレベル変換回路は、第6の発明に係るレベル変換回路の構成において、制御手段は、第2のpチャネル型電界効果トランジスタ、第2のnチャネル型電界効果トランジスタおよび制御回路を含み、第2のpチャネル型電界効果トランジスタのソースは第1の電位を受け、第2のpチャネル型電界効果トランジスタのゲートおよびドレインは第1のpチャネル型電界効果トランジスタのゲートに接続され、第2のnチャネル型電界効果トランジスタのソースは第1の入力信号または第2の電位を受け、第2のnチャネル型電界効果トランジスタのゲートおよびドレインは第1のnチャネル型電界効果トランジスタのゲートに接続され、制御回路は、第1の入力信号のレベルに応じて第2のpチャネル型電界効果トランジスタのドレインの電位および第2のnチャネル型電界効果トランジスタのドレインの電位を制御するものである。
【0056】
この場合、第2のpチャネル型電界効果トランジスタにより第1のpチャネル型電界効果トランジスタのゲート電位が第1の電位から第1のしきい値電圧の絶対値分以上低下した範囲内に設定される。また、第2のnチャネル型電界効果トランジスタにより第1のnチャネル型電界効果トランジスタのゲート電位が第2の電位から第2のしきい値電圧の絶対値分以上上昇した範囲内に設定される。さらに、制御回路により第1のpチャネル型電界効果トランジスタのゲート電位が上記の範囲内で制御され、第1のnチャネル型電界効果トランジスタのゲート電位が上記の範囲内で制御される。
【0057】
(8)第8の発明
第8の発明に係るレベル変換回路は、第7の発明に係るレベル変換回路の構成において、制御回路は、第1および第2の負荷素子を含み、第1の負荷素子の一端は第1の入力信号を受け、第1の負荷素子の他端は第1のpチャネル型電界効果トランジスタのゲートに接続され、第2の負荷素子の一端は第1の電位を受け、第2の負荷素子の他端は第1のnチャネル型電界効果トランジスタのゲートに接続されたものである。
【0058】
この場合、第1の入力信号のレベルに応じて第1の負荷素子により第1のpチャネル型電界効果トランジスタのゲート電位が制御されかつ第2の負荷素子により第1のnチャネル型電界効果トランジスタのゲート電位が制御される。
【0059】
この構成では、レベル変換回路が6個の素子により構成されるので、小面積化が図られる。
【0060】
(9)第9の発明
第9の発明に係るレベル変換回路は、第8の発明に係るレベル変換回路の構成において、第1および第2の負荷素子の各々は、電界効果トランジスタまたは抵抗素子であるものである。
【0061】
この場合、電界効果トランジスタまたは抵抗素子により第1のpチャネル型電界効果トランジスタのゲート電位および第1のnチャネル型電界効果トランジスタのゲート電位が制御される。
【0062】
(10)第10の発明
第10の発明に係るレベル変換回路は、第7の発明に係るレベル変換回路の構成において、制御手段は、第3のpチャネル型電界効果トランジスタおよび第3のnチャネル型電界効果トランジスタをさらに含み、第3のpチャネル型電界効果トランジスタのソース、ゲートおよびドレインは、第2のpチャネル型電界効果トランジスタのソース、出力ノードおよび第2のpチャネル型電界効果トランジスタのドレインにそれぞれ接続され、第3のnチャネル型電界効果トランジスタのソース、ゲートおよびドレインは、第2のnチャネル型電界効果トランジスタのソース、出力ノードおよび第2のnチャネル型電界効果トランジスタのドレインにそれぞれ接続されたものである。
【0063】
この場合、第1の電位と第2の電位との差が小さい場合でも、第1のpチャネル型電界効果トランジスタおよび第1のnチャネル型電界効果トランジスタを確実にオンさせることができる。したがって、低電圧駆動が可能となる。
【0064】
(11)第11の発明
第11の発明に係るレベル変換回路は、第6の発明に係るレベル変換回路の構成において、制御手段は、第2のnチャネル型電界効果トランジスタおよび制御回路を含み、第2のnチャネル型電界効果トランジスタのソースは第1の入力信号または第2の電位を受け、第2のnチャネル型電界効果トランジスタのゲートおよびドレインは第1のnチャネル型電界効果トランジスタのゲートに接続され、制御回路は、第1の入力信号のレベルに応じて第1のnチャネル型電界効果トランジスタのゲートの電位および第2のnチャネル型電界効果トランジスタのドレインの電位を制御するものである。
【0065】
この場合、制御回路により第1のpチャネル型電界効果トランジスタのゲート電位が第1の電位から第1のしきい値電圧の絶対値分以上低下した範囲内に設定される。また、第2のnチャネル型電界効果トランジスタにより第1のnチャネル型電界効果トランジスタのゲート電位が第2の電位から第2のしきい値電圧の絶対値分以上上昇した範囲内に設定される。さらに、制御回路により第1のpチャネル型電界効果トランジスタのゲート電位が上記の範囲内で制御され、第1のnチャネル型電界効果トランジスタのゲート電位が上記の範囲内で制御される。
【0066】
(12)第12の発明
第12の発明に係るレベル変換回路は、第11の発明に係るレベル変換回路の構成において、制御回路は、第1、第2および第3の負荷素子を含み、第1の負荷素子の一端は第1の電位を受け、第1の負荷素子の他端は第1のpチャネル型電界効果トランジスタのゲートに接続され、第2の負荷素子の一端は第1の入力信号または第2の電位を受け、第2の負荷素子の他端は第1のpチャネル型電界効果トランジスタのゲートに接続され、第3の負荷素子の一端は第1の電位を受け、第3の負荷素子の他端は第1のnチャネル型電界効果トランジスタのゲートに接続されたものである。
【0067】
この場合、第1の入力信号のレベルに応じて第1および第2の負荷素子により第1のpチャネル型電界効果トランジスタのゲート電位が制御されかつ第3の負荷素子により第1のnチャネル型電界効果トランジスタのゲート電位が制御される。
【0068】
この構成では、レベル変換回路が6個の素子により構成されるので、小面積化が図られる。
【0069】
(13)第13の発明
第13の発明に係るレベル変換回路は、第12の発明に係るレベル変換回路の構成において、第1、第2および第3の負荷素子の各々は、電界効果トランジスタまたは抵抗素子であるものである。
【0070】
この場合、電界効果トランジスタまたは抵抗素子により第1のpチャネル型電界効果トランジスタのゲート電位および第1のnチャネル型電界効果トランジスタのゲート電位が制御される。
【0071】
(14)第14の発明
第14の発明に係るレベル変換回路は、第1〜第13のいずれかの発明に係るレベル変換回路の構成において、第1の入力信号の第1のレベルと第2のレベルとの間の遷移期間に第1のノードから第1および第2のトランジスタを経由して第2のノードに至る電流経路を遮断する遮断手段をさらに備えたものである。
【0072】
この場合、第1の入力信号の第1のレベルと第2のレベルとの間の遷移期間に第1および第2のトランジスタに電流が流れないので、貫通電流による消費電力の増加が防止される。したがって、さらに低消費電力化が図られる。
【0073】
(15)第15の発明
第15の発明に係るレベル変換回路は、第1〜第14のいずれかの発明に係るレベル変換回路の構成において、第1のトランジスタ、第2のトランジスタおよび制御手段は、絶縁基板上の単結晶、多結晶または非晶質の半導体により形成されるものである。
【0074】
この場合、SOI(Silicon on Insurator)デバイスによりレベル変換回路が構成される。
【0075】
(16)第16の発明
第16の発明に係る半導体装置は、異なる電源電圧により動作する複数のロジック回路と、複数のロジック回路間に接続された第1〜第15のいずれかの発明に係るレベル変換回路とを備えたものである。
【0076】
この場合、異なる電源電圧により動作する複数のロジック回路を備えた半導体装置において、製造工程でトランジスタのしきい値電圧のばらつきが大きい場合でも確実な動作が可能となるとともに、高速動作、低消費電力化および小面積化が可能となる。
【0077】
(17)第17の発明
第17の発明に係る半導体装置は、チップ上に設けられた内部回路と、チップ外に設けられる外部回路と、内部回路と外部回路との間に接続された第1〜第15のいずれかの発明に係るレベル変換回路とを備えたものである。
【0078】
この場合、チップ上に設けられた内部回路とチップ外に設けられる外部回路とを備えた半導体装置において、製造工程でトランジスタのしきい値電圧のばらつきが大きい場合でも確実な動作が可能となるとともに、高速動作、低消費電力化および小面積化が可能となる。
【0079】
(18)第18の発明
第18の発明に係る表示装置は、チップ上に設けられた半導体メモリと、チップ上に設けられたロジック回路と、チップ上の半導体メモリとロジック回路との間に接続された第1〜第15のいずれかの発明に係るレベル変換回路とを備えたものである。
【0080】
この場合、半導体メモリとロジック回路とがチップ上に混載された半導体装置において、製造工程でトランジスタのしきい値電圧のばらつきが大きい場合でも確実な動作が可能となるとともに、高速動作、低消費電力化および小面積化が可能となる。
【0081】
(19)第19の発明
第19の発明に係る半導体装置は、複数のセンサと、複数のセンサのいずれかを選択するための複数の選択用トランジスタと、複数のセンサを複数の選択用トランジスタを介して駆動する周辺回路と、所定の信号をレベル変換して周辺回路に与える第1〜第15のいずれかの発明に係るレベル変換回路とを備えたものである。
【0082】
この場合、複数の選択用トランジスタおよびレベル変換回路を有する半導体装置において、製造工程でトランジスタのしきい値電圧のばらつきが大きい場合でも、確実な動作が可能となるとともに、高速動作、低消費電力化、小面積化および高精細化が可能となる。
【0083】
(20)第20の発明
第20の発明に係る表示装置は、複数の表示素子と、複数の表示素子のいずれかを選択するための複数の選択用トランジスタと、複数の表示素子を複数の選択用トランジスタを介して駆動する周辺回路と、所定の信号をレベル変換して周辺回路に与える第1〜第15のいずれかの発明に係るレベル変換回路とを備えたものである。
【0084】
この場合、複数の選択用トランジスタおよびレベル変換回路を有する表示装置において、製造工程でトランジスタのしきい値電圧のばらつきが大きい場合でも確実な動作が可能となるとともに、高速動作、低消費電力化、小面積化および高精細化が可能となる。
【0085】
(21)第21の発明
第21の発明に係る表示装置は、第20の発明に係る表示装置の構成において、複数の表示素子は液晶素子であり、複数の液晶素子、複数の選択用トランジスタ、周辺回路およびレベル変換回路は絶縁基板上に形成されたものである。
【0086】
この場合、製造工程でトランジスタのしきい値電圧のばらつきが大きい場合でも確実な動作が可能となるとともに、高速動作、低消費電力化、小面積化および高精細化が可能な液晶表示装置が実現される。
【0087】
(22)第22の発明
第22の発明に係る表示装置は、第20の発明に係る表示装置の構成において、複数の表示素子は有機エレクトロルミネッセンス素子であり、複数の有機エレクトロルミネッセンス素子、複数の選択用トランジスタ、周辺回路およびレベル変換回路は絶縁基板上に形成されたものである。
【0088】
この場合、製造工程でトランジスタのしきい値電圧のばらつきが大きい場合でも確実な動作が可能となるとともに、高速動作、低消費電力化、小面積化および高精細化が可能な有機エレクトロルミネッセンス装置が実現される。
【0089】
(23)第23の発明
第23の発明に係る表示装置は、第20〜第22のいずれかの発明に係る表示装置の構成において、複数の選択用トランジスタならびにレベル変換回路の第1および第2のトランジスタは、薄膜トランジスタからなるものである。
【0090】
この場合、製造工程で薄膜トランジスタのしきい値電圧のばらつきが大きい場合でも確実な動作が可能となるとともに、高速動作、低消費電力化、小面積化および高精細化が可能な表示装置が実現される。
【0091】
【発明の実施の形態】
図1は本発明の第1の実施例におけるレベル変換回路の構成を示す回路図である。
【0092】
図1において、レベル変換回路1は、制御部10、ドライバ部20およびインバータ3を備える。制御部10は、制御回路100、pチャネルMOSFET(金属酸化物半導体電界効果トランジスタ)101およびnチャネルMOSFET102を含む。また、ドライバ部20は、pチャネルMOSFET201およびnチャネルMOSFET202を含む。インバータ3は、pチャネルMOSFETおよびnチャネルMOSFETからなるCMOS回路により構成される。
【0093】
制御部10の制御回路100は、入力ノードI1,I2、第1のノードNPおよび第2のノードNNに接続される。入力ノードI1,I2には、互いに相補にハイレベルとローレベルとに変化する入力信号CLK1,CLK2がそれぞれ与えられる。pチャネルMOSFET101のソースは電源電位VDDを受ける電源端子に接続され、ゲートおよびドレインは第1のノードNPに接続される。nチャネルMOSFET102のソースは入力ノードI1に接続され、ゲートおよびドレインは第2のノードNNに接続される。
【0094】
ドライバ部20において、pチャネルMOSFET201のソースは電源電位VDDを受ける電源端子に接続され、ドレインは出力ノードNOに接続され、ゲートは第1のノードNPに接続される。nチャネルMOSFET202のソースは入力ノードI2に接続され、ドレインは出力ノードNOに接続され、ゲートは第2のノードNNに接続される。
【0095】
入力信号CLK1,CLK2のハイレベルとローレベルとの間の電位差は電源電位VDDと接地電位との間の電位差よりも小さい。本実施例では、入力信号CLK1,CLK2のローレベルは接地電位であり、ハイレベルは電源電位VDDと接地電位との間の電位である。
【0096】
制御回路100は、入力信号CLK1,CLK2に応答して第1のノードNPの電位VNPおよび第2のノードNNの電位VNNを制御する。第1のノードNPの電位VNPは、電源電位VDDからpチャネルMOSFET101のしきい値電圧Vtpの絶対値分以上低下したレベルに設定される。また、第2のノードNNの電位VNNは、入力信号CLK1のローレベルからnチャネルMOSFET102のしきい値電圧Vtnの絶対値分以上上昇したレベルに設定される。さらに、nチャネルMOSFET102のソースの電位は、入力信号CLK1のレベルとなる。
【0097】
それにより、pチャネルMOSFET201およびnチャネルMOSFET202のうち一方が強くオンしかつ他方が弱くオンする。このように、ドライバ部20のpチャネルMOSFET201およびnチャネルMOSFET202の一方が完全にオフすることはない。
【0098】
例えば、pチャネルMOSFET201が強くオンしているときにはnチャネルMOSFET202は弱くオンしている。それにより、pチャネルMOSFET201のオン抵抗の値がnチャネルMOSFET202のオン抵抗の値よりも小さくなる。その結果、出力ノードNOの出力電位Voutが高くなる。
【0099】
また、nチャネルMOSFET202が強くオンしているときにはpチャネルMOSFET201は弱くオンしている。それにより、nチャネルMOSFET202のオン抵抗の値がpチャネルMOSFET201のオン抵抗の値よりも小さくなる。その結果、出力ノードNOの出力電位Voutが低くなる。
【0100】
インバータ3は、出力電位Voutを電源電位VDDと接地電位とに変化する出力電位VOUTに変換する。
【0101】
図2、図3および図4は図1のレベル変換回路1において第1のノードNPの電位VNPおよび第2のノードNNの電位VNNのとり得る範囲の例を示す模式図である。
【0102】
図2〜図4に示すように、第1のノードNPの電位のとり得る範囲は、電源電位VDDからpチャネルMOSFET101のしきい値電圧Vtp分低下した第1のレベルV1とその第1のレベルV1よりも低い第2のレベルV2との間になる。第2のノードNNの電位VNNのとり得る範囲は、接地電位GNDからnチャネルMOSFET102のしきい値電圧Vtn分上昇した第3のレベルV3とその第3のレベルV3よりも高い第4のレベルV4との間になる。
【0103】
図2はpチャネルMOSFET101のしきい値電圧VtpおよびnチャネルMOSFET102のしきい値電圧Vtnが比較的小さい場合を示している。この場合、第1のノードNPの電位VNPが第2のノードNNの電位VNNよりも高くなる。それにより、ドライバ部20のpチャネルMOSFET201およびnチャネルMOSFET202に流れる電流が比較的小さくなる。したがって、ドライバ部20における貫通電流が比較的小さくなるが、動作速度は比較的低くなる。
【0104】
図3はpチャネルMOSFET101のしきい値電圧VtpおよびnチャネルMOSFET102のしきい値電圧Vtnがやや大きい場合を示している。この場合、第1のノードNPの電位VNPと第2のノードNNの電位VNNとの差が小さくなる。それにより、ドライバ部20のpチャネルMOSFET201およびnチャネルMOSFET202に流れる電流の値がやや大きくなる。したがって、ドライバ部20における貫通電流が図2の場合に比べてやや大きくなるが、動作速度は図2の場合に比べてやや高くなる。
【0105】
図4はpチャネルMOSFET101のしきい値電圧VtpおよびnチャネルMOSFET102のしきい値電圧Vtnが比較的大きい場合を示す。この場合、第1のノードNPの電位VNPが第2のノードNNの電位VNNよりも低くなる。それにより、ドライバ部20のpチャネルMOSFET201およびnチャネルMOSFET202に流れる電流が比較的大きくなる。したがって、ドライバ部20における貫通電流が比較的大きくなるが、動作速度は比較的高くなる。
【0106】
図5は図1のレベル変換回路1の動作例を示す電圧波形図である。図5の動作例は図4の場合に対応しており、第1のノードNPの電位VNPのハイレベルが第2のノードNNの電位VNNのハイレベルよりも低く、第1のノードNPの電位VNPのローレベルが第2のノードNNの電位VNNのローレベルよりも高くなっている。図5の動作例では、ドライバ部20における貫通電流が比較的大きくなるが、動作速度が高くなる。
【0107】
図5に示すように、第1のノードNPの電位VNPおよび第2のノードNNの電位VNNは同相で変化する。入力信号CLK1がハイレベルとなり、入力信号CLK2がローレベルになったときに、第1のノードNPの電位VNPおよび第2のノードNNの電位VNNがハイレベルとなる。それにより、出力電位VOUTは接地電位GNDとなる。
【0108】
入力信号CLK1がローレベルとなり、入力信号CLK2がハイレベルになったときには、第1のノードNPの電位VNPおよび第2のノードNNの電位VNNはローレベルとなる。それにより、出力電位VOUTは電源電位VDDとなる。
【0109】
本実施例のレベル変換回路1においては、常時オン状態となっているpチャネルMOSFET201およびnチャネルMOSFET202のオン状態の程度が制御されるので、入力信号CLK1,CLK2の電圧振幅がpチャネルMOSFET201およびnチャネルMOSFET202のしきい値電圧よりも小さい場合でも動作が可能となる。また、pチャネルMOSFET201およびnチャネルMOSFET202のしきい値電圧が設計値から大きくずれた場合でも、入力信号CLK1,CLK2のレベルの変化に対応する出力電位Voutの波形が得られる。このように、製造工程でのばらつきによりpチャネルMOSFET201およびnチャネルMOSFET202のしきい値電圧が設計値からずれた場合でも確実に動作することができる。
【0110】
また、常時オン状態となっているpチャネルMOSFET201およびnチャネルMOSFET202のオン状態の程度が制御されるので、高速動作が可能となる。さらに、高速動作が可能となることにより出力電位Voutのレベルの遷移期間が短くなるので、貫通電流が流れる期間が短縮される。それにより、低消費電力化が可能となる。
【0111】
また、入力信号CLK1,CLK2の電圧振幅が小さい場合でもレベルをシフトする回路が必要ないので、小面積化が可能となる。
【0112】
図6は図1のレベル変換回路1の回路構成の第1の例を示す回路図である。
図6に示すように、制御回路100はnチャネルMOSFET103およびpチャネルMOSFET104を含む。nチャネルMOSFET103のソースは入力ノードI1に接続され、ドレインおよびゲートは第1のノードNPに接続される。pチャネルMOSFET104のソースは電源端子に接続され、ドレインは第2のノードNNに接続され、ゲートは入力ノードI2に接続される。
【0113】
このように、図6の例では、レベル変換回路1は6個のMOSFETにより構成される。したがって、小面積化が可能となる。
【0114】
ここで、pチャネルMOSFET101のしきい値電圧をVtpとし、nチャネルMOSFET102のしきい値電圧をVtnとする。
【0115】
製造工程で、pチャネルMOSFETのしきい値電圧およびnチャネルMOSFETのしきい値電圧がレベル変換回路1ごとにばらついた場合でも、同一のレベル変換回路1内では、pチャネルMOSFET101,104,201のしきい値電圧は同一であり、nチャネルMOSFET102,103,202のしきい値電圧は同一である。
【0116】
図6の例では、pチャネルMOSFET101により第1のノードNPの電位VNPが電源電位VDDからしきい値電圧Vtpの絶対値分以上低下したレベルに設定される。それにより、pチャネルMOSFET201が常にオン状態となる。また、nチャネルMOSFET102により第2のノードNNの電位VNNが接地電位からしきい値電圧Vtnの絶対値分以上上昇したレベルに設定される。それにより、nチャネルMOSFET202が常にオン状態となる。
【0117】
入力信号CLK1のレベルに応じてnチャネルMOSFET103により第1のノードNPの電位VNPがハイレベルまたはローレベルに制御される。また、入力信号CLK2のレベルに応じてpチャネルMOSFET104により第2のノードNNの電位VNNがハイレベルまたはローレベルに制御される。それにより、pチャネルMOSFET201およびnチャネルMOSFET202のうち一方が強くオンし、他方が弱くオンする。
【0118】
図7は図1のレベル変換回路1の回路構成の第2の例を示す回路図である。
図7のレベル変換回路1が図6のレベル変換回路1と異なるのは、制御回路100のpチャネルMOSFET104のゲートが接地端子に接続されている点である。この場合、pチャネルMOSFET104は常時オン状態となり、負荷抵抗として働く。それにより、ドライバ部20のnチャネルMOSFET202が常時オン状態となる。
【0119】
入力信号CLK1のレベルに応じて第2のノードNNの電位VNNがハイレベルまたはローレベルに制御される。それにより、nチャネルMOSFET202が強くまたは弱くオンする。
【0120】
図7のレベル変換回路1の他の部分の構成および動作は図6のレベル変換回路1と同様である。
【0121】
図8は図1のレベル変換回路1の回路構成の第3の例を示す回路図である。
図8のレベル変換回路1が図7のレベル変換回路1と異なるのは、制御回路100がpチャネルMOSFET104の代わりにnチャネルMOSFET105を含む点である。nチャネルMOSFET105のソースは第2のノードNNに接続され、ドレインおよびゲートは電源端子に接続される。この場合、nチャネルMOSFET105は常時オン状態となり、負荷抵抗として働く。それにより、ドライバ部20のnチャネルMOSFET202が常時オン状態となる。
【0122】
入力信号CLK1のレベルに応じて第2のノードNNの電位VNNがハイレベルまたはローレベルに制御される。それにより、nチャネルMOSFET202が強くまたは弱くオンする。
【0123】
図8のレベル変換回路1の他の部分の構成および動作は図6のレベル変換回路1と同様である。
【0124】
図9は図1のレベル変換回路1の回路構成の第4の例を示す回路図である。
図9のレベル変換回路1が図6のレベル変換回路1と異なるのは、nチャネルMOSFET102のソースが接地端子に接続されている点である。この場合、nチャネルMOSFET102により第2のノードNNの電位VNNが接地電位からしきい値電圧Vtnの絶対値分以上上昇したレベルに設定される。それにより、ドライバ部20のnチャネルMOSFET202が常時オン状態となる。
【0125】
入力信号CLK2のレベルに応じてpチャネルMOSFET104により第2のノードNNの電位VNNがハイレベルまたはローレベルに制御される。それにより、nチャネルMOSFET202が強くまたは弱くオンする。
【0126】
図9のレベル変換回路1の他の部分の構成および動作は図6のレベル変換回路1と同様である。
【0127】
図10は図1のレベル変換回路1の回路構成の第5の例を示す回路図である。図10のレベル変換回路1が図6のレベル変換回路1と異なるのは、制御回路100のnチャネルMOSFET103のゲートが電源端子に接続されている点である。この場合、nチャネルMOSFET103は常時オン状態となり、負荷抵抗として働く。それにより、第1のノードNPの電位VNPが入力信号CLK1のレベルに応じてハイレベルまたはローレベルに制御される。したがって、ドライバ部20のpチャネルMOSFET201が強くまたは弱くオンする。
【0128】
図10のレベル変換回路1の他の部分の構成および動作は図6のレベル変換回路1と同様である。
【0129】
図11は図1のレベル変換回路1の回路構成の第6の例を示す回路図である。図11のレベル変換回路1が図6のレベル変換回路1と異なるのは、制御回路100が抵抗素子R1,R2により構成される点である。抵抗素子R1の一端は第1のノードNPに接続され、他端は入力ノードI1に接続される。抵抗素子R2の一端は電源端子に接続され、他端は第2のノードNNに接続される。この場合、入力信号CLK1のレベルに応じて第1のノードNPの電位VNPがハイレベルまたはローレベルに制御されるとともに第2のノードNNの電位VNNがハイレベルまたはローレベルに制御される。
【0130】
図11のレベル変換回路1の他の部分の構成および動作は図6のレベル変換回路1と同様である。
【0131】
図12は本発明の第2の実施例におけるレベル変換回路の構成を示す回路図である。
【0132】
図12のレベル変換回路1が図1のレベル変換回路1と異なるのは、ドライバ部20のnチャネルMOSFET202のソースが接地端子に接続されている点である。
【0133】
本実施例のレベル変換回路1においても、第2のノードNNの電位VNNは、入力信号CLK1のローレベルからnチャネルMOSFET102のしきい値電圧Vtnの絶対値分以上上昇したレベルに設定される。
【0134】
入力信号CLK1がローレベルのときには第2のノードNNの電位VNNはローレベルからしきい値電圧Vtnの絶対値分上昇したレベルになる。このとき、nチャネルMOSFET202のソースは接地電位となっている。それにより、nチャネルMOSFET202は弱くオンする。入力信号CLK1がハイレベルのときには第2のノードNNの電位VNNはハイレベルからしきい値電圧Vtnの絶対値分上昇したレベルになる。このとき、nチャネルMOSFET202のソースは接地電位となっている。それにより、nチャネルMOSFET202は強くオンする。
【0135】
第2の実施例のレベル変換回路1の他の部分の構成および動作は、第1の実施例のレベル変換回路1と同様である。
【0136】
図13は本発明の第3の実施例におけるレベル変換回路の構成を示す回路図である。
【0137】
図13のレベル変換回路1が図1のレベル変換回路1と異なるのは、ドライバ部20のnチャネルMOSFET202のソースが負電位Veeを受ける電源端子に接続されている点である。
【0138】
本実施例のレベル変換回路1においても、第2のノードNNの電位VNNは、入力信号CLK1のローレベルからnチャネルMOSFET102のしきい値電圧Vtnの絶対値分以上上昇したレベルに設定される。
【0139】
入力信号CLK1がローレベルのときには第2のノードNNの電位VNNはローレベルからしきい値電圧Vtnの絶対値分上昇したレベルになる。このとき、nチャネルMOSFET202のソースは負電位Veeとなっている。それにより、nチャネルMOSFET202は弱くオンする。入力信号CLK1がハイレベルのときには第2のノードNNの電位VNNはハイレベルからしきい値電圧Vtnの絶対値分上昇したレベルになる。このとき、nチャネルMOSFET202のソースは負電位Veeとなっている。それにより、nチャネルMOSFET202は強くオンする。
【0140】
第3の実施例のレベル変換回路1の他の部分の構成および動作は、第1の実施例のレベル変換回路1と同様である。
【0141】
図14は本発明の第4の実施例におけるレベル変換回路の構成を示す回路図である。
【0142】
図14のレベル変換回路1においては、制御部10が制御回路100aおよびnチャネルMOSFET102を含む。制御回路100aは、入力ノードI1,I2、第1のノードNPおよび第2のノードNNに接続される。入力ノードI1,I2には、第1の実施例のレベル変換回路1と同様に、入力信号CLK1,CLK2がそれぞれ与えられる。
【0143】
nチャネルMOSFET102のソースは入力ノードI1に接続され、ドレインおよびゲートは第2のノードNNに接続される。図14のレベル変換回路1の他の部分の構成は、図1のレベル変換回路1の構成と同様である。
【0144】
制御回路100aは、入力信号CLK1,CLK2に応答して第1のノードNPの電位VNPおよび第2のノードNNの電位VNNを制御する。第1のノードNPの電位VNPは、制御回路100aにより電源電位VDDと入力信号CLK1のレベルとの間のレベルに設定される。また、第2のノードNNの電位VNNは、入力信号CLK1のローレベルからnチャネルMOSFET102のしきい値電圧Vtnの絶対値分以上上昇したレベルに設定される。
【0145】
それにより、ドライバ部20のpチャネルMOSFET201およびnチャネルMOSFET202のうち一方が強くオンしかつ他方が弱くオンする。このように、ドライバ部20のpチャネルMOSFET201およびnチャネルMOSFET202の一方が完全にオフすることはない。
【0146】
第4の実施例のレベル変換回路1の他の部分の構成および動作は、第1の実施例のレベル変換回路1と同様である。
【0147】
図15は図14のレベル変換回路1の回路構成の第1の例を示す回路図である。
【0148】
図15に示すように、制御回路100aは抵抗素子R3,R4およびpチャネルMOSFET104を含む。抵抗素子R3の一端は電源端子に接続され、他端は第1のノードNPに接続される。抵抗素子R4の一端は第1のノードNPに接続され、他端は入力ノードI1に接続される。pチャネルMOSFET104のソースは電源端子に接続され、ドレインは第2のノードNNに接続され、ゲートは入力ノードI2に接続される。
【0149】
図15の例では、抵抗素子R3,R4により第1のノードNPの電位VNPが電源電位VDDと入力信号CLK1のレベルとの間のレベルに設定される。それにより、pチャネルMOSFET201が常にオン状態となる。また、nチャネルMOSFET102により第2のノードNNの電位VNNが接地電位からしきい値電圧Vtnの絶対値分以上上昇したレベルに設定される。それにより、nチャネルMOSFET202が常にオン状態となる。
【0150】
第1のノードNPの電位VNPは入力信号CLK1のレベルに応じてハイレベルまたはローレベルに制御される。また、第2のノードNNの電位VNNは入力信号CLK1,CLK2のレベルに応じてハイレベルまたはローレベルに制御される。それにより、pチャネルMOSFET201およびnチャネルMOSFET202のうち一方が強くオンし、他方が弱くオンする。
【0151】
入力信号CLK1がハイレベルのときには、第1のノードNPの電位VNPは電源電位VDDと入力信号CLK1のハイレベルとの間のレベルに設定される。それにより、pチャネルMOSFET201が弱くオンする。このとき、nチャネルMOSFET202は強くオンする。
【0152】
入力信号CLK1がローレベルのときには、第1のノードNPの電位VNPは電源電位VDDと入力信号CLK1のローレベルとの間のレベルに設定される。それにより、pチャネルMOSFET201が強くオンする。このとき、nチャネルMOSFET202は強くオンする。
【0153】
図16は図14のレベル変換回路1の回路構成の第2の例を示す回路図である。
【0154】
図16のレベル変換回路1が図15のレベル変換回路1と異なるのは、制御回路100aの抵抗素子4の他端が接地端子に接続されている点である。
【0155】
この場合、第1のノードNPの電位VNNは、抵抗素子R3,R4により電源電位VDDと接地電位との間の所定の電位に固定される。それにより、pチャネルMOSFET202は常にオン状態となる。
【0156】
nチャネルMOSFET202が強くオンしたときにはpチャネルMOSFET201は弱くオンし、nチャネルMOSFET202が弱くオンしたときにはpチャネルMOSFET201が強くオンする。
【0157】
図17は図14のレベル変換回路1の回路構成の第3の例を示す回路図である。
【0158】
図17のレベル変換回路1が図15のレベル変換回路1と異なるのは、制御回路100aの抵抗素子R3の代わりにpチャネルMOSFET106が設けられている点である。pチャネルMOSFET106のソースは電源端子に接続され、ドレインは第1のノードNPに接続され、ゲートは入力ノードI1に接続される。
【0159】
入力信号CLK1がハイレベルのときには第1のノードNPの電位VNPがハイレベルとなる。それにより、pチャネルMOSFET201が弱くオンする。入力信号CLK1がローレベルのときには第1のノードNPの電位VNPがローレベルとなる。それにより、pチャネルMOSFET201が強くオンする。
【0160】
第1〜第4の実施例のレベル変換回路1は互いに相補に変化する入力信号CLK1,CLK2に応答して動作するが、次に示す第5の実施例のレベル変換回路1は単一の入力信号に応答して動作する。
【0161】
図18は本発明の第5の実施例におけるレベル変換回路の構成を示す回路図である。
【0162】
図18において、制御回路100のnチャネルMOSFET103のソースは単一の入力信号CLKを受ける入力ノードI1に接続され、ドレインおよびゲートは第1のノードNPに接続される。pチャネルMOSFET104のソースは電源端子に接続され、ドレインは第2のノードNNに接続され、ゲートは接地端子に接続される。また、ドライバ部20のnチャネルMOSFET202のソースは接地端子に接続される。
【0163】
図18のレベル変換回路1の他の部分の構成は図6のレベル変換回路1の構成と同様である。
【0164】
図19は本発明の第6の実施例におけるレベル変換回路の構成を示す回路図である。
【0165】
図19のレベル変換回路1において、制御部10の構成は図6のレベル変換回路1の制御部10の構成と同様である。ドライバ部20においては、pチャネルMOSFET201のソースと電源端子との間にpチャネルMOSFET210が接続されている。pチャネルMOSFET210のゲートには制御信号CONTが与えられる。図19のレベル変換回路1の他の部分の構成は、図6のレベル変換回路1の構成と同様である。
【0166】
図20は図19のレベル変換回路1の動作例を示す電圧波形図である。
図20に示すように、入力信号CLK1,CLK2は互いに相補にハイレベルとローレベルとに変化する。出力電位VOUTは入力信号CLK1,CLK2の電圧振幅よりも大きな電圧振幅で変化する。
【0167】
制御信号CONTは、入力信号CLK1,CLK2がハイレベルとローレベルとの間で遷移する期間においてハイレベルになり、他の期間にはローレベルとなる。
【0168】
制御信号CONTがハイレベルになる期間を貫通電流阻止期間THと呼ぶ。貫通電流阻止期間THにはpチャネルMOSFET210がオフする。それにより、電源端子からpチャネルMOSFET201およびnチャネルMOSFET202を通して流れる貫通電流が阻止される。したがって、低消費電力化が可能となる。
【0169】
ここで、本発明に係るレベル変換回路の特性のシミュレーションを行った。図21はシミュレーションに用いたレベル変換回路の回路構成を示す図である。図21のレベル変換回路1の構成は図6に示したレベル変換回路1の構成と同様である。まず、図21のレベル変換回路1の動作の高速性を調べた。
【0170】
一般に、バルクシリコンからなるトランジスタでは、しきい値電圧Vtpは例えば(−0.9±0.1)Vであり、しきい値電圧Vtnは例えば(0.7±0.1)Vである。一方、多結晶シリコンを用いた薄膜トランジスタでは、しきい値電圧Vtpは例えば(−2.5±1〜1.5)Vであり、しきい値電圧Vtnは例えば(1.8±1〜1.5)Vである。このように、多結晶シリコンを用いた薄膜トランジスタでは、バルクシリコンからなるトランジスタに比べて製造工程でのしきい値電圧のばらつきが大きくなる。
【0171】
図22はレベル変換回路1をバルクシリコンからなるトランジスタにより構成した場合のシミュレーション結果を示す図である。
【0172】
入力信号CLK1,CLK2の周波数を1GHzとし、入力電圧振幅(入力信号CLK1,CLK2の振れ幅)を0.5Vとし、出力電圧振幅(出力電位VOUTの振れ幅)を3.0Vとした。
【0173】
図22(a)は入力信号CLK1,CLK2および出力電位VOUTの波形を示し、図22(b)は第1のノードNPの電位VNP、第2のノードNNの電位VNNおよび出力ノードNOの出力電位Voutの波形を示す。
【0174】
図22のシミュレーション結果から1GHzという高い周波数でも入力信号CLK1,CLK2に応答してデューティ比が50%の出力電位VOUTが得られることがわかる。このように、バルクシリコンからなるトランジスタにより構成されたレベル変換回路1においては高速動作が可能となる。
【0175】
図23はレベル変換回路1を多結晶シリコンからなる薄膜トランジスタにより構成した場合のシミュレーション結果を示す図である。
【0176】
入力信号CLK1,CLK2の周波数を20MHzとし、入力電圧振幅を3.0Vとし、出力電圧振幅を12Vとした。
【0177】
図23(a)は入力信号CLK1,CLK2および出力電位VOUTの波形を示し、図23(b)は第1のノードNPの電位VNP、第2のノードNNの電位VNNおよび出力ノードNOの出力電位Voutの波形を示す。
【0178】
図23のシミュレーション結果から20MHzという高い周波数でも入力信号CLK1,CLK2に応答してデューティ比が50%の出力電位VOUTが得られることがわかる。このように、多結晶シリコンからなる薄膜トランジスタにより構成されたレベル変換回路1においても高速動作が可能となる。
【0179】
次に、レベル変換回路1のpチャネルMOSFETおよびnチャネルMOSFETのしきい値電圧がばらついた場合の電圧波形のシミュレーションを行った。このシミュレーションでは、レベル変換回路1のpチャネルMOSFETおよびnチャネルMOSFETとして多結晶シリコンからなる薄膜トランジスタを用いた。入力信号CLK1,CLK2の周波数は2MHzとした。
【0180】
図24はpチャネルMOSFETおよびnチャネルMOSFETのしきい値電圧が設定値に比べて小さい場合のシミュレーション結果を示す図である。図24のシミュレーションでは、pチャネルMOSFETのしきい値パラメータ(しきい値電圧)を−2.0Vとし、nチャネルMOSFETのしきい値パラメータ(しきい値電圧)を1.3Vとした。
【0181】
図25はpチャネルMOSFETおよびnチャネルMOSFETのしきい値電圧が設定値の場合のシミュレーション結果を示す図である。図25のシミュレーションでは、pチャネルMOSFETのしきい値パラメータを−3.5Vとし、nチャネルMOSFETのしきい値パラメータを2.8Vとした。
【0182】
図26はpチャネルMOSFETおよびnチャネルMOSFETのしきい値電圧が設定値に比べて大きい場合のシミュレーション結果を示す図である。図26のシミュレーションでは、pチャネルMOSFETのしきい値パラメータを−5.0Vとし、nチャネルMOSFETのしきい値パラメータを4.3Vとした。
【0183】
図24、図25および図26の結果から、pチャネルMOSFETおよびnチャネルMOSFETのしきい値パラメータが設定値から比較的大きくずれた場合でも、入力信号CLK1,CLK2に応答してデューティ比が50%の出力電位VOUTが得られることがわかる。
【0184】
図27は本発明の第7の実施例におけるレベル変換回路の構成を示す回路図である。
【0185】
図27のレベル変換回路1aは、2つの制御部10A,10B、2つのドライバ部20A,20Bおよび1つのPMOSクロスカップル型差動増幅器30を備える。
【0186】
制御部10A,10Bおよびドライバ部20A,20Bの構成は、第1〜第6の実施例における制御部10およびドライバ部20の構成と同様である。ただし、制御部10Aの入力ノードI1,I2にはそれぞれ入力信号CLK1,CLK2が与えられ、制御部10Bの入力ノードI1,I2にはそれぞれ入力信号CLK2,CLK1が与えられる。
【0187】
ドライバ部20A,20BのnチャネルMOSFET303のソースには、所定の電位VEEが与えられる。所定の電位VEEは、電源電位VDDよりも低い正電位、接地電位、負電位、クロック信号CLK1またはクロック信号CLK2である。
【0188】
差動増幅器30は、pチャネルMOSFET301,302およびnチャネルMOSFET303,304を含む。pチャネルMOSFET301,302のソースは電源端子に接続され、ドレインは出力ノードNO1,NO2にそれぞれ接続され、ゲートは出力ノードNO2,NO1に交差接続される。nチャネルMOSFET303,304のソースには所定の電位VEEが与えられ、ドレインは出力ノードNO1,NO2にそれぞれ接続され、ゲートはドライバ部20A,20Bの出力ノードNOA,NOBにそれぞれ接続される。
【0189】
本実施例のレベル変換回路1aにおいては、差動増幅器30の出力ノードNO1,NO2から互いに相補に変化する出力電位VOUT1,VOUT2が出力される。出力電位VOUT1,VOUT2は電源電位VDDと接地電位との間で変化する。
【0190】
図28は図27のレベル変換回路1aの具体的な構成例を示す回路図である。図28において、制御部10A,10Bの構成は、図6に示した制御部10の構成と同様である。ドライバ部20A,20BのnチャネルMOSFET202のソースは入力ノードI2に接続される。差動増幅器30のnチャネルMOSFET303,304のソースは接地端子に接続される。
【0191】
図29は本発明の第8の実施例におけるレベル変換回路の構成を示す回路図である。
【0192】
図29のレベル変換回路1bが図27のレベル変換回路1aと異なるのは、PMOSクロスカップル型差動増幅器30の代わりにカレントミラー型増幅器31が接続されている点である。
【0193】
カレントミラー型増幅器31は、pチャネルMOSFET311,312およびnチャネルMOSFET313,314を含む。pチャネルMOSFET311,312のソースは電源端子に接続され、ドレインは出力ノードNO3,NO4にそれぞれ接続され、ゲートは出力ノードNO3に接続される。nチャネルMOSFET313,314のソースには所定の電位VEEが与えられ、ドレインは出力ノードNO3,NO4にそれぞれ接続され、ゲートはドライバ部20A,20Bの出力ノードNO1,NO2にそれぞれ接続される。
【0194】
本実施例のレベル変換回路1bにおいては、カレントミラー型増幅器31の出力ノードNO4から出力電位VOUTが出力される。出力電位VOUTは電源電位VDDと接地電位との間で変化する。
図30は本発明の第9の実施例におけるレベル変換回路の構成を示す回路図である。
【0195】
図30のレベル変換回路1cにおいては、ドライバ部20A,20Bの出力ノードNOA,NOB間に複数のPMOSクロスカップル型差動増幅器30が接続されている。図30のレベル変換回路1cの他の部分の構成は、図27のレベル変換回路1aの構成と同様である。
【0196】
本実施例のレベル変換回路1cにおいては、複数の差動増幅器30の出力ノードNO1,NO2から互いに相補に変化する出力電位VOUT1,VOUT2が出力される。出力電位VOUT1,VOUT2は電源電位VDDと接地電位との間で変化する。
【0197】
図31は本発明の第10の実施例におけるレベル変換回路の構成を示す回路図である。図31のレベル変換回路1dは、ペア型レベル変換回路である。
【0198】
図31のレベル変換回路1dは、2つの制御部10A,10B、2つのドライバ部20A,20Bおよび2つのインバータ3A,3Bを備える。
【0199】
制御部10A,10Bの構成は図6に示した制御部10の構成と同様であり、ドライバ部20A,20Bの構成は、図6に示したドライバ部20の構成と同様である。制御部10AのpチャネルMOSFET104のゲート、ドライバ部20AのnチャネルMOSFET202のソース、制御部10BのnチャネルMOSFET102のソースおよび制御部10BのnチャネルMOSFET103のソースは、クロック信号CLK1を受ける入力ノードIAに接続される。制御部10AのnチャネルFET102のソース、制御部10AのnチャネルMOSFET103のソース、制御部10BのpチャネルMOSFET104のゲートおよびドライバ部20BのnチャネルMOSFET202のソースは、クロック信号CLK2を受ける入力ノードIBに接続される。
【0200】
また、ドライバ部20A,20Bの出力ノードNOA,NOBにそれぞれインバータ3A,3Bが接続される。インバータ3A,3Bから互いに相補に変化する出力電位VOUT1,VOUT2が出力される。出力電位VOUT1,VOUT2は電源電位VDDと接地電位との間で変化する。このように、図31のレベル変換回路1dは相補的動作を行う。
【0201】
図32は本発明の第11の実施例におけるレベル変換回路の構成を示す回路図である。図32のレベル変換回路1eは、ペア型および位相調整型レベル変換回路である。
【0202】
図32のレベル変換回路1eが図31のレベル変換回路1dと異なるのは、ドライバ部20Aの出力ノードNOAとドライバ部20Bの出力ノードNOBとの間に位相調整用の一対のインバータ5A,5Bが互いに逆向きに接続されている点である。
【0203】
本実施例のレベル変換回路1eにおいては、インバータ5A,5Bにより出力ノードNOA,NOBの出力電位の位相を合わせることができる。それにより、製造工程でのMOSFETのしきい値電圧のばらつきが大きい場合でも、出力電位VOUT1,VOUT2の位相のずれが低減される。
【0204】
図33は本発明の第12の実施例におけるレベル変換回路の構成を示す回路図である。図33のレベル変換回路1fは低電圧駆動型レベル変換回路である。
【0205】
図33のレベル変換回路1fが図6のレベル変換回路1と異なるのは、制御部10がpチャネルMOSFET105およびnチャネルMOSFET106をさらに含む点である。
【0206】
pチャネルMOSFET105のソースは電源端子に接続され、ゲートは出力ノードNOに接続され、ドレインは第1のノードNPに接続される。nチャネルMOSFET106のソースは入力ノードI1に接続され、ゲートは出力ノードNOに接続され、ドレインは第2のノードNNに接続される。
【0207】
上述のように、図6のレベル変換回路1においては、ドライバ部20のpチャネルMOSFET201およびnチャネルMOSFET202のゲート電位を制御部10のpチャネルMOSFET101のしきい値電圧Vtp分およびnチャネルMOSFET102のしきい値電圧Vtn分動作領域にそれぞれシフトさせている。これにより、MOSFETのしきい値電圧が製造工程でのばらつきにより設計値からずれた場合でも、pチャネルMOSFET201およびnチャネルMOSFET202が確実に動作することができる。しかしながら、電源電位VDDが低くなり、かつ製造工程でのばらつきによりしきい値電圧が設計値よりも大きくなるようにずれた場合には、ドライバ部20のpチャネルMOSFET201およびnチャネルMOSFET202が動作しない場合が生じ得る。
【0208】
そこで、本実施例のレベル変換回路1fでは、これを回避するために、pチャネルMOSFET105およびnチャネルMOSFET106が設けられている。上述のように、出力ノードNOの出力電位Voutの取り得る範囲は、第1のノードNPの電位VNPの取り得る範囲および第2のノードNNの電位VNNの取り得る範囲よりも大きい。すなわち、pチャネルMOSFET101のゲート電位およびnチャネルMOSFET102のゲート電位の取り得る範囲よりも出力ノードNOの出力電位Voutの取り得る範囲が大きい。これにより、pチャネルMOSFET105のゲート電位およびnチャネルMOSFET106のゲート電位が第1のノードNPの電位VNPおよび第2のノードNNの電位VNNよりも大きな範囲で振れることになる。したがって、pチャネルMOSFET105およびnチャネルMOSFET106は、より強くオンする。その結果、第1のノードNPの電位VNPおよび第2のノードNNの電位VNNがpチャネルMOSFET101のしきい値電圧およびnチャネルMOSFET102のしきい値電圧に影響されなくなる。したがって、図33のレベル変換回路1fは、電源電位VDDが低くかつ製造工程でのばらつきが大きい場合でも、確実に動作することができる。
【0209】
図34は本発明の第13の実施例におけるレベル変換回路の構成を示す回路図である。図34のレベル変換回路1gは、低電圧駆動型およびペア型レベル変換回路である。
【0210】
図34のレベル変換回路1gが図31のレベル変換回路1dと異なるのは、制御部10AがpチャネルMOSFET105AおよびnチャネルMOSFET106Aをさらに含み、制御部10BがpチャネルMOSFET105BおよびnチャネルMOSFET106Bをさらに含む点である。すなわち、制御部10A,10Bは図33に示す制御部10と同じ構成を有する。
【0211】
本実施例のレベル変換回路1gにおいては、図31のレベル変換回路1dと同様に、インバータ3A,3Bから互いに相補に変化する出力電位VOUT1,VOUT2が出力される。出力電位VOUT1,VOUT2は電源電位VDDと接地電位との間で変化する。このレベル変換回路1gは、図33のレベル変換回路1fと同様に、電源電位VDDが低くかつ製造工程でのばらつきが大きい場合でも、確実に動作することができる。
【0212】
図35は本発明の第14の実施例におけるレベル変換回路の構成を示す回路図である。図35のレベル変換回路1hは、低電圧駆動型、ペア型および位相調整型レベル変換回路である。
【0213】
図35のレベル変換回路1hが図34のレベル変換回路1gと異なるのは、ドライバ部20Aの出力ノードNOAとドライバ部20Bの出力ノードNOBとの間に位相調整用の一対のインバータ5A,5Bが互いに逆向きに接続されている点である。
【0214】
本実施例のレベル変換回路1hにおいては、製造工程でのMOSFETのしきい値電圧のばらつきが大きい場合でも、出力電位VOUT1,VOUT2の位相のずれが低減される。また、電源電位VDDが低い場合でも、確実に動作することができる。
【0215】
図36は本発明のレベル変換回路を用いた半導体装置の第1の例を示すブロック図である。
【0216】
図36の半導体装置においては、チップ500上に電源電圧2.5Vで動作するロジック回路501、電源電圧3.3Vで動作するロジック回路502およびレベル変換回路10Aが混載されている。レベル変換回路10Aは、ロジック回路501から与えられる2.5V系の信号を3.3V系の信号にレベル変換し、ロジック回路502に与える。
【0217】
レベル変換回路1Aとしては、第1〜第14の実施例のレベル変換回路1,1a〜1hのいずれかが用いられる。それにより、図36の半導体装置は、製造工程でのpチャネルMOSFETおよびnチャネルMOSFETのしきい値電圧のばらつきが大きい場合でも確実に動作することができるとともに、高速動作、低消費電力化および小面積化が可能となる。
【0218】
図37は本発明のレベル変換回路を用いた半導体装置の第2の例を示すブロック図である。
【0219】
図37の半導体装置においては、チップ510上に、電源電圧1.2Vで動作するロジック回路511、電源電圧1.8Vで動作するロジック回路512、電源電圧2.5Vで動作するロジック回路513,514およびレベル変換回路1B,1C,1Dが混載されている。
【0220】
レベル変換回路1Bは、ロジック回路511から与えられる1.2V系の信号を1.8V系の信号にレベル変換し、ロジック回路512に与える。レベル変換回路1Cは、ロジック回路512から与えられる1.8V系の信号を2.5V系の信号にレベル変換し、ロジック回路514に与える。レベル変換回路1Dは、ロジック回路511から与えられる1.2V系の信号を2.5V系の信号にレベル変換し、ロジック回路513に与える。
【0221】
レベル変換回路1B,1C,1Dとしては、第1〜第14の実施例のレベル変換回路1,1a〜1hのいずれかが用いられる。それにより、図37の半導体装置は、製造工程でのpチャネルMOSFETおよびnチャネルMOSFETのしきい値電圧のばらつきが大きい場合でも確実に動作することができるとともに、高速動作、低消費電力化および小面積化が可能となる。
【0222】
図38は本発明のレベル変換回路を用いた半導体装置の第3の例を示すブロック図である。
【0223】
図38の半導体装置においては、チップ520上に、電源電圧1.8Vで動作する半導体メモリ521、電源電圧3.3Vで動作するロジック回路522およびレベル変換回路1Eが混載されている。半導体メモリ521は、DRAM(ダイナミックランダムアクセスメモリ)、SRAM(スタティックランダムアクセスメモリ)、FLASH(フラッシュメモリ)、FERAM(強誘電体メモリ)等である。レベル変換回路1Eは、半導体メモリ521から与えられる1.8V系の信号を3.3V系の信号にレベル変換回路し、ロジック回路522に与える。
【0224】
レベル変換回路1Eとしては、第1〜第14の実施例のレベル変換回路1,1a〜1hのいずれかが用いられる。それにより、図38の半導体装置は、製造工程でのpチャネルMOSFETおよびnチャネルMOSFETのしきい値電圧のばらつきが大きい場合でも確実に動作することができ、高速動作、低消費電力化および小面積化が可能となる。
【0225】
図39は本発明のレベル変換回路を用いた半導体装置の第4の例を示すブロック図である。
【0226】
図39の半導体装置においては、チップ530の内部に電源電圧2.5Vで動作する内部回路531が形成されている。内部回路531は半導体素子からなる。レベル変換回路1Fは、内部回路531から与えられる2.5V系の信号を3.3V系の信号にレベル変換し、電源電圧3.3Vで動作する外部回路532に与える。
【0227】
レベル変換回路1Fとしては、第1〜第14の実施例のレベル変換回路1,1a〜1hのいずれかが用いられる。それにより、図39の半導体装置は、製造工程でのpチャネルMOSFETおよびnチャネルMOSFETのしきい値電圧のばらつきが大きい場合でも確実に動作することができるとともに、高速動作化、低消費電力化および小面積化が可能となる。
【0228】
図40は本発明のレベル変換回路を用いた液晶表示装置の一例を示すブロック図である。
【0229】
図40の液晶表示装置においては、ガラス基板540上に複数の走査電極Y1,Y2,…,Ynおよび複数のデータ電極X1,X2,…,Xmが互いに交差するように配置されている。ここで、nおよびmはそれぞれ任意の整数である。複数の走査電極Y1〜Ynと複数のデータ電極X1〜Xmとの交差部にはそれぞれ薄膜トランジスタ541を介して液晶素子542が設けられる。薄膜トランジスタ541は、例えば非晶質シリコンをレーザアニーリング法により多結晶化することにより得られた多結晶シリコンにより形成される。
【0230】
また、ガラス基板540上には、走査線駆動回路543、データ駆動回路544および電圧変換回路600が設けられている。走査電極Y1〜Ynは走査線駆動回路543に接続され、データ電極X1〜Xmはデータ駆動回路544に接続されている。電圧変換回路600は、外部制御回路545から与えられる互いに相補に変化する小振幅の基本クロック信号を異なる電圧のクロック信号にレベル変換し、走査線駆動回路543およびデータ駆動回路544に与える。
【0231】
図41は図40の液晶表示装置に用いられる電圧変換回路の構成を示すブロック図である。
【0232】
図41の電圧変換回路600において、ガラス基板540上に、昇圧電源回路601、負電源回路602およびレベル変換回路1G,1H,1I,1Jが形成されている。レベル変換回路1Gには外部電源電圧8Vおよび3.3Vが与えられる。ここで、内部回路は、図40の走査線駆動回路543およびデータ駆動回路544である。
【0233】
レベル変換回路1Gは、図40の外部制御回路545から与えられる基本クロック信号を0Vから8Vの範囲で変化する信号にレベル変換し、内部回路およびレベル変換回路1H,1I,1Jに与える。レベル変換回路1Hは、レベル変換回路1Gから与えられる信号を昇圧電源回路601の電源電圧に基づいて0から12Vの範囲で変化する信号にレベル変換し、内部回路およびレベル変換回路1Jに与える。
【0234】
レベル変換回路1Iは、レベル変換回路1Gから与えられる信号を負電源回路602の負の電源電圧に基づいて−3Vから8Vの範囲で変化する信号にレベル変換し、内部回路に与える。レベル変換回路1Jは、レベル変換回路1Hから与えられる信号を負電源回路602の負の電源電圧に基づいて−3Vから12Vの範囲で変化する信号に変換し、内部回路に与える。
【0235】
レベル変換回路1G,1H,1I,1Jとしては、第1〜第14の実施例のレベル変換回路1,1a〜1hのいずれかが用いられる。それにより、図40の液晶表示装置は、製造工程でのpチャネルMOSFETおよびnチャネルMOSFETのしきい値電圧のばらつきが大きい場合でも確実に動作することができるとともに、高速動作、低消費電力化、小面積化および高精細化が可能となる。
【0236】
図42は本発明のレベル変換回路を用いた有機EL装置の一例を示すブロック図である。
【0237】
図42の有機EL装置においては、ガラス基板550上に、複数の走査電極Y1,Y2,…Ynおよび複数のデータ電極X1,X2,…,Xmが互いに交差するように配置されている。複数の走査電極Y1〜Ynと複数のデータ電極X1〜Xmとの交差部には薄膜トランジスタ551を介して有機EL素子552が設けられている。薄膜トランジスタ551は、例えば非晶質シリコンをレーザアニーリング法により多結晶化することにより得られた多結晶シリコンにより形成される。
【0238】
また、ガラス基板550上には、走査線駆動回路553、データ駆動回路554および電圧変換回路700が設けられている。走査電極Y1〜Ynは走査線駆動回路553に接続され、データ電極X1〜Xmはデータ駆動回路554に接続されている。電圧変換回路700は、外部制御回路555から与えられる互いに相補に変化する小振幅の基本クロック信号を異なる電圧のクロック信号にレベル変換し、走査線駆動回路553およびデータ駆動回路554に与える。電圧変換回路700の構成は、図41に示した電圧変換回路600の構成と同様である。
【0239】
電圧変換回路700には第1〜第14の実施例のレベル変換回路1,1a〜1hのいずれかが用いられる。それにより、図42の有機EL装置は、製造工程でのpチャネルMOSFETおよびnチャネルMOSFETのしきい値電圧のばらつきが大きい場合でも確実に動作することができるとともに、高速動作、低消費電力化、小面積化および高精細化が可能となる。
【0240】
図43は本発明のレベル変換回路をSOI(Silicon on Insulator)デバイスにより構成した例を示す断面図である。
【0241】
図43のSOIデバイスにおいて、Si(シリコン)基板570上に絶縁膜571が形成され、絶縁膜571上に非晶質、多結晶または単結晶のシリコン層572が形成されている。シリコン層572内には複数対のp型領域573および複数対のn型領域574が形成されている。
【0242】
各対のp型領域573間の領域上および各対のn型領域574間の領域上には、ゲート電極575が形成されている。このようにして、SOIデバイスにより例えば図6のレベル変換回路1が構成される。
【0243】
なお、本発明のレベル変換回路は、SOIデバイスに限らず、種々の半導体素子により形成することができる。
【0244】
図44は本発明のレベル変換回路を用いたセンサ装置の一例を示すブロック図である。
【0245】
図44のセンサ装置においては、ガラス基板580上に、複数の走査電極Y1,Y2,…Ynおよび複数のデータ電極X1,X2,…Xmが互いに交差するように配置されている。なお、ガラス基板580の代わりにプラスチック等からなるパネル基板を用いてもよい。複数の走査電極Y1〜Ynと複数のデータ電極X1〜Xmとの交差部には薄膜トランジスタ581を介してセンサ582が設けられている。薄膜トランジスタ581は、例えば非晶質シリコンをレーザアニーリング法により多結晶化することにより得られた多結晶シリコンにより形成される。
【0246】
センサ582としては、例えば受光素子を用いることができる。この場合には、イメージセンサが構成される。また、センサ582として、圧力差を抵抗または静電容量により検知する圧力センサを用いてもよい。この場合には、物体の表面粗さを検知する表面粗さセンサ、指紋等の紋様を検知する紋様検知センサ等が構成される。
【0247】
また、ガラス基板580上には、走査線駆動回路583、データ駆動回路584および電圧変換回路710が設けられている。走査電極Y1〜Ynは走査線駆動回路583に接続され、データ電極X1〜Xmはデータ駆動回路584に接続されている。電圧変換回路710は外部制御回路585から与えられる互いに相補に変化する小振幅の基本クロック信号を異なる電圧のクロック信号にレベル変換し、走査線駆動回路583およびデータ駆動回路584に与える。電圧変換回路710の構成は、図41に示した電圧変換回路600の構成と同様である。
【0248】
電圧変換回路710には第1〜第14の実施例のレベル変換回路1,1a〜1hのいずれかが用いられる。それにより、図44のセンサ装置は製造工程でのpチャネルMOSFETおよびnチャネルMOSFETのしきい値電圧のばらつきが大きい場合でも確実に動作することができるとともに、高速動作、低消費電力化、小面積化および高精細化が可能となる。
【0249】
また、上記実施例では、入力信号CLK1,CLK2の電圧振幅が出力電位VOUTの振幅よりも小さい場合のレベル変換回路の構成を説明したが、本発明のレベル変換回路は、出力電位VOUTの振幅(電源電位VDDと所定の電位VEEとの電位差)と等しい電圧振幅で変化する入力信号CLK1,CLK2または出力電位VOUTの振幅よりも大きい電圧振幅で変化する入力信号CLK1,CLK2を受けるように構成することもできる。
【図面の簡単な説明】
【図1】本発明の第1の実施例におけるレベル変換回路の構成を示す回路図である。
【図2】図1のレベル変換回路において第1のノードの電位および第2のノードの電位の取り得る範囲の例を示す模式図である。
【図3】図1のレベル変換回路において第1のノードの電位および第2のノードの電位の取り得る範囲の例を示す模式図である。
【図4】図1のレベル変換回路において第1のノードの電位および第2のノードの電位の取り得る範囲の例を示す模式図である。
【図5】図1のレベル変換回路の動作例を示す電圧波形図である。
【図6】図1のレベル変換回路の回路構成の第1の例を示す回路図である。
【図7】図1のレベル変換回路の回路構成の第2の例を示す回路図である。
【図8】図1のレベル変換回路の回路構成の第3の例を示す回路図である。
【図9】図1のレベル変換回路の回路構成の第4の例を示す回路図である。
【図10】図1のレベル変換回路の回路構成の第5の例を示す回路図である。
【図11】図1のレベル変換回路の回路構成の第6の例を示す回路図である。
【図12】本発明の第2の実施例におけるレベル変換回路の構成を示す回路図である。
【図13】本発明の第3の実施例におけるレベル変換回路の構成を示す回路図である。
【図14】本発明の第4の実施例におけるレベル変換回路の構成を示す回路図である。
【図15】図14のレベル変換回路の回路構成の第1の例を示す回路である。
【図16】図14のレベル変換回路の回路構成の第2の例を示す回路図である。
【図17】図14のレベル変換回路の回路構成の第3の例を示す回路図である。
【図18】本発明の第5の実施例におけるレベル変換回路の構成を示す回路図である。
【図19】本発明の第6の実施例におけるレベル変換回路の構成を示す回路図である。
【図20】図19のレベル変換回路の動作例を示す電圧波形図である。
【図21】シミュレーションに用いたレベル変換回路の回路構成を示す回路図である。
【図22】バルクシリコンからなるトランジスタを用いた場合のシミュレーション結果を示す電圧波形図である。
【図23】多結晶シリコンからなる薄膜トランジスタを用いた場合のシミュレーション結果を示す電圧波形図である。
【図24】pチャネルMOSFETおよびnチャネルMOSFETのしきい値電圧が設定値に比べて小さい場合のシミュレーション結果を示す電圧波形図である。
【図25】pチャネルMOSFETおよびnチャネルMOSFETのしきい値電圧が設定値の場合のシミュレーション結果を示す電圧波形図である。
【図26】pチャネルMOSFETおよびnチャネルMOSFETのしきい値電圧が設定値に比べて大きい場合のシミュレーション結果を示す電圧波形図である。
【図27】本発明の第7の実施例におけるレベル変換回路の構成を示す回路図である。
【図28】図27のレベル変換回路の具体的な構成例を示す回路図である。
【図29】本発明の第8の実施例におけるレベル変換回路の構成を示す回路図である。
【図30】本発明の第9の実施例におけるレベル変換回路の構成を示す回路図である。
【図31】本発明の第10の実施例におけるレベル変換回路の構成を示す回路図である。
【図32】本発明の第11の実施例におけるレベル変換回路の構成を示す回路図である。
【図33】本発明の第12の実施例におけるレベル変換回路の構成を示す回路図である。
【図34】本発明の第13の実施例におけるレベル変換回路の構成を示す回路図である。
【図35】本発明の第14の実施例におけるレベル変換回路の構成を示す回路図である。
【図36】本発明のレベル変換回路を用いた半導体装置の第1の例を示すブロック図である。
【図37】本発明のレベル変換回路を用いた半導体装置の第2の例を示すブロック図である。
【図38】本発明のレベル変換回路を用いた半導体装置の第3の例を示す回路図である。
【図39】本発明のレベル変換回路を用いた半導体装置の第4の例を示すブロック図である。
【図40】本発明のレベル変換回路を用いた液晶表示装置の一例を示すブロック図である。
【図41】図40の液晶表示装置に用いられる電圧変換回路の構成を示すブロック図である。
【図42】本発明のレベル変換回路を用いた有機EL装置の一例を示すブロック図である。
【図43】本発明のレベル変換回路をSOIデバイスにより構成した例を示す断面図である。
【図44】本発明のレベル変換回路を用いたセンサ装置の一例を示すブロック図である。
【図45】従来のレベル変換回路の第1の例を示す回路図である。
【図46】従来のレベル変換回路の第2の例を示す回路図である。
【図47】従来のレベル変換回路の第3の例を示す回路図である。
【図48】従来のレベル変換回路の第4の例を示す回路図である。
【符号の説明】
1,1a,1b,1c,1d,1e,1f,1g,1h,1A,1B,1C,1D,1E,1F,1G,1H,1I,1J レベル変換回路
3 インバータ
10,10A,10B 制御部
20,20A,20B ドライバ部
100,100a 制御回路
101,104,201 pチャネルMOSFET
102,103,202 nチャネルMOSFET
I1,I2 入力ノード
NO 出力ノード
NP 第1のノード
NN 第2のノード
CLK1,CLK2,CLK 入力信号
Vout,VOUT 出力電位
Vtp,Vtn しきい値電圧
Claims (23)
- 第1の電位を受ける第1のノードと出力ノードとの間に接続された第1のトランジスタと、
前記第1の電位と異なる第2の電位を受ける第2のノードと前記出力ノードとの間に接続された第2のトランジスタと、
第1の入力信号を受け、前記第1および第2のトランジスタの両方をオン状態にするとともに前記第1の入力信号のレベルに応じて前記第1および第2のトランジスタのオン状態の程度をそれぞれ制御する制御手段とを備えたことを特徴とするレベル変換回路。 - 前記第1の入力信号は、前記第1の電位と前記第2の電位との間の電位差よりも小さい電圧振幅で変化することを特徴とする請求項1記載のレベル変換回路。
- 前記第1の入力信号は、第1のレベルと第2のレベルとに変化し、
前記第1のトランジスタは第1導電チャネル型電界効果トランジスタであり、前記第2のトランジスタは第2導電チャネル型電界効果トランジスタであり、
前記制御手段は、前記第1の電位と前記第1導電チャネル型トランジスタのゲート電位との間の差の絶対値が前記第1導電チャネル型トランジスタのしきい値電圧の絶対値以上となり、かつ前記第2の電位と前記第2導電チャネル型トランジスタのゲート電位との差の絶対値が前記第2導電チャネル型トランジスタのしきい値電圧の絶対値以上となるように、前記第1の入力信号の第1および第2のレベルに応答して第1導電チャネル型トランジスタのゲート電位および前記第2導電チャネル型トランジスタのゲート電位を設定することを特徴とする請求項1または2記載のレベル変換回路。 - 前記第1の電位は正電位であり、前記第2の電位は前記第1の電位よりも低い正電位、接地電位または負電位であることを特徴とする請求項3記載のレベル変換回路。
- 前記第2の電位は、前記第1の入力信号と相補的に第1のレベルと第2のレベルとに変化する第2の入力信号であることを特徴とする請求項4記載のレベル変換回路。
- 前記第1導電チャネル型電界効果トランジスタは、第1のしきい値電圧を有する第1のpチャネル型電界効果トランジスタであり、
前記第2導電チャネル型電界効果トランジスタは、第2のしきい値電圧を有する第1のnチャネル型電界効果トランジスタであり、
前記制御手段は、前記第1のpチャネル型電界効果トランジスタのゲート電位を前記第1の電位から前記第1のしきい値電圧の絶対値分以上低下した範囲内に設定しかつ前記第1のnチャネル型電界効果トランジスタのゲート電位を前記第2の電位から前記第2のしきい値電圧分以上上昇した範囲内に設定することを特徴とする請求項4または5記載のレベル変換回路。 - 前記制御手段は、第2のpチャネル型電界効果トランジスタ、第2のnチャネル型電界効果トランジスタおよび制御回路を含み、
前記第2のpチャネル型電界効果トランジスタのソースは前記第1の電位を受け、前記第2のpチャネル型電界効果トランジスタのゲートおよびドレインは前記第1のpチャネル型電界効果トランジスタのゲートに接続され、
前記第2のnチャネル型電界効果トランジスタのソースは前記第1の入力信号または前記第2の電位を受け、前記第2のnチャネル型電界効果トランジスタのゲートおよびドレインは前記第1のnチャネル型電界効果トランジスタのゲートに接続され、
前記制御回路は、前記第1の入力信号のレベルに応じて前記第2のpチャネル型電界効果トランジスタのドレインの電位および前記第2のnチャネル型電界効果トランジスタのドレインの電位を制御することを特徴とする請求項6記載のレベル変換回路。 - 前記制御回路は、第1および第2の負荷素子を含み、
前記第1の負荷素子の一端は前記第1の入力信号を受け、前記第1の負荷素子の他端は前記第1のpチャネル型電界効果トランジスタのゲートに接続され、
前記第2の負荷素子の一端は前記第1の電位を受け、前記第2の負荷素子の他端は前記第1のnチャネル型電界効果トランジスタのゲートに接続されたことを特徴とする請求項7記載のレベル変換回路。 - 前記第1および第2の負荷素子の各々は、電界効果トランジスタまたは抵抗素子であることを特徴とする請求項8記載のレベル変換回路。
- 前記制御手段は、第3のpチャネル型電界効果トランジスタおよび第3のnチャネル型電界効果トランジスタをさらに含み、
前記第3のpチャネル型電界効果トランジスタのソース、ゲートおよびドレインは、前記第2のpチャネル型電界効果トランジスタのソース、前記出力ノードおよび前記第2のpチャネル型電界効果トランジスタのドレインにそれぞれ接続され、
前記第3のnチャネル型電界効果トランジスタのソース、ゲートおよびドレインは、前記第2のnチャネル型電界効果トランジスタのソース、前記出力ノード前記第2のnチャネル型電界効果トランジスタのドレインにそれぞれ接続されることを特徴とする請求項7記載のレベル変換回路。 - 前記制御手段は、第2のnチャネル型電界効果トランジスタおよび制御回路を含み、
前記第2のnチャネル型電界効果トランジスタのソースは前記第1の入力信号または前記第2の電位を受け、前記第2のnチャネル型電界効果トランジスタのゲートおよびドレインは前記第1のnチャネル型電界効果トランジスタのゲートに接続され、
前記制御回路は、前記第1の入力信号のレベルに応じて前記第1のnチャネル型電界効果トランジスタのゲートの電位および前記第2のnチャネル型電界効果トランジスタのドレインの電位を制御することを特徴とする請求項6記載のレベル変換回路。 - 前記制御回路は、第1、第2および第3の負荷素子を含み、
前記第1の負荷素子の一端は前記第1の電位を受け、前記第1の負荷素子の他端は前記第1のpチャネル型電界効果トランジスタのゲートに接続され、
前記第2の負荷素子の一端は前記第1の入力信号または前記第2の電位を受け、前記第2の負荷素子の他端は前記第1のpチャネル型電界効果トランジスタのゲートに接続され、
前記第3の負荷素子の一端は前記第1の電位を受け、前記第3の負荷素子の他端は前記第1のnチャネル型電界効果トランジスタのゲートに接続されたことを特徴とする請求項11記載のレベル変換回路。 - 前記第1、第2および第3の負荷素子の各々は、電界効果トランジスタまたは抵抗素子であることを特徴とする請求項12記載のレベル変換回路。
- 前記第1の入力信号の第1のレベルと第2のレベルとの間の遷移期間に前記第1のノードから前記第1および第2のトランジスタを経由して前記第2のノードに至る電流経路を遮断する遮断手段をさらに備えたことを特徴とする請求項1〜13のいずれかに記載のレベル変換回路。
- 前記第1のトランジスタ、前記第2のトランジスタおよび前記制御手段は、絶縁基板上の単結晶、多結晶または非晶質の半導体により形成されることを特徴とする請求項1〜14のいずれかに記載のレベル変換回路。
- 異なる電源電圧により動作する複数のロジック回路と、
前記複数のロジック回路間に接続された請求項1〜15のいずれかに記載のレベル変換回路とを備えたことを特徴とする半導体装置。 - チップ上に設けられた内部回路と、
前記チップ外に設けられる外部回路と、
前記内部回路と前記外部回路との間に接続された請求項1〜15のいずれかに記載のレベル変換回路とを備えたことを特徴とする半導体装置。 - チップ上に設けられた半導体メモリと、
前記チップ上に設けられたロジック回路と、
前記チップ上の前記半導体メモリと前記ロジック回路との間に接続された請求項1〜15のいずれかに記載のレベル変換回路とを備えたことを特徴とする半導体装置。 - 複数のセンサと、前記複数のセンサのいずれかを選択するための複数の選択用トランジスタと、前記複数のセンサを前記複数の選択用トランジスタを介して駆動する周辺回路と、所定の信号をレベル変換して前記周辺回路に与える請求項1〜15のいずれかに記載のレベル変換回路とを備えたことを特徴とする半導体装置。
- 複数の表示素子と、前記複数の表示素子のいずれかを選択するための複数の選択用トランジスタと、前記複数の表示素子を前記複数の選択用トランジスタを介して駆動する周辺回路と、所定の信号をレベル変換して前記周辺回路に与える請求項1〜15のいずれかに記載のレベル変換回路とを備えたことを特徴とする表示装置。
- 前記複数の表示素子は液晶素子であり、前記複数の液晶素子、前記複数の選択用トランジスタ、前記周辺回路および前記レベル変換回路は絶縁基板上に形成されたことを特徴とする請求項20記載の表示装置。
- 前記複数の表示素子は有機エレクトロルミネッセンス素子であり、前記複数の有機エレクトロルミネッセンス素子、前記複数の選択用トランジスタ、前記周辺回路および前記レベル変換回路は絶縁基板上に形成されたことを特徴とする請求項20記載の表示装置。
- 前記複数の選択用トランジスタならびに前記レベル変換回路の前記第1および第2のトランジスタは、薄膜トランジスタからなることを特徴とする請求項20〜22のいずれかに記載の表示装置。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001042313A JP3583999B2 (ja) | 2000-03-01 | 2001-02-19 | レベル変換回路 |
EP01301756A EP1130779B1 (en) | 2000-03-01 | 2001-02-27 | Level conversion circuit as well as semiconductor device and display unit comprising the same |
DE60127744T DE60127744T2 (de) | 2000-03-01 | 2001-02-27 | Pegelumsetzungsschaltung und Halbleiteranordnung und Anzeigegerät die diese Pegelumsetzungsschaltung enthalten |
US09/794,039 US6373283B2 (en) | 2000-03-01 | 2001-02-28 | Level conversion circuit as well as semiconductor device and display unit comprising the same |
US10/073,313 US6531893B2 (en) | 2000-03-01 | 2002-02-13 | Level conversion circuit as well as semiconductor device and display unit comprising the same |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000056526 | 2000-03-01 | ||
JP2000-56526 | 2000-03-01 | ||
JP2001042313A JP3583999B2 (ja) | 2000-03-01 | 2001-02-19 | レベル変換回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001320268A JP2001320268A (ja) | 2001-11-16 |
JP3583999B2 true JP3583999B2 (ja) | 2004-11-04 |
Family
ID=26586568
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001042313A Expired - Fee Related JP3583999B2 (ja) | 2000-03-01 | 2001-02-19 | レベル変換回路 |
Country Status (4)
Country | Link |
---|---|
US (2) | US6373283B2 (ja) |
EP (1) | EP1130779B1 (ja) |
JP (1) | JP3583999B2 (ja) |
DE (1) | DE60127744T2 (ja) |
Families Citing this family (22)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3583999B2 (ja) * | 2000-03-01 | 2004-11-04 | 三洋電機株式会社 | レベル変換回路 |
TWI242085B (en) * | 2001-03-29 | 2005-10-21 | Sanyo Electric Co | Display device |
TWI237947B (en) * | 2001-07-12 | 2005-08-11 | Sanyo Electric Co | Level transducing circuit |
JP4060282B2 (ja) | 2004-03-22 | 2008-03-12 | 三菱電機株式会社 | レベル変換回路、およびレベル変換機能付シリアル/パラレル変換回路 |
KR100587689B1 (ko) * | 2004-08-09 | 2006-06-08 | 삼성전자주식회사 | 반도체 장치에 적합한 레벨 시프트 회로 |
DE102005038001A1 (de) * | 2004-08-09 | 2006-07-13 | Samsung Electronics Co., Ltd., Suwon | Spannungspegelwandlerschaltkreis und Verfahren zur Pegelwandlung |
EP1748344A3 (en) * | 2005-07-29 | 2015-12-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
KR100719679B1 (ko) * | 2006-01-20 | 2007-05-17 | 삼성에스디아이 주식회사 | 레벨 쉬프터 |
KR100719678B1 (ko) * | 2006-01-20 | 2007-05-17 | 삼성에스디아이 주식회사 | 레벨 쉬프터 |
JP2007227625A (ja) * | 2006-02-23 | 2007-09-06 | Toshiba Microelectronics Corp | 半導体集積回路及びそのレイアウト設計方法 |
JP5108389B2 (ja) * | 2006-06-05 | 2012-12-26 | 三星電子株式会社 | レベルシフト回路およびこれを搭載した表示装置 |
KR101196711B1 (ko) | 2006-06-05 | 2012-11-07 | 삼성디스플레이 주식회사 | 레벨 쉬프트 회로 및 이를 탑재한 표시장치 |
KR100915833B1 (ko) | 2008-08-08 | 2009-09-07 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 리시버 |
TWI374611B (en) * | 2009-04-03 | 2012-10-11 | Univ Nat Sun Yat Sen | I/o buffer with twice supply voltage tolerance using normal supply voltage devices |
JP5404235B2 (ja) | 2009-08-03 | 2014-01-29 | 三菱電機株式会社 | 振幅変換回路 |
TWI693585B (zh) * | 2017-12-20 | 2020-05-11 | 矽創電子股份有限公司 | 顯示面板驅動電路及其耐高壓電路 |
CN109256103A (zh) * | 2018-11-09 | 2019-01-22 | 惠科股份有限公司 | 一种显示装置的驱动电路 |
CN109545162A (zh) * | 2018-12-29 | 2019-03-29 | 上海中航光电子有限公司 | 阵列基板及其驱动方法、显示面板和显示装置 |
CN109686332B (zh) * | 2019-01-24 | 2021-04-30 | 合肥鑫晟光电科技有限公司 | 补偿模块及逻辑门电路、栅极驱动电路和显示装置 |
CN110136641B (zh) * | 2019-05-27 | 2020-12-04 | 京东方科技集团股份有限公司 | 一种电平转换器、数据处理方法和显示装置 |
CN111145144B (zh) * | 2019-12-06 | 2022-03-25 | 西安理工大学 | 一种珩磨缸套表面粗糙度的评估方法 |
CN114421950B (zh) * | 2022-01-17 | 2023-04-14 | 北京奕斯伟计算技术股份有限公司 | 电平转换电路、芯片及显示装置 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0686170A (ja) * | 1992-09-02 | 1994-03-25 | Mitsubishi Electric Corp | 画面表示方式 |
KR100218506B1 (ko) * | 1996-12-14 | 1999-09-01 | 윤종용 | 액정 표시 장치용 레벨 시프트 회로 |
JP3511355B2 (ja) * | 1997-09-18 | 2004-03-29 | 沖電気工業株式会社 | 出力回路 |
JPH11119734A (ja) | 1997-10-08 | 1999-04-30 | Fujitsu Ltd | 液晶表示装置の駆動回路、及び液晶表示装置 |
JP3954198B2 (ja) * | 1998-06-01 | 2007-08-08 | 富士通株式会社 | 出力回路、レベルコンバータ回路、論理回路、及び、オペアンプ回路 |
JP2000134068A (ja) * | 1998-10-22 | 2000-05-12 | Nec Ic Microcomput Syst Ltd | 出力バッファ回路 |
US6166561A (en) * | 1999-02-26 | 2000-12-26 | International Business Machines Corporation | Method and apparatus for protecting off chip driver circuitry employing a split rail power supply |
JP2000269436A (ja) * | 1999-03-19 | 2000-09-29 | Seiko Epson Corp | 半導体装置及びそれを用いた電子機器 |
US6331797B1 (en) * | 1999-11-23 | 2001-12-18 | Philips Electronics North America Corporation | Voltage translator circuit |
JP3583999B2 (ja) * | 2000-03-01 | 2004-11-04 | 三洋電機株式会社 | レベル変換回路 |
-
2001
- 2001-02-19 JP JP2001042313A patent/JP3583999B2/ja not_active Expired - Fee Related
- 2001-02-27 EP EP01301756A patent/EP1130779B1/en not_active Expired - Lifetime
- 2001-02-27 DE DE60127744T patent/DE60127744T2/de not_active Expired - Fee Related
- 2001-02-28 US US09/794,039 patent/US6373283B2/en not_active Expired - Lifetime
-
2002
- 2002-02-13 US US10/073,313 patent/US6531893B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
EP1130779A2 (en) | 2001-09-05 |
US20010022520A1 (en) | 2001-09-20 |
EP1130779A3 (en) | 2003-09-17 |
DE60127744D1 (de) | 2007-05-24 |
US20020093362A1 (en) | 2002-07-18 |
JP2001320268A (ja) | 2001-11-16 |
EP1130779B1 (en) | 2007-04-11 |
US6373283B2 (en) | 2002-04-16 |
US6531893B2 (en) | 2003-03-11 |
DE60127744T2 (de) | 2007-12-27 |
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Legal Events
Date | Code | Title | Description |
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A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040702 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040727 |
|
A61 | First payment of annual fees (during grant procedure) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070806 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080806 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090806 Year of fee payment: 5 |
|
LAPS | Cancellation because of no payment of annual fees |