JP2000269436A - 半導体装置及びそれを用いた電子機器 - Google Patents

Abstract

(57)【要約】 【課題】 高い周波数にて駆動されるディジタル回路か
ら低い周波数にて駆動されるアナログ回路へのノイズの
悪影響を低減できる半導体装置を提供すること。 【解決手段】 第１のアナログ回路１５０は、第１の端
子より第１の電圧ＶＤＤが供給が供給され、ＤＣ電圧に
て駆動される。第２のアナログ回路１５２は、第２の端
子より第１の電圧ＶＤＤと同電位の電圧ＡＶＤＤが供給
され、第１の駆動周波数にて駆動される。ディジタル回
路１５４は、電圧生成手段６２より第２の電圧ＶＤ１が
供給され、第１の駆動周波数より高い第２の駆動周波数
にて駆動される。第１，第２のアナログ回路１５０，１
５２とディジタル回路１５４との間には、第１，第２の
アナログ回路１５０，１５２とディジタル回路１５４と
の間で入出力される信号レベルをシフトさせるレベルシ
フタ１５６が設けられる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、アナログ回路とデ
ィジタル回路とが混在した半導体装置及びそれを用いた
電子機器に関する。本発明はさらに、増幅器での増幅率
を可変することのできる電子機器及びそれに用いる半導
体装置に関する。

【０００２】

【背景技術及び発明が解決しようとする課題】半導体装
置には、アナログ回路とディジタル回路とが混在して搭
載されることがある。アナログ回路には、ＤＣ電圧で駆
動されるものと、所定周波数のサインカーブの発振信号
を用いて駆動されるものとがある。一方、ディジタル回
路は、高速演算のために駆動周波数は数ＭＨｚとなって
おり、アナログ回路の駆動周波数よりも各段と高い周波
数で駆動される。

【０００３】このような半導体装置では、比較的高い周
波数で駆動されるディジタル回路がノイズ源となり、そ
れによりも低い周波数で駆動されるアナログ回路にノイ
ズの悪影響を与えていた。

【０００４】また、上述のアナログ回路では半導体装置
に入力される信号を増幅器で増幅し、フィルタを通過さ
せた後にコンパレータにて基準電位と比較して、入力信
号のレベルを検出するものがある。

【０００５】この種の半導体装置では、検出レベルをユ
ーザにて簡単に可変できないと言う問題があり、半導体
装置のデザインを変更するなどの必要が生じていた。

【０００６】そこで、本発明の目的は、比較的高い周波
数にて駆動されるディジタル回路からの低い周波数にて
駆動されるアナログ回路へのノイズの悪影響を低減し、
しかもディジタル回路の微細化を達成することができる
半導体装置及びそれを用いた電子機器を提供することに
ある。

【０００７】本発明の他の目的は、増幅器とコンパレー
タにて入力信号のレベルを検出する機能を有する半導体
装置において、コンパレータでの基準電位を固定としな
がら検出レベルを容易に変更することができる電子機器
及びそれに用いる半導体装置を提供することにある。

【０００８】

【課題を解決するための手段】本発明の一態様によれ
ば、電源回路と、前記電源回路から電圧が供給される複
数の機能ブロックとを有する半導体装置において、前記
電源回路は、外部電源から供給される第１の電圧を降圧
して第２の電源電圧を生成する電圧生成手段を有し、前
記複数の機能ブロックの少なくとも一つは、前記第１の
電圧が供給され、第１の駆動周波数にて駆動されるアナ
ログ回路と、前記第２の電圧が供給され、前記第１の駆
動周波数より高い第２の駆動周波数にて駆動されるディ
ジタル回路と、前記アナログ回路と前記ディジタル回路
との間に配置され、前記アナログ回路と前記ディジタル
回路との間で入出力される信号レベルをシフトさせるレ
ベルシフタと、を有することを特徴とする。

【０００９】本発明の一態様によれば、アナログ回路よ
りも高い周波数で駆動されるディジタル回路には、アナ
ログ回路よりも低電圧が供給される。よって、ノイズ源
となるディジタル回路からのノイズは微弱となり、アナ
ログ回路へのノイズの悪影響が低減される。

【００１０】また、それぞれ異なる電圧で駆動されるア
ナログ回路、ディジタル回路間で信号を入出力する場合
には、レベルシフタにて駆動電圧に適合する信号レベル
にシフトさせることができる。

【００１１】ここで、アナログ回路に供給される接地電
圧の入力端子と、ディジタル回路に供給される接地電位
の入力端子とを異ならせることが好ましい。

【００１２】これら接地電圧の入力端子を共通にさせた
場合よりも、アナログ回路へのノイズの悪影響を低減で
きるからである。

【００１３】上述した本発明の一態様では、ディジタル
回路内のトランジスタの耐圧は、アナログ回路内のトラ
ンジスタよりも低くすることができる。このため、ディ
ジタル回路を構成する半導体トランジスタのチャネル長
を、アナログ回路を構成する半導体トランジスタのチャ
ネル長よりも短くできる。これにより、ディジタル回路
の微細化が達成される。さらには、ディジタル回路を構
成する半導体トランジスタのゲート酸化膜を、アナログ
回路を構成する半導体トランジスタのゲート酸化膜より
も薄くすることができる。

【００１４】アナログ回路とディジタル回路とは、各回
路内にて配線を引き回すために、それぞれ配線層を上下
２層に有する。この上下２層の配線層は、アナログ回路
の内部及びディジタル回路の内部にてそれぞれ交差部を
有するが、アナログ回路の配線層とディジタル回路の配
線層とが上下で交差することはない。こうして、ノイズ
の悪影響を低減することができる。

【００１５】本発明の他の態様によれば、電源回路と、
前記電源回路から電圧が供給される機能ブロックとを有
する半導体装置において、前記電源回路は、外部電源か
ら供給される第１の電圧ＶＤＤを降圧して第２の電圧Ｖ
Ｄ１を生成する電圧生成手段を有し、前記機能ブロック
は、第１の端子より前記第１の電圧ＶＤＤが供給され、
ＤＣ電圧にて駆動される第１のアナログ回路と、第２の
端子より前記第１の電圧ＶＤＤと同電位の電圧ＡＶＤＤ
が供給され、第１の駆動周波数にて駆動される第２のア
ナログ回路と、前記電圧生成手段より前記第２の電圧Ｖ
Ｄ１が供給され、前記第１の駆動周波数より高い第２の
駆動周波数にて駆動されるディジタル回路と、前記第
１，第２のアナログ回路と前記ディジタル回路との間に
配置され、前記第１，第２のアナログ回路と前記ディジ
タル回路との間で入出力される信号レベルをシフトさせ
るレベルシフタと、を有することを特徴とする。

【００１６】本発明の他の態様においても、第２のアナ
ログ回路よりも高い周波数で駆動されるディジタル回路
には、第１，第２のアナログ回路よりも低電圧が供給さ
れる。よって、ノイズ源となるディジタル回路からのノ
イズは微弱となり、第２のアナログ回路へのノイズの悪
影響が低減される。

【００１７】また、それぞれ異なる電圧で駆動される第
１，第２のアナログ回路とディジタル回路との間で信号
を入出力する場合には、レベルシフタにて駆動電圧に適
合する信号レベルにシフトさせることができる。

【００１８】さらに、本発明の他の態様では、第１のア
ナログ回路に電圧ＶＤＤを入力させるための第１の端子
と、第２のアナログ回路に電圧ＡＶＤＤを入力させるた
めの第２の端子とを有している。このため、電圧ＡＶＤ
Ｄを供給する配線を、電圧ＶＤＤを供給する配線と異な
らせることができ、しかも前者の長さを後者よりも短く
できる。配線を別にすることで、電圧ＶＤＤにつながる
ディジタル回路側の電圧変動の悪影響を、第２のアナロ
グ回路が受けることが少なくなる。また、電圧ＡＶＤＤ
の供給用配線を短くすることでそのインピーダンスを低
くでき、第２のアナログ回路内にてその配線上を電流が
流れるときの電源電圧変動（インピーダンス×電流）を
少なくできるという効果もある。

【００１９】本発明の他の態様では、第１のアナログ回
路及びディジタル回路に供給される接地電圧ＶＳＳの入
力端子と、第２のアナログに供給される接地電圧ＡＶＳ
Ｓの入力端子とが異なることが好ましい。こうすること
でも、同様にして接地電圧の供給ラインを別にでき、し
かも電圧ＡＶＳＳの供給用配線のインピーダンスを低く
できるので、ディジタル回路より受ける悪影響が低減
し、第２のアナログ回路内での電源電圧変動も少なくな
る。

【００２０】上述した半導体装置を搭載した電子機器に
よれば、ノイズの悪影響が少ないため誤動作が少なく、
しかもディジタル回路を微細化することで高集積化した
半導体装置を搭載でき、電子機器の小型化が図れる。

【００２１】本発明のさらに他の態様によれば、増幅回
路と、その増幅回路の出力と基準値とを比較して、所定
レベル以上の信号を検出する比較回路とを内蔵する半導
体装置を有する電子機器において、前記増幅回路に接続
される入力抵抗及び帰還抵抗の少なくとも一方を、前記
半導体装置の外部に設けた外付け抵抗としたことを特徴
とする。

【００２２】このようにすると、比較回路での基準電位
は固定としたまま、入力信号の増幅率を外付け抵抗によ
り任意に設定することで可変とし、結果として比較器で
の検出レベルを任意に変更することができる。

【００２３】この場合、電子機器に搭載される半導体装
置は、増幅回路に接続される入力抵抗及び帰還抵抗を半
導体装置に内蔵するか、または入力抵抗及び帰還抵抗の
少なくとも一つを外付けするかを、マスクオプションに
より選択することが好ましい。

【００２４】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。

【００２５】（半導体装置の全体概要）図１は、本実施
の形態に係る半導体装置のブロック図である。図１に示
す半導体装置は電話機に搭載される半導体装置である。
ＣＰＵ１０にはＲＯＭ１２及びシステムリセットコント
ローラ１４の他に、そのデータバス１０Ａ及びアドレス
バス１０Ｂには、下記の各種機能ブロックが接続されて
いる。なお、この機能ブロックの幾つかには、ディジタ
ル回路の他に、アナログ回路も含まれている。アナログ
回路には、ＤＣ電圧で駆動される回路と、第１の駆動周
波数で駆動される回路とがある。ディジタル回路は、第
１の周波数よりも高い第２の駆動周波数で駆動される。

【００２６】発振回路（ＯＳＣ）２０は、ディジタル回
路及びアナログ回路に必要な各種駆動周波数を発振す
る。ＲＡＭ２２及びデータＲＯＭ２４は、ＣＰＵ１０で
の演算に必要なデータが格納される。ＬＣＤドライバ２
６は、電話機に設けられたＬＣＤパネルを駆動するもの
である。電源制御部２８は、外部電源から供給される電
圧に基づいて、半導体装置に必要な電圧を生成する。電
圧検出回路（ＳＶＤ）３０は、電源電圧である第１の電
圧ＶＤＤがどのレベルにあるかを検出するものである。
電話機能ブロック３２は、電話機に必要な各種機能を実
現するための回路である。ＦＳＫ（周波数シフトキーイ
ング）復調回路３４は、ＦＳＫで送られた信号を０，１
のディジタル信号に復調するものである。

【００２７】半導体装置はさらに、インターラプトジェ
ネレータ３６、ストップウォッチタイマー３８、クロッ
クタイマー４０、プロブラマブルタイマー／カウンター
４２、入力ポート４４、出力ポート４６、サウンドジェ
ネレータ４８、Ｉ／Ｏポート５０及び第１，第２のシリ
アルインターフェース５２，５４を有する。

【００２８】（電源回路について）図２は、本半導体装
置の電源回路６０のブロック図である。図２において、
この半導体装置には、外部電源７０から電圧ＶＤＤ，Ｖ
ＳＳが供給される。図２中の電圧ＡＶＤＤ，ＡＶＳＳ
は、半導体装置内の第１の駆動周波数で駆動されるアナ
ログ部に供給される電圧で、電圧ＶＤＤ，ＶＳＳとそれ
ぞれ同電位であるが、ＶＤＤ端子、ＶＳＳ端子とは別の
ＡＶＤＤ端子、ＡＶＳＳ端子より入力される。電圧ＶＤ
ＤはＤＣ電圧で駆動されるアナログ回路に供給される。
また、電圧ＶＳＳは、ＤＣ電圧で駆動されるアナログ回
路と、ディジタル回路とに供給される。

【００２９】電源回路６０に設けられた発振システム電
圧レギュレータ６２は、電圧ＶＤＤを降圧して電圧ＶＤ
１（ＶＤ１＜ＶＤＤ）を生成する。本実施の形態では、
電圧ＶＤＤは例えば５Ｖ、電圧ＶＤ１は例えば２Ｖであ
る。この電圧ＶＤ１は、ディジタル回路で構成される内
部回路６４と発振回路（ＯＳＣ）２０に供給される。発
振回路２０では、例えば２種類の駆動周波数ＯＳＣ１，
２とＯＳＣ３，４を生成する。

【００３０】電源回路６０に設けられたＬＣＤシステム
電圧回路６６は、電圧ＶＤＤに基づいて、例えば５値レ
ベルの液晶駆動電圧ＶＣ１〜ＶＣ５を生成してＬＣＤド
ライバ２６に供給する。

【００３１】（ＦＳＫ回路について）図３は、図１中の
ＦＳＫ復調回路３４の中のＦＳＫコア８０の一部を示す
ブロック図である。このＦＳＫコア８０は、アンプ８
２、バンドパスフィルタ８４、キャリア検出回路８６及
びＦＳＫデモジュレータ８８を有する。

【００３２】アンプ８２には、その正転入力端子にＲＩ
ＮＧ信号が、その反転入力端子にＴＩＰ信号がそれぞれ
外部から入力される。このアンプ８２の入力抵抗及び帰
還抵抗は、図４及び図５に示すように、マスクオプショ
ンによって内蔵または外付けをユーザが選択できる。い
ずれの場合も、アンプ８２のゲインＧAMPは、 ＧAMP＝Ｒ５／Ｒ１＝Ｒ６／Ｒ２ ただし、Ｒ１＝Ｒ２，Ｒ３＝Ｒ４，Ｒ５＝Ｒ６で設定さ
れる。図４の場合にはアンプ８２のゲインＧAMPは固定
であるが、図５の場合にはユーザが外付け抵抗の値を任
意に選択することで、アンプ８２のゲインＧAMPを可変
できる。

【００３３】バンドパスフィルタ８４は、図６に示すバ
ンドパスフィルタ特性を有する。キャリア検出回路８６
は、バンドパスフィルタ８８の出力に基づいて、キャリ
ア信号が所定のレベル以上であるかを検出する。この検
出レベルは固定であるが、図５に示すようにユーザが外
付け抵抗を任意に選択することによって、結果として検
出レベルが可変となる。

【００３４】このことを図７を参照して説明する。図７
において、アンプ８２から出力される信号レベルをＬ
１，Ｌ２とする。レベルＬ１は、図４の通りマスクの焼
き付けにより半導体装置に内蔵された入力抵抗及び帰還
抵抗を用いた場合のアンプ８２の出力レベルであり、こ
の場合の増幅率を例えば１倍とする。レベルＬ２は、図
５の通りユーザが設定した外付けの入力抵抗及び帰還抵
抗を用いた場合のアンプ８２の出力レベルであり、この
場合の増幅率を例えば１．２倍とする。従って、レベル
Ｌ１よりもレベルＬ２の方が信号レベルは高い。

【００３５】このとき、キャリア検出器８６での検出レ
ベルをＬ３（例えばＬ１＜Ｌ３＜Ｌ２）とする。この場
合、キャリア検出器８６は、レベルＬ１は検出しない
が、レベルＬ２を所定レベル以上として検出できる。こ
のように、ユーザが外付け抵抗を任意に選択することに
よって、結果として検出レベルが可変となる。

【００３６】（電話機能ブロックについて）図８は、図
１に示す電話機能ブロック３２のブロック図である。図
８において、この電話機能ブロック３２は、ＣＰＵ１０
のデータバス１０Ａに接続された制御用レジスタ９０の
他に、第１の発振回路（３．５８ＭＨｚ）９２、第１の
分周器９４、第２の発振回路（３２ＫＨｚ）９６、第２
の分周器９８、ＤＴＭＦ（デュアル トーン マルチ
フリークウェンシー）ジェネレータ１００、ＤＰ（ダイ
ヤル パルス）ジェネレータ１０２、電話タイミングジ
ェネレータ１０４、レジスタ１０６及びミュートジェネ
レータ１０８を有する。

【００３７】（ＤＴＭＦ回路について）本実施の形態の
半導体装置が搭載された電話機は、トーンモードとパル
スモードとを選択できる。トーンモードとは、図８のＤ
ＴＭＦジェネレータ１００よりトーン（プッシュボタ
ン）信号ＴＯＮＥを出力するモードであり、パルスモー
ドとは図８のＤＰジェネレータ１０２よりダイヤルパル
ス信号ＤＰを出力するモードである。

【００３８】トーンモードの場合、図８のＤＴＭＦジェ
ネレータ１００は、下記の表に示すように、ダイヤル番
号０〜９及び記号＊，＃が操作された時に、行及び列の
２種の周波数が合成された周波数を出力する。

【００３９】

【表１】

【００４０】図９は、図１中の電話機能ブロック３２内
に設けられるＤＴＭＦ回路１００を示すブロック図であ
る。図９において、このＤＴＭＦ回路１００は、第１の
発振回路９２にて生成された周波数３．５８ＭＨｚを分
周器９４にて分周した周波数に基づいて、上述の行周波
数を生成する行グループプログラマブル分周器１２０
と、データバス１０Ａ、制御用レジスタ９０を介して入
力され信号ＳＩＮＲ，ＳＩＮＣに基づいて上述の列周波
数を生成する列グループプログラマブル分周器１２２と
を有する。これら分周器１２０，１２２からの出力に基
づいて、サイン波パターン回路１２４，１２６より行及
び列周波数のサイン波が出力され、これらをＤ／Ａコン
バータ１２８，１３０にてディジタル−アナログ変換
し、それを合成してアンプ１３２にて増幅して、各ダイ
ヤル番号及び各記号に対応する周波数が生成される。

【００４１】（ＣＡＳ回路について）図１０は、図１に
は示していないが、図１の半導体装置に搭載することが
できるＣＡＳ回路１４０を示すブロック図である。図１
０において、このＣＡＳ回路１４０は、アンプ１４２、
ＣＡＳトーンフィルタ１４４、識別回路１４６及び検出
回路１４８を有する。

【００４２】アンプ１４２には、その正転入力端子にＩ
ＮＰ信号が、その反転入力端子にＩＮＮ信号がそれぞれ
外部から入力される。アンプ１４２で増幅された信号
は、ＣＡＳトーンフィルタ１４４でフィルタリングされ
る。さらに、識別回路１４６にてトーン信号と識別され
た信号が、検出回路にて所定のレベルと比較される。

【００４３】このアンプ１４２の入力抵抗及び帰還抵抗
は、図３に示すＦＳＫ回路と同様に、図４及び図５に示
すように、マスクオプションによって内蔵または外付け
をユーザが選択できる。いずれの場合も、アンプ１４２
のゲインＧAMPは、図４及び図５の符号を用いると、 ＧAMP＝Ｒ５／Ｒ１＝Ｒ６／Ｒ２ ただし、Ｒ１＝Ｒ２，Ｒ３＝Ｒ４，Ｒ５＝Ｒ６で設定さ
れる。図４の場合にはアンプ１４２のゲインＧAMPは固
定であるが、図５の場合にはユーザが外付け抵抗の値を
任意に選択することで、アンプ１４２のゲインＧAMPを
可変できる。

【００４４】（ディジタル回路、アナログ回路が混在す
る機能ブロック）図３に示すＦＳＫ復調回路、図９に示
すＤＴＭＦ回路１００及び図１０に示すＣＡＳ回路１１
０は、それぞれディジタル回路とアナログ回路とが混在
している。

【００４５】図３に示すＦＳＫコア８０では、アンプ８
２及びバンドパスフィルタ８４はアナログ回路であり、
キャリア検出回路８６及びＦＳＫデモデュレータ８８に
はアナログ／ディジタル回路が混在している。

【００４６】図９に示すＤＴＭＦ回路１００では、行・
列グループプログラマブル分周器１２０，１２２、サイ
ン波パターン回路１２３，１２６がディジタル回路であ
り、Ｄ／Ａコンバータ１２８，１３０及びアンプ１３２
がアナログ回路である。

【００４７】図１０に示すＣＡＳ回路１４０では、アン
プ１４２及びＣＡＳトーンフィルタ８４はアナログ回路
であり、識別回路１４６及び検出回路１４８にはアナロ
グ／ディジタル回路が混在している。

【００４８】本実施の形態では、これらディジタル回路
とアナログ回路とが混在する場合に、半導体装置内のレ
イアウトを、図１１に示すように構成している。

【００４９】図１１は、第１のアナログ回路１５０と、
第２のアナログ回路１５２と、ディジタル回路１５４と
が、一つの機能ブロック内に混在する例を示している。
ここで、第１のアナログ回路１５０には電圧ＶＤＤ，Ｖ
ＳＳが供給されてＤＣ電圧にて駆動される。第２のアナ
ログ回路１５２には電圧ＡＶＤＤ，ＡＶＳＳが供給さ
れ、本実施の形態では音声帯域の３ＫＨｚ程度の第１の
駆動周波数にて駆動される。また、ディジタル回路１５
２には電圧ＶＤ１，ＶＳＳが供給され、第１の駆動周波
数より高い例えば４ＭＨｚ程度の第２の駆動周波数にて
駆動される。

【００５０】これら第１，第２のアナログ回路１５０，
１５２と、ディジタル回路１５４とは、一つの機能ブロ
ック内にてそれぞれエリアを分けて配置されている。

【００５１】そして、第１，第２のアナログ回路１５
０，１５２と、ディジタル回路１５４との間には、第
１，第２のアナログ回路１５０，１５２とディジタル回
路１５４との間で入出力される信号レベルをシフトさせ
るレベルシフタ１５６が設けられている。

【００５２】これにより、電圧ＶＤ１，ＶＳＳにて駆動
されるディジタル回路１５２からの信号は、レベルシフ
タ１５６にてレベルアップされて第１，第２のアナログ
回路１５０，１５２に供給される。逆に、ディジタル回
路１５４よりも高い電圧で駆動される第１，第２のアナ
ログ回路１５０，１５２からの信号は、レベルシフタ１
５６にてレベルダウンされてディジタル回路１５４に供
給される。なお、高電位を出力する第１，第２のアナロ
グ回路１５０，１５２からの信号は、ディジタル回路１
５４が耐圧を有する場合には、必ずしもレベルシフタを
介することはない。

【００５３】（半導体装置の動作上の特徴について）こ
の半導体装置は、上述した構成であるから、従来よりも
ノイズを低減できる。この理由について、下記にて詳述
する。

【００５４】まず、本実施の形態では、第２のアナログ
回路１５２での第１の駆動周波数より格段に高い第２の
駆動周波数で駆動されるディジタル回路１５４がノイズ
源となる。しかし、このノイズ源となるディジタル回路
１５４での駆動電圧ＶＤ１は、第１，第２のアナログ回
路１５０，１５２で駆動電圧ＡＶＤＤ，ＶＤＤより低
い。従って、ディジタル回路１５４より輻射されるノイ
ズは微弱となり、第２のアナログ回路１５２がそのノイ
ズによって受ける悪影響を低減できる。

【００５５】次に、第１の駆動周波数で駆動される第２
のアナログ回路１５２に供給される電圧ＡＶＤＤの入力
端子と、ＤＣ電圧にて駆動される第１のアナログ回路１
５０に供給される電圧ＶＤＤの入力端子とは別個となっ
ている。

【００５６】ここで、ディジタル回路１５４に供給され
る電圧ＶＤ１は、電源電圧ＶＤＤを降圧することで生成
され、この電圧ＶＤ１の供給ラインは結果的に電圧ＶＤ
Ｄ及び電圧ＡＶＤＤの各供給ラインと導通している。

【００５７】ところで、電圧ＡＶＤＤと電圧ＶＤＤとの
入力端子を別にすることで、電圧ＡＶＤＤの入力端子か
ら第２のアナログ回路１５２内のＭＯＳトランジスタま
での配線を独立に形成できる。しかも、独立に形成され
る前記配線の長さを短く設計することができる。よっ
て、電圧ＡＶＤＤが供給される配線上のインピーダンス
は、電圧ＶＤＤのための配線インピーダンスより低くで
きる。

【００５８】電圧ＡＶＤＤが供給される配線上のインピ
ーダンスが低いことから、第２のアナログ回路１５２内
にて所定の電流がその配線上を流れる際の電圧変動（イ
ンピーダンス×電流）を小さくできるという効果があ
る。

【００５９】さらに、電圧ＡＶＤＤが供給される配線を
他とは独立して形成できるので、電源電圧ＶＤＤにつな
がるディジタル回路１５４側での電圧変動の悪影響を、
第２のアナログ回路１５２が受けることが少なくなる。

【００６０】このノイズの低減動作及び電圧変動の低減
動作は、電圧ＡＶＳＳと電圧ＶＳＳとの入力端子を別に
することでも、上記と同様に達成される。

【００６１】（ディジタル回路、アナログ回路内の各ト
ランジスタ構造）図１２は、第１，第２のアナログ回路
１５０，１５２内に配置されるＭＯＳトランジスタ１６
０と、ディジタル回路１５４内に配置されるＭＯＳトラ
ンジスタ１７０とを示す概略断面図である。

【００６２】図１２において、ＭＯＳトランジスタ１６
０，１７０はそれぞれ、ソース領域１６１，１７１と、
ドレイン領域１６２，１７２と、チャネル領域１６３，
１７３と、ゲート酸化膜１６４，１７４と、ゲート１６
５，１７５とを備えている。

【００６３】ＭＯＳトランジスタ１６０とＭＯＳトラン
ジスタ１７０とを比較すると、低い電圧ＶＤ１で駆動さ
れるディジタル回路１５４内のＭＯＳトランジスタ１７
０の方が耐圧は低くて良い。

【００６４】このため、ＭＯＳトランジスタ１７０のチ
ャネル長Ｌ２は、ＭＯＳトランジスタ１６０のチャネル
長Ｌ１よりも短い。なお図示していないが、ＭＯＳトラ
ンジスタ１７０のチャネル幅Ｗ２は、ＭＯＳトランジス
タ１６０のチャネル幅Ｗ１よりも短くできる。結果とし
て、ディジタル回路１５４の微細化が達成される。

【００６５】また、ＭＯＳトランジスタ１７０の方が耐
圧は低くて良いことから、そのゲート酸化膜１７４の膜
厚Ｔ２は、ＭＯＳトランジスタ１６０の膜厚Ｔ１よりも
薄くて良い。

【００６６】なお、図１２では省略しているが、第１，
第２のアナログ回路１５０，１５２内のＭＯＳトランジ
スタ１６０と、ディジタル回路１５４内のＭＯＳトラン
ジスタ１７０とは、それぞれ例えばＡｌなどの配線層を
上下２層に有する。この場合、この上下２層の配線層
は、第１，第２のアナログ回路の内部及びディジタル回
路１５４の内部にてそれぞれ交差部を有する。しかし、
アナログ回路特に第２のアナログ回路１５２の配線層
と、ディジタル回路１５４の配線層とは、上下で交差し
ないように配置されている。こうして、ディジタル回路
１５４から第２のアナログ回路１５２へのノイズの悪影
響を低減している。

【００６７】なお、本発明は上述した実施の形態に限定
されるものではなく、本発明の要旨の範囲内で種々の変
形実施が可能である。例えば上記の実施の形態は電子機
器を電話機とし、それに搭載される半導体装置を例に挙
げたが、アナログ回路とディジタル回路が混在して搭載
される半導体装置及びそれを用いた電子機器に本発明を
適用することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態に係る半導体装置のブロッ
ク図である。

【図２】図１に示す半導体装置の電源回路のブロック図
である。

【図３】図１に示す半導体装置のＦＳＫ回路のブロック
図である。

【図４】マスクオプションにより選択された抵抗器内蔵
の半導体装置の概略説明図である。

【図５】マイクオプションにより外付け抵抗が選択され
た場合の抵抗接続例を示す概略説明図である。

【図６】図３のＦＳＫ回路内のバンドパスフィルタの特
性を示す特性図である。

【図７】図４、図５に示す回路の検出レベルの相違を説
明するための概略説明図である。

【図８】図１に示す電話機能ブロック３２のブロック図
である。

【図９】図１中の電話機能ブロック内に設けられるＤＴ
ＭＦ回路を示すブロック図である。

【図１０】図１の半導体装置内に配置可能なＣＡＳ回路
を示すブロック図である。

【図１１】ディジタル回路とアナログ回路とが混在する
機能ブロックを示す概略説明図である。

【図１２】ディジタル回路部、アナログ回路内のトラン
ジスタ構造の相違を説明するための断面図である。

【符号の説明】

１０ ＣＰＵ １０Ａ データバス １０Ｂ アドレスバス １２ ＲＯＭ １４ システムリセットコントローラ ２０ 発振回路 ２２ ＲＡＭ ２４ データＲＯＭ ２６ ＬＣＤドライバ ２８ 電源制御部 ３０ 電圧検出回路 ３２ 電話機能ブロック ３４ ＦＳＫ復調回路 ３６ インターラプトジェネレータ ３８ ストップウォッチタイマー ４０ クロックタイマー ４２ プログラマブルタイマー／カウンター ４４ 入力ポート ４６ 出力ポート ４８ サウンドジェネレータ ５０ 入出力ポート ５２ 第１のシリアルインターフェース ５４ 第２のシリアルインターフェース ６０ 電源回路 ６２ 発振システム電圧レギュレータ ６４ 内部回路 ６６ ＬＣＤシステム電圧回路 ７０ 外部電源 ８０ ＦＳＫコア ８２ アンプ ８４ バンドパスフィルタ ８６ キャリア検出回路 ８８ ＦＳＫデモデュレータ ９０ 制御用レジスタ ９２ 第１の発振回路 ９４ 第１の分周器 ９６ 第２の発振回路 ９８ 第２の分周器 １００ ＤＴＭＦジェネレータ １０２ ＤＰジェネレータ １０４ 電話タイミングジェネレータ １０６ レジスタ １０８ ミュートジェネレータ １２０ 行グループプログラマブル分周器 １２２ 列グループプログラマブル分周器 １２４，１２６ サイン波パターン回路 １２８，１３０ Ｄ／Ａコンバータ １３２ アンプ １４０ ＣＡＳ回路 １４２ アンプ １４４ ＣＡＳトーンフィルタ １４６ 識別回路 １４８ 検出回路 １５０ 第１のアナログ回路 １５２ 第２のアナログ回路 １５４ ディジタル回路 １５６ レベルシフタ １６０，１７０ ＭＯＳトランジスタ １６１，１７１ ソース １６２，１７２ ドレイン １６３，１７３ チャネル １６４，１７４ ゲート酸化膜 １６５，１７５ ゲート

フロントページの続き Ｆターム(参考） 2G032 AA09 AB09 AD04 AE06 AE11 AE14 AG07 2H093 NC03 NC21 ND40 5F038 AV11 BB02 BB05 BB08 BE09 BH19 CA09 CD02 CD03 CD05 CD13 CD15 DF01 DF03 DF04 DF05 DF12 DF14 EZ20 5F064 BB01 BB21 CC09 EE26 EE46 FF05 FF46 9A001 BB05 BB06 KK31

Claims (10)

【特許請求の範囲】
1. 【請求項１】 電源回路と、前記電源回路から電圧が供
   給される複数の機能ブロックとを有する半導体装置にお
   いて、 前記電源回路は、外部電源から供給される第１の電圧を
   降圧して第２の電源電圧を生成する電圧生成手段を有
   し、 前記複数の機能ブロックの少なくとも一つは、 前記第１の電圧が供給され、第１の駆動周波数にて駆動
   されるアナログ回路と、 前記第２の電圧が供給され、前記第１の駆動周波数より
   高い第２の駆動周波数にて駆動されるディジタル回路
   と、 前記アナログ回路と前記ディジタル回路との間に配置さ
   れ、前記アナログ回路と前記ディジタル回路との間で入
   出力される信号レベルをシフトさせるレベルシフタと、
   を有することを特徴とする半導体装置。
2. 【請求項２】 請求項１において、 前記アナログ回路に供給される接地電圧の入力端子と、
   前記ディジタル回路に供給される接地電位の入力端子と
   が異なることを特徴とする半導体装置。
3. 【請求項３】 請求項１または２において、 前記ディジタル回路を構成する半導体トランジスタのチ
   ャネル長は、前記アナログ回路を構成する半導体トラン
   ジスタのチャネル長よりも短いことを特徴とする半導体
   装置。
4. 【請求項４】 請求項１乃至３のいずれかにおいて、 前記ディジタル回路を構成する半導体トランジスタのゲ
   ート酸化膜は、前記アナログ回路を構成する半導体トラ
   ンジスタのゲート酸化膜よりも薄いことを特徴とする半
   導体装置。
5. 【請求項５】 請求項１乃至４のいずれかにおいて、 前記アナログ回路と前記ディジタル回路とは、それぞれ
   配線層を上下２層に有し、 前記上下２層の配線層は、前記アナログ回路の内部及び
   前記ディジタル回路の内部にてそれぞれ交差部を有し、
   前記アナログ回路の配線層と前記ディジタル回路の配線
   層とは、上下で交差しないように配置されていることを
   特徴とする半導体装置。
6. 【請求項６】 電源回路と、前記電源回路から電圧が供
   給される機能ブロックとを有する半導体装置において、 前記電源回路は、外部電源から供給される第１の電圧Ｖ
   ＤＤを降圧して第２の電圧ＶＤ１を生成する電圧生成手
   段を有し、 前記機能ブロックは、 第１の端子より前記第１の電圧ＶＤＤが供給され、ＤＣ
   電圧にて駆動される第１のアナログ回路と、 第２の端子より前記第１の電圧ＶＤＤと同電位の電圧Ａ
   ＶＤＤが供給され、第１の駆動周波数にて駆動される第
   ２のアナログ回路と、 前記電圧生成手段より前記第２の電圧ＶＤ１が供給さ
   れ、前記第１の駆動周波数より高い第２の駆動周波数に
   て駆動されるディジタル回路と、 前記第１，第２のアナログ回路と前記ディジタル回路と
   の間に配置され、前記第１，第２のアナログ回路と前記
   ディジタル回路との間で入出力される信号レベルをシフ
   トさせるレベルシフタと、を有することを特徴とする半
   導体装置。
7. 【請求項７】 請求項６において、 前記第１のアナログ回路及び前記ディジタル回路に供給
   される接地電圧ＶＳＳの入力端子と、前記第２のアナロ
   グに供給される接地電圧ＡＶＳＳの入力端子とが異なる
   ことを特徴とする半導体装置。
8. 【請求項８】 請求項１乃至７のいずれかに記載の半導
   体装置を有することを特徴とする電子機器。
9. 【請求項９】 増幅回路と、その増幅回路の出力と基準
   値とを比較して、所定レベル以上の信号を検出する比較
   回路とを内蔵する半導体装置を有する電子機器におい
   て、 前記増幅回路に接続される入力抵抗及び帰還抵抗の少な
   くとも一方を、前記半導体装置の外部に設けた外付け抵
   抗としたことを特徴とする電子機器。
10. 【請求項１０】 請求項９に記載の電子機器に用いられ
    半導体装置であって、 前記増幅回路に接続される前記入力抵抗及び前記帰還抵
    抗を半導体装置に内蔵するか、または前記入力抵抗及び
    前記帰還抵抗の少なくとも一つを外付けするかを、マス
    クオプションにより選択できる構成であることを特徴と
    する半導体装置。