JP3601815B2 - 電圧レベルシフタおよびディスプレイデバイス - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、電圧レベルシフタに関する。このような電圧レベルシフタは、例えば、より小さな振幅の信号とインターフェースするための大面積シリコンオンインシュレータ（ＳＯＩ）回路において使用され得る。このような用途の一例は、３．３ボルト〜５ボルトの信号レベルと１０ボルト〜２０ボルトの信号とのインターフェースがしばしば必要とされる、低温ポリシリコン薄膜トランジスタ（ＴＦＴ）を用いて製造される液晶ディスプレイなどのフラットパネルマトリクスディスプレイ用のモノリシックドライバ回路である。
【０００２】
【従来の技術】
添付の図面の図１に、既知の型のＣＭＯＳインバータを示す。このインバータは、例えば、Ａ．Ｂｅｌｌａｏｕａｒ，Ｍ．Ｅｌｍａｓｒｙの”Ｌｏｗ Ｐｏｗｅｒ Ｄｉｇｉｔａｌ ＶＬＳＩ Ｄｅｓｉｇｎ”Ｋｌｕｗｅｒ Ａｃａｄｅｍｉｃ Ｐｕｂｌｉｓｈｅｒｓ、１９９５に開示されているように、限定された範囲での電圧レベルシフトを行うのに用いられ得る。このインバータは、電力供給ラインｖｄｄとグラウンドｇｎｄとの間に直列に接続されたＰ型トランジスタＴ１およびＮ型トランジスタＴ２を備えている。トランジスタＴ１およびＴ２のドレインは、反転された信号を提供するための出力！ＯＵＴに接続され、トランジスタＴ１およびＴ２のゲートはともに入力ＩＮに接続されている。
【０００３】
【発明が解決しようとする課題】
ＴＦＴ回路を実現するためのこのような構成の問題点は、入力電圧レベルがスイッチングポイントより大きくなければならないということである。この条件は、トランジスタ特性に大きなばらつきがあるローパフォーマンストランジスタで満たすのは困難である。例えば、アクティブマトリクス液晶ディスプレイ（ＡＭＬＣＤ）インターフェース回路に使用される従来の大規模集積回路で生成される典型的な信号レベルは、２．７ボルト〜５．５ボルトの範囲である。このようなインバータのスイッチングポイントは、望まれる雑音マージンに応じて、１．３５ボルト〜２．５ボルトの範囲になる。
【０００４】
添付の図面の図２に、図１に示した型のＣＭＯＳインバータの典型的なスイッチング特性を、トランジスタ特性と供給電圧Ｖｄｄとの関数として示す。このインバータのスイッチングポイントＶｔｈは、Ｖｉｎ＝Ｖｏｕｔとの交点における入力電圧として定められ、
【０００５】
【数１】
で表される。ただし、βｐとβｎとは相互コンダクタンスであり、ＶｔｐおよびＶｔｎは、それぞれＰ型トランジスタＴ１およびＮ型トランジスタＴ２の閾値電圧である。
【０００６】
所与の入力電圧によってインバータがスイッチングする、トランジスタパラメータの範囲によって、「プロセスマージン」が決まる。上記の式に示されているように、低入力電圧動作を得るためには、低い閾値電圧およびＮ型トランジスタＴ２の高い移動度を確保する必要がある。そして、インバータのスイッチングポイントは、供給電圧Ｖｄｄとともに増大する。このようなインバータを用いたレベルシフタのパフォーマンスを向上させる目的で、いくつかのインバータを直列に接続し、それらのインバータに異なる供給電圧を印加する技術が、公知である。しかし、この型のレベルシフタは、トランジスタパフォーマンスがはっきりと決まっておらず、かつ、大幅な信号レベルのシフトが必要な用途には、適切でない。
【０００７】
添付の図面の図３に、他の公知の型のレベルシフタを示す。このレベルシフタは、例えば、メモリ回路のセンス増幅器で使用される差動技術に基づいている。このようなＣＭＯＳセンス増幅器もＢｅｌｌａｏｕｒら（上記参照）によって開示されていて、Ｐ型トランジスタＴ３およびＴ４、ならびにＮ型トランジスタＴ５、Ｔ６およびＴ７を備えている。トランジスタＴ５およびＴ６は、差動対を形成し、トランジスタＴ７はテール電流ソース（定電流源）として機能し、そのゲートは、バイアス電圧を受け取るために端子Ｖｂに接続されている。トランジスタＴ３およびＴ４は、それぞれトランジスタＴ５およびＴ６のドレインと、供給ラインｖｄｄとの間に接続される。トランジスタＴ３のゲートは、トランジスタＴ４およびＴ６のドレイン、ならびに出力端子ＯＵＴに接続されており、トランジスタＴ４のゲートは、トランジスタＴ３およびＴ５のドレインと、反転出力信号を供給する出力端子！ＯＵＴとに接続されている。トランジスタＴ５およびＴ６のゲートは、相補的な入力信号を受け取る相補入力ＩＮおよび！ＩＮに接続されている。
【０００８】
トランジスタが完全にマッチングし、かつ、入力ＩＮおよび！ＩＮに同一の差動入力電圧が供給されると仮定すると、バイアス電圧によって設定されるテール電流は、トランジスタＴ５およびＴ６、ならびにトランジスタＴ３およびＴ４を同量だけ流れる。この状態は、準安定状態であり、差動入力電圧が少しでも変動するとこれに応答して変化する。例えば、入力ＩＮの電圧が入力！ＩＮの電圧より少しでも大きければ、トランジスタＴ５は、トランジスタＴ６よりもよりオンになる。この影響によって、出力！ＯＵＴの電圧が下がる。トランジスタＴ４は、よりオンになり、出力ＯＵＴの電圧を増加させる。トランジスタＴ３は、さらにオフになり、出力！ＯＵＴの電圧を下げ、出力ＯＵＴの電圧を増加させる。これにより、入力電圧のわずかな不均衡は、出力端子！ＯＵＴおよびＯＵＴで検知され、増幅される。
【０００９】
この型の回路のレベルシフタとしての制限の１つは、入力に供給される論理ハイ入力レベルが、Ｎ型トランジスタの閾値電圧よりも、かなり高い必要があるということである。しかし、ＡＭＬＣＤ用のモノリシック集積回路ドライバとして実施される場合、Ｎ型トランジスタの閾値電圧は、４．５ボルトという高い値になり得る。
【００１０】
より低い入力電圧で、より効率的に動作させるために、各トランジスタの導電型を逆にして、添付の図面の図４に示すような構成としてもよい。つまり、トランジスタＴ３およびＴ４を、Ｎ型トランジスタとし、トランジスタＴ５、Ｔ６およびＴ７を、Ｐ型トランジスタとする。しかし、この構成の問題点は、高い供給電圧Ｖｄｄおよび低い入力電圧が使用される場合、トランジスタＴ５およびＴ６が線形動作することである。入力トランジスタが飽和動作する場合の方が、差動増幅器の効率はずっと高くなる。この条件では、所与の差動入力電圧に対する電流の差が最大であり、そのことにより、所与のテール電流に対するゲインがより高くなる。
【００１１】
添付の図面の図５に、ソースフォロワ型の、他の公知のレベルシフタを示す。Ｐ型トランジスタＴ８およびＴ９は、供給ラインｖｄｄとグラウンドｇｎｄとの間で、直列に接続されている。トランジスタＴ８のドレインは、トランジスタＴ９および出力ＯＵＴに接続されている。トランジスタＴ８のゲートは、バイアス電圧Ｖｂを受け取るように接続され、トランジスタＴ９のゲートは、入力端子ＩＮに接続されている。トランジスタＴ８およびＴ９が飽和状態の場合、トランジスタＴ８およびＴ９がマッチングしているとすると、出力信号が（ＶＤＤ−Ｖｂ）だけ正にシフトされる。高いＮ型デバイス閾値電圧の問題を解決するため、またはＰ型デバイスの飽和状態を維持するために、このようなレベルシフタを２つ用いて、図３または図４に示す型の差動増幅器を駆動することが可能である。しかし、このような構成では、直流パスの数が多くなり、問題が生じる。
【００１２】
【課題を解決するための手段】
本発明の電圧レベルシフタは、第１の導電型の第１から第４のトランジスタを備えた電圧レベルシフタであって、該第１および第２のトランジスタが第１および第２の電源入力の間に直列に接続され、該第２のトランジスタの制御電極が第１の入力信号を受け取るための第１の入力に第１２のトランジスタを介して接続され、該第３および第４のトランジスタが該第１および第２の電源入力の間に直列に接続され、該第４のトランジスタの制御電極が第１の入力信号の相補入力信号を受け取るための第２の入力に第１３のトランジスタを介して接続され、該第１のトランジスタの該制御電極が該第３のトランジスタの出力電極および該第４のトランジスタのコモン電極に接続され、該第３のトランジスタの該制御電極が該第１のトランジスタの出力電極および該第２のトランジスタのコモン電極に接続され、該第１２および第１３のトランジスタの制御電極がゲーティング入力に接続され、該第１２および第１３のトランジスタのそれぞれのソースに、第１の入力および第２の入力がそれぞれ接続されている。
前記第２および第４のトランジスタのうちの少なくとも１つのソースが出力回路に接続されている。
前記出力回路が差動増幅器を備え、該差動増幅器の差動入力が前記第２および第４のトランジスタのソースに接続されている。
前記差動増幅器が前記第１の導電型の第９および第１０のトランジスタを備え、該第９および第１０のトランジスタの制御電極がそれぞれ前記第２および第４のトランジスタのソースと接続され、該第９および第１０のトランジスタのドレインが電流ミラーに接続されている。
前記差動増幅器の出力がインバータに接続されている。
前記インバータの入力が第１のプルアップまたはプルダウントランジスタに接続され、該プルアップまたはプルダウントランジスタの制御電極がゲーティング入力に接続されている。
前記差動増幅器入力の１つが第２のプルアップまたはプルダウントランジスタに接続され、該第２のプルアップまたはプルダウントランジスタの制御電極がゲーティング入力に接続されている。
前記第１および第２の電源入力の１つが、第１１のトランジスタを介して前記第１から第４のトランジスタおよび前記差動増幅器に接続され、該第１１のトランジスタの制御電極がゲーティング入力に接続されている。
前記各トランジスタが電界効果トランジスタであり、該電界効果トランジスタのコモン、制御および出力電極が、それぞれ、ソース、ゲートおよびドレイン電極である。
前記各トランジスタが薄膜トランジスタである。
前記第１の導電型がＰ型である。
前記各トランジスタがＣＭＯＳ集積回路の少なくとも一部を構成する。
前記電圧レベルシフタは、ディスプレイデバイスに接続されていてもよい。
前記ディスプレイデバイスがフラットパネルマトリクスディスプレイ、特にＬＣＤデバイスである。
前記ＬＣＤデバイスがＡＭＬＣＤである。
また、本発明のレベルシフティング回路は、第１の導電型の第１から第４のトランジスタを有し、該第１および第２のトランジスタが第１のソースフォロワを形成し、該第１および第２のトランジスタが第１および第２の電源入力の間に直列に接続され、該第２のトランジスタの制御電極が直接入力信号を受け取るために第１の入力に第１２のトランジスタを介して接続され、該第３および第４のトランジスタが第２のソースフォロワを形成し、該第３および第４のトランジスタが該第１および第２の電源入力の間に直列に接続され、該第４のトランジスタの制御電極が相補入力信号を受け取るための第２の入力に第１３のトランジスタを介して接続され、該第１のトランジスタの制御電極が該第３のトランジスタの出力電極および該第４のトランジスタのコモン電極に接続され、該第３のトランジ スタの制御電極が該第１のトランジスタの出力電極および該第２のトランジスタのコモン電極に接続され、該第１２および第１３のトランジスタの制御電極がゲーティング入力に接続され、該第１２および第１３のトランジスタのそれぞれのソースに、第１の入力および第２の入力がそれぞれ接続された入力段と、該第２および第４のトランジスタのうちの少なくとも１つのソースが接続された出力段と、を備えている。
前記出力段が差動増幅器であり、該差動増幅器の差動入力が前記第２および第４のトランジスタのソースに接続されている。
前記差動増幅器が前記第１の導電型の第９および第１０のトランジスタを備え、該第９および第１０のトランジスタの制御電極がそれぞれ前記第２および第４のトランジスタのソースと接続され、該第９および第１０のトランジスタのドレインが電流ミラーに接続されている。
前記第１から第４のトランジスタがＰ型トランジスタである。
本発明のディスプレイデバイスは、ディスプレイのピクセルに対応する素子を有するマトリクスと、該マトリクスを駆動するために該マトリクスに接続された少なくとも１つのドライバと、入力端子を介して外部入力信号を受け取るための入力デバイスであって、レベルシフトした信号を出力するために該少なくとも１つのドライバに接続された入力デバイスとを備えたディスプレイデバイスであって、該入力デバイスは前記電圧レベルシフタを備え、前記第１から第４のトランジスタがＰ型トランジスタである。
前記入力端子が前記第２および第４のトランジスタの制御電極に直接接続されている。
前記マトリクスがＡＭＬＣＤのマトリクスである。
前記少なくとも１つのドライバがゲートドライバおよび／またはソースドライバである。
スイッチング素子として薄膜トランジスタを有する、ポリシリコン中に前記ドライバを実現している。
【００４２】
【発明の実施の形態】
添付の図面を参照しながら、実施例により本発明をさらに説明する。
【００４３】
全図面を通して、同一の参照符号は、同一の部材を示す。
【００４４】
図６に示されるレベルシフタは、相補的な入力論理信号によって駆動されるソースフォロワが互いにクロスカップリングされた入力段を備えている。一方のソースフォロワへのバイアス電圧は、他方のソースフォロワによって供給される。レベルシフタは、シングルエンドの入力型または差動入力型であり得る増幅器ＡＭＰの形式の出力段をさらに備えている。増幅器ＡＭＰは、レベルシフタの出力において、最大限の論理振幅が得られることを確実にする。
【００４５】
入力段は、Ｐ型トランジスタＭ１からＭ４を備えている。トランジスタＭ１およびＭ２は、入力ＩＮおよび出力ノードＡとともに第１のソースフォロワを形成する。トランジスタＭ３およびＭ４は、相補入力！ＩＮおよび出力ノードＢとともに第２のソースフォロワを形成する。
【００４６】
第１のソースフォロワへのバイアス電圧は、ノードＢからトランジスタＭ１のゲートに供給され、第２のソースフォロワへのバイアス電圧は、ノードＡからトランジスタＭ３のゲートに供給される。従って、バイアス電圧は、相補的な入力信号をレベルシフトした信号から得られる。
【００４７】
入力ＩＮに供給される入力信号がハイ論理レベルであり、入力！ＩＮの相補入力信号がロー論理レベルである場合、トランジスタＭ２を流れる電流は、トランジスタＭ４を流れる電流と比較すると、少なくなっている。ノードＡの電圧は、ソースフォロワＭ１およびＭ２のレベルシフト動作によって上昇し、このことにより、トランジスタＭ３のゲートおよびソースの間に供給されるバイアス電圧が下がる。トランジスタＭ４がトランジスタＭ３よりもよりオンになるので、ノードＢの電圧は、ローレベルの入力電圧をレベルシフトした後の電圧値に向かって変化する。クロスカップリングによって、ノードＡおよびＢの電圧振幅が、入力電圧の振幅よりも大幅になる。実際には、ノードＡおよびＢの正常なスイッチングを確実にするため、そして零入力電流消費を低減するために、トランジスタＭ１およびＭ３の駆動能力は、トランジスタＭ２およびＭ４の駆動能力よりもずっと低い。
【００４８】
図７に示すレベルシフタは、図６で示した入力段を備えているが、増幅器ＡＭＰはＣＭＯＳインバータとしている。詳細には、このインバータは、供給ラインｖｄｄとグラウンドｇｎｄとの間に直列に接続されたＰ型トランジスタＭ５およびＮ型トランジスタＭ６を備えている。トランジスタＭ５およびＭ６のドレインは、出力端子ＯＵＴに接続されており、トランジスタＭ５およびＭ６のゲートは、トランジスタＭ３のドレインおよびトランジスタＭ４のソースに接続されている。
【００４９】
レベルシフタのロバスト性を上げるため、Ｎ型トランジスタＭ７およびＭ８を、図８に示すように、トランジスタＭ２およびＭ４に並列に接続してもよい。トランジスタＭ２およびＭ８のゲートは、第１の直接入力ＩＮに接続されており、トランジスタＭ４およびＭ７のゲートは、第２の相補入力！ＩＮに接続されている。トランジスタＭ７およびＭ８は、インバータのスイッチングポイントが（例えば、ハイパフォーマンスＮ型デバイスおよびローパフォーマンスＰ型デバイスに起因して）非常に低い場合でも、インバータへの入力が、インバータ出力をハイ状態にスイッチングするのに十分に低いレベルに達することを確実にする。Ｎ型デバイスのパフォーマンスがそれほど高くはない場合、インバータのスイッチングポイントはより高くなり、これにより、ノードＡおよびノードＢのレベルシフトされた信号は、インバータが正常にスイッチングすることを確実にするのに十分な電圧振幅を有する。
【００５０】
図９は、差動入力がノードＡおよびＢに接続されている差動増幅器を備えている出力段を有するレベルシフタを示す。差動増幅器は、Ｎ型トランジスタＣ１およびＣ２によって形成される電流ミラーに、そのドレインが接続されているＰ型トランジスタＭ９およびＭ１０を備えている。
【００５１】
トランジスタＭ９は、トランジスタＭ１を流れる電流をトラックし、トランジスタＭ１０は、トランジスタＭ３を流れる電流をトラックする。トランジスタＭ９を流れる電流は、電流ミラーによってミラーされる。このことより、トランジスタＭ１０およびＣ２を通って流れる電流は、差動入力電圧をトラックし、トランジスタパラメータの変動に対し非常に広い許容範囲を持つ相補トランジスタＩ１およびＩ２によって形成されるＣＭＯＳインバータを駆動するのに十分な大きさの、シングルエンドの出力電圧を発生させる。
【００５２】
一部の用途では、レベルシフトの機能は断続的にしか必要でないので、イナクティブ期間中にレベルシフタをオフにすることで、レベルシフタの電力消費を制御することが可能である。そして、入力信号から見た負荷を下げるように入力信号をゲーティングすることが、しばしば望ましい。このことを達成するために図９で示した型のレベルシフタにゲーティング構成を設けたものを、図１０に示す。
【００５３】
ゲーティングは、ゲーティング入力Ｇに供給されるゲーティング信号によって、制御される。ゲーティング信号がハイの場合、レベルシフタはアクティブとなり、出力において相補入力信号をレベルシフトした信号を発生させる。ゲーティング信号がローの場合、レベルシフタはイナクティブとなり、その出力はデフォルトのロー論理レベルになる。
【００５４】
入力ＩＮおよび！ＩＮは、それぞれ、Ｎ型トランジスタＭ１２およびＭ１３を介して、トランジスタＭ２およびＭ４のゲートに接続されている。トランジスタＭ１２およびＭ１３のゲートは、ゲーティング入力Ｇに接続され、レベルシフタがイナクティブであるときに、トランジスタＭ２およびＭ４のゲートキャパシタンスを、入力に接続された信号ラインから絶縁する。
【００５５】
Ｎ型トランジスタＭ１１は、グラウンドｇｎｄと、トランジスタＭ２およびＭ４のドレインおよびトランジスタＣ１およびＣ２のソースへの供給ラインとの間に接続されている。トランジスタＭ１１のゲートは、ゲーティング入力Ｇに接続されている。従って、ゲーティング信号がハイの場合、トランジスタＭ１１はオンになり、クロスカップリングされたソースフォロワおよび差動増幅器をグラウンドに接続して、これらに電力を供給する。ゲーティング信号がローの場合、トランジスタＭ１１はオフになり、このことにより、ソースフォロワおよび差動増幅器を電源から切断する。
【００５６】
インバータトランジスタＩ１およびＩ２のゲートは、そのゲートがゲーティング入力Ｇに接続されているＰ型トランジスタＧ１を介して、供給ラインｖｄｄに接続されている。ゲーティング信号がハイの場合、トランジスタＧ１はオフになり、レベルシフタの動作に何の影響も及ぼさない。ゲーティング信号がローの場合、トランジスタＧ１はオンになり、インバータの入力を、ハイ論理レベルと等価である供給ラインｖｄｄに接続する。このことにより、レベルシフタがイナクティブである場合、インバータの出力はデフォルトのロー論理レベルになる。
【００５７】
Ｐ型トランジスタＧ２は、ノードＢと供給ラインｖｄｄとの間に接続され、Ｐ型トランジスタＧ２のゲートはゲーティング入力Ｇに接続されている。ゲーティング信号がハイの場合、トランジスタＧ２はオフになり、レベルシフタの動作に何の影響も及ぼさない。ゲーティング信号がローの場合、トランジスタＧ２はオンになり、ノードＢを供給ラインｖｄｄの電圧に維持し、これにより、スタートアップ中、ゲーティング信号をアクティブにするときに起こる過渡的状態の間、好ましい状態となることを確実にする。
【００５８】
図１１は、図１０に示したレベルシフタのシミュレーションの結果を示す。シミュレーションの目的のために、供給電圧Ｖｄｄは１５ボルトにし、入力ＩＮおよび！ＩＮでの入力信号の振幅は４．５ボルトにした。（ａ）に示す波形は、ゲーティング入力Ｇに供給されるゲーティング信号を表す。（ｂ）に示す波形は、入力ＩＮおよび！ＩＮに供給される相補的な入力信号を表す。（ｃ）に示す波形は、ノードＡおよびＢに現れるソースフォロワの出力を表す。（ｄ）に示す波形は、トランジスタＭ１０およびＣ２のドレインに発生する第２段または差動増幅器段の出力と、レベルシフタの出力を構成するインバータＩ１およびＩ２の出力とを表す。
【００５９】
初期的にはゲーティング信号がローレベルであり、トランジスタＭ１１はオフになるので、ソースフォロワおよび差動増幅器に電流が流れない。トランジスタＧ１およびＧ２はオンになるので、ソースフォロワのノードＡおよびＢ、ならびに第２の段の出力は、供給ラインｖｄｄの電圧Ｖｄｄである。インバータの出力は、デフォルトのローレベルになる。
【００６０】
ゲーティング信号がハイレベルにスイッチングすると、トランジスタＭ１１、Ｍ１２およびＭ１３はオンになり、相補入力信号をレベルシフトした信号が、ノードＡとＢとの間に発生する。これらのノードの電圧レベルは、ロー論理レベルではおおよそ３ボルトであり、ハイ論理レベルでは１０ボルトであり、４．５ボルトの入力信号振幅に対しておおよそ７ボルトの論理振幅を与える。差動増幅器は、ハイ論理レベルではおおよそ１４ボルトの、ロー論理レベルでは１ボルトの出力レベルを発生させる。これは、インバータＩ１およびＩ２を駆動して、０〜１５ボルトの間の最大限の論理出力振幅を生成するのに十分な出力レベルである。
【００６１】
ゲーティング信号がローレベルに戻ると、レベルシフタは、零入力電流がなく、出力がロー論理レベルのデフォルト状態に戻る。
【００６２】
これらのことにより、グラウンドを基準にして比較的低い電圧入力信号において大幅な電圧シフトを提供できる信号レベルシフタを、提供することが可能になる。このレベルシフタは、トランジスタ特性の変動に対する許容範囲が高く、そのことにより、大きいプロセスマージンを提供する。このようなレベルシフタは、ローパフォーマンス薄膜トランジスタを用いて実施されてもよく、例えば、大規模集積回路によって提供される従来の信号電圧レベルと、アクティブマトリクスディスプレイ用のモノリシックドライバのような高い電圧レベルで動作する回路との間のインターフェイスを提供するために、使用されてもよい。
【００６３】
図１２は、ＬＣＤドライバエレクトロニクスにインターフェイスする電圧レベルシフタを有するＡＭＬＣＤの実施例を示す図である。このＡＭＬＣＤはモノリシックポリシリコンＴＦＴドライバを有し、上記に説明したような本発明による複数のレベルシフタとの低電圧インターフェイスを有する。
【００６４】
ＡＭＬＣＤ制御エレクトロニクスの消費電力を下げるために、低い電圧を有する制御信号が用いられる。例えば２〜３ボルトのオーダーの信号がディスプレイデバイスの入力に印加され得る。しかし、例えばドライバに用いられるようなポリシリコンＴＦＴは、一般的な特徴として、従来の単結晶シリコンＭＯＳトランジスタよりもずっと高い閾値電圧を示す。この高い閾値電圧により、ポリシリコン回路部を低い電圧入力で駆動する場合に問題が生じる。従って、高い閾値電圧に対しロバスト性をもつなんらかの形式のレベルシフティングおよび増幅が、インターフェース回路によって行われなければならない。
【００６５】
図示した実施例のＬＣＤドライバエレクトロニクスは電圧レベルシフタ回路によってインターフェイスされるゲートおよびソースドライバ回路を有し、電圧レベルシフタ回路はモノリシックＬＣＤドライバを制御するための複数の電圧レベルシフタを有する。本発明によるインターフェース回路は、低い電圧入力信号で動作することができ、そこにはＰ型ＴＦＴ入力トランジスタが提供されている。それぞれのゲート電極は、外部のＬＳＩ低電圧入力に直接接続されている。この方法により、負の閾値電圧を有するＰ型ＴＦＴが低い電圧入力で常にオンになることを確実にする。
【００６６】
図１２に示すように、インターフェース回路のトランジスタのゲートは、低電圧差動論理入力に接続されている。図に示したインターフェース回路は、上記に説明したように、ゲーティング構成を有する実施形態を含むあらゆる電圧レベルシフタでよいことを述べておく。この場合、上記の実施例に示したように、さらなるゲーティング入力Ｇが提供され得る。このように、図１２に示すＴＦＴトランジスタは例示にすぎず、この図示した実施形態に本発明が限定されるわけではない。
【００６７】
以上に述べたように、本発明の電圧レベルシフタは、クロスカップリングされたソースフォロワ型の入力段および差動増幅器ＡＭＰの形式の出力段を備えており、シングルエンドまたは差動入力を持ち得る。ソースフォロワは、トランジスタＭ１およびＭ２、ならびにトランジスタＭ３およびＭ４を備えている。差動入力ＩＮおよび！ＩＮは、トランジスタＭ２およびＭ４のゲートに接続されている。バイアス電圧は、トランジスタＭ３のドレインおよびトランジスタＭ４のソースが接続されているノードＢからトランジスタＭ１のゲートに供給される。同様に、バイアス電圧は、トランジスタＭ１のドレインおよびトランジスタＭ２のソースが接続されているノードＡからトランジスタＭ３のゲートに供給される。
【００６８】
【発明の効果】
本発明によれば、信号レベルを大きくシフトさせることができ、かつ、広いプロセスマージンを有するレベルシフタを提供できる。
【図面の簡単な説明】
【図１】電圧レベルシフタとして動作し得る、公知の型のインバータの回路図である。
【図２】図１のインバータのスイッチング特性を示すグラフを示す図である。
【図３】電圧レベルシフタとして使用され得る、公知の型のセンス増幅器の回路図である。
【図４】反転された極性および相補デバイスを有する、図３で示した型のセンス増幅器の回路図である。
【図５】電圧レベルシフタとして使用され得る、公知の型のソースフォロワの回路図である。
【図６】本発明の第１の実施形態を構成するレベルシフタの模式的な回路図である。
【図７】本発明の第２の実施例を構成するレベルシフタの回路図である。
【図８】本発明の第３の実施例を構成するレベルシフタの回路図である。
【図９】本発明の第４の実施例を構成するレベルシフタの回路図である。
【図１０】本発明の第５の実施例を構成するレベルシフタの回路図である。
【図１１】（ａ）〜（ｄ）は、図１０に示したレベルシフタのシミュレーションで生じる波形を示す波形図である。
【図１２】ＬＣＤドライバエレクトロニクスとインターフェースする電圧レベルシフタを有するＡＭＬＣＤの実施例を示す図である。
【符号の説明】
Ｔ１〜Ｔ９ トランジスタ
Ｍ１〜Ｍ１３ トランジスタ
Ｃ１ トランジスタ
Ｃ２ トランジスタ
Ｉ１ インバータトランジスタ
Ｉ２ インバータトランジスタ
Ｇ１ トランジスタ
Ｇ２ トランジスタ
【発明の属する技術分野】
本発明は、電圧レベルシフタに関する。このような電圧レベルシフタは、例えば、より小さな振幅の信号とインターフェースするための大面積シリコンオンインシュレータ（ＳＯＩ）回路において使用され得る。このような用途の一例は、３．３ボルト〜５ボルトの信号レベルと１０ボルト〜２０ボルトの信号とのインターフェースがしばしば必要とされる、低温ポリシリコン薄膜トランジスタ（ＴＦＴ）を用いて製造される液晶ディスプレイなどのフラットパネルマトリクスディスプレイ用のモノリシックドライバ回路である。
【０００２】
【従来の技術】
添付の図面の図１に、既知の型のＣＭＯＳインバータを示す。このインバータは、例えば、Ａ．Ｂｅｌｌａｏｕａｒ，Ｍ．Ｅｌｍａｓｒｙの”Ｌｏｗ Ｐｏｗｅｒ Ｄｉｇｉｔａｌ ＶＬＳＩ Ｄｅｓｉｇｎ”Ｋｌｕｗｅｒ Ａｃａｄｅｍｉｃ Ｐｕｂｌｉｓｈｅｒｓ、１９９５に開示されているように、限定された範囲での電圧レベルシフトを行うのに用いられ得る。このインバータは、電力供給ラインｖｄｄとグラウンドｇｎｄとの間に直列に接続されたＰ型トランジスタＴ１およびＮ型トランジスタＴ２を備えている。トランジスタＴ１およびＴ２のドレインは、反転された信号を提供するための出力！ＯＵＴに接続され、トランジスタＴ１およびＴ２のゲートはともに入力ＩＮに接続されている。
【０００３】
【発明が解決しようとする課題】
ＴＦＴ回路を実現するためのこのような構成の問題点は、入力電圧レベルがスイッチングポイントより大きくなければならないということである。この条件は、トランジスタ特性に大きなばらつきがあるローパフォーマンストランジスタで満たすのは困難である。例えば、アクティブマトリクス液晶ディスプレイ（ＡＭＬＣＤ）インターフェース回路に使用される従来の大規模集積回路で生成される典型的な信号レベルは、２．７ボルト〜５．５ボルトの範囲である。このようなインバータのスイッチングポイントは、望まれる雑音マージンに応じて、１．３５ボルト〜２．５ボルトの範囲になる。
【０００４】
添付の図面の図２に、図１に示した型のＣＭＯＳインバータの典型的なスイッチング特性を、トランジスタ特性と供給電圧Ｖｄｄとの関数として示す。このインバータのスイッチングポイントＶｔｈは、Ｖｉｎ＝Ｖｏｕｔとの交点における入力電圧として定められ、
【０００５】
【数１】
【０００６】
所与の入力電圧によってインバータがスイッチングする、トランジスタパラメータの範囲によって、「プロセスマージン」が決まる。上記の式に示されているように、低入力電圧動作を得るためには、低い閾値電圧およびＮ型トランジスタＴ２の高い移動度を確保する必要がある。そして、インバータのスイッチングポイントは、供給電圧Ｖｄｄとともに増大する。このようなインバータを用いたレベルシフタのパフォーマンスを向上させる目的で、いくつかのインバータを直列に接続し、それらのインバータに異なる供給電圧を印加する技術が、公知である。しかし、この型のレベルシフタは、トランジスタパフォーマンスがはっきりと決まっておらず、かつ、大幅な信号レベルのシフトが必要な用途には、適切でない。
【０００７】
添付の図面の図３に、他の公知の型のレベルシフタを示す。このレベルシフタは、例えば、メモリ回路のセンス増幅器で使用される差動技術に基づいている。このようなＣＭＯＳセンス増幅器もＢｅｌｌａｏｕｒら（上記参照）によって開示されていて、Ｐ型トランジスタＴ３およびＴ４、ならびにＮ型トランジスタＴ５、Ｔ６およびＴ７を備えている。トランジスタＴ５およびＴ６は、差動対を形成し、トランジスタＴ７はテール電流ソース（定電流源）として機能し、そのゲートは、バイアス電圧を受け取るために端子Ｖｂに接続されている。トランジスタＴ３およびＴ４は、それぞれトランジスタＴ５およびＴ６のドレインと、供給ラインｖｄｄとの間に接続される。トランジスタＴ３のゲートは、トランジスタＴ４およびＴ６のドレイン、ならびに出力端子ＯＵＴに接続されており、トランジスタＴ４のゲートは、トランジスタＴ３およびＴ５のドレインと、反転出力信号を供給する出力端子！ＯＵＴとに接続されている。トランジスタＴ５およびＴ６のゲートは、相補的な入力信号を受け取る相補入力ＩＮおよび！ＩＮに接続されている。
【０００８】
トランジスタが完全にマッチングし、かつ、入力ＩＮおよび！ＩＮに同一の差動入力電圧が供給されると仮定すると、バイアス電圧によって設定されるテール電流は、トランジスタＴ５およびＴ６、ならびにトランジスタＴ３およびＴ４を同量だけ流れる。この状態は、準安定状態であり、差動入力電圧が少しでも変動するとこれに応答して変化する。例えば、入力ＩＮの電圧が入力！ＩＮの電圧より少しでも大きければ、トランジスタＴ５は、トランジスタＴ６よりもよりオンになる。この影響によって、出力！ＯＵＴの電圧が下がる。トランジスタＴ４は、よりオンになり、出力ＯＵＴの電圧を増加させる。トランジスタＴ３は、さらにオフになり、出力！ＯＵＴの電圧を下げ、出力ＯＵＴの電圧を増加させる。これにより、入力電圧のわずかな不均衡は、出力端子！ＯＵＴおよびＯＵＴで検知され、増幅される。
【０００９】
この型の回路のレベルシフタとしての制限の１つは、入力に供給される論理ハイ入力レベルが、Ｎ型トランジスタの閾値電圧よりも、かなり高い必要があるということである。しかし、ＡＭＬＣＤ用のモノリシック集積回路ドライバとして実施される場合、Ｎ型トランジスタの閾値電圧は、４．５ボルトという高い値になり得る。
【００１０】
より低い入力電圧で、より効率的に動作させるために、各トランジスタの導電型を逆にして、添付の図面の図４に示すような構成としてもよい。つまり、トランジスタＴ３およびＴ４を、Ｎ型トランジスタとし、トランジスタＴ５、Ｔ６およびＴ７を、Ｐ型トランジスタとする。しかし、この構成の問題点は、高い供給電圧Ｖｄｄおよび低い入力電圧が使用される場合、トランジスタＴ５およびＴ６が線形動作することである。入力トランジスタが飽和動作する場合の方が、差動増幅器の効率はずっと高くなる。この条件では、所与の差動入力電圧に対する電流の差が最大であり、そのことにより、所与のテール電流に対するゲインがより高くなる。
【００１１】
添付の図面の図５に、ソースフォロワ型の、他の公知のレベルシフタを示す。Ｐ型トランジスタＴ８およびＴ９は、供給ラインｖｄｄとグラウンドｇｎｄとの間で、直列に接続されている。トランジスタＴ８のドレインは、トランジスタＴ９および出力ＯＵＴに接続されている。トランジスタＴ８のゲートは、バイアス電圧Ｖｂを受け取るように接続され、トランジスタＴ９のゲートは、入力端子ＩＮに接続されている。トランジスタＴ８およびＴ９が飽和状態の場合、トランジスタＴ８およびＴ９がマッチングしているとすると、出力信号が（ＶＤＤ−Ｖｂ）だけ正にシフトされる。高いＮ型デバイス閾値電圧の問題を解決するため、またはＰ型デバイスの飽和状態を維持するために、このようなレベルシフタを２つ用いて、図３または図４に示す型の差動増幅器を駆動することが可能である。しかし、このような構成では、直流パスの数が多くなり、問題が生じる。
【００１２】
【課題を解決するための手段】
本発明の電圧レベルシフタは、第１の導電型の第１から第４のトランジスタを備えた電圧レベルシフタであって、該第１および第２のトランジスタが第１および第２の電源入力の間に直列に接続され、該第２のトランジスタの制御電極が第１の入力信号を受け取るための第１の入力に第１２のトランジスタを介して接続され、該第３および第４のトランジスタが該第１および第２の電源入力の間に直列に接続され、該第４のトランジスタの制御電極が第１の入力信号の相補入力信号を受け取るための第２の入力に第１３のトランジスタを介して接続され、該第１のトランジスタの該制御電極が該第３のトランジスタの出力電極および該第４のトランジスタのコモン電極に接続され、該第３のトランジスタの該制御電極が該第１のトランジスタの出力電極および該第２のトランジスタのコモン電極に接続され、該第１２および第１３のトランジスタの制御電極がゲーティング入力に接続され、該第１２および第１３のトランジスタのそれぞれのソースに、第１の入力および第２の入力がそれぞれ接続されている。
前記第２および第４のトランジスタのうちの少なくとも１つのソースが出力回路に接続されている。
前記出力回路が差動増幅器を備え、該差動増幅器の差動入力が前記第２および第４のトランジスタのソースに接続されている。
前記差動増幅器が前記第１の導電型の第９および第１０のトランジスタを備え、該第９および第１０のトランジスタの制御電極がそれぞれ前記第２および第４のトランジスタのソースと接続され、該第９および第１０のトランジスタのドレインが電流ミラーに接続されている。
前記差動増幅器の出力がインバータに接続されている。
前記インバータの入力が第１のプルアップまたはプルダウントランジスタに接続され、該プルアップまたはプルダウントランジスタの制御電極がゲーティング入力に接続されている。
前記差動増幅器入力の１つが第２のプルアップまたはプルダウントランジスタに接続され、該第２のプルアップまたはプルダウントランジスタの制御電極がゲーティング入力に接続されている。
前記第１および第２の電源入力の１つが、第１１のトランジスタを介して前記第１から第４のトランジスタおよび前記差動増幅器に接続され、該第１１のトランジスタの制御電極がゲーティング入力に接続されている。
前記各トランジスタが電界効果トランジスタであり、該電界効果トランジスタのコモン、制御および出力電極が、それぞれ、ソース、ゲートおよびドレイン電極である。
前記各トランジスタが薄膜トランジスタである。
前記第１の導電型がＰ型である。
前記各トランジスタがＣＭＯＳ集積回路の少なくとも一部を構成する。
前記電圧レベルシフタは、ディスプレイデバイスに接続されていてもよい。
前記ディスプレイデバイスがフラットパネルマトリクスディスプレイ、特にＬＣＤデバイスである。
前記ＬＣＤデバイスがＡＭＬＣＤである。
また、本発明のレベルシフティング回路は、第１の導電型の第１から第４のトランジスタを有し、該第１および第２のトランジスタが第１のソースフォロワを形成し、該第１および第２のトランジスタが第１および第２の電源入力の間に直列に接続され、該第２のトランジスタの制御電極が直接入力信号を受け取るために第１の入力に第１２のトランジスタを介して接続され、該第３および第４のトランジスタが第２のソースフォロワを形成し、該第３および第４のトランジスタが該第１および第２の電源入力の間に直列に接続され、該第４のトランジスタの制御電極が相補入力信号を受け取るための第２の入力に第１３のトランジスタを介して接続され、該第１のトランジスタの制御電極が該第３のトランジスタの出力電極および該第４のトランジスタのコモン電極に接続され、該第３のトランジ スタの制御電極が該第１のトランジスタの出力電極および該第２のトランジスタのコモン電極に接続され、該第１２および第１３のトランジスタの制御電極がゲーティング入力に接続され、該第１２および第１３のトランジスタのそれぞれのソースに、第１の入力および第２の入力がそれぞれ接続された入力段と、該第２および第４のトランジスタのうちの少なくとも１つのソースが接続された出力段と、を備えている。
前記出力段が差動増幅器であり、該差動増幅器の差動入力が前記第２および第４のトランジスタのソースに接続されている。
前記差動増幅器が前記第１の導電型の第９および第１０のトランジスタを備え、該第９および第１０のトランジスタの制御電極がそれぞれ前記第２および第４のトランジスタのソースと接続され、該第９および第１０のトランジスタのドレインが電流ミラーに接続されている。
前記第１から第４のトランジスタがＰ型トランジスタである。
本発明のディスプレイデバイスは、ディスプレイのピクセルに対応する素子を有するマトリクスと、該マトリクスを駆動するために該マトリクスに接続された少なくとも１つのドライバと、入力端子を介して外部入力信号を受け取るための入力デバイスであって、レベルシフトした信号を出力するために該少なくとも１つのドライバに接続された入力デバイスとを備えたディスプレイデバイスであって、該入力デバイスは前記電圧レベルシフタを備え、前記第１から第４のトランジスタがＰ型トランジスタである。
前記入力端子が前記第２および第４のトランジスタの制御電極に直接接続されている。
前記マトリクスがＡＭＬＣＤのマトリクスである。
前記少なくとも１つのドライバがゲートドライバおよび／またはソースドライバである。
スイッチング素子として薄膜トランジスタを有する、ポリシリコン中に前記ドライバを実現している。
【００４２】
【発明の実施の形態】
添付の図面を参照しながら、実施例により本発明をさらに説明する。
【００４３】
全図面を通して、同一の参照符号は、同一の部材を示す。
【００４４】
図６に示されるレベルシフタは、相補的な入力論理信号によって駆動されるソースフォロワが互いにクロスカップリングされた入力段を備えている。一方のソースフォロワへのバイアス電圧は、他方のソースフォロワによって供給される。レベルシフタは、シングルエンドの入力型または差動入力型であり得る増幅器ＡＭＰの形式の出力段をさらに備えている。増幅器ＡＭＰは、レベルシフタの出力において、最大限の論理振幅が得られることを確実にする。
【００４５】
入力段は、Ｐ型トランジスタＭ１からＭ４を備えている。トランジスタＭ１およびＭ２は、入力ＩＮおよび出力ノードＡとともに第１のソースフォロワを形成する。トランジスタＭ３およびＭ４は、相補入力！ＩＮおよび出力ノードＢとともに第２のソースフォロワを形成する。
【００４６】
第１のソースフォロワへのバイアス電圧は、ノードＢからトランジスタＭ１のゲートに供給され、第２のソースフォロワへのバイアス電圧は、ノードＡからトランジスタＭ３のゲートに供給される。従って、バイアス電圧は、相補的な入力信号をレベルシフトした信号から得られる。
【００４７】
入力ＩＮに供給される入力信号がハイ論理レベルであり、入力！ＩＮの相補入力信号がロー論理レベルである場合、トランジスタＭ２を流れる電流は、トランジスタＭ４を流れる電流と比較すると、少なくなっている。ノードＡの電圧は、ソースフォロワＭ１およびＭ２のレベルシフト動作によって上昇し、このことにより、トランジスタＭ３のゲートおよびソースの間に供給されるバイアス電圧が下がる。トランジスタＭ４がトランジスタＭ３よりもよりオンになるので、ノードＢの電圧は、ローレベルの入力電圧をレベルシフトした後の電圧値に向かって変化する。クロスカップリングによって、ノードＡおよびＢの電圧振幅が、入力電圧の振幅よりも大幅になる。実際には、ノードＡおよびＢの正常なスイッチングを確実にするため、そして零入力電流消費を低減するために、トランジスタＭ１およびＭ３の駆動能力は、トランジスタＭ２およびＭ４の駆動能力よりもずっと低い。
【００４８】
図７に示すレベルシフタは、図６で示した入力段を備えているが、増幅器ＡＭＰはＣＭＯＳインバータとしている。詳細には、このインバータは、供給ラインｖｄｄとグラウンドｇｎｄとの間に直列に接続されたＰ型トランジスタＭ５およびＮ型トランジスタＭ６を備えている。トランジスタＭ５およびＭ６のドレインは、出力端子ＯＵＴに接続されており、トランジスタＭ５およびＭ６のゲートは、トランジスタＭ３のドレインおよびトランジスタＭ４のソースに接続されている。
【００４９】
レベルシフタのロバスト性を上げるため、Ｎ型トランジスタＭ７およびＭ８を、図８に示すように、トランジスタＭ２およびＭ４に並列に接続してもよい。トランジスタＭ２およびＭ８のゲートは、第１の直接入力ＩＮに接続されており、トランジスタＭ４およびＭ７のゲートは、第２の相補入力！ＩＮに接続されている。トランジスタＭ７およびＭ８は、インバータのスイッチングポイントが（例えば、ハイパフォーマンスＮ型デバイスおよびローパフォーマンスＰ型デバイスに起因して）非常に低い場合でも、インバータへの入力が、インバータ出力をハイ状態にスイッチングするのに十分に低いレベルに達することを確実にする。Ｎ型デバイスのパフォーマンスがそれほど高くはない場合、インバータのスイッチングポイントはより高くなり、これにより、ノードＡおよびノードＢのレベルシフトされた信号は、インバータが正常にスイッチングすることを確実にするのに十分な電圧振幅を有する。
【００５０】
図９は、差動入力がノードＡおよびＢに接続されている差動増幅器を備えている出力段を有するレベルシフタを示す。差動増幅器は、Ｎ型トランジスタＣ１およびＣ２によって形成される電流ミラーに、そのドレインが接続されているＰ型トランジスタＭ９およびＭ１０を備えている。
【００５１】
トランジスタＭ９は、トランジスタＭ１を流れる電流をトラックし、トランジスタＭ１０は、トランジスタＭ３を流れる電流をトラックする。トランジスタＭ９を流れる電流は、電流ミラーによってミラーされる。このことより、トランジスタＭ１０およびＣ２を通って流れる電流は、差動入力電圧をトラックし、トランジスタパラメータの変動に対し非常に広い許容範囲を持つ相補トランジスタＩ１およびＩ２によって形成されるＣＭＯＳインバータを駆動するのに十分な大きさの、シングルエンドの出力電圧を発生させる。
【００５２】
一部の用途では、レベルシフトの機能は断続的にしか必要でないので、イナクティブ期間中にレベルシフタをオフにすることで、レベルシフタの電力消費を制御することが可能である。そして、入力信号から見た負荷を下げるように入力信号をゲーティングすることが、しばしば望ましい。このことを達成するために図９で示した型のレベルシフタにゲーティング構成を設けたものを、図１０に示す。
【００５３】
ゲーティングは、ゲーティング入力Ｇに供給されるゲーティング信号によって、制御される。ゲーティング信号がハイの場合、レベルシフタはアクティブとなり、出力において相補入力信号をレベルシフトした信号を発生させる。ゲーティング信号がローの場合、レベルシフタはイナクティブとなり、その出力はデフォルトのロー論理レベルになる。
【００５４】
入力ＩＮおよび！ＩＮは、それぞれ、Ｎ型トランジスタＭ１２およびＭ１３を介して、トランジスタＭ２およびＭ４のゲートに接続されている。トランジスタＭ１２およびＭ１３のゲートは、ゲーティング入力Ｇに接続され、レベルシフタがイナクティブであるときに、トランジスタＭ２およびＭ４のゲートキャパシタンスを、入力に接続された信号ラインから絶縁する。
【００５５】
Ｎ型トランジスタＭ１１は、グラウンドｇｎｄと、トランジスタＭ２およびＭ４のドレインおよびトランジスタＣ１およびＣ２のソースへの供給ラインとの間に接続されている。トランジスタＭ１１のゲートは、ゲーティング入力Ｇに接続されている。従って、ゲーティング信号がハイの場合、トランジスタＭ１１はオンになり、クロスカップリングされたソースフォロワおよび差動増幅器をグラウンドに接続して、これらに電力を供給する。ゲーティング信号がローの場合、トランジスタＭ１１はオフになり、このことにより、ソースフォロワおよび差動増幅器を電源から切断する。
【００５６】
インバータトランジスタＩ１およびＩ２のゲートは、そのゲートがゲーティング入力Ｇに接続されているＰ型トランジスタＧ１を介して、供給ラインｖｄｄに接続されている。ゲーティング信号がハイの場合、トランジスタＧ１はオフになり、レベルシフタの動作に何の影響も及ぼさない。ゲーティング信号がローの場合、トランジスタＧ１はオンになり、インバータの入力を、ハイ論理レベルと等価である供給ラインｖｄｄに接続する。このことにより、レベルシフタがイナクティブである場合、インバータの出力はデフォルトのロー論理レベルになる。
【００５７】
Ｐ型トランジスタＧ２は、ノードＢと供給ラインｖｄｄとの間に接続され、Ｐ型トランジスタＧ２のゲートはゲーティング入力Ｇに接続されている。ゲーティング信号がハイの場合、トランジスタＧ２はオフになり、レベルシフタの動作に何の影響も及ぼさない。ゲーティング信号がローの場合、トランジスタＧ２はオンになり、ノードＢを供給ラインｖｄｄの電圧に維持し、これにより、スタートアップ中、ゲーティング信号をアクティブにするときに起こる過渡的状態の間、好ましい状態となることを確実にする。
【００５８】
図１１は、図１０に示したレベルシフタのシミュレーションの結果を示す。シミュレーションの目的のために、供給電圧Ｖｄｄは１５ボルトにし、入力ＩＮおよび！ＩＮでの入力信号の振幅は４．５ボルトにした。（ａ）に示す波形は、ゲーティング入力Ｇに供給されるゲーティング信号を表す。（ｂ）に示す波形は、入力ＩＮおよび！ＩＮに供給される相補的な入力信号を表す。（ｃ）に示す波形は、ノードＡおよびＢに現れるソースフォロワの出力を表す。（ｄ）に示す波形は、トランジスタＭ１０およびＣ２のドレインに発生する第２段または差動増幅器段の出力と、レベルシフタの出力を構成するインバータＩ１およびＩ２の出力とを表す。
【００５９】
初期的にはゲーティング信号がローレベルであり、トランジスタＭ１１はオフになるので、ソースフォロワおよび差動増幅器に電流が流れない。トランジスタＧ１およびＧ２はオンになるので、ソースフォロワのノードＡおよびＢ、ならびに第２の段の出力は、供給ラインｖｄｄの電圧Ｖｄｄである。インバータの出力は、デフォルトのローレベルになる。
【００６０】
ゲーティング信号がハイレベルにスイッチングすると、トランジスタＭ１１、Ｍ１２およびＭ１３はオンになり、相補入力信号をレベルシフトした信号が、ノードＡとＢとの間に発生する。これらのノードの電圧レベルは、ロー論理レベルではおおよそ３ボルトであり、ハイ論理レベルでは１０ボルトであり、４．５ボルトの入力信号振幅に対しておおよそ７ボルトの論理振幅を与える。差動増幅器は、ハイ論理レベルではおおよそ１４ボルトの、ロー論理レベルでは１ボルトの出力レベルを発生させる。これは、インバータＩ１およびＩ２を駆動して、０〜１５ボルトの間の最大限の論理出力振幅を生成するのに十分な出力レベルである。
【００６１】
ゲーティング信号がローレベルに戻ると、レベルシフタは、零入力電流がなく、出力がロー論理レベルのデフォルト状態に戻る。
【００６２】
これらのことにより、グラウンドを基準にして比較的低い電圧入力信号において大幅な電圧シフトを提供できる信号レベルシフタを、提供することが可能になる。このレベルシフタは、トランジスタ特性の変動に対する許容範囲が高く、そのことにより、大きいプロセスマージンを提供する。このようなレベルシフタは、ローパフォーマンス薄膜トランジスタを用いて実施されてもよく、例えば、大規模集積回路によって提供される従来の信号電圧レベルと、アクティブマトリクスディスプレイ用のモノリシックドライバのような高い電圧レベルで動作する回路との間のインターフェイスを提供するために、使用されてもよい。
【００６３】
図１２は、ＬＣＤドライバエレクトロニクスにインターフェイスする電圧レベルシフタを有するＡＭＬＣＤの実施例を示す図である。このＡＭＬＣＤはモノリシックポリシリコンＴＦＴドライバを有し、上記に説明したような本発明による複数のレベルシフタとの低電圧インターフェイスを有する。
【００６４】
ＡＭＬＣＤ制御エレクトロニクスの消費電力を下げるために、低い電圧を有する制御信号が用いられる。例えば２〜３ボルトのオーダーの信号がディスプレイデバイスの入力に印加され得る。しかし、例えばドライバに用いられるようなポリシリコンＴＦＴは、一般的な特徴として、従来の単結晶シリコンＭＯＳトランジスタよりもずっと高い閾値電圧を示す。この高い閾値電圧により、ポリシリコン回路部を低い電圧入力で駆動する場合に問題が生じる。従って、高い閾値電圧に対しロバスト性をもつなんらかの形式のレベルシフティングおよび増幅が、インターフェース回路によって行われなければならない。
【００６５】
図示した実施例のＬＣＤドライバエレクトロニクスは電圧レベルシフタ回路によってインターフェイスされるゲートおよびソースドライバ回路を有し、電圧レベルシフタ回路はモノリシックＬＣＤドライバを制御するための複数の電圧レベルシフタを有する。本発明によるインターフェース回路は、低い電圧入力信号で動作することができ、そこにはＰ型ＴＦＴ入力トランジスタが提供されている。それぞれのゲート電極は、外部のＬＳＩ低電圧入力に直接接続されている。この方法により、負の閾値電圧を有するＰ型ＴＦＴが低い電圧入力で常にオンになることを確実にする。
【００６６】
図１２に示すように、インターフェース回路のトランジスタのゲートは、低電圧差動論理入力に接続されている。図に示したインターフェース回路は、上記に説明したように、ゲーティング構成を有する実施形態を含むあらゆる電圧レベルシフタでよいことを述べておく。この場合、上記の実施例に示したように、さらなるゲーティング入力Ｇが提供され得る。このように、図１２に示すＴＦＴトランジスタは例示にすぎず、この図示した実施形態に本発明が限定されるわけではない。
【００６７】
以上に述べたように、本発明の電圧レベルシフタは、クロスカップリングされたソースフォロワ型の入力段および差動増幅器ＡＭＰの形式の出力段を備えており、シングルエンドまたは差動入力を持ち得る。ソースフォロワは、トランジスタＭ１およびＭ２、ならびにトランジスタＭ３およびＭ４を備えている。差動入力ＩＮおよび！ＩＮは、トランジスタＭ２およびＭ４のゲートに接続されている。バイアス電圧は、トランジスタＭ３のドレインおよびトランジスタＭ４のソースが接続されているノードＢからトランジスタＭ１のゲートに供給される。同様に、バイアス電圧は、トランジスタＭ１のドレインおよびトランジスタＭ２のソースが接続されているノードＡからトランジスタＭ３のゲートに供給される。
【００６８】
【発明の効果】
本発明によれば、信号レベルを大きくシフトさせることができ、かつ、広いプロセスマージンを有するレベルシフタを提供できる。
【図面の簡単な説明】
【図１】電圧レベルシフタとして動作し得る、公知の型のインバータの回路図である。
【図２】図１のインバータのスイッチング特性を示すグラフを示す図である。
【図３】電圧レベルシフタとして使用され得る、公知の型のセンス増幅器の回路図である。
【図４】反転された極性および相補デバイスを有する、図３で示した型のセンス増幅器の回路図である。
【図５】電圧レベルシフタとして使用され得る、公知の型のソースフォロワの回路図である。
【図６】本発明の第１の実施形態を構成するレベルシフタの模式的な回路図である。
【図７】本発明の第２の実施例を構成するレベルシフタの回路図である。
【図８】本発明の第３の実施例を構成するレベルシフタの回路図である。
【図９】本発明の第４の実施例を構成するレベルシフタの回路図である。
【図１０】本発明の第５の実施例を構成するレベルシフタの回路図である。
【図１１】（ａ）〜（ｄ）は、図１０に示したレベルシフタのシミュレーションで生じる波形を示す波形図である。
【図１２】ＬＣＤドライバエレクトロニクスとインターフェースする電圧レベルシフタを有するＡＭＬＣＤの実施例を示す図である。
【符号の説明】
Ｔ１〜Ｔ９ トランジスタ
Ｍ１〜Ｍ１３ トランジスタ
Ｃ１ トランジスタ
Ｃ２ トランジスタ
Ｉ１ インバータトランジスタ
Ｉ２ インバータトランジスタ
Ｇ１ トランジスタ
Ｇ２ トランジスタ
Claims (24)
- 第１の導電型の第１から第４のトランジスタを備えた電圧レベルシフタであって、
該第１および第２のトランジスタが第１および第２の電源入力の間に直列に接続され、該第２のトランジスタの制御電極が第１の入力信号を受け取るための第１の入力に第１２のトランジスタを介して接続され、
該第３および第４のトランジスタが該第１および第２の電源入力の間に直列に接続され、該第４のトランジスタの制御電極が第１の入力信号の相補入力信号を受け取るための第２の入力に第１３のトランジスタを介して接続され、
該第１のトランジスタの該制御電極が該第３のトランジスタの出力電極および該第４のトランジスタのコモン電極に接続され、該第３のトランジスタの該制御電極が該第１のトランジスタの出力電極および該第２のトランジスタのコモン電極に接続され、
該第１２および第１３のトランジスタの制御電極がゲーティング入力に接続され、
該第１２および第１３のトランジスタのそれぞれのソースに、第１の入力および第２の入力がそれぞれ接続されている、電圧レベルシフタ。 - 前記第２および第４のトランジスタのうちの少なくとも１つのソースが出力回路に接続された、請求項１に記載の電圧レベルシフタ。
- 前記出力回路が差動増幅器を備え、該差動増幅器の差動入力が前記第２および第４のトランジスタのソースに接続された、請求項２に記載の電圧レベルシフタ。
- 前記差動増幅器が前記第１の導電型の第９および第１０のトランジスタを備え、該第９および第１０のトランジスタの制御電極がそれぞれ前記第２および第４のトランジスタのソースと接続され、該第９および第１０のトランジスタのドレインが電流ミラーに接続された、請求項３に記載の電圧レベルシフタ。
- 前記差動増幅器の出力がインバータに接続された、請求項３に記載の電圧レベルシフタ。
- 前記インバータの入力が第１のプルアップまたはプルダウントランジスタに接続され、該プルアップまたはプルダウントランジスタの制御電極がゲーティング入力に接続された、請求項５に記載の電圧レベルシフタ。
- 前記差動増幅器入力の１つが第２のプルアップまたはプルダウントランジスタに接続され、該第２のプルアップまたはプルダウントランジスタの制御電極がゲーティング入力に接続された、請求項３に記載の電圧レベルシフタ。
- 前記第１および第２の電源入力の１つが、第１１のトランジスタを介して前記第１から第４のトランジスタおよび前記差動増幅器に接続され、該第１１のトランジスタの制御電極がゲーティング入力に接続された、請求項３に記載の電圧レベルシフタ。
- 前記各トランジスタが電界効果トランジスタであり、該電界効果トランジスタのコモン、制御および出力電極が、それぞれ、ソース、ゲートおよびドレイン電極である、請求項１に記載の電圧レベルシフタ。
- 前記各トランジスタが薄膜トランジスタである、請求項９に記載の電圧レベルシフタ。
- 前記第１の導電型がＰ型である、請求項９に記載の電圧レベルシフタ。
- 前記各トランジスタがＣＭＯＳ集積回路の少なくとも一部を構成する、請求項９に記載の電圧レベルシフタ。
- ディスプレイデバイスに接続された請求項１に記載の電圧レベルシフタ。
- 前記ディスプレイデバイスがフラットパネルマトリクスディスプレイ、特にＬＣＤデバイスである請求項１３に記載の電圧レベルシフタ。
- 前記ＬＣＤデバイスがＡＭＬＣＤである、請求項１４に記載の電圧 レベルシフタ。
- 第１の導電型の第１から第４のトランジスタを有し、該第１および第２のトランジスタが第１のソースフォロワを形成し、該第１および第２のトランジスタが第１および第２の電源入力の間に直列に接続され、該第２のトランジスタの制御電極が直接入力信号を受け取るために第１の入力に第１２のトランジスタを介して接続され、該第３および第４のトランジスタが第２のソースフォロワを形成し、該第３および第４のトランジスタが該第１および第２の電源入力の間に直列に接続され、該第４のトランジスタの制御電極が相補入力信号を受け取るための第２の入力に第１３のトランジスタを介して接続され、該第１のトランジスタの制御電極が該第３のトランジスタの出力電極および該第４のトランジスタのコモン電極に接続され、該第３のトランジスタの制御電極が該第１のトランジスタの出力電極および該第２のトランジスタのコモン電極に接続され、該第１２および第１３のトランジスタの制御電極がゲーティング入力に接続され、該第１２および第１３のトランジスタのそれぞれのソースに、第１の入力および第２の入力がそれぞれ接続された入力段と、
該第２および第４のトランジスタのうちの少なくとも１つのソースが接続された出力段と、
を備えたレベルシフティング回路。 - 前記出力段が差動増幅器であり、該差動増幅器の差動入力が前記第２および第４のトランジスタのソースに接続された、請求項１６に記載のレベルシフティング回路。
- 前記差動増幅器が前記第１の導電型の第９および第１０のトランジスタを備え、該第９および第１０のトランジスタの制御電極がそれぞれ前記第２および第４のトランジスタのソースと接続され、該第９および第１０のトランジスタのドレインが電流ミラーに接続された、請求項１７に記載のレベルシフティング回路。
- 前記第１から第４のトランジスタがＰ型トランジスタである、請求項１６に記載のレベルシフティング回路。
- ディスプレイのピクセルに対応する素子を有するマトリクスと、
該マトリクスを駆動するために該マトリクスに接続された少なくとも１つのドライバと、
入力端子を介して外部入力信号を受け取るための入力デバイスであって、レベルシフトした信号を出力するために該少なくとも１つのドライバに接続された入力デバイスとを備えたディスプレイデバイスであって、
該入力デバイスは請求項１に記載の電圧レベルシフタを備え、前記第１から第４のトランジスタがＰ型トランジスタである、ディスプレイデバイス。 - 前記入力端子が前記第２および第４のトランジスタの制御電極に直接接続された、請求項２０に記載のディスプレイデバイス。
- 前記マトリクスがＡＭＬＣＤのマトリクスである、請求項２０に記載のディスプレイデバイス。
- 前記少なくとも１つのドライバがゲートドライバおよび／またはソースドライバである、請求項２０に記載のディスプレイデバイス。
- スイッチング素子として薄膜トランジスタを有する、ポリシリコン中に前記ドライバを実現した、請求項２０に記載のディスプレイデバイス。
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