KR20000077253A - 전압 레벨 시프터 및 표시 장치 - Google Patents

전압 레벨 시프터 및 표시 장치 Download PDF

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마찌다 가쯔히꼬
샤프 가부시키가이샤
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Abstract

전압 레벨 시프터는 크로스 커플된(cross-coupled) 소스 폴로워(follower) 형태의 입력단과 증폭기(AMP) 형태의 출력단을 포함하며, 이들은 싱글엔디드(single-ended) 또는 차동(differential) 입력을 가질 수 있다. 소스 폴로워는 트랜지스터 M1 및 M2와 트랜지스터 M3 및 M4를 포함한다. 차동입력 IN과 !IN 은 트랜지스터 M2 및 M4의 게이트에 접속된다. 바이어스 전압은 트랜지스터 M3의 드레인과 트랜지스터 M4의 소스가 접속된 노드 B로부터 트랜지스터 M1의 게이트에 공급된다. 마찬가지로, 바이어스 전압은 트랜지스터 M1의 드레인과 트랜지스터 M2의 소스가 접속된 노드 A로부터 트랜지스터 M3의 게이트에 공급된다.

Description

전압 레벨 시프터 및 표시 장치{Voltage level shifter and display device}
본 발명은 전압 레벨 시프터와 이러한 전압 레벨 시프터를 채용하는 표시장치에 관한 것이다. 예컨대, 이러한 시프터는 보다 작은 크기의 신호로 인터페이스하기 때문에 대면적 SOI(Silicon-On-Insulator) 회로에 사용될 수 있다. 이러한 적용예는 3.3V∼5V의 신호 레벨과 10V∼20V 신호간 인터페이스에서 종종 요구되는 저온 폴리실리콘(polysilicon) TFT(Thin Film Transistor)로 제조되는 LCD(liquid crystal display)와 같은 평판 매트릭스 표시장치를 위한 모노리식(monolithic) 구동회로이다.
도 1은 예컨대 A. Bellaour, M. Elmasry, "Low Power Digital VLSI Design", Kluwer Academic Publishers, 1995,에 개시된 것처럼 제한된 범위의 레벨 시프트을 제공하도록 사용될 수 있는 공지 형태의 CMOS 인버터를 나타낸다. 인버터는 전원공급 라인 Vdd와 접지 gnd 사이에 직렬로 접속된 P형 트랜지스터 T1과 N형 트랜지스터 T2를 포함한다. 트랜지스터 T1 및 T2의 드레인은 반전 출력신호을 제공하기 위해 !OUT에 접속되어 있고 트랜지스터의 게이트는 입력 IN에 접속되어 있다.
TFT 회로로 구현하기 위한 이러한 구성의 단점은 입력전압 레벨이 스위칭 점보다 커야만 하는 것이다. 그러나, 이 조건은 높은 가변 트랜지스터 특성을 갖는 낮은 성능의 트랜지스터로 달성하기가 어렵다. 예로, AMLCD(Active Matrix Liquid Crystal Display) 인터페이스 회로에 사용되는 것으로 종래의 고집적회로(Large Scale Integrated Circuit)에서 발생되는 전형적인 신호 레벨은 2.7V∼5.5V 범위이다. 인버터의 스위칭 점은 소정의 잡음 마진(margin)에 따라 1.35V∼2.5V 범위이어야 한다.
도 2는 도 1에 나타난 형태의 CMOS 트랜지스터의 전형적인 스위칭 특성을 트랜지스터 특성과 공급전압 Vdd의 함수로 나타낸 것이다. 인버터의 스위칭 포인트 Vth는 Vin=Vout인 교차점에서의 입력전압으로 정의되고 다음과 같이 주어진다.
여기서, βp와 βn은 트랜스컨덕턴스(transconductance)이고, Vtp및 VTn는 P형 트랜지스터 T1 및 N형 트랜지스터 T2 각각의 임계(threshold) 전압이다.
인버터가 주어진 입력 전압으로 스위칭하기 위한 트랜지스터 파라미터(parameter)의 범위는 프로세스 마진(process margin)을 정의한다. 상기 식에서 설명된 것처럼, 낮은 입력 전압 동작을 얻기 위해서는 N형 트랜지스터 T2의 낮은 임계 전압 및 높은 이동도를 보장하는 것이 필요하다. 또한, 인버터의 스위칭 포인트는 공급전압 Vdd에 따라 증가한다. 이러한 인버터에 기초한 레벨 시프터의 성능을 향상시키기 위해서는 다수의 인버터를 직렬로 연결하고 인버터에 다른 공급전압을 인가하는 것이 알려져 있다. 그러나 이러한 형태의 레벨 시프터는 트랜지스터의 성능이 잘 정의되지 않고 큰 신호 레벨 시프트가 요구되는 응용에 대해서는 적합하지 않다.
또 다른 공지의 레벨 시프터는 도 3에 나타나 있고, 예컨대 메모리 회로의 센스 증폭기에 사용되는 것처럼 차동 기술(differential technique)에 기초한다. 또한, 이러한 CMOS 트랜지스터는 상기 Bellaouar 등에 개시되어 있고, P형 트랜지스터 T3 및 T4와 N형 트랜지스터 T5, T6 및 T7을 포함한다. 트랜지스터 T5 및 T6는 바이어스 전압 수신을 위한 단자 Vb에 접속된 게이트를 갖는 테일(tail) 전류원으로서 작용하는 트랜지스터 T7과 함께 차동쌍(differental pair)을 형성한다. 트랜지스터 T3 및 T4는 트랜지스터 T5와 T6의 드레인 사이에 각각 접속되고 전원 공급 라인 Vdd에 접속된다. 트랜지스터 T3의 게이트 게이트는 트랜지스터 T4 및 T6의 드레인에 접속되고 출력단자 OUT에 접속되는 반면, 트랜지스터 T4의 게이트는 트랜지스터 T3 및 T5의 드레인에 접속되고 반전 출력 신호를 공급하기 위한 출력단자 !OUT에 접속된다. 트랜지스터 T5 및 T6는 상보 입력 IN 및 상보 입력 신호를 수신하기 위한 !IN에 접속된다.
트랜지스터가 완전히 정합되고 동일한 차동입력 전압이 입력 IN 및 !IN에 공급되는 것을 가정할 때, 바이어스 전압에 의해서 설정된 테일(tail) 전류는 트랜지스터 T5 및 T6을 통함으로 해서 트랜지스터 T3 및 T4를 통해 동일한 양으로 흐른다. 이 조건은 메타-스테이블(meta-stable)이고 차동입력 전압의 불안정에 따라 변한다. 예로, 입력 IN에서의 전압이 입력 !IN의 전압보다 약간 크면 트랜지스터 T5는 트랜지스터 T6 이상으로 턴온된다. 이는 출력 !OUT에서 전압을 낮추는 효과를 가진다. 출력 OUT에서 전압을 증가시키는 트랜지스터 T4는 다시 턴온한다. 출력 !OUT에서 전압을 더 낮추는 트랜지스터 T3는 다시 턴오프한다. 따라서, 입력 전압에서 신호 불균형이 감지되고 출력단 OUT 및 !OUT에서 증폭된다.
레벨 시프터로서 이러한 형태 회로의 제한은 입력에 공급되는 논리 하이 입력이 N형 트랜지스터의 역치 전압보다 훨씬 클 것을 요구한다. 그러나, AMLCD를 위한 모노리식 집적회로 구동기로서 구현될 때 N형 트랜지스터의 임계 전압은 4.5V 만큼 높아질 수 있다.
보다 낮은 입력 전압에서 보다 효과적인 동작을 위해 트랜지스터의 도전(conduction) 형태는 도 4에 도시한 바와 같은 구성을 제공하도록 반대로 될 수 있다. 따라서, 트랜지스터 T3 및 T4는 N형 트랜지스터인 반면에 트랜지스터 T5, T6 및 T7은 P형 트랜지스터이다. 그러나, 이러한 구성의 단점은 높은 공급 전압 Vdd 및 낮은 입력 전압이 사용될 때 트랜지스터 T5 및 T6가 선형영역에서 동작하는 것이다. 입력 트랜지스터가 포화영역에서 동작할 때 차동증폭기는 더 효과적이다. 이러한 조건에서, 주어진 테일 전류에 대해 이득이 보다 크도록 전류의 차는 주어진 차동입력 전압에 대해 최대이다.
도 5는 소스 폴로워 형태로 또 다른 공지의 레벨 시프트를 나타낸다. P형 트랜지스터 T8 및 T9는 공급 라인 Vdd 및 접지 gnd 사이에 직렬로 접속된다. 트랜지스터 T8의 드레인은 트랜지스터 T9의 소스와 출력 OUT에 접속된다. 트랜지스터 T8의 게이트는 바이어스 전압 Vb를 수신하도록 접속되고 트랜지스터 T9는 입력단 IN에 접속된다. 트랜지스터 T8 및 T9이 포화일 때, 트랜지스터 T8 및 T9가 정합된 것을 가정하면 출력전압은 (VDD-Vb) 만큼 정방향으로 시프트한다. 두 이러한 레벨 시프터는 높은 N형 소자 임계 전압의 문제를 해결하고 P형 소자를 포화상태 유지하도록 도 3 및 4에 나타난 형태의 차동증폭기를 구동하도록 사용될 수 있다. 그러나, 이러한 구성의 단점은 많은 DC 전류 경로로부터 발생된다.
본 발명의 제 1 양태에 의하면, 제 2 및 제 1 전압 폴로워로부터 바이어스 전압을 각각 수신하도록 구성된 제 1 및 제 2 전압 폴로워를 포함하는 전압 레벨 시프터가 제공된다.
본 발명의 제 2 양태에 따르면, 제 1 도전형의 제 1 내지 제 4 트랜지스터를 구비하고, 상기 제 1 및 제 2 트랜지스터는, 제 2 트랜지스터의 제어전극이 직접 입력신호를 수신하기 위해 제 1 입력에 접속된 상태로 제 1 및 제 2 전원 공급 입력 사이에 직렬로 접속되고, 상기 제 3 및 제 4 트랜지스터는, 제 4 트랜지스터의 제어전극이 상보 입력신호를 수신하기 위해 제 2 입력에 접속된 상태로 상기 제 1 및 제 2 전원 공급 입력 사이에 직렬로 접속되고, 상기 제 1 트랜지스터의 제어전극은 상기 제 3 트랜지스터의 출력 전극 및 상기 제 4 트랜지스터의 공통 전극에 접속되고, 상기 제 3 트랜지스터의 제어전극은 상기 제 1 트랜지스터의 출력 전극 및 상기 제 2 트랜지스터의 공통 전극에 접속되어 있는, 전압 레벨 시프터가 제공된다.
상기 제 2 및 제 4 트랜지스터의 적어도 하나의 소스는 출력회로에 접속될 수 있다.
상기 출력회로는 인버터를 포함할 수 있다. 상기 인버터는 제 1 도전형의 제 5 트랜지스터 및 상기 제 1 및 제 2 전원 공급 입력 사이에 직렬로 접속된, 상기 제 1 도전전형과 상이한 제 2 도전형의 제 6 트랜지스터를 포함하고, 상기 제 5 및 제 6 트랜지스터의 제어전극은 상기 제 2 및 제 4 트랜지스터중 어느 하나의 소스에 접속될수 있다. 상기 제 2 도전형의 제 7 및 제 8 트랜지스터는 제 2 및 제 4 트랜지스터에 각각 병렬로 접속되고, 이 때 상기 제 7 및 제 8 트랜지스터의 제어전극은 상기 제 2 및 제 1 입력에 각각 접속될 수 있다.
상기 출력회로는, 그의 차동입력이 상기 제 2 및 제 4 트랜지스터의 소스에 접속된 차동증폭기를 포함할 수 있다. 상기 차동증폭기는, 그의 제어전극이 각각 제 2 및 제 4 트랜지스터에 접속되고, 그의 드레인이 전류 미러(mirror)에 접속된 제 1 도전형의 제 9 및 제 10 트랜지스터를 포함할 수 있다.
상기 차동증폭기의 출력은 인버터에 접속될수 있다. 상기 인버터의 입력은, 그의 제어전극이 게이팅 입력에 접속된 제 1 풀업(pull-up) 또는 풀다운(pull- down) 트랜지스터에 접속될 수 있다.
상기 차동증폭기 입력의 하나는, 그의 제어전극이 게이팅 입력에 접속된 제 2 풀업(pull-up) 또는 풀다운(pull-down) 트랜지스터에 접속될 수 있다.
상기 제 1 및 제 2 전압공급 입력의 하나는, 그의 제어전극이 게이팅 입력에 접속된 제 11 트랜지스터를 통해 상기 차동증폭기 및 상기 제 1 내지 제 4 트랜지스터에 접속될 수 있다.
상기 제 1 및 제 2 입력은, 그의 제어전극이 게이팅 입력에 접속된 제 12 및 제 13 트랜지스터 통해 상기 제 2 및 제 4 트랜지스터의 제어전극에 각각 접속될 수 있다.
상기 각 상기 트랜지스터는, 그의 공통, 제어 및 출력 전극이 각각 소스, 게이트, 드레인 전극인 전계 효과 트랜지스터일 수 있다.
상기 각 트랜지스터는 박막 트랜지스터일 수 있다.
상기 제 1 도전형은 P형일 수 있다.
상기 시프터는 CMOS 집적회로의 적어도 일부를 포함할 수 있다.
상기 시프터는 표시 장치에 접속될 수 있다.
상기 표시 장치는 평판 매트릭스 표시, 특히 LCD 장치일 수 있다.
상기 LCD 장치는 AMLCD일 수 있다.
본 발명의 제 3 양태에 의하면, 제 1 도전형의 제 1 내지 제 4 트랜지스터를 갖고, 상기 제 1 및 제 2 트랜지스터는 제 1 소스 폴로워를 형성하고 또한 제 2 트랜지스터의 제어전극이 직접 입력신호를 수신하기 위해 제 1 입력에 접속된 상태로 제 1 및 제 2 전원 공급 입력 사이에 직렬로 접속되고, 상기 제 3 및 제 4 트랜지스터는 제 2 소스 폴로워를 형성하고 또한 제 4 트랜지스터의 제어전극이 상보 입력신호를 수신하기 위해 제 2 입력에 접속된 상태로 상기 제 1 및 제 2 전원 공급 입력 사이에 직렬로 접속되고, 상기 제 1 트랜지스터의 제어전극은 상기 제 3 트랜지스터의 출력 전극 및 상기 제 4 트랜지스터의 공통 전극에 접속되고, 상기 제 3 트랜지스터의 제어전극은 상기 제 1 트랜지스터의 출력 전극 및 상기 제 2 트랜지스터의 공통 전극에 접속되어 있는, 입력단; 및 상기 제 2 및 제 4 트랜지스터의 적어도 하나의 소스가 접속된 출력단;을 포함하는 레벨 시프트 회로가 제공된다.
상기 출력단은 증폭기일 수 있다.
상기 증폭기는 CMOS 인버터일 수 있다.
상기 제 1 내지 제 4 트랜지스터는 P형 트랜지스터일 수 있다.
본 발명의 제 4 양태에 의하면, 디스플레이의 화소에 대응하는 요소들을 갖는 매트릭스; 상기 매트릭스를 구동하기 위해 매트릭스에 접속된 적어도 하나의 구동기; 입력단을 통해 외부 입력신호를 수신하며 레벨 시프트된 신호를 출력하기 위한 상기 적어도 하나의 구동기에 접속된 입력장치를 포함하고, 상기 입력장치는 제 2항에 따른 전압 레벨 시프터를 포함하고, 상기 제 1 내지 제 4 트랜지스터는 P형 트랜지스터이다.
상기 입력 단자는 상기 제 2 및 제 4 트랜지스터의 제어전극에 직접 접속될수 있다.
상기 매트릭스는 AMLCD의 매트릭스일 수 있다.
상기 적어도 하나의 구동기는 게이트 구동기 및/또는 소스 구동기일 수 있다.
상기 구동기는 스위칭 소자로서 TFT를 갖는 폴리실리콘으로 구현될 수 있다.
따라서, 신호 레벨에서 큰 시프트를 제공하고 넓은 프로세스 마진을 갖는 레벨 시프트를 제공하는 것이 가능하다. 트랜지스터의 단 한가지 도전형이 입력에서 요구되어 N형과 P형 트랜지스터 사이의 정합을 고려할 필요가 없다. 이러한 구성은 정지(quiescent)의 대부분이 전압 폴로워중 하나에만 흐르도록 하는 크로스 커플링(cross coupling)에 의해 제어된 전류소비를 제공한다.
도 1은 전압 레벨 시프터로 동작할 수 있는 공지 형태의 인버터의 회로도이다.
도 2는 도 1의 인버터의 스위칭 특성을 나타낸 그래프이다.
도 3은 전압 레벨 시프터로 사용될 수 있는 공지 형태의 센서 증폭기의 회로도이다.
도 4는 도 3에 나타난 형태의 센서 증폭기이나 반전 극성 및 상보 소자를 가진 센서 증폭기의 회로도이다.
도 5는 전압 레벨 시프터로 사용될 수 있는 공지 형태의 소스 폴로워의 회로도이다.
도 6은 본 발명의 실시예 1을 구성하는 레벨 시프터의 개략적 회로도이다.
도 7은 본 발명의 실시예 2를 구성하는 레벨 시프터의 회로도이다.
도 8은 본 발명의 실시예 3을 구성하는 레벨 시프터의 회로도이다.
도 9는 본 발명의 실시예 4를 구성하는 레벨 시프터의 회로도이다.
도 10은 본 발명의 실시예 5를 구성하는 레벨 시프터의 회로도이다.
도 11(a)∼11(d)은 도 10에서 나타난 레벨 시프터의 시뮬레이션(simulation)에서 발생되는 파형을 설명하는 각 파형도이다.
도 12는 LCD 구동 전자장치를 인터페이스(interface)하는 전압 레벨 시프터를 구비한 AMLCD의 일예를 나타내는 도면이다.
도 6에 도시한 레벨 시프터는 상보 입력 논리 회로에 의해 구동되는 크로스 커플 소스 폴로워(cross coupled source follower)의 형태의 입력단을 포함한다. 각 소스 폴로워에 대한 바이어스 전압은 다른 소스 폴로워에 의해 공급된다. 레벨 시프터는 단일종단(single-ended) 또는 차동(differential) 입력 형태일 수 있는 증폭기 AMP 형태의 출력단을 더 포함한다. 증폭기 AMP는 완전 논리 스윙(swing)이 레벨 시프터의 출력에 제공되는 것을 보장한다.
입력단은 P형 트랜지스터 M1 내지 M4를 포함한다. 트랜지스터 M1 및 M2는 입력 IN 및 출력노드 A로 제 1 소스 폴로워를 형성한다. 트랜지스터 M3 및 M4는 상보 입력 !IN 및 출력노드 B로 제 2 소스 폴로워를 형성한다.
제 1 소스 폴로워에 대한 바이어스 전압은 노드 B로부터 트랜지스터 M1의 게이트로 공급되는 반면, 제 2 소스 폴로워에 대한 바이어스 전압은 노드 A로부터 트랜지스터 M3의 게이트로 공급된다. 따라서, 바이어스 전압은 상보 입력 신호의 레벨 시프트된 버전으로부터 유도된다.
입력 IN에 인가되는 입력신호가 하이 논리 레벨에 있고 입력 !IN에 있는 상보 입력 신호가 로우 논리 레벨에 있을 때, 트랜지스터 M2를 통하는 전류는 트랜지스터 M4를 통하는 전류에 비해 줄어든다. 노드 A에서의 전압은 소스 폴로워 M1 및 M2의 레벨 시프트 동작으로 인해 증가하고 이는 트랜지스터 M3의 게이트와 소스 사이에 공급되는 바이어스 전압을 감소시킨다. 트랜지스터 M4가 트랜지스터 M3 이상 턴온되기 때문에, 노드 B에서 전압은 입력 로우 레벨 전압의 레벨 시프트된 버전이 되기 쉽다. 크로스 커플링은 입력 전압 스윙보다 더 큰 노드 A 및 B에서의 전압 스윙에서 발생한다. 실제, 트랜지스터 M1 및 M3는 노드 A 및 B의 적절한 스위칭을 보장하고 정지 전류소비를 줄이도록 트랜지스터 M2 및 M4보다 훨씬 낮은 구동 능력을 갖는다.
도 7에 도시한 레벨 시프터는 CMOS 인버터로 구현된 증폭기 AMP를 갖는 도 6에 도시한 입력단을 포함한다. 특히, 인버터는 P형 트랜지스터 M5 및 전압 라인 Vdd와 접지 gnd 사이에 직렬로 접속된 N형 트랜지스터 M6를 포함한다. 트랜지스터 M5 및 M6의 드레인은 출력단 OUT으로 접속되는 반면 트랜지스터 M5 및 M6의 게이트는 트랜지스터 M3의 드레인과 트랜지스터 M4의 소스로 접속된다.
레벨 시프터의 강도를 향상시키기 위해, N형 트랜지스터 M7 및 M8는 도 8에 도시한 바와 같이, 트랜지스터 M2 및 M4와 병렬로 접속될 수 있다. 트랜지스터 M2 및 M8의 게이트는 제 1 직접 입력 IN으로 접속되는 반면 트랜지스터 M4 및 M7의 게이트는 제 2 상보 입력 !IN으로 접속된다. 트랜지스터 M7 및 M8은, 인버터의 스위칭 포인트가 매우 낮으면(예로, 고성능의 N형 소자 및 저성능의 P형 소자에 기인함), 인버터로의 입력은 인버터 출력을 높은 상태로 스위칭하기 위해 충분히 낮은 레벨에 이르는 것을 보장한다. N형 소자의 성능이 너무 높지 않다면, 노드 A 및 B에서의 레벨 시프트된 신호가 인버터의 정확한 스위칭을 보장하기에 충분한 전압 스윙을 갖도록 인버터의 스위칭 포인트는 더 높다.
도 9는 레벨 시프트를 도시하며 이 때, 출력단은 그의 차동입력이 노드 A 및 B에 접속되는 차동증폭기를 포함한다. 차동 증폭기는, 드레인이 N형 트랜지스터 C1 및 C2에 의해 형성된 전류 미러에 접속되는 P형 트랜지스터 M9 및 M10을 포함한다.
트랜지스터 M9는 트랜지스터 M1을 통한 전류를 따르는 반면 트랜지스터 M10은 M3를 통한 전류를 따른다. 트랜지스터 M10 및 C2를 통해 흐르는 전류가 차동입력 전압을 따르고, 트랜지스터 파라미터의 변화에 대해 강한 인내성을 갖는 상보 트랜지스터 I1 및 I2에 의해 형성되는 CMOS 인버터를 구동할 수 있는 충분히 큰 단일종단 출력 전압을 발생하도록, 트랜지스터 M9를 통한 전류가 전류 미러에 의해 반사(mirror)된다.
일부 응용시에, 비동작 기간동안 오프됨에 의해 전력 소모를 제어할 수 있도록 간헐적으로만 레벨 시프트 기능이 요구된다. 또한, 입력 신호에 의해 나타내지는 부하를 감소시키도록 종종 입력 신호를 게이트함이 바람직하다. 도 10은 이를 달성하도록 게이트 구성이 제공된 도 9에 나타낸 타입의 레벨 시프터를 도시한다.
게이팅은 게이팅 입력 G에 공급되는 게이팅 신호에 의해 제어된다. 게이팅 신호가 하이일 때, 레벨 시프터는 동작되고 출력에서 상보 입력신호의 레벨 시프터된 버전을 생성한다. 게이팅 신호가 로우일 때, 레벨 시프터는 비동작되며 출력은 논리 로우 레벨로 디폴트(default)된다.
입력 IN 및 !IN은 N형 트랜지스터 M12 및 M13를 통해 트랜지스터 M2 및 M4의 게이트에 각각 접속된다. 트랜지스터 M12 및 M13의 게이트는 게이팅 입력 G에 접속되고 레벨 시프터가 비동작될 때 입력에 접속된 신호 라인으로부터 트랜지스터 M2 및 M4의 게이트 용량(capacitance)를 분리시킨다.
N형 트랜지스터 M11은 접지 gnd 및 공급 라인 사이에 트랜지스터 M2 및 M4의 드레인 및 트랜지스터 C1 및 C2의 소스에 접속된다. 트랜지스터 M11의 게이트는 게이팅 입력 G에 접속된다. 따라서, 게이팅 신호가 하이일 때, 트랜지스터 M11은 온되고 크로스 커플된 소스 폴로워 및 차동증폭기를 접지에 연결하여 트랜지스터 M11에 전원을 공급한다. 게이팅 신호가 로우일 때, 트랜지스터 M11은 오프되고, 따라서 전원 공급으로부터 소스 폴로워 및 차동증폭기 접속을 차단한다.
인버터 I1 및 I2의 게이트는 게이트가 게이팅 입력 G에 접속된 P형 트랜지스터 G1을 통해 공급 라인 Vdd에 접속된다. 게이팅 신호가 하이 일 때, 트랜지스터 G1은 오프되고 레벨 시프터의 동작에는 아무 영향도 미치지 않는다. 게이팅 신호가 로우일 때, 트랜지스터 G1은 온되고 논리 하이 레벨에 상당하는 공급 라인 Vdd에 인버터의 입력을 접속한다. 따라서, 인버터의 출력은 레벨 시프트가 비동작시에 논리 로우 레벨로 디폴트한다.
P형 트랜지스터 G2는 게이트가 게이팅 입력 G에 접속된 상태로 노드 B 및 전원 공급 라인 Vdd 사이에 접속된다. 게이팅 신호가 하이일 때, 트랜지스터 G2는 오프되고 레벨 시프트의 동작에 아무 영향도 미치지 않는다. 게이팅 신호가 로우일 때, 트랜지스터 G2는 온되고, 게이팅 신호의 동작시 발생하는 천이 조건 동안 즉, 스타트업(start-up)동안, 조건들이 바람직하도록 보장하기 위해, 노드 B를 공급 라인 Vdd의 전압에서 유지시킨다.
도 11a 내지 11d는 도 10에 도시한 레벨 시프터의 시뮬레이션 결과를 나타낸다. 시뮬레이션의 목적을 위해, 공급 전압 Vdd는 15V 이고 입력 IN 및 !IN에서 입력 신호의 크기는 4.5V였다. 도 11a에 나타난 파형은 게이팅 입력 G에 공급된 게이팅 신호를 나타낸다. 도 11b에 나타난 파형은 입력 IN 및 !IN에 공급된 상보 입력 신호를 나타낸다. 도 11c에 나타난 파형은 노드 A 및 B에 나타나는 소스 폴로워 출력을 나타낸다. 도 11d에 나타난 파형은 트랜지스터 M10 및 C2의 드레인에 나타나는 제 2 또는 차동증폭기 단의 출력 및 레벨 시프터의 출력을 형성하는 인버터 I1 및 I2의 출력을 나타낸다.
게이팅 신호를 초기에 로우 레벨로 함으로써, 아무 전류도 소스 폴로워와 차동증폭기를 통해 아무 전류도 흐르지 않도록, 트랜지스터 M11은 오프 된다. 소스 폴로워 노드 A 및 B와 제 2 단 출력이 공급 라인 Vdd의 전압에 있도록 트랜지스터 G1 및 G2는 온된다. 인버터의 출력은 디폴트 로우 레벨에 있다.
게이팅 신호가 하이 레벨로 스위칭 될 때, 트랜지스터 M11, M12 및 M13은 온되고 상보 입력 신호의 레벨 시프트된 버전은 노드 A 및 B 사이에서 발생한다. 이들 노드에서 전압 레벨은 논리 로우 신호에 대해 대략 3V이고, 4.5V의 입력신호 진폭에 대해 대략 7V의 논리 스윙을 제공하는 논리 하이 신호에 대해 10V이다. 차동증폭기는 논리 하이 레벨에 대해 약 14V의 출력 레벨을 발생하고 논리 로우 레벨에 대해서는 약 1V를 발생한다. 이는 0V 및 15V 사이의 완전 논리 출력 스윙을 생성하도록 인버터 I1 및 I2를 구동하기에 충분하다.
게이팅 신호가 로우 레벨로 되돌아오면, 레벨 시프터는 논리 로우 레벨에서 정지 전류 및 출력을 갖지 않는 디폴트 조건으로 되돌아간다.
따라서, 접지로 기준되는 비교적 로우 전압 입력 신호에서 큰 전압 시프트를 제공할 수 있는 신호 레벨 시프터를 제공할 수 있다. 레벨 시프터는 트랜지스터 특성의 변동에 대해 높은 여유도를 갖고, 큰 프로세스 마진을 제공한다. 따라서, 이러한 레벨 시프터는 낮은 성능의 TFT를 사용하여 실시되고, 예로서 고집적회로 및 액티브 매트릭스 표시장치를 위한 모노리식 구동기와 같이 하이 레벨에서 동작하는 회로에 의해 제공되는 종래 신호 전압 레벨 사이에 인터페이스를 제공하도록 사용될 수 있다.
도 12는 LCD 구동 전자장치와 인터페이스하는 전압 레벨 시프터를 갖는 AMLCD의 예에 따른 도면이다. 상기한 바와 같이, AMLCD는 모노리식 폴리실리콘 TFT 구동기 및 본 발명에 따른 복수의 레벨 시프터와 저전압 인터페이스를 갖는다.
AMLCD 제어 전자회로의 전력 소모를 감소시키기 위해, 로우 전압을 갖는 제어신호가 채용되는데, 예로 2V∼3V 정도의 신호가 표시 장치의 입력에 인가될 수 있다. 그러나, 예컨대 구동기에 채용하는 바와 같이, 폴리실리콘 TFT의 일반적 특성은 종래의 단결정 실리콘 MOS 트랜지스터보다 높은 임계 전압을 나타내는 것이다. 이 높은 임계 전압은 로우 전압 입력으로 폴리 실리콘 회로를 구동할 때 어려움을 일으킨다. 따라서, 높은 임계 전압에 대해 안정적인 레벨 시프팅(shifting) 및 증폭 형태는 인터페이스 회로에 의해 수행되어야 한다.
도시된 예의 LCD 구동 전자장치는 모노리식 LCD 구동기를 제어하는 복수의 전압 레벨 시프터를 갖는 전압 레벨 시프터 회로에 의해 인터페이스된 게이트 및 소스 구동회로를 갖는다. 본 발명에 따른 인터페이스 회로는 저전압 제어 신호로 동작시킬 수 있고, P형 TFT 입력 트랜지스터가 제공된다. 각 게이트 전극은 외부 LSI 저전압 입력에 직접 연결되어 있다. 이러한 방법으로, 음의 임계 전압을 갖는 P형 TFT가 저전압 입력에 의해 항상 온되는 것을 보장한다.
도 12에 도시한 바와 같이, 인터페이스 회로의 트랜지스터의 게이트는 저전압 차동 논리 입력에 접속된다. 도시한 인터페이스 회로는 상기한 바와 같이, 게이팅 구성을 갖도록 상술된 실시예를 포함하여, 어떠한 전압 레벨 시프터도 될 수 있다. 이 경우, 부가적인 게이팅 입력 G가 상기 예에서 도시된 바와 같이 제공될 수 있다. 따라서, 도 12에 도시한 TFT 트랜지스터는 설명의 편의를 위한 것으로서, 본 발명은 도시한 실시예에 한정되지 않는다.

Claims (29)

  1. 제 2 및 제 1 전압 폴로워로부터 바이어스 전압을 각각 수신하도록 구성된 제 1 및 제 2 전압 폴로워를 포함하는 전압 레벨 시프터.
  2. 제 1 도전형의 제 1 내지 제 4 트랜지스터를 구비하고, 상기 제 1 및 제 2 트랜지스터는, 제 2 트랜지스터의 제어전극이 직접 입력신호를 수신하기 위해 제 1 입력에 접속된 상태로 제 1 및 제 2 전원 공급 입력 사이에 직렬로 접속되고, 상기 제 3 및 제 4 트랜지스터는, 제 4 트랜지스터의 제어전극이 상보 입력신호를 수신하기 위해 제 2 입력에 접속된 상태로 상기 제 1 및 제 2 전원 공급 입력 사이에 직렬로 접속되고, 상기 제 1 트랜지스터의 제어전극은 상기 제 3 트랜지스터의 출력 전극 및 상기 제 4 트랜지스터의 공통 전극에 접속되고, 상기 제 3 트랜지스터의 제어전극은 상기 제 1 트랜지스터의 출력 전극 및 상기 제 2 트랜지스터의 공통 전극에 접속되어 있는, 전압 레벨 시프터.
  3. 제 2항에 있어서, 상기 제 2 및 제 4 트랜지스터의 적어도 하나의 소스는 출력회로에 접속된 시프터.
  4. 제 3항에 있어서, 상기 출력회로는 인버터를 포함하는 시프터.
  5. 제 4항에 있어서, 상기 인버터는 제 1 도전형의 제 5 트랜지스터 및 상기 제 1 및 제 2 전원 공급 입력 사이에 직렬로 접속된, 상기 제 1 도전전형과 상이한 제 2 도전형의 제 6 트랜지스터를 포함하고, 상기 제 5 및 제 6 트랜지스터의 제어전극은 상기 제 2 및 제 4 트랜지스터중 어느 하나의 소스에 접속된 시프터.
  6. 제 5항에 있어서, 상기 제 2 도전형의 제 7 및 제 8 트랜지스터는 제 2 및 제 4 트랜지스터에 각각 병렬로 접속되고, 이 때 상기 제 7 및 제 8 트랜지스터의 제어전극은 상기 제 2 및 제 1 입력에 각각 접속된 시프터.
  7. 제 3항에 있어서, 상기 출력회로는, 그의 차동입력이 상기 제 2 및 제 4 트랜지스터의 소스에 접속된 차동증폭기를 포함하는 시프터.
  8. 제 7항에 있어서, 상기 차동증폭기는, 그의 제어전극이 각각 제 2 및 제 4 트랜지스터에 접속되고, 그의 드레인이 전류 미러(mirror)에 접속된 제 1 도전형의 제 9 및 제 10 트랜지스터를 포함하는 시프터.
  9. 제 7항에 있어서, 상기 차동증폭기의 출력은 인버터에 접속된 시프터.
  10. 제 9항에 있어서, 상기 인버터의 입력은, 그의 제어전극이 게이팅 입력에 접속된 제 1 풀업(pull-up) 또는 풀다운(pull-down) 트랜지스터에 접속된 시프터.
  11. 제 7항에 있어서, 상기 차동증폭기 입력의 하나는, 그의 제어전극이 게이팅 입력에 접속된 제 2 풀업(pull-up) 또는 풀다운(pull-down) 트랜지스터에 접속된 시프터.
  12. 제 7항에 있어서, 상기 제 1 및 제 2 전압공급 입력의 하나는, 그의 제어전극이 게이팅 입력에 접속된 제 11 트랜지스터를 통해 상기 차동증폭기 및 상기 제 1 내지 제 4 트랜지스터에 접속된 시프터.
  13. 제 2항에 있어서, 상기 제 1 및 제 2 입력은, 그의 제어전극이 게이팅 입력에 접속된 제 12 및 제 13 트랜지스터 통해 상기 제 2 및 제 4 트랜지스터의 제어전극에 각각 접속된 시프터.
  14. 제 2항에 있어서, 상기 각 상기 트랜지스터는, 그의 공통, 제어 및 출력 전극이 각각 소스, 게이트, 드레인 전극인 전계 효과 트랜지스터인 시프터.
  15. 제 14항에 있어서, 상기 각 트랜지스터는 박막 트랜지스터인 시프터.
  16. 제 14항에 있어서, 상기 제 1 도전형은 P형인 시프터.
  17. 제 14항에 있어서,CMOS 집적회로의 적어도 일부를 포함하는 시프터.
  18. 제 2항에있어서, 표시 장치에 접속되는 시프터.
  19. 제 18항에 있어서, 상기 표시 장치는 평판 매트릭스 표시, 특히 LCD 장치인 시프터.
  20. 제 19항에 있어서, 상기 LCD 장치는 AMLCD인 시프터.
  21. 제 1 도전형의 제 1 내지 제 4 트랜지스터를 갖고, 상기 제 1 및 제 2 트랜지스터는 제 1 소스 폴로워를 형성하고 또한 제 2 트랜지스터의 제어전극이 직접 입력신호를 수신하기 위해 제 1 입력에 접속된 상태로 제 1 및 제 2 전원 공급 입력 사이에 직렬로 접속되고, 상기 제 3 및 제 4 트랜지스터는 제 2 소스 폴로워를 형성하고 또한 제 4 트랜지스터의 제어전극이 상보 입력신호를 수신하기 위해 제 2 입력에 접속된 상태로 상기 제 1 및 제 2 전원 공급 입력 사이에 직렬로 접속되고, 상기 제 1 트랜지스터의 제어전극은 상기 제 3 트랜지스터의 출력 전극 및 상기 제 4 트랜지스터의 공통 전극에 접속되고, 상기 제 3 트랜지스터의 제어전극은 상기 제 1 트랜지스터의 출력 전극 및 상기 제 2 트랜지스터의 공통 전극에 접속되어 있는, 입력단; 및
    상기 제 2 및 제 4 트랜지스터의 적어도 하나의 소스가 접속된 출력단;을 포함하는 레벨 시프트 회로.
  22. 제 21항에 있어서, 상기 출력단은 증폭기인 레벨 시프트 회로.
  23. 제 22항에 있어서, 상기 증폭기는 CMOS 인버터인 레벨 시프트 회로.
  24. 제 21항에 있어서, 상기 제 1 내지 제 4 트랜지스터는 P형 트랜지스터인 레벨 시프트 회로.
  25. 디스플레이의 화소에 대응하는 요소들을 갖는 매트릭스;
    상기 매트릭스를 구동하기 위해 매트릭스에 접속된 적어도 하나의 구동기;
    입력단을 통해 외부 입력신호를 수신하며 레벨 시프트된 신호를 출력하기 위한 상기 적어도 하나의 구동기에 접속된 입력장치를 포함하고,
    상기 입력장치는 제 2항에 따른 전압 레벨 시프터를 포함하고, 상기 제 1 내지 제 4 트랜지스터는 P형 트랜지스터인 표시장치.
  26. 제 25항에 있어서, 상기 입력 단자는 상기 제 2 및 제 4 트랜지스터의 제어전극에 직접 접속되어 있는 표시장치.
  27. 제 25항에 있어서, 상기 매트릭스는 AMLCD의 매트릭스인 표시장치.
  28. 제 25항에 있어서, 상기 적어도 하나의 구동기는 게이트 구동기 및/또는 소스 구동기인 표시장치.
  29. 제 25항에 있어서, 상기 구동기는 스위칭 소자로서 TFT를 갖는 폴리실리콘으로 구현된 표시장치.
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