JPH0964662A - 演算増幅器 - Google Patents
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- JPH0964662A JPH0964662A JP7221885A JP22188595A JPH0964662A JP H0964662 A JPH0964662 A JP H0964662A JP 7221885 A JP7221885 A JP 7221885A JP 22188595 A JP22188595 A JP 22188595A JP H0964662 A JPH0964662 A JP H0964662A
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Abstract
(57)【要約】
【課題】バイアス回路を含む消費電流を低減するととも
にチップ面積を縮小する。 【解決手段】電源ＶＤＤ，ＶＳＳの供給を受けバイアス
電圧ＶＰ，ＶＮの各々を発生するとともに制御信号Ｅの
供給に応答してこれらバイアス電圧ＶＰ，ＶＮの出力お
よび停止の制御を行うバイアス回路１を備える。
にチップ面積を縮小する。 【解決手段】電源ＶＤＤ，ＶＳＳの供給を受けバイアス
電圧ＶＰ，ＶＮの各々を発生するとともに制御信号Ｅの
供給に応答してこれらバイアス電圧ＶＰ，ＶＮの出力お
よび停止の制御を行うバイアス回路１を備える。
Description
【０００１】
【発明の属する技術分野】本発明は演算増幅器に関し、
特にＣＭＯＳ構成の複数の増幅回路から成る液晶表示装
置駆動用に適した演算増幅器に関する。
特にＣＭＯＳ構成の複数の増幅回路から成る液晶表示装
置駆動用に適した演算増幅器に関する。
【０００２】
【従来の技術】近年、ディジタル回路で多用されるＣＭ
ＯＳトランジスタから成るアナログ回路が多く用いいら
れており、その一つに演算増幅器がある。この種の演算
増幅器には、基本的にＰチャネルトランジスタを電流源
とするＰ型増幅器と、Ｎチャネルトランジスタを電流源
とするＮ型増幅器とが存在する。
ＯＳトランジスタから成るアナログ回路が多く用いいら
れており、その一つに演算増幅器がある。この種の演算
増幅器には、基本的にＰチャネルトランジスタを電流源
とするＰ型増幅器と、Ｎチャネルトランジスタを電流源
とするＮ型増幅器とが存在する。
【０００３】例えば、液晶表示装置（ＬＣＤ）駆動回路
のように駆動信号の立上り，立下り両方向に対し高速性
が要求される場合には、立上りに対してはＮ型，立下り
に対してはＰ型の各増幅器を専用することにより、上記
要求高速性を達成できる。
のように駆動信号の立上り，立下り両方向に対し高速性
が要求される場合には、立上りに対してはＮ型，立下り
に対してはＰ型の各増幅器を専用することにより、上記
要求高速性を達成できる。
【０００４】ＬＣＤの駆動波形の一例を示す図３を参照
すると、ＬＣＤ駆動用の各電圧レベルはＬＣＤ点灯電圧
ＶＬＣＤ，ＶＳＳ（＝０）および２つの非点灯レベルＶ
Ｌ１，ＶＬ２から成り、ＬＣＤ駆動回路は点灯期間には
ＶＬＣＤ−ＶＳＳの電圧を、非点灯期間にはＶＬ１−Ｖ
Ｌ２の電圧を供給する。ＬＣＤ駆動回路は演算増幅器を
用いて上記各電圧レベルの波形を供給する。通常のＬＣ
Ｄの駆動用にはＰ型あるいはＮ型の増幅器のみの演算増
幅器を用いることにより十分駆動できる。しかし、大画
面および高精細度のＬＣＤの場合は各行，列当りの画素
数が多くしたがって各駆動用演算増幅器の負荷容量も大
きくなり、例えばＰ型増幅器を用いると出力回路のＮチ
ャネルトランジスタのオフ時に対応する駆動波形の電圧
レベルＶＬ２からＶＬ１への立上り前縁では、点線で示
すように波形が鈍り電圧レベルＶＬ１に到達する前にこ
の期間Ｔ１〜Ｔ２，Ｔ３〜Ｔ４等が終了し正常な電圧レ
ベルＶＬ１が得られない。この結果、ＬＣＤの表示文字
等がちらついて見えるという不具合が生じる。このた
め、従来は駆動波形の立上りの駆動用に上記Ｎ型増幅器
を立下りの駆動用に上記Ｐ型増幅器をそれぞれ専用する
演算増幅器を用いていた。
すると、ＬＣＤ駆動用の各電圧レベルはＬＣＤ点灯電圧
ＶＬＣＤ，ＶＳＳ（＝０）および２つの非点灯レベルＶ
Ｌ１，ＶＬ２から成り、ＬＣＤ駆動回路は点灯期間には
ＶＬＣＤ−ＶＳＳの電圧を、非点灯期間にはＶＬ１−Ｖ
Ｌ２の電圧を供給する。ＬＣＤ駆動回路は演算増幅器を
用いて上記各電圧レベルの波形を供給する。通常のＬＣ
Ｄの駆動用にはＰ型あるいはＮ型の増幅器のみの演算増
幅器を用いることにより十分駆動できる。しかし、大画
面および高精細度のＬＣＤの場合は各行，列当りの画素
数が多くしたがって各駆動用演算増幅器の負荷容量も大
きくなり、例えばＰ型増幅器を用いると出力回路のＮチ
ャネルトランジスタのオフ時に対応する駆動波形の電圧
レベルＶＬ２からＶＬ１への立上り前縁では、点線で示
すように波形が鈍り電圧レベルＶＬ１に到達する前にこ
の期間Ｔ１〜Ｔ２，Ｔ３〜Ｔ４等が終了し正常な電圧レ
ベルＶＬ１が得られない。この結果、ＬＣＤの表示文字
等がちらついて見えるという不具合が生じる。このた
め、従来は駆動波形の立上りの駆動用に上記Ｎ型増幅器
を立下りの駆動用に上記Ｐ型増幅器をそれぞれ専用する
演算増幅器を用いていた。
【０００５】基本的なＰ型およびＮ型各増幅器とから成
る従来の第１の演算増幅器の一例を示す回路図である図
４（Ａ），（Ｂ）を参照すると、（Ａ）に示すＰ型の増
幅器２０は電源ＶＤＤ，ＶＳＳとの供給を受けバイアス
電圧ＶＰを出力するバイアス回路８と、電源ＶＤＤ，Ｖ
ＳＳとバイアス電圧ＶＰとの供給を受け相補の入力信号
Ｓ，ＢＳの供給に応答して差動増幅し信号ＰＳを出力す
る差動回路３と、電源ＶＤＤ，ＶＳＳとバイアス電圧Ｖ
Ｐとの供給を受け信号ＰＳの供給に応答して出力信号Ｏ
Ｐを出力する出力回路４とを備える。
る従来の第１の演算増幅器の一例を示す回路図である図
４（Ａ），（Ｂ）を参照すると、（Ａ）に示すＰ型の増
幅器２０は電源ＶＤＤ，ＶＳＳとの供給を受けバイアス
電圧ＶＰを出力するバイアス回路８と、電源ＶＤＤ，Ｖ
ＳＳとバイアス電圧ＶＰとの供給を受け相補の入力信号
Ｓ，ＢＳの供給に応答して差動増幅し信号ＰＳを出力す
る差動回路３と、電源ＶＤＤ，ＶＳＳとバイアス電圧Ｖ
Ｐとの供給を受け信号ＰＳの供給に応答して出力信号Ｏ
Ｐを出力する出力回路４とを備える。
【０００６】バイアス回路８は電源ＶＤＤ，ＶＳＳとの
間に直列接続したＰチャネル型のトランジスタＰ８１と
Ｎチャネル型のトランジスタＮ８１とを備える。
間に直列接続したＰチャネル型のトランジスタＰ８１と
Ｎチャネル型のトランジスタＮ８１とを備える。
【０００７】差動回路３は、ソースを電源ＶＤＤにゲー
トをバイアスＶＰにそれぞれ接続した電流源用のＰチャ
ネル型トランジスタＰ３１と、差動対を構成し各々のソ
ースを共通接続してトランジスタＰ３１のドレインに接
続しゲートにそれぞれ信号Ｓ，ＢＳの供給を受けるＰチ
ャネル型のトランジスタＰ３２，Ｐ３３と、アクティブ
負荷であるカレントミラー回路を構成し供通接続したゲ
ートとドレインをトランジスタＰ３２のドレインにソー
スを電源ＶＳＳにそれぞれ接続したＮチャネル型のトラ
ンジスタＮ３１およびドレインをトランジスタＰ３３の
ドレインにゲートをトランジスタＮ３１のゲートにソー
スを電源ＶＳＳにそれぞれ接続しドレインから信号ＰＳ
を出力するトランジスタＮ３２とを備える。
トをバイアスＶＰにそれぞれ接続した電流源用のＰチャ
ネル型トランジスタＰ３１と、差動対を構成し各々のソ
ースを共通接続してトランジスタＰ３１のドレインに接
続しゲートにそれぞれ信号Ｓ，ＢＳの供給を受けるＰチ
ャネル型のトランジスタＰ３２，Ｐ３３と、アクティブ
負荷であるカレントミラー回路を構成し供通接続したゲ
ートとドレインをトランジスタＰ３２のドレインにソー
スを電源ＶＳＳにそれぞれ接続したＮチャネル型のトラ
ンジスタＮ３１およびドレインをトランジスタＰ３３の
ドレインにゲートをトランジスタＮ３１のゲートにソー
スを電源ＶＳＳにそれぞれ接続しドレインから信号ＰＳ
を出力するトランジスタＮ３２とを備える。
【０００８】出力回路４は、トランスファゲートを構成
しソース同志を共通接続して信号ＰＳの供給を受けドレ
イン同志を共通接続してコンデンサＣ４１の一端に接続
しゲートにそれぞれ電源ＶＳＳ，ＶＤＤの供給を受ける
Ｐ，Ｎ各チャネル型のトランジスタＰ４１，Ｎ４１と、
出力増幅器を構成しソースがそれぞれ電源ＶＤＤ，ＶＳ
ＳにゲートがそれぞれバイアスＶＰ，信号ＰＳにそれぞ
れ接続し各々のドレイン同志を共通接続してコンデンサ
Ｃ４１の他端と出力端子ＴＰに接続したＰ，Ｎ各チャネ
ル型のトランジスタＰ４２，Ｎ４２と、コンデンサＣ４
１とを備える。
しソース同志を共通接続して信号ＰＳの供給を受けドレ
イン同志を共通接続してコンデンサＣ４１の一端に接続
しゲートにそれぞれ電源ＶＳＳ，ＶＤＤの供給を受ける
Ｐ，Ｎ各チャネル型のトランジスタＰ４１，Ｎ４１と、
出力増幅器を構成しソースがそれぞれ電源ＶＤＤ，ＶＳ
ＳにゲートがそれぞれバイアスＶＰ，信号ＰＳにそれぞ
れ接続し各々のドレイン同志を共通接続してコンデンサ
Ｃ４１の他端と出力端子ＴＰに接続したＰ，Ｎ各チャネ
ル型のトランジスタＰ４２，Ｎ４２と、コンデンサＣ４
１とを備える。
【０００９】図４（Ｂ）に示すＮ型の増幅器５０は、電
源ＶＤＤ，ＶＳＳとの供給を受けバイアス電圧ＶＮを出
力するバイアス回路９と、電源ＶＤＤ，ＶＳＳとバイア
ス電圧ＶＮとの供給を受け相補の入力信号Ｑ，ＢＱの供
給に応答して差動増幅し信号ＮＱを出力する差動回路６
と、電源ＶＤＤ，ＶＳＳとバイアス電圧ＶＮとの供給を
受け信号ＮＱの供給に応答して出力信号ＯＮを出力する
出力回路７とを備える。
源ＶＤＤ，ＶＳＳとの供給を受けバイアス電圧ＶＮを出
力するバイアス回路９と、電源ＶＤＤ，ＶＳＳとバイア
ス電圧ＶＮとの供給を受け相補の入力信号Ｑ，ＢＱの供
給に応答して差動増幅し信号ＮＱを出力する差動回路６
と、電源ＶＤＤ，ＶＳＳとバイアス電圧ＶＮとの供給を
受け信号ＮＱの供給に応答して出力信号ＯＮを出力する
出力回路７とを備える。
【００１０】バイアス回路９は電源ＶＤＤ，ＶＳＳとの
間に直列接続したＰチャネル型のトランジスタＰ９１と
Ｎチャネル型のトランジスタＮ９１とを備える。
間に直列接続したＰチャネル型のトランジスタＰ９１と
Ｎチャネル型のトランジスタＮ９１とを備える。
【００１１】差動回路６は、ソースを電源ＶＳＳにゲー
トをバイアスＶＮにそれぞれ接続した電流源用のＮチャ
ネル型トランジスタＮ６１と、差動対を構成し各々のソ
ースを共通接続してトランジスタＮ６１のドレインに接
続しゲートにそれぞれ信号Ｑ，ＢＱの供給を受けるＮチ
ャネル型のトランジスタＮ６２，Ｎ６３と、アクティブ
負荷であるカレントミラー回路を構成し供通接続したゲ
ートとドレインをトランジスタＮ６２のドレインにソー
スを電源ＶＤＤにそれぞれ接続したＰチャネル型のトラ
ンジスタＰ３１およびドレインをトランジスタＮ６３の
ドレインにゲートをトランジスタＰ６１のゲートにソー
スを電源ＶＤＤにそれぞれ接続しドレインから信号ＮＱ
を出力するトランジスタＰ６２とを備える。
トをバイアスＶＮにそれぞれ接続した電流源用のＮチャ
ネル型トランジスタＮ６１と、差動対を構成し各々のソ
ースを共通接続してトランジスタＮ６１のドレインに接
続しゲートにそれぞれ信号Ｑ，ＢＱの供給を受けるＮチ
ャネル型のトランジスタＮ６２，Ｎ６３と、アクティブ
負荷であるカレントミラー回路を構成し供通接続したゲ
ートとドレインをトランジスタＮ６２のドレインにソー
スを電源ＶＤＤにそれぞれ接続したＰチャネル型のトラ
ンジスタＰ３１およびドレインをトランジスタＮ６３の
ドレインにゲートをトランジスタＰ６１のゲートにソー
スを電源ＶＤＤにそれぞれ接続しドレインから信号ＮＱ
を出力するトランジスタＰ６２とを備える。
【００１２】出力回路７は、トランスファゲートを構成
しソース同志を共通接続して信号ＮＱの供給を受けドレ
イン同志を共通接続してコンデンサＣ７１の一端に接続
しゲートにそれぞれ電源ＶＳＳ，ＶＤＤの供給を受ける
Ｐ，Ｎ各チャネル型のトランジスタＰ７１，Ｎ７１と、
出力増幅器を構成しソースがそれぞれ電源ＶＳＳ，ＶＤ
ＤにゲートがそれぞれバイアスＶＮ，信号ＮＱにそれぞ
れ接続し各々のドレイン同志を共通接続してコンデンサ
Ｃ７１の他端と出力端子ＴＮに接続したＮ，Ｐ各チャネ
ル型のトランジスタＮ７２，Ｐ７２とコンデンサＣ７１
とを備える。
しソース同志を共通接続して信号ＮＱの供給を受けドレ
イン同志を共通接続してコンデンサＣ７１の一端に接続
しゲートにそれぞれ電源ＶＳＳ，ＶＤＤの供給を受ける
Ｐ，Ｎ各チャネル型のトランジスタＰ７１，Ｎ７１と、
出力増幅器を構成しソースがそれぞれ電源ＶＳＳ，ＶＤ
ＤにゲートがそれぞれバイアスＶＮ，信号ＮＱにそれぞ
れ接続し各々のドレイン同志を共通接続してコンデンサ
Ｃ７１の他端と出力端子ＴＮに接続したＮ，Ｐ各チャネ
ル型のトランジスタＮ７２，Ｐ７２とコンデンサＣ７１
とを備える。
【００１３】次に図４（Ａ），（Ｂ）を参照して従来の
第１の演算増幅器の動作について説明すると、まずＰ型
の増幅器２０では、バイアス回路８がトランジスタＰ８
１，Ｎ８１の各々のゲート幅Ｗ，チャネル長Ｌの各サイ
ズから決定されるバイアス電圧ＶＰを発生し、差動回路
３および出力回路４の各々に供給する。差動回路３のト
ランジスタＰ３１，出力回路４のトランジスタ４２の各
々はバイアス電圧ＶＰの供給に応答してそれぞれ電流源
として作動しこれら差動回路３，出力回路４の各回路を
動作させる。差動回路３は入力信号Ｓ，ＢＳの電圧差を
増幅し信号ＰＳを出力し出力回路４に供給する。出力回
路４のトランジスタＮ４２は信号ＰＳの供給に応答して
増幅し出力端子ＴＰに出力信号ＯＰを出力する。
第１の演算増幅器の動作について説明すると、まずＰ型
の増幅器２０では、バイアス回路８がトランジスタＰ８
１，Ｎ８１の各々のゲート幅Ｗ，チャネル長Ｌの各サイ
ズから決定されるバイアス電圧ＶＰを発生し、差動回路
３および出力回路４の各々に供給する。差動回路３のト
ランジスタＰ３１，出力回路４のトランジスタ４２の各
々はバイアス電圧ＶＰの供給に応答してそれぞれ電流源
として作動しこれら差動回路３，出力回路４の各回路を
動作させる。差動回路３は入力信号Ｓ，ＢＳの電圧差を
増幅し信号ＰＳを出力し出力回路４に供給する。出力回
路４のトランジスタＮ４２は信号ＰＳの供給に応答して
増幅し出力端子ＴＰに出力信号ＯＰを出力する。
【００１４】Ｎ型の増幅器５０では、バイアス電圧がＶ
Ｎとなることと信号Ｑ，ＢＱの供給を受けるほかは上記
Ｐ型増幅器と逆極性の動作を行い出力端子ＴＮに出力信
号ＯＮを出力する。
Ｎとなることと信号Ｑ，ＢＱの供給を受けるほかは上記
Ｐ型増幅器と逆極性の動作を行い出力端子ＴＮに出力信
号ＯＮを出力する。
【００１５】この種の演算増幅器の低消費電流化のため
非動作時にバイアス電圧を遮断することにより出力回路
を遮断する特開平２−３３２０６号公報（文献１）記載
の従来の第２の演算増幅器を図４と共通の構成要素には
共通の参照文字／数字を付して同様に回路図で示す図５
を参照すると、この従来の演算増幅器は図３と共通の差
動回路６に加えて、電源ＶＤＤ，ＶＳＳとの供給を受け
バイアス電圧ＶＮを出力するとともに制御信号Ｃのレベ
ルに応答してバイアス電圧ＶＮの発生・停止を行うバイ
アス回路１５と、信号ＮＱのレベルをシフトして信号Ｓ
Ｑを出力するレベルシフト回路１６と、電源ＶＤＤ，Ｖ
ＳＳおよびバイアス電圧ＶＮのの供給を受け信号ＮＱを
増幅して出力信号ＯＮを出力するとともに制御信号Ｄの
レベルに応答して出力信号ＯＮの出力・遮断を制御する
出力回路１７とを備える。
非動作時にバイアス電圧を遮断することにより出力回路
を遮断する特開平２−３３２０６号公報（文献１）記載
の従来の第２の演算増幅器を図４と共通の構成要素には
共通の参照文字／数字を付して同様に回路図で示す図５
を参照すると、この従来の演算増幅器は図３と共通の差
動回路６に加えて、電源ＶＤＤ，ＶＳＳとの供給を受け
バイアス電圧ＶＮを出力するとともに制御信号Ｃのレベ
ルに応答してバイアス電圧ＶＮの発生・停止を行うバイ
アス回路１５と、信号ＮＱのレベルをシフトして信号Ｓ
Ｑを出力するレベルシフト回路１６と、電源ＶＤＤ，Ｖ
ＳＳおよびバイアス電圧ＶＮのの供給を受け信号ＮＱを
増幅して出力信号ＯＮを出力するとともに制御信号Ｄの
レベルに応答して出力信号ＯＮの出力・遮断を制御する
出力回路１７とを備える。
【００１６】次に、図５を参照して、従来の第２の演算
増幅器の動作について説明すると、まず通常の動作状態
とするためには、制御端子ＴＣの制御信号Ｃのレベルを
電源ＶＤＤレベルに制御端子ＴＤの制御信号Ｄを電源Ｖ
ＳＳレベルにそれぞれ設定する。バイアス回路１５はト
ランジスタＰ１５１はオフ状態，Ｎ１５１はオン状態と
なり、トランジスタＰ１５２，Ｎ１５２，Ｎ１５３とに
より決定されるバイアス電圧ＶＮを供給する。出力回路
１７は、トランスファゲートを構成するトランジスタＰ
１７２，Ｎ１７１がともにオン状態となりこれらトラン
ジスタＰ１７２，Ｎ１７１を経由してレベルシフト回路
の出力信号ＳＱをトランジスタＮ１７３のゲートに供給
する。また、トランジスタＰ１７３，Ｎ１７２はオフ状
態となり、トランジスタＰ１７４のゲートと電源ＶＤＤ
との間あるいはトランジスタＮ１７３のゲートと電源Ｖ
ＳＳとの間はハイインピーダンス状態となり上述した従
来の第１の演算増幅器の出力回路７と同一の動作を行
う。
増幅器の動作について説明すると、まず通常の動作状態
とするためには、制御端子ＴＣの制御信号Ｃのレベルを
電源ＶＤＤレベルに制御端子ＴＤの制御信号Ｄを電源Ｖ
ＳＳレベルにそれぞれ設定する。バイアス回路１５はト
ランジスタＰ１５１はオフ状態，Ｎ１５１はオン状態と
なり、トランジスタＰ１５２，Ｎ１５２，Ｎ１５３とに
より決定されるバイアス電圧ＶＮを供給する。出力回路
１７は、トランスファゲートを構成するトランジスタＰ
１７２，Ｎ１７１がともにオン状態となりこれらトラン
ジスタＰ１７２，Ｎ１７１を経由してレベルシフト回路
の出力信号ＳＱをトランジスタＮ１７３のゲートに供給
する。また、トランジスタＰ１７３，Ｎ１７２はオフ状
態となり、トランジスタＰ１７４のゲートと電源ＶＤＤ
との間あるいはトランジスタＮ１７３のゲートと電源Ｖ
ＳＳとの間はハイインピーダンス状態となり上述した従
来の第１の演算増幅器の出力回路７と同一の動作を行
う。
【００１７】次に、低消費電流動作状態とするために
は、制御信号Ｃのレベルを電源ＶＳＳレベルに制御信号
Ｄを電源ＶＤＤレベルにそれぞれ設定する。バイアス回
路１５はトランジスタＰ１５１はオン状態，Ｎ１５１は
オフ状態となり、したがってトランジスタＰ１５２はオ
フ状態となり、トランジスタＮ１５２，Ｎ１５３には電
流が流れずバイアス電圧ＶＮはトランジスタＮ１５３の
しきい値電圧と等しくなる。これにより、差動回路６の
トランジスタＮ６１，レベルシフト回路１６のトランジ
スタＮ１６１はオフ状態となり、トランジスタＰ６２，
Ｎ６１のドレインがハイインピーダンス状態となるの
で、出力信号ＮＱのレベルは差動回路６では定まらなく
なる。出力回路１７では、トランジスタＰ１７２，Ｎ１
７１から成るトランスファゲートはオフ状態となり、レ
ベルシフト回路１６からの信号ＳＱを遮断する。また、
トランジスタＰ１７３，Ｎ１７２の各々はオン状態とな
り、各々のゲートにそれぞれ電源ＶＤＤ，ＶＳＳを供給
することによりトランジスタＰ１７４，Ｎ１７３を遮断
する。
は、制御信号Ｃのレベルを電源ＶＳＳレベルに制御信号
Ｄを電源ＶＤＤレベルにそれぞれ設定する。バイアス回
路１５はトランジスタＰ１５１はオン状態，Ｎ１５１は
オフ状態となり、したがってトランジスタＰ１５２はオ
フ状態となり、トランジスタＮ１５２，Ｎ１５３には電
流が流れずバイアス電圧ＶＮはトランジスタＮ１５３の
しきい値電圧と等しくなる。これにより、差動回路６の
トランジスタＮ６１，レベルシフト回路１６のトランジ
スタＮ１６１はオフ状態となり、トランジスタＰ６２，
Ｎ６１のドレインがハイインピーダンス状態となるの
で、出力信号ＮＱのレベルは差動回路６では定まらなく
なる。出力回路１７では、トランジスタＰ１７２，Ｎ１
７１から成るトランスファゲートはオフ状態となり、レ
ベルシフト回路１６からの信号ＳＱを遮断する。また、
トランジスタＰ１７３，Ｎ１７２の各々はオン状態とな
り、各々のゲートにそれぞれ電源ＶＤＤ，ＶＳＳを供給
することによりトランジスタＰ１７４，Ｎ１７３を遮断
する。
【００１８】上述の従来の第２の演算増幅器はＮ型増幅
器のみについて説明したが第１の従来の演算増幅器と同
様にトランジスタの伝導型を逆にしたＰ型増幅器も当然
用いられる。
器のみについて説明したが第１の従来の演算増幅器と同
様にトランジスタの伝導型を逆にしたＰ型増幅器も当然
用いられる。
【００１９】
【発明が解決しようとする課題】上述した従来の第１，
第２の演算増幅器は、それぞれバイアス回路を独立に含
むＰ，Ｎ両方の型の増幅器を並列に備えるためバイアス
回路の消費電流が大きくなるという欠点があった。
第２の演算増幅器は、それぞれバイアス回路を独立に含
むＰ，Ｎ両方の型の増幅器を並列に備えるためバイアス
回路の消費電流が大きくなるという欠点があった。
【００２０】また、各々独立のバイアス回路を有するた
めチップ面積が増加するという欠点があった。
めチップ面積が増加するという欠点があった。
【００２１】本発明の目的は、バイアス回路を含む消費
電流を低減するとともにチップ面積を縮小できる演算増
幅器を提供することにある。
電流を低減するとともにチップ面積を縮小できる演算増
幅器を提供することにある。
【００２２】
【課題を解決するための手段】本発明の演算増幅器は、
第１のバイアス電圧の供給に応答して動作する第１の電
流源を有し相補の第１の入力信号の供給に応答して差動
増幅し第１の差動信号を出力するむ第１の差動回路と、
前記第１のバイアス電圧の供給に応答して動作する第２
の電流源を有し前記第１の差動信号の供給に応答して第
１の出力信号を出力する第１の出力回路とを含む相補型
ＭＯＳトランジスタ回路から成る第１の増幅器と、前記
第１のバイアス電圧と逆極性の第２のバイアス電圧の供
給に応答して動作する第３の電流源を有し相補の第２の
入力信号の供給に応答して差動増幅し第２の差動信号を
出力する第２の差動回路と、前記第２のバイアス電圧の
供給に応答して動作する第４の電流源を有し前記第２の
差動信号の供給に応答して前記第１の出力信号と逆極性
の第２の出力信号を出力する相補型ＭＯＳトランジスタ
回路から成る第２の出力回路とを含む第２の増幅器とを
備える演算増幅器において、第１，第２の電源の供給を
受け前記第１，第２のバイアス電圧の各々を発生すると
ともに制御信号の供給に応答してこれら第１，第２のバ
イアス電圧の出力および停止の制御を行うバイアス電圧
発生回路を備えて構成されている。
第１のバイアス電圧の供給に応答して動作する第１の電
流源を有し相補の第１の入力信号の供給に応答して差動
増幅し第１の差動信号を出力するむ第１の差動回路と、
前記第１のバイアス電圧の供給に応答して動作する第２
の電流源を有し前記第１の差動信号の供給に応答して第
１の出力信号を出力する第１の出力回路とを含む相補型
ＭＯＳトランジスタ回路から成る第１の増幅器と、前記
第１のバイアス電圧と逆極性の第２のバイアス電圧の供
給に応答して動作する第３の電流源を有し相補の第２の
入力信号の供給に応答して差動増幅し第２の差動信号を
出力する第２の差動回路と、前記第２のバイアス電圧の
供給に応答して動作する第４の電流源を有し前記第２の
差動信号の供給に応答して前記第１の出力信号と逆極性
の第２の出力信号を出力する相補型ＭＯＳトランジスタ
回路から成る第２の出力回路とを含む第２の増幅器とを
備える演算増幅器において、第１，第２の電源の供給を
受け前記第１，第２のバイアス電圧の各々を発生すると
ともに制御信号の供給に応答してこれら第１，第２のバ
イアス電圧の出力および停止の制御を行うバイアス電圧
発生回路を備えて構成されている。
【００２３】
【発明の実施の形態】次に、本発明の実施の形態を図４
と共通の構成要素には共通の参照文字／数字を付して同
様に回路図で示す図１を参照すると、この図に示す本実
施の形態の演算増幅器は、従来の第１の演算増幅器のＰ
型の増幅器２０と共通の差動回路３および出力回路４を
含む増幅器２とＮ型の増幅器５０と共通の差動回路６お
よび出力回路７を含む増幅器５とに加えて、電源ＶＤ
Ｄ，ＶＳＳの供給を受けバイアス電圧ＶＰ，ＶＮを出力
するとともに制御信号Ｅのレベルに応答してバイアス電
圧ＶＰ，ＶＮの発生・停止を行うバイアス回路１を備え
る。
と共通の構成要素には共通の参照文字／数字を付して同
様に回路図で示す図１を参照すると、この図に示す本実
施の形態の演算増幅器は、従来の第１の演算増幅器のＰ
型の増幅器２０と共通の差動回路３および出力回路４を
含む増幅器２とＮ型の増幅器５０と共通の差動回路６お
よび出力回路７を含む増幅器５とに加えて、電源ＶＤ
Ｄ，ＶＳＳの供給を受けバイアス電圧ＶＰ，ＶＮを出力
するとともに制御信号Ｅのレベルに応答してバイアス電
圧ＶＰ，ＶＮの発生・停止を行うバイアス回路１を備え
る。
【００２４】バイアス回路１は制御信号Ｅのレベルに応
答してバイアス電圧ＶＰ，ＶＮの発生・停止の制御を行
う制御部１１と、バイアス電圧ＶＰ，ＶＮを発生するバ
イアス部１２とを備える。
答してバイアス電圧ＶＰ，ＶＮの発生・停止の制御を行
う制御部１１と、バイアス電圧ＶＰ，ＶＮを発生するバ
イアス部１２とを備える。
【００２５】制御部１１は、共通接続したゲートに制御
信号Ｅの供給を受け各々のドレイン同志を共通接続しそ
れぞれのソースを電源ＶＤＤ，ＶＳＳに接続したＰ，Ｎ
チャネル型のトランジスタＰ１１，Ｎ１１と、ゲートを
トランジスタＰ１１のドレインにソースを電源ＶＤＤに
ドレインを節点Ｐにそれぞれ接続したＰチャネル型のト
ランジスタＰ１２と、ゲートに制御信号Ｅの供給を受け
ソースを電源ＶＳＳにドレインを節点Ｎにそれぞれ接続
したＮチャネル型のトランジスタＮ１２とを備える。
信号Ｅの供給を受け各々のドレイン同志を共通接続しそ
れぞれのソースを電源ＶＤＤ，ＶＳＳに接続したＰ，Ｎ
チャネル型のトランジスタＰ１１，Ｎ１１と、ゲートを
トランジスタＰ１１のドレインにソースを電源ＶＤＤに
ドレインを節点Ｐにそれぞれ接続したＰチャネル型のト
ランジスタＰ１２と、ゲートに制御信号Ｅの供給を受け
ソースを電源ＶＳＳにドレインを節点Ｎにそれぞれ接続
したＮチャネル型のトランジスタＮ１２とを備える。
【００２６】バイアス部１２は、ソースを電源ＶＤＤに
ゲートとドレインを共通接続して節点Ｐにそれぞれ接続
したＰチャネル型のトランジスタＰ１３と、ゲートに制
御信号Ｅの供給を受けソースを節点Ｐにドレインを節点
Ｎにそれぞれ接続したＰチャネル型のトランジスタＰ１
４と、ソースを電源ＶＳＳにゲートとドレインを共通接
続して節点Ｎにそれぞれ接続したＮチャネル型のトラン
ジスタＮ１３とを備える。
ゲートとドレインを共通接続して節点Ｐにそれぞれ接続
したＰチャネル型のトランジスタＰ１３と、ゲートに制
御信号Ｅの供給を受けソースを節点Ｐにドレインを節点
Ｎにそれぞれ接続したＰチャネル型のトランジスタＰ１
４と、ソースを電源ＶＳＳにゲートとドレインを共通接
続して節点Ｎにそれぞれ接続したＮチャネル型のトラン
ジスタＮ１３とを備える。
【００２７】次に、図１を参照して本実施の形態の動作
について説明すると、まず通常動作時には、制御信号Ｅ
のレベルを電源電圧ＶＳＳに設定し、トランジスタＰ１
１がオン状態，トランジスタＮ１１がオフ状態となる。
これによりトランジスタＰ１２はゲートに電源電圧ＶＤ
Ｄが供給されゲートソース間電圧ＶＧＳは０Ｖとなるの
でオフ状態となる。また、トランジスタＮ１２はゲート
に電源電圧ＶＳＳが供給されゲートソース間電圧ＶＧＳ
は０Ｖとなるので同様にオフ状態となる。さらに、トラ
ンジスタＰ１４はゲートに電源電圧ＶＳＳが供給されゲ
ートソース間電圧ＶＧＳはＶＰとなるのでオン状態とな
る。この結果、ダイオード接続されたトランジスタＰ１
３のゲート・ドレインとトランジスタＰ１４のソースと
は同電位となりこの節点Ｐに電位バイアス電圧ＶＰを発
生する。この電圧ＶＰはトランジスタＰ１３のバイアス
電流による電圧降下分だけ電源ＶＤＤより低い値とな
る。一方、トランジスタＰ１４，Ｎ１３の各々のドレイ
ンは同電位となりこの節点Ｎにバイアス電圧ＶＮを発生
する。この電圧ＶＮはダイオード接続されたトランジス
タＮ１３のバイアス電流による電圧降下分だけ電源ＶＳ
Ｓより高い値となる。
について説明すると、まず通常動作時には、制御信号Ｅ
のレベルを電源電圧ＶＳＳに設定し、トランジスタＰ１
１がオン状態，トランジスタＮ１１がオフ状態となる。
これによりトランジスタＰ１２はゲートに電源電圧ＶＤ
Ｄが供給されゲートソース間電圧ＶＧＳは０Ｖとなるの
でオフ状態となる。また、トランジスタＮ１２はゲート
に電源電圧ＶＳＳが供給されゲートソース間電圧ＶＧＳ
は０Ｖとなるので同様にオフ状態となる。さらに、トラ
ンジスタＰ１４はゲートに電源電圧ＶＳＳが供給されゲ
ートソース間電圧ＶＧＳはＶＰとなるのでオン状態とな
る。この結果、ダイオード接続されたトランジスタＰ１
３のゲート・ドレインとトランジスタＰ１４のソースと
は同電位となりこの節点Ｐに電位バイアス電圧ＶＰを発
生する。この電圧ＶＰはトランジスタＰ１３のバイアス
電流による電圧降下分だけ電源ＶＤＤより低い値とな
る。一方、トランジスタＰ１４，Ｎ１３の各々のドレイ
ンは同電位となりこの節点Ｎにバイアス電圧ＶＮを発生
する。この電圧ＶＮはダイオード接続されたトランジス
タＮ１３のバイアス電流による電圧降下分だけ電源ＶＳ
Ｓより高い値となる。
【００２８】次に、増幅器２の差動回路３，出力回路４
の各々のトランジスタＰ３１，Ｐ４２のゲートにバイア
ス電圧ＶＰを供給し、増幅器５の差動回路６，出力回路
７の各々のトランジスタＮ６１，Ｐ７２のゲートにバイ
アス電圧ＶＮを供給することによりこれら増幅器２，５
は動作状態となる。
の各々のトランジスタＰ３１，Ｐ４２のゲートにバイア
ス電圧ＶＰを供給し、増幅器５の差動回路６，出力回路
７の各々のトランジスタＮ６１，Ｐ７２のゲートにバイ
アス電圧ＶＮを供給することによりこれら増幅器２，５
は動作状態となる。
【００２９】次に、低消費電流動作時には、制御信号Ｅ
のレベルを電源電圧ＶＤＤに設定し、トランジスタＰ１
１がオフ状態，トランジスタＮ１１がオン状態となる。
これによりトランジスタＰ１２はゲートに電源電圧ＶＳ
Ｓが供給されオン状態となり、ドレインのレベルは電源
電圧ＶＤＤとなる。これによりトランジスタＰ１３はゲ
ートに電源電圧ＶＤＤが供給されゲートソース間電圧Ｖ
ＧＳは０Ｖとなるのでオフ状態となる。また、トランジ
スタＰ１４はソースが電源電圧ＶＤＤレベルとなりゲー
トに電源電圧ＶＤＤが供給されゲートソース間電圧ＶＧ
Ｓは０Ｖとなるのでオフ状態となる。さらに、トランジ
スタＮ１２はゲートに電源電圧ＶＤＤが供給されゲート
ソース間電圧ＶＧＳはＶＤＤとなるのでオン状態とな
り、節点Ｎに接続したドレインはＶＳＳレベルとなる。
トランジスタＮ１３のゲートソース間電圧ＶＧＳはゲー
トが節点ＮのレベルＶＳＳ，ソースがＶＳＳであるので
０Ｖとなりオフ状態となる。したがって、バイアス回路
１では、トランジスタＰ１４がオフ状態であることから
トランジスタＰ１３，Ｎ１３とが遮断され、バイアス電
流が流れない。またバイアス電圧ＶＰ，ＶＮはそれぞれ
ＶＤＤ，ＶＳＳとなる。
のレベルを電源電圧ＶＤＤに設定し、トランジスタＰ１
１がオフ状態，トランジスタＮ１１がオン状態となる。
これによりトランジスタＰ１２はゲートに電源電圧ＶＳ
Ｓが供給されオン状態となり、ドレインのレベルは電源
電圧ＶＤＤとなる。これによりトランジスタＰ１３はゲ
ートに電源電圧ＶＤＤが供給されゲートソース間電圧Ｖ
ＧＳは０Ｖとなるのでオフ状態となる。また、トランジ
スタＰ１４はソースが電源電圧ＶＤＤレベルとなりゲー
トに電源電圧ＶＤＤが供給されゲートソース間電圧ＶＧ
Ｓは０Ｖとなるのでオフ状態となる。さらに、トランジ
スタＮ１２はゲートに電源電圧ＶＤＤが供給されゲート
ソース間電圧ＶＧＳはＶＤＤとなるのでオン状態とな
り、節点Ｎに接続したドレインはＶＳＳレベルとなる。
トランジスタＮ１３のゲートソース間電圧ＶＧＳはゲー
トが節点ＮのレベルＶＳＳ，ソースがＶＳＳであるので
０Ｖとなりオフ状態となる。したがって、バイアス回路
１では、トランジスタＰ１４がオフ状態であることから
トランジスタＰ１３，Ｎ１３とが遮断され、バイアス電
流が流れない。またバイアス電圧ＶＰ，ＶＮはそれぞれ
ＶＤＤ，ＶＳＳとなる。
【００３０】次に、増幅器２の差動回路３，出力回路４
の各々のトランジスタＰ３１，Ｐ４２のゲートに電源電
圧ＶＤＤレベルのバイアス電圧ＶＰを供給すると、次の
ようにそれぞれ動作を停止する。まず、トランジスタＰ
３１のゲートにレベルＶＤＤを供給すると、トランジス
タＰ３１のソースのレベルはもともと電源電圧ＶＤＤで
あるのでゲートソース間電圧は０となり、オフ状態とな
る。したがって差動対トランジスタＰ３２，Ｐ３３およ
び負荷トランジスタＮ３１，Ｎ３２に対する電流の供給
が停止し、トランジスタＰ３３，Ｎ３２のドレイン共通
接続点のインピーダンスが上昇ししたがってこの節点の
電位すなわち信号ＰＳのレベルは不定となる。また、ト
ランジスタＰ４２のゲートに電圧ＶＤＤを供給するとこ
のトランジスタＰ４２のソースのレベルはもともと電源
電圧ＶＤＤであるのでゲートソース間電圧は０となり、
オフ状態となる。これにより出力端子ＴＰに対する吐出
し電流が遮断される。
の各々のトランジスタＰ３１，Ｐ４２のゲートに電源電
圧ＶＤＤレベルのバイアス電圧ＶＰを供給すると、次の
ようにそれぞれ動作を停止する。まず、トランジスタＰ
３１のゲートにレベルＶＤＤを供給すると、トランジス
タＰ３１のソースのレベルはもともと電源電圧ＶＤＤで
あるのでゲートソース間電圧は０となり、オフ状態とな
る。したがって差動対トランジスタＰ３２，Ｐ３３およ
び負荷トランジスタＮ３１，Ｎ３２に対する電流の供給
が停止し、トランジスタＰ３３，Ｎ３２のドレイン共通
接続点のインピーダンスが上昇ししたがってこの節点の
電位すなわち信号ＰＳのレベルは不定となる。また、ト
ランジスタＰ４２のゲートに電圧ＶＤＤを供給するとこ
のトランジスタＰ４２のソースのレベルはもともと電源
電圧ＶＤＤであるのでゲートソース間電圧は０となり、
オフ状態となる。これにより出力端子ＴＰに対する吐出
し電流が遮断される。
【００３１】同様に、増幅器５の差動回路６，出力回路
７の各々のトランジスタＮ６１，Ｐ７２のゲートに電源
電圧ＶＳＳレベルのバイアス電圧ＶＮを供給すると、増
幅器２と逆極性となる他は同様の動作を行ない動作を停
止する。すなわち、トランジスタＮ６１がオフ状態とな
り、差動対トランジスタＮ６２，Ｎ６３および負荷トラ
ンジスタＰ６１，Ｐ６２に対する電流の供給が停止し、
トランジスタＮ６３，Ｐ６２のドレイン共通接続点のイ
ンピーダンスが上昇し信号ＮＱのレベルは不定となる。
また、トランジスタＮ７２はオフ状態となり、出力端子
ＴＮからの吸込み電流が遮断される。
７の各々のトランジスタＮ６１，Ｐ７２のゲートに電源
電圧ＶＳＳレベルのバイアス電圧ＶＮを供給すると、増
幅器２と逆極性となる他は同様の動作を行ない動作を停
止する。すなわち、トランジスタＮ６１がオフ状態とな
り、差動対トランジスタＮ６２，Ｎ６３および負荷トラ
ンジスタＰ６１，Ｐ６２に対する電流の供給が停止し、
トランジスタＮ６３，Ｐ６２のドレイン共通接続点のイ
ンピーダンスが上昇し信号ＮＱのレベルは不定となる。
また、トランジスタＮ７２はオフ状態となり、出力端子
ＴＮからの吸込み電流が遮断される。
【００３２】次に、本発明の第２の実施の形態のバイア
ス回路１Ａを図１と共通の構成要素は共通の文字を付し
て同様に回路図で示す図２を参照すると、この図に示す
バイアス回路１Ａの上述の第１の実施の形態との相違点
は、トランジスタＰ１４の代りにゲートをトランジスタ
Ｐ１２のゲートと共通接続したＮチャネル型のトランジ
スタＮ１４を有するバイアス部１２Ａを備えることであ
る。
ス回路１Ａを図１と共通の構成要素は共通の文字を付し
て同様に回路図で示す図２を参照すると、この図に示す
バイアス回路１Ａの上述の第１の実施の形態との相違点
は、トランジスタＰ１４の代りにゲートをトランジスタ
Ｐ１２のゲートと共通接続したＮチャネル型のトランジ
スタＮ１４を有するバイアス部１２Ａを備えることであ
る。
【００３３】動作については第１の実施の形態と同様で
ある。
ある。
【００３４】
【発明の効果】以上説明したように、本発明の演算増幅
器は、第１，第２のバイアス電圧ＶＰ，ＶＮの各々を発
生するとともに制御信号Ｅの供給に応答してこれらバイ
アス電圧ＶＰ，ＶＮの出力および停止の制御を行うバイ
アス電圧発生回路を備えることにより、単一のバイアス
回路でＰ，Ｎ両型の増幅器のバイアスを供給するととも
に通常動作と低消費電流動作とを切替ることができるの
で、複数のバイアス回路で必要とした動作時の消費電流
を低減するともにチップ面積を縮小できるという効果が
ある。
器は、第１，第２のバイアス電圧ＶＰ，ＶＮの各々を発
生するとともに制御信号Ｅの供給に応答してこれらバイ
アス電圧ＶＰ，ＶＮの出力および停止の制御を行うバイ
アス電圧発生回路を備えることにより、単一のバイアス
回路でＰ，Ｎ両型の増幅器のバイアスを供給するととも
に通常動作と低消費電流動作とを切替ることができるの
で、複数のバイアス回路で必要とした動作時の消費電流
を低減するともにチップ面積を縮小できるという効果が
ある。
【図１】本発明の演算増幅器の第１の実施の形態を示す
回路図である。
回路図である。
【図２】本発明の演算増幅器の第２の実施の形態を示す
バイアス回路の回路図である。
バイアス回路の回路図である。
【図３】演算増幅器によるＬＣＤ駆動波形の一例を示す
波形図である。
波形図である。
【図４】従来の第１の演算増幅器の一例を示す回路図で
ある。
ある。
【図５】従来の第２の演算増幅器の一例を示す回路図で
ある。
ある。
１，１Ａ，８，９，１５ バイアス回路 ２，５，２０，５０ 増幅器 ３，６ 差動回路 ４，７，１７ 出力回路 １１ 制御部 １２ バイアス部 １６ レベルシフト回路 Ｎ１１〜Ｎ１４，Ｎ３１，Ｎ３２，Ｎ４１，Ｎ４２，Ｎ
６１〜Ｎ６３，Ｎ７１，Ｎ７２，Ｎ１５１，Ｎ１５２，
Ｎ１７１〜Ｎ１７３，Ｐ１１〜Ｐ１４，Ｐ３１〜Ｐ３
３，Ｐ４１，Ｐ４２，Ｐ６１，Ｐ６２，Ｐ７１，Ｐ７
２，Ｐ１５１〜Ｐ１５３，Ｐ１７１〜Ｐ１７４ トラ
ンジスタ
６１〜Ｎ６３，Ｎ７１，Ｎ７２，Ｎ１５１，Ｎ１５２，
Ｎ１７１〜Ｎ１７３，Ｐ１１〜Ｐ１４，Ｐ３１〜Ｐ３
３，Ｐ４１，Ｐ４２，Ｐ６１，Ｐ６２，Ｐ７１，Ｐ７
２，Ｐ１５１〜Ｐ１５３，Ｐ１７１〜Ｐ１７４ トラ
ンジスタ
Claims (3)
- 【請求項１】 第１のバイアス電圧の供給に応答して動
作する第１の電流源を有し相補の第１の入力信号の供給
に応答して差動増幅し第１の差動信号を出力するむ第１
の差動回路と、前記第１のバイアス電圧の供給に応答し
て動作する第２の電流源を有し前記第１の差動信号の供
給に応答して第１の出力信号を出力する第１の出力回路
とを含む相補型ＭＯＳトランジスタ回路から成る第１の
増幅器と、前記第１のバイアス電圧と逆極性の第２のバ
イアス電圧の供給に応答して動作する第３の電流源を有
し相補の第２の入力信号の供給に応答して差動増幅し第
２の差動信号を出力する第２の差動回路と、前記第２の
バイアス電圧の供給に応答して動作する第４の電流源を
有し前記第２の差動信号の供給に応答して前記第１の出
力信号と逆極性の第２の出力信号を出力する相補型ＭＯ
Ｓトランジスタ回路から成る第２の出力回路とを含む第
２の増幅器とを備える演算増幅器において、 第１，第２の電源の供給を受け前記第１，第２のバイア
ス電圧の各々を発生するとともに制御信号の供給に応答
してこれら第１，第２のバイアス電圧の出力および停止
の制御を行うバイアス電圧発生回路を備えることを特徴
とする演算増幅器。 - 【請求項２】 前記バイアス電圧発生回路が、各々のゲ
ート同志を共通接続して前記制御信号の供給を受け各々
のドレイン同志を共通接続し各々のソースを前記第１，
第２の電源にそれぞれ接続した第１，第２の導電型の第
１，第２のトランジスタと、ゲートを前記第１のトラン
ジスタのドレインにソースを前記第１の電源にドレイン
を第１の節点にそれぞれ接続した第１の導電型の第３の
トランジスタと、ゲートに前記制御信号の供給を受けソ
ースを前記第２の電源にドレインを第２の節点にそれぞ
れ接続した第２の導電型の第４のトランジスタとを備
え、前記制御信号の第１，第２のレベルに応答して前記
第１，第２のバイアス電圧の発生および停止の制御を行
う制御部と、 ソースを前記第１の電源にゲートとドレインを共通接続
して前記第１の節点にそれぞれ接続した第１の導電型の
第５のトランジスタと、ゲートに前記制御信号の供給を
受けソースを前記第１の節点にドレインを前記第２の節
点にそれぞれ接続した第１の導電型の第６のトランジス
タと、ソースを前記第２の電源にゲートとドレインを共
通接続して前記第２の節点にそれぞれ接続した第２の導
電型の第７のトランジスタとを備え、前記第１，第２の
節点の各々に前記第１，第２のバイアス電圧を出力する
バイアス発生部とを備えることを特徴とする請求項１記
載の演算増幅器。 - 【請求項３】 前記バイアス発生部が、前記第６のトラ
ンジスタの代りにゲートを前記第３のトランジスタのゲ
ートと共通接続しソースを前記第２の節点にドレインを
前記第１の節点にそれぞれ接続した第２の導電型の第８
のトランジスタ備えることを特徴とする請求項２記載の
演算増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7221885A JPH0964662A (ja) | 1995-08-30 | 1995-08-30 | 演算増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7221885A JPH0964662A (ja) | 1995-08-30 | 1995-08-30 | 演算増幅器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0964662A true JPH0964662A (ja) | 1997-03-07 |
Family
ID=16773711
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7221885A Pending JPH0964662A (ja) | 1995-08-30 | 1995-08-30 | 演算増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0964662A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2017103731A1 (en) * | 2015-12-18 | 2017-06-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and display device including the same |
-
1995
- 1995-08-30 JP JP7221885A patent/JPH0964662A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2017103731A1 (en) * | 2015-12-18 | 2017-06-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and display device including the same |
| JP2017116932A (ja) * | 2015-12-18 | 2017-06-29 | 株式会社半導体エネルギー研究所 | 半導体装置、又は該半導体装置を有する表示装置 |
| US10229939B2 (en) | 2015-12-18 | 2019-03-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and display device including the same |
| US10566355B2 (en) | 2015-12-18 | 2020-02-18 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and display device including the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990112 |