JP2699828B2

JP2699828B2 - 半導体装置の入出力回路

Info

Publication number: JP2699828B2
Application number: JP5260394A
Authority: JP
Inventors: ▲りゅう▼一橋下
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1993-09-27
Filing date: 1993-09-27
Publication date: 1998-01-19
Anticipated expiration: 2013-01-19
Also published as: JPH0799437A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置の入出力回
路に関し、特に、電源電圧より高い電圧の信号を入力す
る入出力回路に関する。

【０００２】

【従来の技術】従来の半導体装置の入出力回路を図９を
参照して以下に説明する。同図に示すように、従来の半
導体装置の入出力回路は、入力回路２、出力回路１、入
出力制御回路３から構成されている。以下各回路の構成
を説明する。

【０００３】入力回路２は、外部との入力及び出力を兼
用で行なう入出力端子ｎ４にゲートを共通に接続したｐ
チャネル型ＭＯＳトランジスタ（以下、単に「ｐＭＯＳ
トランジスタ」という）Ｍ３とｎチャネル型ＭＯＳトラ
ンジスタ（以下、単に「ｎＭＯＳトランジスタ」とい
う）Ｍ４から成る相補型ＭＯＳインバータから構成され
ている。

【０００４】出力回路１は、ドレインを入出力端子ｎ４
に共通に接続したｐＭＯＳトランジスタＭ１とｎＭＯＳ
トランジスタＭ２から構成されている。

【０００５】さらに、入出力制御回路３は、入力モード
と出力モードを切換える制御信号ｔｒｉｂとデータ出力
信号Ｄａｔａ−ｏｕｔとを入力とするＮＯＲゲート、制
御信号ｔｒｉｂを入力とするインバータ、及びインバー
タの出力とデータ出力信号Ｄａｔａ−ｏｕｔとを入力と
するＮＡＮＤゲートから構成される。

【０００６】入出力制御回路３のＮＡＮＤゲートの出力
ｎ１は、出力回路１のｐＭＯＳトランジスタＭ１のゲー
ト電極に、ＮＯＲゲートの出力ｎ２は、出力回路１のｎ
ＭＯＳトランジスタＭ２のゲート電極にそれぞれ接続さ
れている。

【０００７】次にこの入出力回路の動作について説明す
る。外部から印加された信号をとり込む入力モード時に
おいて、制御信号ｔｒｉｂは“Ｈ”とされるため、デー
タ出力信号Ｄａｔａ−ｏｕｔが“Ｈ”又は“Ｌ”いずれ
であっても、ＮＡＮＤゲートの出力ｎ１は“Ｈ”とな
り、ＮＯＲゲートの出力ｎ２は“Ｌ”となる。

【０００８】従って、ＭＯＳトランジスタＭ１，Ｍ２は
ともにオフとなり、出力回路１の出力インピーダンスは
非常に高くなり、入出力端子ｎ４に印加された外部から
の入力信号を入力回路２で受け、データ入力信号Ｄａｔ
ａ−ｉｎを不図示の内部回路に伝達する。

【０００９】外部に信号を出力する出力モード時におい
ては、制御信号ｔｒｉｂは“Ｌ”と、され、ＮＡＮＤゲ
ートの出力ｎ１とＮＯＲゲートの出力ｎ２はともにデー
タ出力信号Ｄａｔａ−ｏｕｔを反転した値を出力する。

【００１０】従って、出力回路１は相補型ＭＯＳインバ
ータと同じ特性を示し、入出力端子ｎ４からデータ出力
信号Ｄａｔａ−ｏｕｔが出力される。

【００１１】図１０に、ＭＯＳトランジスタＭ１，Ｍ２
で構成される出力回路１の断面模式図を示す。ｐ型基板
１００にｎ型島領域（ｎウェル）１０１を形成し、ｐ型
基板１００にｎＭＯＳトランジスタＭ２が、ｎウェル１
０１にｐＭＯＳトランジスタＭ１がそれぞれ形成され
る。

【００１２】ｐＭＯＳトランジスタＭ１のソース、ドレ
インはｐ型拡散層１１，１２で形成され、ｎＭＯＳトラ
ンジスタＭ２のソース、ドレインはｎ型拡散層１３，１
４で形成される。ｐＭＯＳトランジスタＭ１のドレイン
１２とｎＭＯＳトランジスタＭ２のドレイン１３はコン
タクトを介して金属配線で入出力端子ｎ４に接続され、
ゲートはそれぞれ出力点ｎ１，ｎ２に接続される。

【００１３】ｐＭＯＳトランジスタＭ１のソース１１は
コンタクトを介して金属配線で電源Ｖｃｃに接続され、
ｎＭＯＳトランジスタＭ２のソース１４は接地Ｖｓｓに
接続される。また、ｎウェル１０１はｎ型拡散層１０を
介して電源Ｖｃｃに接続され、ｐ型基板１００はｐ型拡
散層１５を介して接地Ｖｓｓに接続される。

【００１４】ところで、特公昭６４−１２４１８公報に
は、ＰＲＯＭ（プログラム可能なリードオンリーメモ
リ）の書込み時の高電圧を保護する方法として、図１１
に示すような入出力回路（「第２の従来例」という）が
提案されている。

【００１５】図１１に示す入出力回路において、符号Ｍ
１３〜Ｍ２３はｎＭＯＳトランジスタで、このうちＭ１
６，Ｍ１８，Ｍ２１はディプリーションモードで動作す
る。符号３１，３２は入出力制御回路で、符号３３は出
力回路、符号３４は入力回路、符号３５は入力ゲート保
護回路をそれぞれ示している。図１に示すように、耐圧
保護用のｎＭＯＳトランジスタＭ１３のソース電極は出
力回路３３の出力点Ｃと接続され、ドレイン電極は入出
力端子ｎ４に接続され、またゲート電極は電源Ｖｃｃに
接続されている。

【００１６】図１１に示す回路は、全てｎＭＯＳトラン
ジスタで構成されているが、該公報にも記載されている
ように、符号３１〜３４で示す回路にＣＭＯＳ（相補型
ＭＯＳ）を用いてもよい。

【００１７】この入出力回路の動作を以下に説明する。
入出力回路を入力モードで動作させる場合、Ｉ₂入力は
“Ｈ”とされ、Ｍ２０，Ｍ２３はともにオンとなるた
め、Ｉ₁入力が“Ｈ”又は“Ｌ”いずれであっても、節
点Ａ及びＢはともに“Ｌ”となり、Ｍ１４，Ｍ１５はオ
フとなる。

【００１８】したがって、入出力端子ｎ４は、不図示の
内部回路からはドライブされず入力端子として用いるこ
とが可能となり、入出力端子ｎ４から入力された信号
は、入力回路３４にとり込まれ、信号Ｏ₁として内部回
路に伝達される。通常入力モード時は、入出力端子ｎ４
からは高々電源電圧と同電位の信号しか入力されない。

【００１９】次にＰＲＯＭへの書込み時においては、入
出力端子ｎ４には十数ボルトの高電圧が印加され、信号
Ｗとして不図示のＰＲＯＭの書き込み回路に伝搬され
る。

【００２０】この時、入出力兼用端子ｎ４に印加された
“１”は導通しているＭ１３を通して出力回路３３の出
力点Ｃにも印加されるが、節点Ｃの電位Ｖｃは、Ｍ１３
がエンハンスメント型のＭＯＳトランジスタの場合、出
力回路３３が高インピーダンス状態にあるため、Ｖｃ＝
Ｖｃｃ−Ｖｔ′（Ｖｔ′は基板電位−ＶｃのときのＭ１
３のしきい値）となり、節点Ｃには入出力端子ｎ４に印
加される高電圧は伝達されない。

【００２１】

【発明が解決しようとする課題】現在、相補型ＭＯＳ構
造を有する半導体製品は、電源電圧５Ｖで動作するもの
がほとんどであるが、素子の微細化にともない電源電圧
が５Ｖでは素子耐圧のマージンがなくなってきており、
また消費電力低減の面からも、電源電圧を３．３Ｖない
し３Ｖ（「３Ｖ系」と略記する）に下げる要求が強まっ
ている。

【００２２】しかし、その過渡期においては、装置のボ
ード上に電源電圧５Ｖの半導体製品と３Ｖ系の半導体製
品が混在して実装され、５Ｖ振幅の信号が３Ｖ系の半導
体製品の入出力端子に入力されることがある。

【００２３】この場合、図９に示した従来の入出力回路
では、３Ｖ系の電源電圧に対し５Ｖ振幅の信号が入力さ
れると、（電源電圧）−（入力信号電圧）＜Ｖｔｐ（Ｖ
ｔｐはｐチャネルＭＯＳトランジスタのしきい値電圧）
の時、ｐＭＯＳトランジスタＭ１はオンし、さらに（電
源電圧）−（入力信号電圧）が−０．７Ｖ程度以下にな
ると、ｐ型拡散層１２とｎウェル（電源電位）１０１の
ｐｎ接合が順方向となり、入出力端子ｎ４から電源へ大
量のリーク電流が流れ込んでしまうという問題がある。

【００２４】また、第２の従来例のように、プルアップ
側をｎＭＯＳトランジスタで構成すると、３Ｖ系電源電
圧の場合、出力のハイレベルは１．８Ｖ程度にまで低下
してしまい、このため業界の標準入力レベルであるＴＴ
Ｌの入力レベル（入力ローレベルＶIL(MAX)＝０．８
Ｖ、入力ハイレベルＶIH(MIN)＝２．０Ｖ）を満たさな
くなる。これは、ＭＯＳトランジスタのしきい値電圧Ｖ
Tが基板と逆方向のバイアス電圧に依存して変化し、第
２の従来例のｎＭＯＳトランジスタＭ１４（図１１参
照）の基板電位は０Ｖとされるが、ＭＯＳトランジスタ
のバックゲートバイアスに依存してしきい値電圧は約
１．２Ｖ程度となり、出力点Ｃが到達できる最高電位は
Ｖｃｃ−ＶTとなり、３Ｖ系電源電圧では、約１．８Ｖ
程度となるためである。

【００２５】そして、第２の従来例においては、入出力
端子ｎ４に外部から印加されるＰＲＯＭへの書き込み用
の高電圧を内部に伝えないようにするために、入出力端
子ｎ４と出力回路３３との間にエンハンスメント型のｎ
ＭＯＳトランジスタＭ１３を挿入する場合にも同様にし
て出力ハイレベル（ＶOH）が低下してしまう。

【００２６】このため、ＰＲＯＭ書込み時の高電圧の保
護回路を特徴とする第２の従来例を、電源電圧が５Ｖ系
のＴＴＬを含む半導体製品との間で信号の入出力を行な
う３Ｖ系の半導体装置の入出力回路に適用することは困
難であった。

【００２７】さらに、従来の入出力回路においては、例
えば図９の出力回路３のｎＭＯＳトランジスタＭ２のゲ
ート・ドレイン間、及び入力回路のｎＭＯＳトランジス
タＭ４のゲート・ドレイン間に電位差５Ｖの電圧がかか
るため、３Ｖ系で相互コンダクタンス増大のために通常
用いられている０．０１μｍ程度の薄いゲート酸化膜
は、酸化膜の耐圧の問題から用いることが出来ない。

【００２８】このため、入出力回路のみに０．０１５μ
ｍ程度の厚い酸化膜を用いることになり、製造プロセス
が複雑になり入力ディレイも増大するという問題が生じ
る。

【００２９】したがって、本発明の目的は、前記問題点
を解消し、定常的に電源電圧以上の電位をもつ信号入力
を可能にし、入力リーク電流及び出力ディレイを最小限
にし、且つ製造プロセスが単純な半導体装置の入出力回
路を提供することにある。

【００３０】

【課題を解決するための手段】前記目的を達成するた
め、本発明は、半導体基板上に構成される入出力回路で
あって、入力回路、出力回路、制御信号により入力モー
ドと出力モードを切換える入出力制御回路、及び外部と
の入力と出力を兼用で行なう入出力端子を備え、更に、
前記入力回路の入力端と前記出力回路の出力端との接続
点にソースを接続し前記入出力端子にドレインを接続し
たｎチャネル・ディプリーション型ＭＯＳトランジスタ
を具備し、該ｎチャネル・ディプリーション型ＭＯＳト
ランジスタのゲートに印加される電圧を入力モード時と
出力モード時とで切換え制御する手段を備えたことを特
徴とする半導体装置の入出力回路を提供する。

【００３１】また、本発明においては、上記ｎチャネル
・ディプリーション型ＭＯＳトランジスタが、ゲートし
きい値電圧が低く設定されたシャローなディプリーショ
ン型とされている。

【００３２】そして、本発明は、上記ｎチャネル・ディ
プリーション型ＭＯＳトランジスタのゲートを電源に接
続した半導体装置の入出力回路を提供する。

【００３３】さらに、本発明においては、上記ｎチャネ
ル・ディプリーション型ＭＯＳトランジスタのゲート電
圧を、入力モード時には出力モード時よりも低く設定す
る。

【００３４】すなわち、本発明の半導体装置の入出力回
路は、入力回路と出力回路の接続点にドレインを、入出
力端子にソースを接続したディプリーション型ｎＭＯＳ
を有し、ゲート電位を電源電圧に固定するか、あるいは
入力モード時にそのゲートの電位を出力モード時より低
くしたことを特徴としている。

【００３５】また、本発明においては、上記ｎチャネル
・ディプリーション型ＭＯＳトランジスタのゲートしき
い値電圧は、入力モード時において前記入出力端子に電
源電圧より高い電圧の入力信号が印加された際に前記出
力回路と出力端と入力回路の入力端の接続点の電位が前
記電源電圧以下となるような電圧に設定されている。

【００３６】なお、本発明の入出力回路の好適な実施態
様は特許請求の範囲の請求項６ないし９に提案されてい
る。

【００３７】

【実施例】図面を参照して本発明の実施例を以下に詳説
する。

【００３８】

【実施例１】図１を参照して、本発明の第１の実施例を
説明する。なお、以下の実施例において、外部からは５
Ｖの入力振幅の信号が入力され、本発明が適応される半
導体装置の電源電圧は３．３Ｖと想定する。

【００３９】図１に示すように、本実施例に係る入出力
回路は、トランスファゲートＭ５、出力回路１、入力回
路２、及び入出力制御回路３から構成されている。以下
各回路構成を詳しく説明する。

【００４０】入力回路２は、節点ｎ３にゲートを接続し
たｐＭＯＳトランジスタＭ３及びｎＭＯＳトランジスタ
Ｍ４から成る相補型ＭＯＳインバータから構成されてい
る。出力回路１は、ドレインを節点ｎ３に共通に接続し
たｐＭＯＳトランジスタＭ１とｎＭＯＳトランジスタＭ
２から構成されている。

【００４１】入出力制御回路３は、入力モードと出力モ
ードを切換える制御信号ｔｒｉｂとデータ出力信号Ｄａ
ｔａ−ｏｕｔとを入力とするＮＯＲゲート、制御信号ｔ
ｒｉｂを入力とするインバータ、及びインバータの出力
とデータ出力信号Ｄａｔａ−ｏｕｔとを入力とするＮＡ
ＮＤゲートから構成されている。

【００４２】また、入出力制御回路３のＮＡＮＤゲート
の出力ｎ１は出力回路１のＭ１のゲートに接続され、Ｎ
ＯＲゲートの出力ｎ２は出力回路１のＭ２のゲートに接
続されている。

【００４３】トランスファゲートＭ５は、ｎＭＯＳトラ
ンジスタで、ドレインは入出力端子ｎ４に、ソースは節
点ｎ３に、ゲートは電源Ｖｃｃに接続されている。この
トランジスタのゲートしきい値電圧Ｖｔｄは、後述する
ように、通常のｎＭＯＳトランジスタより低く設定され
ている（すなわち、シャローなディプリーション型とさ
れる）。なお、以下、ゲートしきい値電圧を単に「しき
い値」という。

【００４４】トランスファゲートＭ５のしきい値Ｖｔｄ
は、入力モード時、入出力端子ｎ４に５Ｖ電圧が印加さ
れた時も節点ｎ３の電位がＶｃｃ、すなわちリーク電流
が０で入力回路のゲインが最大になる電圧、となるよう
に設定する。トランスファゲートＭ５のゲート電圧は電
源電圧Ｖｃｃであるため、次式（１）の条件を満たせば
よいことになる。

【００４５】Ｖ（ｎ３）＝Ｖｃｃ−Ｖｔｄ［−３．３Ｖ］＝Ｖｃｃ ∴Ｖｔｄ［−３．３ｖ］＝０（１）

【００４６】ここに、Ｖ（Ｎ）は節点Ｎの電位、Ｖｔｄ
［Ｖｘ］は基板電位ＶｘのときのトランスファゲートＭ
５のしきい値である。

【００４７】ｎＭＯＳトランジスタのしきい値は、基板
電位をＶＢＳとし、フェルミレベルをφFとすると、 √（｜ＶＢＳ｜＋２φF）に比例することが知られており、比例定数と切片は、基
板の不純物濃度、ゲート電極の仕事関数、ゲート酸化膜
厚等で決る。例えば、Ｖｔｄとして図２に示すような特
性が得られる。

【００４８】このとき、基板電位０Ｖの時のしきい値電
圧は、Ｖｔｄ［０Ｖ］＝−１．５Ｖとなっている。

【００４９】次に図１の入出力回路の出力ハイレベルを
説明する。

【００５０】出力回路１が“Ｈ”レベルを出力し、節点
ｎ３が電源電圧Ｖｃｃ（＝３．３Ｖ）までチャージアッ
プ（充電）される時の節点ｎ４の挙動を説明する。節点
ｎ４が０Ｖのときはゲート〜ソース間電圧Ｖｇｓ＝３．
３Ｖ＞＞Ｖｔｄ［０Ｖ］＝−１．０Ｖ（図２参照）なの
で、トランスファゲートＭ５は導通（オン）している。
したがって、入出力端子ｎ４は電源電圧Ｖｃｃに向けて
上昇する。トランスファゲートＭ５はソースｎ４の電位
が上昇するのでしきい値も上昇するが、Ｖｔｄ［−３．
３Ｖ］＝０Ｖであるので、ｎ４は３．３Ｖまではチャー
ジアップされる。

【００５１】素子にかかる電圧、特に今問題としている
ゲート〜ドレイン間電圧あるいはゲート〜ソース間電圧
を考える。

【００５２】トランスファゲートＭ５のゲート電圧は
３．３Ｖとされるため、入出力端子ｎ４に５Ｖ電圧が加
わった時にも、ゲート〜ドレイン間電圧Ｖｇｄは１．７
Ｖにまでしかならない。節点ｎ３は、電源電圧Ｖｃｃに
までしか上昇しないため高々３．３Ｖの電圧しか印加さ
れない。ローレベル出力、あるいは入出力端子ｎ４が外
部から０Ｖにドライブされた時も３．３Ｖであるため、
結局いかなる場合でも、ゲート〜ドレイン間電圧及びゲ
ート〜ソース間電圧が３．３Ｖを超えることはない。

【００５３】

【実施例２】次に図３を参照して本発明の第２の実施例
を説明する。図３に示すように、本実施例と前記第１の
実施例との相違点は、電圧制御回路４によって、トラン
スファゲートＭ５のゲート電位を制御することにある。

【００５４】図３に示すように、電圧制御回路４は、電
源Ｖｃｃと出力ｎ５の間に接続された抵抗Ｒ１、出力ｎ
５と接地Ｖｓｓとの間に直列に接続されたｎＭＯＳトラ
ンジスタＭ６とＭ７から構成されている。

【００５５】ｎＭＯＳトランジスタＭ６のゲートはその
ドレインと共通に接続され、ｎＭＯＳトランジスタＭ７
のゲートは制御信号ｔｒｉｂに接続されている。また、
出力ｎ５はトランスファゲートＭ５のゲートに接続され
ている。

【００５６】入力モード時と出力モード時の出力ｎ５の
電位を、図４の電圧−電流曲線を用いて説明する。図４
において、Ｉ₁は抵抗Ｒ１の電源Ｖｃｃと出力ｎ５にお
ける電圧−電流特性曲線であり、Ｉ₂はｎＭＯＳトラン
ジスタＭ６の電圧−電流特性曲線である。

【００５７】入力モード時、制御信号ｔｒｉｂは“Ｈ”
とされ、ｎＭＯＳトランジスタＭ７はオンするが、これ
と直列に接続されたｎＭＯＳトランジスタＭ６のゲート
はドレインに接続されているため、出力ｎ５の電位がし
きい値Ｖｔｎより低い時には電流は流れず、しきい値Ｖ
ｔｎをこえると電流が流れ出す。Ｉ₁とＩ₂の交点Ａが動
作点となり、電位ＶＡが、制御信号ｔｒｉｂが“Ｈ”の
時の出力ｎ５の電位である。

【００５８】一方、制御信号ｔｒｉｂが“Ｌ”の時、ｎ
ＭＯＳトランジスタＭ７はオフしており、電流値は０で
ある。従って、電流Ｉ＝０とＩ₁の交点Ｂがこの時の動
作点となり、電位ＶＢ＝Ｖｃｃが、制御信号ｔｒｉｂが
“Ｌ”のときの出力ｎ５の電位である。

【００５９】トランスファゲートＭ５のしきい値Ｖｔ
ｄ′は、入力モード時、入出力端子ｎ４に５Ｖ電圧が印
加された時にも節点ｎ３の電位がＶｃｃすなわちリーク
電流が０で入力回路２のゲインが最大になるような電圧
に設定する。具体的には、しきい値Ｖｔｄ′は以下の式
を満たせばよい。

【００６０】Ｖ（ｎ３）＝Ｖ（ｎ５）−Ｖｔｄ′［−３．３Ｖ］＝Ｖｃｃ ∴Ｖｔｄ′［−３．３Ｖ］＝Ｖ（ｎ５）−Ｖｃｃ＝ＶＡ−Ｖｃｃ（２）

【００６１】ここに、Ｖ（Ｎ）は節点Ｎの電位、Ｖｔ
ｄ′［Ｖｘ］は基板電位Ｖｘのときのトランスファゲー
トＭ５のしきい値である。

【００６２】前述したように、入出力回路のゲート酸化
膜の膜厚を内部回路と同等にするには、ゲート酸化膜に
使用電源電圧以上の電圧がかからないようにしなければ
ならない。したがってＶＡは、１．７Ｖ程度に設定しな
ければならない。

【００６３】このときのトランスファゲートＭ５のしき
い値Ｖｔｄ′は、Ｖｔｄ′［−３．３Ｖ］＝−１．３Ｖとなる。

【００６４】これは、第１の実施例と同様、図２のＶｔ
ｄ′の特性として得られる。すなわち、基板電位０Ｖの
時のしきい値を、Ｖｔｄ′［０Ｖ］＝−２．５Ｖと設定すればよい。

【００６５】第１の実施例では、基板電位０Ｖ時のしき
い値は、Ｖｔｄ［０ｖ］＝−１．０Ｖであったのに対し、本実施例では、しきい値が低く設定
できる分、電流駆動能力を大きく出来る。

【００６６】飽和領域のドレイン〜ソース電流は次式
（３）で近似され、Ｉｄｓ＝１／２・Ｋ・（Ｖgs−Ｖth）² （３）非飽和領域では次式（４）で近似できることが知られて
いる。Ｉｄｓ＝Ｋ・（（Ｖgs−Ｖth）・Ｖds−１／２・Ｖds）² （４）

【００６７】ここに、ＫはしばしばＭＯＳトランジスタ
の利得係数ともいわれ（通常「β」で表わされる）、Ｗ
／Ｌに比例する。但し、Ｗはチャネル幅、Ｌはチャネル
長である。

【００６８】スイッチング速度は飽和領域における電流
に多く依存する。第１と第２の実施例のスイッチング速
度を以下に比較する。

【００６９】本実施例では、Ｖｇｓ＝３．３Ｖとする
と、Ｉｄｓ＝１６．８・Ｋ（５）となる。

【００７０】第１の実施例では、Ｋを同じとすると、Ｉｄｓ＝９．２・Ｋとなり、従って、本実施例のように、トランスファゲー
トＭ５のゲート電圧を、入力モードと出力モードで切換
える場合のほうが、ゲート電圧を電源電圧３．３Ｖに固
定した第１の実施例よりも約１．８倍程電流駆動能力が
大きいことがわかる。

【００７１】入出力端子ｎ４を“Ｈ”にチャージアップ
する場合も同様である。Ｖｔｄ［−３．３Ｖ］＝−１．
５Ｖであるので、節点ｎ３がＶｃｃ（＝３．３Ｖ）まで
上昇してもトランスファゲートＭ５はオンしており、入
出力端子ｎ４はＶｃｃまで上昇する。

【００７２】本実施例の入出力回路における出力モード
と入力モード時のタイミングを図５のタイミング図を参
照して以下に説明する。

【００７３】図５（Ａ）は、本実施例の入出力回路の出
力モード時のタンミング図を示している。同図に示すよ
うに、データ出力信号Ｄａｔａ−ｏｕｔが“Ｌ”から
“Ｈ”に変化するとき、制御信号ｔｒｉｂは“Ｌ”であ
るため、節点ｎ１、ｎ２はともに“Ｈ”から“Ｌ”に変
化し、節点ｎ３は“Ｌ”から“Ｈ”に変化し、入出力端
子ｎ４は、前述したように、０ＶからＶｃｃまで上昇す
る。また、データ出力信号Ｄａｔａ−ｏｕｔが“Ｈ”か
ら“Ｌ”に変化するときは、これと逆になる。

【００７４】図５（Ｂ）は、本実施例の入出力回路の入
力モード時のタイミング図を示している。同図に示すよ
うに、入力モード時には、制御信号ｔｒｉｂは“Ｈ”と
され、節点ｎ５は１．７Ｖに設定されており、入出力端
子ｎ４が０Ｖから５Ｖに上昇した時は、節点ｎ３は、前
述したように、電源電圧３．３Ｖまで上昇する。

【００７５】入力モード時には出力回路１は高インピー
ダンス状態にあるため、入出力端子ｎ４に印加された信
号は入力回路２にとり込まれ、データ入力信号Ｄａｔａ
−ｉｎは“Ｈ”から“Ｌ”へ変化する。入出力端子ｎ４
が５Ｖから０Ｖに変化するときも同様である。

【００７６】さらに、図６に、本実施例における入出力
回路を入力モードから出力モードに切換える場合のタイ
ミングチャートを示す。

【００７７】図６（Ａ）は、入出力端子ｎ４が“Ｈ”状
態にある場合において出力モードに設定され、入出力端
子ｎ４が“Ｌ”にドライブされる時のタイミング図を示
し、図６（Ｂ）は入出力端子ｎ４が“Ｌ”状態から
“Ｈ”にドライブされる時のタイミング図を示してい
る。

【００７８】図６（Ａ）において、データ出力信号Ｄａ
ｔａ−ｏｕｔは“Ｌ”であり、制御信号ｔｒｉｂが
“Ｈ”から“Ｌ”に変化すると、節点ｎ１は“Ｈ”のま
まであり、節点ｎ２が“Ｌ”から“Ｈ”になる。ｎＭＯ
ＳトランジスタＭ１はオフのままで、Ｍ２がオンし、節
点ｎ３は“Ｈ”から“Ｌ”にディスチャージ（放電）さ
れる。

【００７９】同時に出力ｎ５は１．７Ｖから３．３Ｖ
（＝Ｖｃｃ）に上昇しており、入出力端子ｎ４は５Ｖか
ら０Ｖにディスチャージされる。

【００８０】図６（Ｂ）の場合、データ出力信号Ｄａｔ
ａ−ｏｕｔは“Ｈ”であり、制御信号ｔｒｉｂが“Ｈ”
から“Ｌ”に変化すると、節点ｎ１は“Ｈ”から“Ｌ”
に変化し、節点ｎ２は“Ｌ”のままである。ＭＯＳトラ
ンジスタＭ１はオンになり、Ｍ２はオフのままであるた
め、節点ｎ３は“Ｌ”から“Ｈ”にチャージアップされ
る。出力ｎ５は、図６（Ａ）の場合と同様に、１．７Ｖ
から３．３Ｖに上昇しており、入出力端子ｎ４は０Ｖか
ら３．３Ｖにチャージアップされる。

【００８１】出力モードから入力モードに変化する場合
は、単に出力回路が高インピーダンス状態になるだけで
出力端子の波形に変化はないため、そのタイミングの説
明は省く。

【００８２】

【実施例３】図７を参照して本発明の第３の実施例を説
明する。出力回路１、入力回路２、入出力制御回路３は
第１、第２の実施例と同一の構成であるため、電圧制御
回路４についてのみ以下に説明する。

【００８３】電圧制御回路４は、電源Ｖｃｃと出力ｎ５
の間に並列に接続された抵抗Ｒ２とｐＭＯＳトランジス
タＭ１２、出力ｎ５と接地Ｖｓｓの間に直列に接続され
たｎＭＯＳトランジスタＭ８，Ｍ９，Ｍ１０，Ｍ１１か
ら構成されている。

【００８４】ｎＭＯＳトランジスタＭ１１とｐＭＯＳト
ランジスタＭ１２のゲートは共通に制御信号ｔｒｉｂに
接続され、直列接続されたｎＭＯＳトランジスタＭ８，
Ｍ９及びＭ１０のゲートはそれぞれ自身のドレインに接
続されている。

【００８５】本実施例では、抵抗Ｒ２の抵抗値を大きく
し入力モード時のＤＣ電流を減少させ、且つ入力モード
から出力モードへの切換え時、すなわち、制御信号ｔｒ
ｉｂが“Ｈ”から“Ｌ”に変化する時、ｐＭＯＳトラン
ジスタＭ１２を導通させて、出力ｎ５の立上がりを速く
している。

【００８６】また、ｎＭＯＳトランジスタＭ８，Ｍ９，
Ｍ１０，Ｍ１１のチャネル幅あるいはＷ／Ｌを大きく
し、入力モードから出力モードへの切換え時には、出力
ｎ５がＶｃｃの時のディスチャージ能力を大きくしてい
る。

【００８７】この時の動作点を図８に示す電流−電圧特
性曲線を用いて説明する。

【００８８】制御信号ｔｒｉｂが“Ｈ”の時、すなわち
入力モード時には、ｎＭＯＳトランジスタＭ１１の特性
曲線Ｉ₄とＲ２の特性曲線Ｉ₃の交点Ａが動作点となり、
ＶＡがこのときの出力ｎ５の電位を表わしている。この
電位ＶＡは第１の実施例と同様に、１．７Ｖに設定され
るが、抵抗Ｒ２の抵抗値が大きく、直列接続されたプル
ダウントランジスタのオン抵抗が小さいため、直列に接
続されたｎＭＯＳのしきい値でＶＡは決定される。

【００８９】この調節のためゲートとドレインを互いに
接続したｎＭＯＳトランジスタを３個直列に接続してお
り、そのしきい値によっては２個以下又は４個以上直列
に接続する場合もある。

【００９０】一方、制御信号ｔｒｉｂが“Ｌ”の時、す
なわち出力モード時には、ｐＭＯＳトランジスタＭ１２
の特性曲線Ｉ₅とｎＭＯＳトランジスタＭ１１のゲート
電圧＝０Ｖの時の特性曲線すなわちＩ＝０の交点Ｂが動
作点となり、電位はＶｃｃである。

【００９１】本実施例では、トランスファゲートＭ５の
ゲートに接続する出力ｎ５の立上がり、立ち下がり時間
を高速化し、入出力モード切換え時の入出力端子ｎ４の
チャージアップ、ディスチャージ時間を短くしている。

【００９２】なお、以上第１ないし第３の実施例では電
源電圧を３．３Ｖ、入力電圧を５Ｖを用いて説明した
が、本発明は他の電源電圧、入力電圧の組み合わせにも
同様にして適用できることは勿論である。そして、本発
明は、第１ないし第３の実施例の構成に限定されるもの
ではなく、本発明の原理に準ずる各種実施例を含む。

【００９３】

【発明の効果】以上説明したように、本発明の入出力回
路は、入力回路の入力端と出力回路の出力端の接続点ｎ
３にソースを、入出力端子にドレインを、電源にゲート
を接続したｎチャネル・ディプリーション型ＭＯＳトラ
ンジスタを具備しており、該ｎＭＯＳトランジスタのゲ
ートしきい値電圧を、入出力端子に５Ｖ電圧が印加され
た時にも接続点ｎ３の電位が電源電圧Ｖｃｃ（＝３．３
Ｖ）を超えないように設定することにより、入力モード
時には出力回路のｐＭＯＳトランジスタが導通またはｐ
ｎ接合が順方向とならないようにして入力リーク電流を
なくし、さらに、すべてのＭＯＳトランジスタのゲート
に電源電圧以上の電圧がかからないように構成されてい
るため、入出力回路のゲート酸化膜を厚膜化する必要が
なく素子構造の単純化と製造プロセスの簡略化を達成し
ている。

【００９４】さらに、本発明においては、ｎチャネル・
ディプリーション型ＭＯＳトランジスタのゲート電圧を
出力モード時には電源電圧Ｖｃｃに設定し、入力モード
時には（５Ｖ−Ｖｃｃ）に切換え設定し、入力モード時
においてゲート電位が５Ｖ−Ｖｃｃの時に、入出力端子
に５Ｖ電圧が印加されても前記ｎ３の電圧が電源電圧Ｖ
ｃｃを超えないようにそのトランジスタのゲートしきい
値電圧をさらに低く設定することにより、上記の効果に
加え、出力モード時の駆動電流を最大限確保すると共
に、出力ディレイを抑えることができる。

【００９５】本発明においては、入力モード時と出力モ
ード時でｎチャネル・ディプリーション型ＭＯＳトラン
ジスタのゲート電位を切換え制御する電圧制御回路にお
いて、電源とゲート制御出力の間に高抵抗とｐＭＯＳト
ランジスタを並列に配設し出力と接地との間にチャネル
幅の大きなＭＯＳトランジスタを直列に設け、入力モー
ド時のＤＣ電流を減少させ、出力モード時にゲート電圧
制御信号の立ち上がり、及び立ち下がり時間を高速化
し、入出力モード切換え時の入出力端子のチャージアッ
プ、ディスチャージ時間を短縮化している。

【図面の簡単な説明】

【図１】本発明の第１の実施例の回路図である。

【図２】ｎＭＯＳトランジスタのしきい値電圧の基板電
位依存性である。

【図３】本発明の第２の実施例の回路図である。

【図４】本発明の第２の実施例における電圧制御回路４
の電圧−電流特性を示す図である。

【図５】（Ａ）第２の実施例における出力モード時の
各節点の電圧波形図である。（Ｂ）第２の実施例における入力モード時の各節点の
電圧波形図である。

【図６】（Ａ）第２の実施例における入力モードから
出力モードへの変化時の各節点の電圧波形図である（入
出力端子ｎ４：“Ｈ”→“Ｌ”）。（Ｂ）第２の実施例における入力モードから出力モー
ドへの変化時の各節点の電圧波形図である（入出力端子
ｎ４：“Ｌ”→“Ｈ”）。

【図７】本発明の第３の実施例の回路図である。

【図８】本発明の第２の実施例における電圧制御回路４
の電圧−電流特性を示す図である。

【図９】従来の入出力回路の回路図である。

【図１０】図９の入出力回路の出力回路の部分断面図で
ある。

【図１１】第２の従来例の入出力回路の回路図である。

【符号の説明】

１出力回路２入力回路３入出力制御回路４電圧制御回路１０ｎ型拡散層１１ｐ型拡散層１２ｐ型拡散層１３ｎ型拡散層１４ｎ型拡散層１５ｐ型拡散層３１，３２入出力制御回路３３出力回路３４入力回路３５入力ゲート保護回路１００ｐ型基板１０１ｎウェルＭ１，Ｍ３ｐＭＯＳトランジスタＭ２，Ｍ４ｎＭＯＳトランジスタＭ５ｎＭＯＳ（シャロー・ディプリーション型）トラ
ンジスタＭ６〜Ｍ１１ｎＭＯＳトランジスタＭ１２ｐＭＯＳトランジスタＭ１３〜Ｍ１５ｎＭＯＳトランジスタＭ１６，Ｍ１８，Ｍ２１ｎＭＯＳ（ディプリーション
型）トランジスタＭ１７ｎＭＯＳトランジスタＭ１９〜Ｍ２０ｎＭＯＳトランジスタＭ２２〜Ｍ２３ｎＭＯＳトランジスタＲ１，Ｒ２抵抗

Claims

(57)【特許請求の範囲】

【請求項１】半導体基板上に構成される入出力回路であ
って、入力回路、出力回路、制御信号により入力モード
と出力モードを切換える入出力制御回路、及び外部との
入力と出力を兼用で行なう入出力端子を備え、更に、前記入力回路の入力端と前記出力回路の出力端との接続
点にソースを接続し前記入出力端子にドレインを接続し
たｎチャネル・ディプリーション型ＭＯＳトランジスタ
を具備し、該ｎチャネル・ディプリーション型ＭＯＳト
ランジスタのゲートに印加される電圧を入力モード時と
出力モード時とで切換え制御する手段を備えたことを特
徴とする半導体装置の入出力回路。
【請求項２】前記入力モード時には、前記該ｎチャネル
・ディプリーション型ＭＯＳトランジスタのゲート電圧
を出力モード時よりも低く設定することを特徴とする請
求項１記載の半導体装置の入出力回路。
【請求項３】前記ｎチャネル・ディプリーション型ＭＯ
Ｓトランジスタのゲートしきい値電圧が、入力モード時
において前記入出力端子に電源電圧よりも高い電圧の入
力信号が印加された際に前記出力回路と出力端と入力回
路の入力端の接続点の電位が前記電源電圧以下となるよ
うな電圧に設定されたことを特徴とする請求項１記載の
半導体装置の入出力回路。
【請求項４】前記電源電圧が３Ｖ系であり、前記入力信
号の電圧が５Ｖであることを特徴とする請求項３記載の
半導体装置の入出力回路。
【請求項５】電源電圧が３Ｖ系の半導体装置の入出力回
路であって、前記ｎチャネル・ディプリーション型ＭＯ
Ｓトランジスタのゲート電圧として、出力モード時には
３Ｖ系電源電圧Ｖｃｃを供給し、入力モード時には５Ｖ
−Ｖｃｃを供給するよう切換え制御する電圧制御回路を
備えたことを特徴とする請求項１記載の半導体装置の入
出力回路。
【請求項６】前記ｎチャネル・ディプリーション型ＭＯ
Ｓトランジスタのゲート電圧を入力モードと出力モード
で切換え制御する手段として、出力端子を前記ゲートに
接続し、電源配線と前記出力端子との間に抵抗を接続
し、前記出力端子と接地配線との間にはＭＯＳトランジ
スタを複数直列に接続し接地配線側端のＭＯＳトランジ
スタのゲートに入力モードと出力モードを切換えるため
の制御信号を接続して成る電圧制御回路を有することを
特徴とする請求項１記載の半導体装置の入出力回路。
【請求項７】前記ｎチャネル・ディプリーション型ＭＯ
Ｓトランジスタのゲート電圧を入力モード時と出力モー
ド時で切換え制御する手段として、出力端子を前記ゲー
トに接続し、電源配線と前記出力端子との間には抵抗と
ｐチャネル型ＭＯＳトランジスタを並列に接続し、前記
出力端子と接地配線との間にはｎチャネル型ＭＯＳトラ
ンジスタを複数直列に接続し、前記ｐチャネル型ＭＯＳ
トランジスタのゲートと前記直列に接続された複数のＭ
ＯＳトランジスタのうち接地配線側端のＭＯＳトランジ
スタのゲートに入力モードと出力モードを切換えるため
の制御信号を接続して成る電圧制御回路を有することを
特徴とする請求項１記載の半導体装置の入出力回路。