JP2000286694A - 電圧レベルシフタ - Google Patents
電圧レベルシフタInfo
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- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
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Abstract
(57)【要約】 （修正有）
【課題】 電圧レベルシフタの性能を改善する。
【解決手段】 第１の回路分岐部は、出力に接続された
出力電極および第１の入力に接続された制御電極を有す
る、第１の導電型の第１のトランジスタＴ１と、出力に
接続された出力電極、直接入力信号に対応する信号を受
け取る制御電極、および第２の入力に接続された共通電
極を有する、第１の導電型と反対である第２の導電型の
第２のトランジスタＴ２とを有し、第２のトランジスタ
の制御電極は第２の回路分岐部に接続されており、第２
の回路分岐部は、第１の導電型である第３および第４の
トランジスタＴ３、Ｔ４を有しており、第３および第４
のトランジスタの主たる導電経路は第１および第２の電
源供給入力間に直列に接続されており、第４のトランジ
スタの制御電極は第１の入力に接続されており、第２の
トランジスタの制御電極は第３のトランジスタの出力電
極および第４のトランジスタの共通電極に接続されてい
る。
出力電極および第１の入力に接続された制御電極を有す
る、第１の導電型の第１のトランジスタＴ１と、出力に
接続された出力電極、直接入力信号に対応する信号を受
け取る制御電極、および第２の入力に接続された共通電
極を有する、第１の導電型と反対である第２の導電型の
第２のトランジスタＴ２とを有し、第２のトランジスタ
の制御電極は第２の回路分岐部に接続されており、第２
の回路分岐部は、第１の導電型である第３および第４の
トランジスタＴ３、Ｔ４を有しており、第３および第４
のトランジスタの主たる導電経路は第１および第２の電
源供給入力間に直列に接続されており、第４のトランジ
スタの制御電極は第１の入力に接続されており、第２の
トランジスタの制御電極は第３のトランジスタの出力電
極および第４のトランジスタの共通電極に接続されてい
る。
Description
【０００１】
【発明の属する技術分野】本発明は、電圧レベルシフタ
に関する。本発明のシフタは例えば、大面積シリコン−
オン−インシュレータ（ＳＯＩ）回路において、より小
さい振幅を有する信号とのインターフェースをとるため
に用いられ得る。そのようなアプリケーションの一例と
して、低温ポリシリコン薄膜トランジスタ（ＴＦＴ）を
用いて作製される、液晶ディスプレイなどのフラットパ
ネルマトリクスディスプレイ用のモノリシックドライバ
回路（３．３〜５ボルトの信号レベルと１０〜２０ボル
トの信号レベルとの間のインターフェースをとることが
しばしば要求される）がある。他のアプリケーションと
しては、ランダムアクセスメモリ（ＲＡＭ）においてラ
インセンスアンプの応答時間の改善に用い得る。
に関する。本発明のシフタは例えば、大面積シリコン−
オン−インシュレータ（ＳＯＩ）回路において、より小
さい振幅を有する信号とのインターフェースをとるため
に用いられ得る。そのようなアプリケーションの一例と
して、低温ポリシリコン薄膜トランジスタ（ＴＦＴ）を
用いて作製される、液晶ディスプレイなどのフラットパ
ネルマトリクスディスプレイ用のモノリシックドライバ
回路（３．３〜５ボルトの信号レベルと１０〜２０ボル
トの信号レベルとの間のインターフェースをとることが
しばしば要求される）がある。他のアプリケーションと
しては、ランダムアクセスメモリ（ＲＡＭ）においてラ
インセンスアンプの応答時間の改善に用い得る。
【０００２】
【従来の技術】図１は、単純な電圧レベルシフタとして
用いられ得る、基本的なＣＭＯＳインバータを示してい
る。このインバータは、Ｐ型トランジスタＴ１およびＮ
型トランジスタＴ２を有しており、これらのトランジス
タのドレインは互いに接続され、ソースは電源線ｖｄｄ
および接地線ｇｎｄにそれぞれ接続されている。トラン
ジスタＴ１およびＴ２のゲートは互いに接続され、とも
に入力端子ＩＮに接続されている。トランジスタＴ１お
よびＴ２のドレインは互いに接続され、ともに反転出力
！ＯＵＴに接続されている。
用いられ得る、基本的なＣＭＯＳインバータを示してい
る。このインバータは、Ｐ型トランジスタＴ１およびＮ
型トランジスタＴ２を有しており、これらのトランジス
タのドレインは互いに接続され、ソースは電源線ｖｄｄ
および接地線ｇｎｄにそれぞれ接続されている。トラン
ジスタＴ１およびＴ２のゲートは互いに接続され、とも
に入力端子ＩＮに接続されている。トランジスタＴ１お
よびＴ２のドレインは互いに接続され、ともに反転出力
！ＯＵＴに接続されている。
【０００３】
【発明が解決しようとする課題】入力信号は、インバー
タスイッチポイントを基準として、電源線ｖｄｄおよび
接地線ｇｎｄによって規定される電圧未満の論理レベル
間を、振動し得る。出力は電源線ｖｄｄおよび接地線ｇ
ｎｄの電圧とほぼ等しい電圧レベルの間で振動するた
め、このインバータはレベルシフタとして動作し得る。
しかし実用においてはこのレベルシフトの程度は比較的
小さい。なぜなら、インバータスイッチポイントに近い
電圧は、トランジスタＴ１およびＴ２の同時的かつ望ま
しくない導通をさせてしまうからである。これが起こら
ないための条件は、
タスイッチポイントを基準として、電源線ｖｄｄおよび
接地線ｇｎｄによって規定される電圧未満の論理レベル
間を、振動し得る。出力は電源線ｖｄｄおよび接地線ｇ
ｎｄの電圧とほぼ等しい電圧レベルの間で振動するた
め、このインバータはレベルシフタとして動作し得る。
しかし実用においてはこのレベルシフトの程度は比較的
小さい。なぜなら、インバータスイッチポイントに近い
電圧は、トランジスタＴ１およびＴ２の同時的かつ望ま
しくない導通をさせてしまうからである。これが起こら
ないための条件は、
【０００４】
【数１】
【０００５】である。上式において、ＶＤＤは電源線ｖ
ｄｄ上の電圧である。ＶTnおよびＶTpはそれぞれ、Ｎ型
トランジスタおよびＰ型トランジスタのしきい電圧であ
る。
ｄｄ上の電圧である。ＶTnおよびＶTpはそれぞれ、Ｎ型
トランジスタおよびＰ型トランジスタのしきい電圧であ
る。
【０００６】図２は、例えばＵＳ４７０７６２３号に開
示されている、別のタイプの低入力電圧用の信号入力レ
ベルシフタを示している。このシフタは、第１のＰ型ト
ランジスタＴ１および第２のＮ型トランジスタＴ２を含
む第１の回路分岐部を有している。第１のトランジスタ
Ｔ１および第２のトランジスタＴ２のドレインは互いに
接続され、ともに反転出力！ＯＵＴに接続されている。
第１のトランジスタＴ１および第２のトランジスタＴ２
のソースはそれぞれ、電源線ｖｄｄおよび接地線ｇｎｄ
に接続されている。またこのシフタは、第３のＰ型トラ
ンジスタＴ３および第４のＰ型トランジスタＴ４を含む
第２の回路分岐部を有している。第３のトランジスタＴ
３のソースは電源線ｖｄｄに接続され、第４のトランジ
スタＴ４のドレインは接地線ｇｎｄに接続されている。
トランジスタＴ３のドレインはトランジスタＴ４のソー
スに接続され、かつトランジスタＴ２のゲートに接続さ
れている。入力ＩＮは、トランジスタＴ１およびＴ４の
ゲートに接続されている。バイアス電圧入力Ｖｂは、ト
ランジスタＴ３のゲートに接続されている。トランジス
タＴ３およびＴ４は、ソースフォロワ接続されており、
その出力電圧は、トランジスタＴ３およびＴ４がマッチ
ングされておりかつ飽和状態にあるとき、Ｖ IN＋（ＶＤ
Ｄ−Ｖｂ）で与えられる。入力信号はトランジスタＴ１
のゲートを直接駆動する。一方ソースフォロワの出力
は、正方向に（ＶＤＤ−Ｖｂ）だけシフトされた入力信
号のコピーを用いて、トランジスタＴ２のゲートを駆動
する。これらの電圧レベルはトランジスタＴ１およびＴ
２をスイッチするために十分であり、トランジスタＴ１
およびＴ２は、電源電圧より実質的に低いｈｉｇｈ状態
論理入力レベルおよび、接地電位と実質的に等しいｌｏ
ｗ状態論理入力レベルを有する、プッシュ−プルデバイ
スとして動作する。
示されている、別のタイプの低入力電圧用の信号入力レ
ベルシフタを示している。このシフタは、第１のＰ型ト
ランジスタＴ１および第２のＮ型トランジスタＴ２を含
む第１の回路分岐部を有している。第１のトランジスタ
Ｔ１および第２のトランジスタＴ２のドレインは互いに
接続され、ともに反転出力！ＯＵＴに接続されている。
第１のトランジスタＴ１および第２のトランジスタＴ２
のソースはそれぞれ、電源線ｖｄｄおよび接地線ｇｎｄ
に接続されている。またこのシフタは、第３のＰ型トラ
ンジスタＴ３および第４のＰ型トランジスタＴ４を含む
第２の回路分岐部を有している。第３のトランジスタＴ
３のソースは電源線ｖｄｄに接続され、第４のトランジ
スタＴ４のドレインは接地線ｇｎｄに接続されている。
トランジスタＴ３のドレインはトランジスタＴ４のソー
スに接続され、かつトランジスタＴ２のゲートに接続さ
れている。入力ＩＮは、トランジスタＴ１およびＴ４の
ゲートに接続されている。バイアス電圧入力Ｖｂは、ト
ランジスタＴ３のゲートに接続されている。トランジス
タＴ３およびＴ４は、ソースフォロワ接続されており、
その出力電圧は、トランジスタＴ３およびＴ４がマッチ
ングされておりかつ飽和状態にあるとき、Ｖ IN＋（ＶＤ
Ｄ−Ｖｂ）で与えられる。入力信号はトランジスタＴ１
のゲートを直接駆動する。一方ソースフォロワの出力
は、正方向に（ＶＤＤ−Ｖｂ）だけシフトされた入力信
号のコピーを用いて、トランジスタＴ２のゲートを駆動
する。これらの電圧レベルはトランジスタＴ１およびＴ
２をスイッチするために十分であり、トランジスタＴ１
およびＴ２は、電源電圧より実質的に低いｈｉｇｈ状態
論理入力レベルおよび、接地電位と実質的に等しいｌｏ
ｗ状態論理入力レベルを有する、プッシュ−プルデバイ
スとして動作する。
【０００７】図３は、図２に示すレベルシフタを、バイ
アス電圧入力Ｖｂを接地に接続した状態で０〜５ボルト
入力を１５〜０ボルト出力にシフトするために用いた場
合の、シミュレーション結果を示す。このシミュレーシ
ョンにおいて、適正な動作が得られるようにトランジス
タＴ２が他のトランジスタの幅の２倍にされている以外
は、全てのトランジスタは等しいサイズにされている。
このシミュレーションにおいて出力！ＯＵＴには、図１
に示すタイプのインバータの入力が負荷として与えられ
ている。シミュレーションされたトランジスタ性能は、
低温ポリシリコンＴＦＴ技術で達成される性能と同等で
ある。
アス電圧入力Ｖｂを接地に接続した状態で０〜５ボルト
入力を１５〜０ボルト出力にシフトするために用いた場
合の、シミュレーション結果を示す。このシミュレーシ
ョンにおいて、適正な動作が得られるようにトランジス
タＴ２が他のトランジスタの幅の２倍にされている以外
は、全てのトランジスタは等しいサイズにされている。
このシミュレーションにおいて出力！ＯＵＴには、図１
に示すタイプのインバータの入力が負荷として与えられ
ている。シミュレーションされたトランジスタ性能は、
低温ポリシリコンＴＦＴ技術で達成される性能と同等で
ある。
【０００８】図３は、入力信号ＩＮ、出力信号！ＯＵＴ
および電源電圧ＶＤＤの電圧レベルを示している。ま
た、このシミュレーションにおいて出力が接続されてい
ることを想定しているインバータの、スイッチングレベ
ルも示している。出力！ＯＵＴは、インバータのスイッ
チポイントを基準にして、特に２．３ボルトと１０．４
ボルトとの間で振動する。しかし、出力における電圧の
変化が小さいので、インバータスイッチレベルを基準に
した十分な電圧振動を確実にするためには、トランジス
タＴ１およびＴ２のスケーリングは比較的正確になされ
なければならない。またこの信号は、インバータトラン
ジスタの少なくとも１つを十分にはオフにせず、このた
め、インバータ中での消費電流が比較的高くなる。
および電源電圧ＶＤＤの電圧レベルを示している。ま
た、このシミュレーションにおいて出力が接続されてい
ることを想定しているインバータの、スイッチングレベ
ルも示している。出力！ＯＵＴは、インバータのスイッ
チポイントを基準にして、特に２．３ボルトと１０．４
ボルトとの間で振動する。しかし、出力における電圧の
変化が小さいので、インバータスイッチレベルを基準に
した十分な電圧振動を確実にするためには、トランジス
タＴ１およびＴ２のスケーリングは比較的正確になされ
なければならない。またこの信号は、インバータトラン
ジスタの少なくとも１つを十分にはオフにせず、このた
め、インバータ中での消費電流が比較的高くなる。
【０００９】図４は、Ａ．Ｂｅｌｌａｏｕａｒおよび
Ｍ．Ｅｌｍａｓｒｙ、”Ｌｏｗ−ｐｏｗｅｒ Ｄｉｇｉ
ｔａｌ ＶＬＳＩ Ｄｅｓｉｇｎ Ｃｉｒｃｕｉｔｓ
ａｎｄＳｙｓｔｅｍｓ”、Ｋｌｕｗｅｒ Ａｃａｄｅｍ
ｉｃ Ｐｕｂｌｉｓｈｅｒｓ、１９９５に開示されたタ
イプの、公知のタイプのＣＭＯＳセンスアンプを示して
いる。このセンスアンプは、第２のＰ型トランジスタＴ
２、第６のＰ型トランジスタＴ６、第１のＮ型トランジ
スタＴ１、第５のＮ型トランジスタＴ５、および第７の
Ｎ型トランジスタＴ７を有している。トランジスタＴ７
はテール電流源として機能し、そのソースは接地ｇｎｄ
に接続され、ゲートはバイアス電圧入力Ｖｂに接続され
ている。トランジスタＴ１およびＴ５はロングテールペ
ア接続されており、トランジスタＴ１およびＴ５のソー
スはトランジスタＴ７のドレインに接続され、トランジ
スタＴ１のゲートは直接入力信号を受け取る第１の入力
ＩＮに、そしてトランジスタＴ５のゲートは反転入力信
号を受け取る第２の入力！ＩＮにそれぞれ接続されてい
る。トランジスタＴ１のドレインは出力！ＯＵＴおよび
トランジスタＴ２のドレインに接続されており、トラン
ジスタＴ５のドレインは出力ＯＵＴおよびトランジスタ
Ｔ６のドレインに接続されている。トランジスタＴ２お
よびＴ６のソースは電源線ｖｄｄに接続されている。ト
ランジスタＴ２のゲートはトランジスタＴ６のドレイン
に接続されており、トランジスタＴ６のゲートはトラン
ジスタＴ２のドレインに接続されている。
Ｍ．Ｅｌｍａｓｒｙ、”Ｌｏｗ−ｐｏｗｅｒ Ｄｉｇｉ
ｔａｌ ＶＬＳＩ Ｄｅｓｉｇｎ Ｃｉｒｃｕｉｔｓ
ａｎｄＳｙｓｔｅｍｓ”、Ｋｌｕｗｅｒ Ａｃａｄｅｍ
ｉｃ Ｐｕｂｌｉｓｈｅｒｓ、１９９５に開示されたタ
イプの、公知のタイプのＣＭＯＳセンスアンプを示して
いる。このセンスアンプは、第２のＰ型トランジスタＴ
２、第６のＰ型トランジスタＴ６、第１のＮ型トランジ
スタＴ１、第５のＮ型トランジスタＴ５、および第７の
Ｎ型トランジスタＴ７を有している。トランジスタＴ７
はテール電流源として機能し、そのソースは接地ｇｎｄ
に接続され、ゲートはバイアス電圧入力Ｖｂに接続され
ている。トランジスタＴ１およびＴ５はロングテールペ
ア接続されており、トランジスタＴ１およびＴ５のソー
スはトランジスタＴ７のドレインに接続され、トランジ
スタＴ１のゲートは直接入力信号を受け取る第１の入力
ＩＮに、そしてトランジスタＴ５のゲートは反転入力信
号を受け取る第２の入力！ＩＮにそれぞれ接続されてい
る。トランジスタＴ１のドレインは出力！ＯＵＴおよび
トランジスタＴ２のドレインに接続されており、トラン
ジスタＴ５のドレインは出力ＯＵＴおよびトランジスタ
Ｔ６のドレインに接続されている。トランジスタＴ２お
よびＴ６のソースは電源線ｖｄｄに接続されている。ト
ランジスタＴ２のゲートはトランジスタＴ６のドレイン
に接続されており、トランジスタＴ６のゲートはトラン
ジスタＴ２のドレインに接続されている。
【００１０】従ってこのセンスアンプは、２つの差動入
力および２つの差動出力を有する。このアンプの動作説
明のために、トランジスタは完全にマッチングされてお
り、同じ入力電圧レベルが入力に供給されていることに
より、テール電流は、トランジスタＴ１およびＴ２を含
む第１の回路分岐部とトランジスタＴ５およびＴ６を含
む第２の回路分岐部とに等しい分量が流れるものと仮定
する。この条件は準安定であり、差動入力電圧の揺動に
応答して変化する。例えば、入力ＩＮにおける電圧が反
転入力！ＩＮにおける電圧よりも少し高ければ、トラン
ジスタＴ１はトランジスタＴ５よりも強くオン状態にな
る。これは、反転出力！ＯＵＴにおける電圧を低下させ
る効果を有する。トランジスタＴ６はよりオンにされ、
これは直接出力ＯＵＴにおける電圧を増加させる。従っ
てトランジスタＴ２はさらにオフにされ、このことによ
り反転出力！ＯＵＴにおける電圧を低下させかつ出力Ｏ
ＵＴにおける電圧を増加させる。このように、入力ＩＮ
および！ＩＮに供給される電圧間のわずかなアンバラン
スが、センスされて増幅される。しかし、幾分かのテー
ル電流が常に流れているため、出力電圧は接地電位と電
源線電位との間を振動し得ない。
力および２つの差動出力を有する。このアンプの動作説
明のために、トランジスタは完全にマッチングされてお
り、同じ入力電圧レベルが入力に供給されていることに
より、テール電流は、トランジスタＴ１およびＴ２を含
む第１の回路分岐部とトランジスタＴ５およびＴ６を含
む第２の回路分岐部とに等しい分量が流れるものと仮定
する。この条件は準安定であり、差動入力電圧の揺動に
応答して変化する。例えば、入力ＩＮにおける電圧が反
転入力！ＩＮにおける電圧よりも少し高ければ、トラン
ジスタＴ１はトランジスタＴ５よりも強くオン状態にな
る。これは、反転出力！ＯＵＴにおける電圧を低下させ
る効果を有する。トランジスタＴ６はよりオンにされ、
これは直接出力ＯＵＴにおける電圧を増加させる。従っ
てトランジスタＴ２はさらにオフにされ、このことによ
り反転出力！ＯＵＴにおける電圧を低下させかつ出力Ｏ
ＵＴにおける電圧を増加させる。このように、入力ＩＮ
および！ＩＮに供給される電圧間のわずかなアンバラン
スが、センスされて増幅される。しかし、幾分かのテー
ル電流が常に流れているため、出力電圧は接地電位と電
源線電位との間を振動し得ない。
【００１１】図５は、図４に示すアンプの「反転論理」
による構成例を示している。特に、トランジスタの導電
型を逆にし、電源電圧の極性を逆にしている。このよう
な構成は、入力および出力のｌｏｗ論理状態側を接地し
た状態で入力のｈｉｇｈ論理状態をレベルシフトするた
めに、より有用である。
による構成例を示している。特に、トランジスタの導電
型を逆にし、電源電圧の極性を逆にしている。このよう
な構成は、入力および出力のｌｏｗ論理状態側を接地し
た状態で入力のｈｉｇｈ論理状態をレベルシフトするた
めに、より有用である。
【００１２】図６は、図５に示すアンプのシミュレーシ
ョン結果を示している。このシミュレーションでは、図
２のシフタのシミュレーション結果を示す図３と同じ条
件を用いている。まず、直接入力信号ＩＮがｌｏｗであ
り（従って反転入力信号！ＩＮがｈｉｇｈである）、か
つ反転出力信号！ＯＵＴがｈｉｇｈである（従って直接
出力ＯＵＴがｌｏｗである）。入力信号の状態が変化す
ると、トランジスタＴ５はトランジスタＴ１よりも強く
オン状態になる。トランジスタＴ５は、トランジスタＴ
６に抑制されながら、出力ＯＵＴをｈｉｇｈに上げ始め
る。この抑制は、トランジスタＴ２のゲートがしきい値
に達し、出力！ＯＵＴを放電してトランジスタＴ６をオ
フし始めるまで続く。従って、これらの出力は、３．０
ボルトから１３．６ボルトの間の電圧振動をともなって
変化する。
ョン結果を示している。このシミュレーションでは、図
２のシフタのシミュレーション結果を示す図３と同じ条
件を用いている。まず、直接入力信号ＩＮがｌｏｗであ
り（従って反転入力信号！ＩＮがｈｉｇｈである）、か
つ反転出力信号！ＯＵＴがｈｉｇｈである（従って直接
出力ＯＵＴがｌｏｗである）。入力信号の状態が変化す
ると、トランジスタＴ５はトランジスタＴ１よりも強く
オン状態になる。トランジスタＴ５は、トランジスタＴ
６に抑制されながら、出力ＯＵＴをｈｉｇｈに上げ始め
る。この抑制は、トランジスタＴ２のゲートがしきい値
に達し、出力！ＯＵＴを放電してトランジスタＴ６をオ
フし始めるまで続く。従って、これらの出力は、３．０
ボルトから１３．６ボルトの間の電圧振動をともなって
変化する。
【００１３】図７は、シングルエンド電流ミラーセンス
アンプを示している。この構成は、トランジスタＴ２お
よびＴ６が電流ミラー接続されている点において、図４
に示す構成とは異なる。このようなアンプは、Ｎ．Ｗｅ
ｓｔｅおよびＫ．Ｅｓｈｒａｇｈｉａｎ、”Ｐｒｉｎｃ
ｉｐｌｅｓ ｏｆ ＣＭＯＳ ＶＬＳＩ Ｄｅｓｉ
ｇ”、Ａｄｄｉｓｏｎ Ｗｅｓｌｅｙ、１９９３に開示
されており、スタティックＲＡＭ回路において普通に用
いられているものである。図７のアンプの動作は図４に
示したものと同様である。
アンプを示している。この構成は、トランジスタＴ２お
よびＴ６が電流ミラー接続されている点において、図４
に示す構成とは異なる。このようなアンプは、Ｎ．Ｗｅ
ｓｔｅおよびＫ．Ｅｓｈｒａｇｈｉａｎ、”Ｐｒｉｎｃ
ｉｐｌｅｓ ｏｆ ＣＭＯＳ ＶＬＳＩ Ｄｅｓｉ
ｇ”、Ａｄｄｉｓｏｎ Ｗｅｓｌｅｙ、１９９３に開示
されており、スタティックＲＡＭ回路において普通に用
いられているものである。図７のアンプの動作は図４に
示したものと同様である。
【００１４】図８は、論理ｈｉｇｈ入力状態を接地に対
してブーストするための、別の公知のタイプのレベルシ
フタを示している。このアンプは、Ｐ型トランジスタＴ
２ａ、Ｔ２ｂ、Ｔ６ａ、およびＴ６ｂならびに、Ｎ型ト
ランジスタＴ１およびＴ５を有しており、Ｎ型トランジ
スタの幅の方が他のトランジスタの幅よりも有意に広く
なっている。トランジスタＴ２ｂ、Ｔ２ａおよびＴ１は
電源線ｖｄｄと接地ｇｎｄとの間に直列に接続されてお
り、一方、トランジスタＴ６ｂ、Ｔ６ａおよびＴ５が電
源線ｖｄｄと接地ｇｎｄとの間に直列に接続されてい
る。トランジスタＴ１およびＴ５のドレインはそれぞれ
出力！ＯＵＴおよびＯＵＴに接続されている。トランジ
スタＴ２ａおよびＴ１のゲートは入力ＩＮに接続されて
いる。トランジスタＴ６ａおよびＴ５のゲートは反転入
力！ＩＮに接続されている。トランジスタＴ２ｂおよび
Ｔ６ｂのゲートはそれぞれ出力ＯＵＴおよび！ＯＵＴに
接続されている。
してブーストするための、別の公知のタイプのレベルシ
フタを示している。このアンプは、Ｐ型トランジスタＴ
２ａ、Ｔ２ｂ、Ｔ６ａ、およびＴ６ｂならびに、Ｎ型ト
ランジスタＴ１およびＴ５を有しており、Ｎ型トランジ
スタの幅の方が他のトランジスタの幅よりも有意に広く
なっている。トランジスタＴ２ｂ、Ｔ２ａおよびＴ１は
電源線ｖｄｄと接地ｇｎｄとの間に直列に接続されてお
り、一方、トランジスタＴ６ｂ、Ｔ６ａおよびＴ５が電
源線ｖｄｄと接地ｇｎｄとの間に直列に接続されてい
る。トランジスタＴ１およびＴ５のドレインはそれぞれ
出力！ＯＵＴおよびＯＵＴに接続されている。トランジ
スタＴ２ａおよびＴ１のゲートは入力ＩＮに接続されて
いる。トランジスタＴ６ａおよびＴ５のゲートは反転入
力！ＩＮに接続されている。トランジスタＴ２ｂおよび
Ｔ６ｂのゲートはそれぞれ出力ＯＵＴおよび！ＯＵＴに
接続されている。
【００１５】図８のアンプの動作説明のために、入力Ｉ
Ｎはｌｏｗ状態にあり、入力！ＩＮはｈｉｇｈ状態にあ
り、出力ＯＵＴはｌｏｗ状態にあり、出力！ＯＵＴはｈ
ｉｇｈ状態にあるものと仮定する。入力ＩＮがｈｉｇｈ
になり反転入力！ＩＮがｌｏｗになるように入力がスイ
ッチングされると、トランジスタＴ１がオンにされ、ト
ランジスタＴ２ａおよびＴ２ｂに抑制されながら出力！
ＯＵＴを下げる。この抑制は、トランジスタＴ２ｂがオ
ンされたままであるのに対し、トランジスタＴ２ａは入
力ＩＮにおけるｈｉｇｈ入力論理レベルによって十分に
はオフにされていないことに起因して発生する。トラン
ジスタＴ１が出力！ＯＵＴをｌｏｗに下げると、トラン
ジスタＴ６ｂはオンにされ、トランジスタＴ６ｂおよび
Ｔ６ａが導通することにより、トランジスタＴ２ｂをオ
フにする。出力状態は従ってスイッチングする。しか
し、このレベルシフタは、入力論理レベルがＮ型トラン
ジスタＴ１およびＴ５のしきい電圧よりも高くなければ
ならないという制約を有する。
Ｎはｌｏｗ状態にあり、入力！ＩＮはｈｉｇｈ状態にあ
り、出力ＯＵＴはｌｏｗ状態にあり、出力！ＯＵＴはｈ
ｉｇｈ状態にあるものと仮定する。入力ＩＮがｈｉｇｈ
になり反転入力！ＩＮがｌｏｗになるように入力がスイ
ッチングされると、トランジスタＴ１がオンにされ、ト
ランジスタＴ２ａおよびＴ２ｂに抑制されながら出力！
ＯＵＴを下げる。この抑制は、トランジスタＴ２ｂがオ
ンされたままであるのに対し、トランジスタＴ２ａは入
力ＩＮにおけるｈｉｇｈ入力論理レベルによって十分に
はオフにされていないことに起因して発生する。トラン
ジスタＴ１が出力！ＯＵＴをｌｏｗに下げると、トラン
ジスタＴ６ｂはオンにされ、トランジスタＴ６ｂおよび
Ｔ６ａが導通することにより、トランジスタＴ２ｂをオ
フにする。出力状態は従ってスイッチングする。しか
し、このレベルシフタは、入力論理レベルがＮ型トラン
ジスタＴ１およびＴ５のしきい電圧よりも高くなければ
ならないという制約を有する。
【００１６】
【課題を解決するための手段】本発明によれば、第１の
回路分岐部と、直接入力信号を受け取る第１の入力と、
反転入力信号を受け取る第２の入力と、直接入力信号に
対して反転されかつレベルシフトされた反転出力信号を
生成するための出力とを有する電圧レベルシフタであっ
て、第１の回路分岐部は、出力に接続された出力電極お
よび第１の入力に接続された制御電極を有する、第１の
導電型の第１のトランジスタと、出力に接続された出力
電極、直接入力信号に対応する信号を受け取るように構
成された制御電極、および第２の入力に接続された共通
電極を有する、第１の導電型と反対である第２の導電型
の第２のトランジスタと、を有する、電圧レベルシフタ
が提供され、第２のトランジスタの制御電極は第２の回
路分岐部に接続され、第２の回路分岐部は、第１の導電
型である第３および第４のトランジスタを有していても
よく、第３および第４のトランジスタの主たる導電経路
は第１および第２の電源供給入力間に直列に接続されて
おり、第４のトランジスタの制御電極は第１の入力に接
続されており、第２のトランジスタの制御電極は第３の
トランジスタの出力電極および第４のトランジスタの共
通電極に接続されており、そのことにより上記目的が達
成される。
回路分岐部と、直接入力信号を受け取る第１の入力と、
反転入力信号を受け取る第２の入力と、直接入力信号に
対して反転されかつレベルシフトされた反転出力信号を
生成するための出力とを有する電圧レベルシフタであっ
て、第１の回路分岐部は、出力に接続された出力電極お
よび第１の入力に接続された制御電極を有する、第１の
導電型の第１のトランジスタと、出力に接続された出力
電極、直接入力信号に対応する信号を受け取るように構
成された制御電極、および第２の入力に接続された共通
電極を有する、第１の導電型と反対である第２の導電型
の第２のトランジスタと、を有する、電圧レベルシフタ
が提供され、第２のトランジスタの制御電極は第２の回
路分岐部に接続され、第２の回路分岐部は、第１の導電
型である第３および第４のトランジスタを有していても
よく、第３および第４のトランジスタの主たる導電経路
は第１および第２の電源供給入力間に直列に接続されて
おり、第４のトランジスタの制御電極は第１の入力に接
続されており、第２のトランジスタの制御電極は第３の
トランジスタの出力電極および第４のトランジスタの共
通電極に接続されており、そのことにより上記目的が達
成される。
【００１７】第１のトランジスタの共通電極は、第１の
電源供給入力に接続されていてもよい。
電源供給入力に接続されていてもよい。
【００１８】第３のトランジスタの制御電極は、第１の
バイアス電圧入力に接続されていてもよい。
バイアス電圧入力に接続されていてもよい。
【００１９】第３のトランジスタの制御電極は、第２の
入力に接続されていてもよい。
入力に接続されていてもよい。
【００２０】第１の入力は、第８のトランジスタの主た
る導電経路を介して第１および第４のトランジスタの制
御電極に接続されており、第８のトランジスタの制御電
極は直接ゲーティング信号を受け取る第１のゲーティン
グ入力に接続されていてもよい。
る導電経路を介して第１および第４のトランジスタの制
御電極に接続されており、第８のトランジスタの制御電
極は直接ゲーティング信号を受け取る第１のゲーティン
グ入力に接続されていてもよい。
【００２１】第３の制御電極は、反転ゲーティング信号
を受け取る第２のゲーティング入力に接続されていても
よい。
を受け取る第２のゲーティング入力に接続されていても
よい。
【００２２】第２のトランジスタの制御電極は、第９の
トランジスタの主たる導電経路を介して第２の電源供給
入力に接続されており、第９のトランジスタの制御電極
は第２のゲーティング入力に接続されていてもよい。
トランジスタの主たる導電経路を介して第２の電源供給
入力に接続されており、第９のトランジスタの制御電極
は第２のゲーティング入力に接続されていてもよい。
【００２３】第１のトランジスタの制御電極は、第１０
のトランジスタの主たる導電経路を介して第２の電源供
給入力に接続されており、第１０のトランジスタの制御
電極は第２のゲーティング入力に接続されていてもよ
い。
のトランジスタの主たる導電経路を介して第２の電源供
給入力に接続されており、第１０のトランジスタの制御
電極は第２のゲーティング入力に接続されていてもよ
い。
【００２４】出力はインバータの入力に接続されていて
もよい。
もよい。
【００２５】トランジスタの各々は電界効果トランジス
タであり、出力電極、制御電極および共通電極はそれぞ
れ、ドレイン電極、ゲート電極およびソース電極であっ
てもよい。
タであり、出力電極、制御電極および共通電極はそれぞ
れ、ドレイン電極、ゲート電極およびソース電極であっ
てもよい。
【００２６】トランジスタの各々はアモルファスシリコ
ン薄膜トランジスタであってもよい。
ン薄膜トランジスタであってもよい。
【００２７】トランジスタの各々はポリシリコン薄膜ト
ランジスタであってもよい。
ランジスタであってもよい。
【００２８】レベルシフタは、ＣＭＯＳ集積回路の少な
くとも一部を含んでなってもよい。
くとも一部を含んでなってもよい。
【００２９】このようにして、レベルシフタの性能を改
善することが可能である。特に、以下の利点のうち１つ
以上が達成され得る。 （ａ）非常に低い入力電圧による動作を可能にする改善
された感度。 （ｂ）より高速な応答時間。 （ｃ）プロセス変動に対するより大きなロバスト性。 （ｄ）改善された論理レベル電圧から得られるより低い
消費電力。 （ｅ）エラーの無い、より大きな電圧レベルシフト。
善することが可能である。特に、以下の利点のうち１つ
以上が達成され得る。 （ａ）非常に低い入力電圧による動作を可能にする改善
された感度。 （ｂ）より高速な応答時間。 （ｃ）プロセス変動に対するより大きなロバスト性。 （ｄ）改善された論理レベル電圧から得られるより低い
消費電力。 （ｅ）エラーの無い、より大きな電圧レベルシフト。
【００３０】
【発明の実施の形態】以下に、本発明を図面を参照して
さらに説明する。図面において、同じ参照符号は同じ部
材を指す。
さらに説明する。図面において、同じ参照符号は同じ部
材を指す。
【００３１】図９に示すレベルシフタは、図２に示すも
のと同様であるので、差違部分のみを説明する。特に、
第２のトランジスタＴ２のソースは、反転入力信号（す
なわち入力ＩＮに供給される直接入力信号の論理的補数
である信号）を受け取る、第２の反転入力！ＩＮに接続
されている。
のと同様であるので、差違部分のみを説明する。特に、
第２のトランジスタＴ２のソースは、反転入力信号（す
なわち入力ＩＮに供給される直接入力信号の論理的補数
である信号）を受け取る、第２の反転入力！ＩＮに接続
されている。
【００３２】図９のレベルシフタの動作において、入力
ＩＮがｈｉｇｈであり、入力！ＩＮがｌｏｗであると
き、前述した図２のレベルシフタと同様の動作を行う。
従って出力！ＯＵＴは図１０に示すように、２．３ボル
トに下げられる。入力ＩＮがｌｏｗになり、入力！ＩＮ
がｈｉｇｈになると、第３のトランジスタＴ３は強くオ
ンにされ、出力！ＯＵＴをｈｉｇｈに引き上げようとす
る。第３および第４のトランジスタＴ３およびＴ４で形
成されるソースフォロワは、電源電圧ＶＤＤ（１５ボル
ト）よりも低くかつトランジスタＴ２をオンにするのに
十分な電圧で、トランジスタＴ２のゲートを駆動する。
入力！ＩＮにおける５ボルト入力はトランジスタＴ２の
ソースに供給され、そのことによりトランジスタＴ２の
ゲート−ソース電圧を減少させ、結果として出力！ＯＵ
Ｔにおけるゲートオーバードライブおよびプルダウン能
力が制限される。
ＩＮがｈｉｇｈであり、入力！ＩＮがｌｏｗであると
き、前述した図２のレベルシフタと同様の動作を行う。
従って出力！ＯＵＴは図１０に示すように、２．３ボル
トに下げられる。入力ＩＮがｌｏｗになり、入力！ＩＮ
がｈｉｇｈになると、第３のトランジスタＴ３は強くオ
ンにされ、出力！ＯＵＴをｈｉｇｈに引き上げようとす
る。第３および第４のトランジスタＴ３およびＴ４で形
成されるソースフォロワは、電源電圧ＶＤＤ（１５ボル
ト）よりも低くかつトランジスタＴ２をオンにするのに
十分な電圧で、トランジスタＴ２のゲートを駆動する。
入力！ＩＮにおける５ボルト入力はトランジスタＴ２の
ソースに供給され、そのことによりトランジスタＴ２の
ゲート−ソース電圧を減少させ、結果として出力！ＯＵ
Ｔにおけるゲートオーバードライブおよびプルダウン能
力が制限される。
【００３３】結果、第１のトランジスタＴ１の作用によ
り、出力！ＯＵＴは１４．４ボルトまで引き上げられ
る。これにより、図２に示したレベルシフタによって得
られる図３に示す出力振動と比較して、より大きな出力
振動が、図１０に示すように得られる。図９に示すよう
に、出力！ＯＵＴは、例えば図１に示すタイプであるイ
ンバータＩの入力に接続され得る。より大きな出力電圧
振動により、インバータＩがより完全にスイッチングさ
れ、また、トランジスタＴ１とＴ２との相対的なスケー
リングがあまり重要ではなくなる。
り、出力！ＯＵＴは１４．４ボルトまで引き上げられ
る。これにより、図２に示したレベルシフタによって得
られる図３に示す出力振動と比較して、より大きな出力
振動が、図１０に示すように得られる。図９に示すよう
に、出力！ＯＵＴは、例えば図１に示すタイプであるイ
ンバータＩの入力に接続され得る。より大きな出力電圧
振動により、インバータＩがより完全にスイッチングさ
れ、また、トランジスタＴ１とＴ２との相対的なスケー
リングがあまり重要ではなくなる。
【００３４】図１１に示すレベルシフタは、トランジス
タＴ３のゲートが反転入力！ＩＮに接続されている点に
おいて、図９に示すものとは異なっている。従って反転
入力信号は、トランジスタＴ３およびＴ４を含んでなる
ソースフォロワへバイアス電圧を供給し、出力！ＯＵＴ
において提供される出力電圧振動を増加する。入力ＩＮ
がｈｉｇｈであり入力！ＩＮがｌｏｗのとき、トランジ
スタＴ３に供給されるバイアス電圧は０ボルトである。
タＴ３のゲートが反転入力！ＩＮに接続されている点に
おいて、図９に示すものとは異なっている。従って反転
入力信号は、トランジスタＴ３およびＴ４を含んでなる
ソースフォロワへバイアス電圧を供給し、出力！ＯＵＴ
において提供される出力電圧振動を増加する。入力ＩＮ
がｈｉｇｈであり入力！ＩＮがｌｏｗのとき、トランジ
スタＴ３に供給されるバイアス電圧は０ボルトである。
【００３５】下記の式で与えられるソースフォロワの伝
達特性は、出力電圧、ひいてはトランジスタＴ２のゲー
トを最大にブーストさせる。
達特性は、出力電圧、ひいてはトランジスタＴ２のゲー
トを最大にブーストさせる。
【００３６】
【数２】
【００３７】これにより、出力！ＯＵＴが極限まで引き
下げられることを容易にする。しかしながら、入力ＩＮ
がｌｏｗでありかつ入力！ＩＮがｈｉｇｈのときは、ト
ランジスタＴ３に供給されるバイアス電圧は小さい正の
電圧である。従って、ソースフォロワはより小さい電圧
シフトで動作し、トランジスタＴ２のゲート電圧がより
低くなることにより出力！ＯＵＴがより高く引き上げら
れることを確実にする。
下げられることを容易にする。しかしながら、入力ＩＮ
がｌｏｗでありかつ入力！ＩＮがｈｉｇｈのときは、ト
ランジスタＴ３に供給されるバイアス電圧は小さい正の
電圧である。従って、ソースフォロワはより小さい電圧
シフトで動作し、トランジスタＴ２のゲート電圧がより
低くなることにより出力！ＯＵＴがより高く引き上げら
れることを確実にする。
【００３８】図１２は、クロス結合されたＮ型ＣＭＯＳ
センスアンプとしてのレベルシフタを示している。図１
２のレベルシフタは、図５に示すものと同様であるた
め、その差違部分のみを説明する。特に、第２のトラン
ジスタＴ２のソースは入力！ＩＮに接続され、第６のト
ランジスタＴ６のソースは入力ＩＮに接続されている。
このため、トランジスタＴ２およびＴ６のゲート−ソー
ス電圧を変化させることにより、高速にレベルシフタを
スイッチングできる。
センスアンプとしてのレベルシフタを示している。図１
２のレベルシフタは、図５に示すものと同様であるた
め、その差違部分のみを説明する。特に、第２のトラン
ジスタＴ２のソースは入力！ＩＮに接続され、第６のト
ランジスタＴ６のソースは入力ＩＮに接続されている。
このため、トランジスタＴ２およびＴ６のゲート−ソー
ス電圧を変化させることにより、高速にレベルシフタを
スイッチングできる。
【００３９】図１２のレベルシフタの動作を図１３に示
す。図１３は、前述と同様なパラメータのシミュレーシ
ョン結果である。この場合レベルシフタの出力は、図５
のレベルシフタの振動（図６）と同じ電圧レベル間で振
動するが、入力信号の変化に対する応答はずっと高速で
ある。例えば、入力ＩＮがｈｉｇｈになるとき、第５の
トランジスタＴ５は第１のトランジスタＴ１よりも強く
オン状態になる。トランジスタＴ５は、トランジスタＴ
６に抑制されながら出力ＯＵＴをｈｉｇｈに引き上げ始
める。しかし、トランジスタＴ６のソース端子電圧が５
ボルトに上がることにより、トランジスタＴ６のゲート
オーバードライブが減少される効果を有する。その結
果、トランジスタＴ５は出力ＯＵＴおよびトランジスタ
Ｔ２のゲートをより高速に充電することができる。
す。図１３は、前述と同様なパラメータのシミュレーシ
ョン結果である。この場合レベルシフタの出力は、図５
のレベルシフタの振動（図６）と同じ電圧レベル間で振
動するが、入力信号の変化に対する応答はずっと高速で
ある。例えば、入力ＩＮがｈｉｇｈになるとき、第５の
トランジスタＴ５は第１のトランジスタＴ１よりも強く
オン状態になる。トランジスタＴ５は、トランジスタＴ
６に抑制されながら出力ＯＵＴをｈｉｇｈに引き上げ始
める。しかし、トランジスタＴ６のソース端子電圧が５
ボルトに上がることにより、トランジスタＴ６のゲート
オーバードライブが減少される効果を有する。その結
果、トランジスタＴ５は出力ＯＵＴおよびトランジスタ
Ｔ２のゲートをより高速に充電することができる。
【００４０】逆の入力変化に際しても同じ動作が起こ
る。従って、レベルシフタの応答はより高速である。
る。従って、レベルシフタの応答はより高速である。
【００４１】図１４は、図７に示したタイプのソース結
合電流ミラーセンスアンプを示すが、ただし極性が逆で
あり、図１２のレベルシフタにおけると同様にトランジ
スタＴ２およびＴ６のソースがそれぞれ入力！ＩＮおよ
びＩＮに接続されている。従って図１２のレベルシフタ
について上述したのと同様な基本動作およびレベルシフ
トの改善が得られる。
合電流ミラーセンスアンプを示すが、ただし極性が逆で
あり、図１２のレベルシフタにおけると同様にトランジ
スタＴ２およびＴ６のソースがそれぞれ入力！ＩＮおよ
びＩＮに接続されている。従って図１２のレベルシフタ
について上述したのと同様な基本動作およびレベルシフ
トの改善が得られる。
【００４２】図１５に示すレベルシフタは、図９に示す
レベルシフタをもとに、ゲーティングを提供するように
改変されている。従って、クロック信号ＣＫを受け取る
ように図示されている直接入力は、第８のトランジスタ
Ｔ８のソースに接続されている。第８のトランジスタＴ
８のドレインは、トランジスタＴ１およびＴ４のゲート
に接続されている。第８のトランジスタＴ８のゲート
は、直接ゲーティング信号Ｇを受け取るゲーティング入
力に接続されている。トランジスタＴ３のゲートは、反
転ゲーティング信号を受け取る第２のゲーティング入力
！Ｇに接続されている。トランジスタＴ２のゲートは、
第９のトランジスタＴ９のソース−ドレイン経路を介し
て接地に接続されている（第９のトランジスタＴ９のゲ
ートは第２のゲーティング入力！Ｇに接続されてい
る）。トランジスタＴ１のゲートは、第１０のトランジ
スタＴ１０のソース−ドレイン経路を介して接地に接続
されている（第１０のトランジスタＴ１０のゲートは第
２のゲーティング入力！Ｇに接続されている）。上記構
成により、このレベルシフタは、入力Ｇおよび！Ｇにお
けるゲーティング信号によって抑止状態にスイッチング
されたとき、ほとんど電流を流さないことを可能にす
る。入力Ｇおよび！Ｇがそれぞれｈｉｇｈおよびｌｏｗ
であることによりレベルシフタがイネーブルされると
き、トランジスタＴ８は、直接入力信号をトランジスタ
Ｔ１およびＴ４のゲートに渡す。トランジスタＴ２のソ
ースは、レベルシフタの第２の入力において反転クロッ
ク信号！ＣＫを受け取る。結果としてトランジスタＴ３
のゲートは接地されることにより、ソースフォロワは、
入力信号に最大ブーストが与えられるように動作する。
トランジスタＴ９およびＴ１０がオフにされることによ
り、図９のレベルシフタについて前述したのと同様に本
レベルシフタは動作する。
レベルシフタをもとに、ゲーティングを提供するように
改変されている。従って、クロック信号ＣＫを受け取る
ように図示されている直接入力は、第８のトランジスタ
Ｔ８のソースに接続されている。第８のトランジスタＴ
８のドレインは、トランジスタＴ１およびＴ４のゲート
に接続されている。第８のトランジスタＴ８のゲート
は、直接ゲーティング信号Ｇを受け取るゲーティング入
力に接続されている。トランジスタＴ３のゲートは、反
転ゲーティング信号を受け取る第２のゲーティング入力
！Ｇに接続されている。トランジスタＴ２のゲートは、
第９のトランジスタＴ９のソース−ドレイン経路を介し
て接地に接続されている（第９のトランジスタＴ９のゲ
ートは第２のゲーティング入力！Ｇに接続されてい
る）。トランジスタＴ１のゲートは、第１０のトランジ
スタＴ１０のソース−ドレイン経路を介して接地に接続
されている（第１０のトランジスタＴ１０のゲートは第
２のゲーティング入力！Ｇに接続されている）。上記構
成により、このレベルシフタは、入力Ｇおよび！Ｇにお
けるゲーティング信号によって抑止状態にスイッチング
されたとき、ほとんど電流を流さないことを可能にす
る。入力Ｇおよび！Ｇがそれぞれｈｉｇｈおよびｌｏｗ
であることによりレベルシフタがイネーブルされると
き、トランジスタＴ８は、直接入力信号をトランジスタ
Ｔ１およびＴ４のゲートに渡す。トランジスタＴ２のソ
ースは、レベルシフタの第２の入力において反転クロッ
ク信号！ＣＫを受け取る。結果としてトランジスタＴ３
のゲートは接地されることにより、ソースフォロワは、
入力信号に最大ブーストが与えられるように動作する。
トランジスタＴ９およびＴ１０がオフにされることによ
り、図９のレベルシフタについて前述したのと同様に本
レベルシフタは動作する。
【００４３】ゲーティング信号Ｇおよび！Ｇがそれぞれ
ｌｏｗおよびｈｉｇｈであるとき、トランジスタＴ９お
よびＴ１０がオンにされることにより、トランジスタＴ
２がオフにされ、トランジスタＴ１がオンにされ、そし
てトランジスタＴ１およびＴ２のドレイン上の出力がｈ
ｉｇｈになる。トランジスタＴ３がオフ状態であり、ト
ランジスタＴ１およびＴ４がトランジスタＴ８（オフ状
態である）によってクロック信号ＣＫから切り離される
ため、トランジスタＴ１６およびＴ１７によって形成さ
れるインバータＩの出力はｌｏｗに保たれる。
ｌｏｗおよびｈｉｇｈであるとき、トランジスタＴ９お
よびＴ１０がオンにされることにより、トランジスタＴ
２がオフにされ、トランジスタＴ１がオンにされ、そし
てトランジスタＴ１およびＴ２のドレイン上の出力がｈ
ｉｇｈになる。トランジスタＴ３がオフ状態であり、ト
ランジスタＴ１およびＴ４がトランジスタＴ８（オフ状
態である）によってクロック信号ＣＫから切り離される
ため、トランジスタＴ１６およびＴ１７によって形成さ
れるインバータＩの出力はｌｏｗに保たれる。
【００４４】イネーブルモード動作およびディスエーブ
ルモード動作の両方において、相補的クロック信号ＣＫ
および！ＣＫは、いずれのトランジスタのゲートも直接
には駆動しない。むしろ、クロック信号は、トランジス
タＴ２およびＴ８によってゲーティングされる。従って
クロック信号を供給する配線上の容量性負荷が減少され
る。
ルモード動作の両方において、相補的クロック信号ＣＫ
および！ＣＫは、いずれのトランジスタのゲートも直接
には駆動しない。むしろ、クロック信号は、トランジス
タＴ２およびＴ８によってゲーティングされる。従って
クロック信号を供給する配線上の容量性負荷が減少され
る。
【００４５】図１６は図１５のレベルシフタのシミュレ
ーション結果を示している（前述と同じパラメータを使
用）。下側の波形図は相補的なゲーティング信号を示し
ており、上側の波形図は相補的なクロック信号およびイ
ンバータＩの出力Ｏを示している。このように、このレ
ベルシフタは、ゲーティング信号によってイネーブルさ
れたときにのみクロック信号がレベルシフトされた信号
を提供する。その他の場合には、出力Ｏは論理レベルｌ
ｏｗに保たれる。
ーション結果を示している（前述と同じパラメータを使
用）。下側の波形図は相補的なゲーティング信号を示し
ており、上側の波形図は相補的なクロック信号およびイ
ンバータＩの出力Ｏを示している。このように、このレ
ベルシフタは、ゲーティング信号によってイネーブルさ
れたときにのみクロック信号がレベルシフトされた信号
を提供する。その他の場合には、出力Ｏは論理レベルｌ
ｏｗに保たれる。
【００４６】図１７は、図１２に示すレベルシフタに基
づき、図１５に示すタイプのインバータＩを備えた、ゲ
ーティング化レベルシフタを示している。図１７に示す
レベルシフタは、相補的クロック入力信号ＣＫおよび！
ＣＫを用い、相補的なゲーティング信号またはイネーブ
ル信号を受け取る第１および第２のゲーティング入力Ｇ
および！Ｇを用いている。入力は、第１１および第１２
のトランジスタＴ１１およびＴ１２のソース−ドレイン
経路を介して、トランジスタＴ１およびＴ５のゲートな
らびにトランジスタＴ６およびＴ２のソースにそれぞれ
接続されている。トランジスタＴ１１およびＴ１２のゲ
ートは、第１のゲーティング入力Ｇに接続されている。
トランジスタＴ１およびＴ２のゲートは、プルアップト
ランジスタＴ１３およびＴ１４を介して電源線ｖｄｄに
接続されている。トランジスタＴ１３およびＴ１４のゲ
ートは、ゲーティング入力Ｇに接続されている。
づき、図１５に示すタイプのインバータＩを備えた、ゲ
ーティング化レベルシフタを示している。図１７に示す
レベルシフタは、相補的クロック入力信号ＣＫおよび！
ＣＫを用い、相補的なゲーティング信号またはイネーブ
ル信号を受け取る第１および第２のゲーティング入力Ｇ
および！Ｇを用いている。入力は、第１１および第１２
のトランジスタＴ１１およびＴ１２のソース−ドレイン
経路を介して、トランジスタＴ１およびＴ５のゲートな
らびにトランジスタＴ６およびＴ２のソースにそれぞれ
接続されている。トランジスタＴ１１およびＴ１２のゲ
ートは、第１のゲーティング入力Ｇに接続されている。
トランジスタＴ１およびＴ２のゲートは、プルアップト
ランジスタＴ１３およびＴ１４を介して電源線ｖｄｄに
接続されている。トランジスタＴ１３およびＴ１４のゲ
ートは、ゲーティング入力Ｇに接続されている。
【００４７】電流ソーストランジスタＴ７のゲートは、
第２のゲーティング入力！Ｇに接続されている。インバ
ータＩの入力は、プルダウントランジスタＴ１５を介し
て接地ｇｎｄに接続されている。トランジスタＴ１５の
ゲートは、第２のゲーティング入力！Ｇに接続されてい
る。
第２のゲーティング入力！Ｇに接続されている。インバ
ータＩの入力は、プルダウントランジスタＴ１５を介し
て接地ｇｎｄに接続されている。トランジスタＴ１５の
ゲートは、第２のゲーティング入力！Ｇに接続されてい
る。
【００４８】ゲーティング入力Ｇおよび！Ｇがそれぞれ
ｈｉｇｈおよびｌｏｗであるとき、レベルシフタはイネ
ーブルされ、トランジスタＴ１１およびＴ１２は、相補
的なクロック信号ＣＫおよび！ＣＫをそれぞれ、トラン
ジスタＴ１およびＴ５のゲートならびにトランジスタＴ
６およびＴ２のソースに渡す。トランジスタＴ７のゲー
トは接地されているため、センスアンプは高いテール電
流で動作している。図１８に示すように、出力Ｏは、適
切なレベルシフトをもって反転クロック信号！ＣＫの論
理状態に追従する。
ｈｉｇｈおよびｌｏｗであるとき、レベルシフタはイネ
ーブルされ、トランジスタＴ１１およびＴ１２は、相補
的なクロック信号ＣＫおよび！ＣＫをそれぞれ、トラン
ジスタＴ１およびＴ５のゲートならびにトランジスタＴ
６およびＴ２のソースに渡す。トランジスタＴ７のゲー
トは接地されているため、センスアンプは高いテール電
流で動作している。図１８に示すように、出力Ｏは、適
切なレベルシフトをもって反転クロック信号！ＣＫの論
理状態に追従する。
【００４９】ゲーティング入力Ｇおよび！Ｇがそれぞれ
ｌｏｗおよびｈｉｇｈであるとき、トランジスタＴ１１
およびＴ１２は、入力をセンスアンプから切り離す。ト
ランジスタＴ７がオフにされることにより、センスアン
プに流れる電流は実質的に無くなる。プルアップトラン
ジスタＴ１３およびＴ１４ならびにプルダウントランジ
スタＴ１５がオンにされ、図１８に示すように出力Ｏが
そのデフォールトの論理ｌｏｗ状態に保たれるようにす
る。従って、漏れ電流以外の電流はレベルシフタに流れ
ない。
ｌｏｗおよびｈｉｇｈであるとき、トランジスタＴ１１
およびＴ１２は、入力をセンスアンプから切り離す。ト
ランジスタＴ７がオフにされることにより、センスアン
プに流れる電流は実質的に無くなる。プルアップトラン
ジスタＴ１３およびＴ１４ならびにプルダウントランジ
スタＴ１５がオンにされ、図１８に示すように出力Ｏが
そのデフォールトの論理ｌｏｗ状態に保たれるようにす
る。従って、漏れ電流以外の電流はレベルシフタに流れ
ない。
【００５０】本発明は、図９に示すように、電源線ｖｄ
ｄと反転入力！ＩＮとの間に接続された相補的トランジ
スタＴ１およひＴ２を有する電圧レベルシフタが提供さ
れる。トランジスタＴ１のゲートは直接信号入力ＩＮに
接続される。トランジスタＴ２のゲートは、直接入力信
号がシフトされた信号を、トランジスタＴ３およびＴ４
を有してなるソースフォロワから受け取る。レベルシフ
タはまた、ドレイン負荷トランジスタのソースが差動入
力にクロス結合された、差動クロス結合センスアンプと
しても実施され得る。
ｄと反転入力！ＩＮとの間に接続された相補的トランジ
スタＴ１およひＴ２を有する電圧レベルシフタが提供さ
れる。トランジスタＴ１のゲートは直接信号入力ＩＮに
接続される。トランジスタＴ２のゲートは、直接入力信
号がシフトされた信号を、トランジスタＴ３およびＴ４
を有してなるソースフォロワから受け取る。レベルシフ
タはまた、ドレイン負荷トランジスタのソースが差動入
力にクロス結合された、差動クロス結合センスアンプと
しても実施され得る。
【００５１】
【発明の効果】本発明によれば、レベルシフタの性能を
改善することが可能である。特に、以下の利点のうち１
つ以上が達成され得る。 （ａ）非常に低い入力電圧による動作を可能にする改善
された感度。 （ｂ）より高速な応答時間。 （ｃ）プロセス変動に対するより大きなロバスト性。 （ｄ）改善された論理レベル電圧から得られるより低い
消費電力。 （ｅ）エラーの無い、より大きな電圧レベルシフト。
改善することが可能である。特に、以下の利点のうち１
つ以上が達成され得る。 （ａ）非常に低い入力電圧による動作を可能にする改善
された感度。 （ｂ）より高速な応答時間。 （ｃ）プロセス変動に対するより大きなロバスト性。 （ｄ）改善された論理レベル電圧から得られるより低い
消費電力。 （ｅ）エラーの無い、より大きな電圧レベルシフト。
【図１】図１は、公知のタイプのＣＭＯＳインバータの
回路図である。
回路図である。
【図２】図２は、公知のタイプのレベルシフタの回路図
である。
である。
【図３】図３は、図２に示すレベルシフタのシミュレー
ション結果を示す波形図である。
ション結果を示す波形図である。
【図４】図４は、公知のタイプのセンスアンプの回路図
である。
である。
【図５】図５は、図４に示すタイプであるが逆極性動作
のセンスアンプの、回路図である。
のセンスアンプの、回路図である。
【図６】図６は、図５に示すレベルシフタのシミュレー
ション結果を示す波形図である。
ション結果を示す波形図である。
【図７】図７は、別の公知のタイプのセンスアンプの回
路図である。
路図である。
【図８】図８は、公知のタイプのレベルシフタの回路図
である。
である。
【図９】図９は、本発明の第１の実施形態を構成するレ
ベルシフタの回路図である。
ベルシフタの回路図である。
【図１０】図１０は、図９に示すレベルシフタのシミュ
レーション結果を示す波形図である。
レーション結果を示す波形図である。
【図１１】図１１は、図９に示すタイプのレベルシフタ
の変形例としての、本発明の第２の実施形態を構成する
レベルシフタの回路図である。
の変形例としての、本発明の第２の実施形態を構成する
レベルシフタの回路図である。
【図１２】図１２は、本発明の第３の実施形態を構成す
るレベルシフタの回路図である。
るレベルシフタの回路図である。
【図１３】図１３は、図１２に示すレベルシフタのシミ
ュレーション結果を示す波形図である。
ュレーション結果を示す波形図である。
【図１４】図１４は、本発明の第４の実施形態を構成す
るレベルシフタの回路図である。
るレベルシフタの回路図である。
【図１５】図１５は、本発明の第５の実施形態を構成す
るゲーティング化レベルシフタの回路図である。
るゲーティング化レベルシフタの回路図である。
【図１６】図１６は、図１５に示すレベルシフタのシミ
ュレーション結果を示す波形図である。
ュレーション結果を示す波形図である。
【図１７】図１７は、本発明の第６の実施形態を構成す
るゲーティング化レベルシフタの回路図である。
るゲーティング化レベルシフタの回路図である。
【図１８】図１８は、図１７に示すレベルシフタのシミ
ュレーション結果を示す波形図である。
ュレーション結果を示す波形図である。
Ｔ１ 第１のトランジスタ Ｔ２ 第２のトランジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 久保田 靖 奈良県桜井市朝倉台西５−1093−267 (72)発明者 鷲尾 一 奈良県天理市櫟本町2613−１ シャープ社 宅１−107
Claims (13)
- 【請求項１】 第１の回路分岐部と、直接入力信号を受
け取る第１の入力と、反転入力信号を受け取る第２の入
力と、該直接入力信号に対して反転されかつレベルシフ
トされた反転出力信号を生成するための出力とを有する
電圧レベルシフタであって、 該第１の回路分岐部は、 該出力に接続された出力電極および該第１の入力に接続
された制御電極を有する、第１の導電型の第１のトラン
ジスタと、 該出力に接続された出力電極、該直接入力信号に対応す
る信号を受け取るように構成された制御電極、および該
第２の入力に接続された共通電極を有する、該第１の導
電型と反対である第２の導電型の第２のトランジスタ
と、を有し、 該第２のトランジスタの該制御電極は第２の回路分岐部
に接続されており、 該第２の回路分岐部は、該第１の導電型である第３およ
び第４のトランジスタを有しており、該第３および第４
のトランジスタの主たる導電経路は第１および第２の電
源供給入力間に直列に接続されており、該第４のトラン
ジスタの制御電極は該第１の入力に接続されており、該
第２のトランジスタの該制御電極は該第３のトランジス
タの出力電極および該第４のトランジスタの共通電極に
接続されている、電圧レベルシフタ。 - 【請求項２】 前記第１のトランジスタの共通電極は、
前記第１の電源供給入力に接続されている、請求項１に
記載の電圧レベルシフタ。 - 【請求項３】 前記第３のトランジスタの制御電極は、
第１のバイアス電圧入力に接続されている、請求項１ま
たは２に記載の電圧レベルシフタ。 - 【請求項４】 前記第３のトランジスタの制御電極は、
前記第２の入力に接続されている、請求項１または２に
記載の電圧レベルシフタ。 - 【請求項５】 前記第１の入力は、第８のトランジスタ
の主たる導電経路を介して前記第１および第４のトラン
ジスタの制御電極に接続されており、該第８のトランジ
スタの制御電極は直接ゲーティング信号を受け取る第１
のゲーティング入力に接続されている、請求項１から４
のいずれかに記載の電圧レベルシフタ。 - 【請求項６】 前記第１の入力は、第８のトランジスタ
の主たる導電経路を介して前記第１および第４のトラン
ジスタの制御電極に接続されており、該第８のトランジ
スタの制御電極は直接ゲーティング信号を受け取る第１
のゲーティング入力に接続されており、前記第３のトラ
ンジスタの制御電極は、反転ゲーティング信号を受け取
る第２のゲーティング入力に接続されている、請求項１
または４に記載の電圧レベルシフタ。 - 【請求項７】 前記第２のトランジスタの制御電極は、
第９のトランジスタの主たる導電経路を介して前記第２
の電源供給入力に接続されており、該第９のトランジス
タの制御電極は前記第２のゲーティング入力に接続され
ている、請求項６に記載の電圧レベルシフタ。 - 【請求項８】 前記第１のトランジスタの制御電極は、
第１０のトランジスタの主たる導電経路を介して前記第
２の電源供給入力に接続されており、該第１０のトラン
ジスタの制御電極は前記第２のゲーティング入力に接続
されている、請求項６または７に記載の電圧レベルシフ
タ。 - 【請求項９】 前記出力はインバータの入力に接続され
ている、請求項１から８のいずれかに記載の電圧レベル
シフタ。 - 【請求項１０】 前記トランジスタの各々は電界効果ト
ランジスタであり、前記出力電極、前記制御電極および
前記共通電極はそれぞれ、ドレイン電極、ゲート電極お
よびソース電極である、請求項１から９のいずれかに記
載の電圧レベルシフタ。 - 【請求項１１】 前記トランジスタの各々はアモルファ
スシリコン薄膜トランジスタである、請求項１０に記載
の電圧レベルシフタ。 - 【請求項１２】 前記トランジスタの各々はポリシリコ
ン薄膜トランジスタである、請求項１０記載の電圧レベ
ルシフタ。 - 【請求項１３】 ＣＭＯＳ集積回路の少なくとも一部を
含んでなる、請求項１０から１２のいずれかに記載の電
圧レベルシフタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB9905041A GB2347567A (en) | 1999-03-05 | 1999-03-05 | CMOS level shifters and sense amplifiers |
| GB9905041.1 | 1999-03-05 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000286694A true JP2000286694A (ja) | 2000-10-13 |
| JP3791890B2 JP3791890B2 (ja) | 2006-06-28 |
Family
ID=10848995
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000057907A Expired - Lifetime JP3791890B2 (ja) | 1999-03-05 | 2000-03-02 | 電圧レベルシフタ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6262598B1 (ja) |
| JP (1) | JP3791890B2 (ja) |
| GB (1) | GB2347567A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002207457A (ja) * | 2001-01-09 | 2002-07-26 | Seiko Epson Corp | レベル変換回路及び液晶表示装置並びに投写型表示装置 |
| WO2003007477A1 (fr) * | 2001-07-12 | 2003-01-23 | Sanyo Electric Co.,Ltd. | Circuit convertisseur de niveau |
| US7180356B2 (en) | 2003-12-26 | 2007-02-20 | Casio Computer Co., Ltd. | Semiconductor circuit |
| US7924080B2 (en) | 2009-02-10 | 2011-04-12 | Kabushiki Kaisha Toshiba | Level shifter circuit |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2349996A (en) | 1999-05-12 | 2000-11-15 | Sharp Kk | Voltage level converter for an active matrix LCD |
| US7117215B1 (en) | 2001-06-07 | 2006-10-03 | Informatica Corporation | Method and apparatus for transporting data for data warehousing applications that incorporates analytic data interface |
| TW518642B (en) | 2000-06-27 | 2003-01-21 | Semiconductor Energy Lab | Level shifter |
| TW546615B (en) * | 2000-11-22 | 2003-08-11 | Hitachi Ltd | Display device having an improved voltage level converter circuit |
| US7162643B1 (en) | 2001-06-15 | 2007-01-09 | Informatica Corporation | Method and system for providing transfer of analytic application data over a network |
| US7050036B2 (en) * | 2001-12-12 | 2006-05-23 | Lg.Philips Lcd Co., Ltd. | Shift register with a built in level shifter |
| US6747483B2 (en) * | 2002-05-01 | 2004-06-08 | Intel Corporation | Differential memory interface system |
| US7254590B2 (en) * | 2003-12-03 | 2007-08-07 | Informatica Corporation | Set-oriented real-time data processing based on transaction boundaries |
| US7151391B2 (en) * | 2004-05-24 | 2006-12-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuit for level-shifting voltage levels |
| US7443202B2 (en) * | 2006-06-02 | 2008-10-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and electronic apparatus having the same |
| US7450454B1 (en) * | 2007-05-09 | 2008-11-11 | Freescale Semiconductor, Inc. | Low voltage data path in memory array |
| TW200904002A (en) * | 2007-07-03 | 2009-01-16 | Toppoly Optoelectronics Corp | Level shifter, interface driving circuit, and image display system |
| US7859919B2 (en) | 2008-08-27 | 2010-12-28 | Freescale Semiconductor, Inc. | Memory device and method thereof |
| JP5838650B2 (ja) * | 2011-08-16 | 2016-01-06 | 株式会社ソシオネクスト | 出力回路 |
| US9805681B2 (en) * | 2015-03-10 | 2017-10-31 | Apple Inc. | Fast gate driver circuit |
| US9589604B1 (en) | 2015-09-17 | 2017-03-07 | International Business Machines Corporation | Single ended bitline current sense amplifier for SRAM applications |
| CN107404315B (zh) * | 2017-06-01 | 2020-08-21 | 联发科技股份有限公司 | 一种电平移位器 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4521703A (en) * | 1982-08-30 | 1985-06-04 | Rca Corporation | High speed sense amplifier |
| JPS62239399A (ja) * | 1986-04-09 | 1987-10-20 | Nec Corp | 信号発生装置 |
| US4707623A (en) * | 1986-07-29 | 1987-11-17 | Rca Corporation | CMOS input level shifting buffer circuit |
| US4845381A (en) * | 1987-10-01 | 1989-07-04 | Vlsi Technology, Inc. | Voltage level shifting circuit |
| IT1250908B (it) * | 1990-06-22 | 1995-04-21 | St Microelectronics Srl | Struttura di porta d'uscita a tre stati particolarmente per circuiti integrati cmos |
| JPH04343520A (ja) * | 1991-05-21 | 1992-11-30 | Mitsubishi Electric Corp | レベルシフト回路 |
| US5187388A (en) * | 1991-10-21 | 1993-02-16 | Micron Technology, Inc. | Combined circuit configuration for a CMOS logic inverter and gate |
| JP2836412B2 (ja) * | 1992-12-04 | 1998-12-14 | 日本電気株式会社 | レベル変換回路 |
| US5506535A (en) * | 1994-07-28 | 1996-04-09 | Hewlett-Packard Company | CMOS input level-shifting pad |
| US5670898A (en) * | 1995-11-22 | 1997-09-23 | Silicon Graphics, Inc. | Low-power, compact digital logic topology that facilitates large fan-in and high-speed circuit performance |
| DE19633723C1 (de) * | 1996-08-21 | 1997-10-02 | Siemens Ag | Verzögerungsarmer Pegelumsetzer mit Schutzschaltung |
| KR100273206B1 (ko) * | 1997-01-11 | 2000-12-15 | 김영환 | 문턱전압 변화에 둔감한 레벨쉬프터 |
-
1999
- 1999-03-05 GB GB9905041A patent/GB2347567A/en not_active Withdrawn
-
2000
- 2000-03-02 JP JP2000057907A patent/JP3791890B2/ja not_active Expired - Lifetime
- 2000-03-03 US US09/517,984 patent/US6262598B1/en not_active Expired - Lifetime
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002207457A (ja) * | 2001-01-09 | 2002-07-26 | Seiko Epson Corp | レベル変換回路及び液晶表示装置並びに投写型表示装置 |
| JP4613422B2 (ja) * | 2001-01-09 | 2011-01-19 | セイコーエプソン株式会社 | レベル変換回路及び液晶表示装置並びに投写型表示装置 |
| WO2003007477A1 (fr) * | 2001-07-12 | 2003-01-23 | Sanyo Electric Co.,Ltd. | Circuit convertisseur de niveau |
| US7078934B2 (en) | 2001-07-12 | 2006-07-18 | Sanyo Electric Co., Ltd. | Level conversion circuit |
| US7180356B2 (en) | 2003-12-26 | 2007-02-20 | Casio Computer Co., Ltd. | Semiconductor circuit |
| US7924080B2 (en) | 2009-02-10 | 2011-04-12 | Kabushiki Kaisha Toshiba | Level shifter circuit |
Also Published As
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| US6262598B1 (en) | 2001-07-17 |
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