JP4613422B2 - レベル変換回路及び液晶表示装置並びに投写型表示装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、レベル変換回路及び液晶表示装置並びに投写型表示装置に関する。
【０００２】
【従来の技術】
従来、集積回路においては、例えば液晶を用いた表示回路を駆動するときには昇圧回路を用いて高い電圧を作る場合があり、また低消費電流の回路を得るために低い電圧の定電圧回路を用いる場合等があって、集積回路内部において異なった電圧で動作している回路が混在していることが多々ある。
【０００３】
そして、それらの回路は互いに信号が行き来していることが一般的であるが、低い電圧系の回路の信号で高い電圧系の回路を動作させる場合には、それらを結合するレベル変換回路が必要となる。
【０００４】
例えば半導体素子にて形成されるレベル変換回路として、最も一般的なものとして図２４に示すようなフリップフロップ型の回路が挙げられる。
【０００５】
このレベル変換回路１０００では、図２４に示すように、Ｐｃｈトランジスタ１００３、Ｎｃｈトランジスタ１００５、Ｐｃｈトランジスタ１００４、Ｎｃｈトランジスタ１００６で構成されたインバータの出力が、Ｐｃｈトランジスタ１００１、Ｐｃｈトランジスタ１００２に襷掛けに接続された構成となっている。
【０００６】
このフリップフロップ型の回路では、入力ＩＮがくると出力／ＯＵＴを引き下げ、入力／ＩＮがくると出力ＯＵＴを引き下げるタイミングで動作する。
【０００７】
さらに、他の例として、カレントミラー回路を用いたレベル変換回路が挙げられる。このようなレベル変換回路としては、例えば米国特許公報ＵＳＰ５１１３０９７等が挙げられる。この例を図２５に示す。同図に示すように、上記文献に記載のレベル変換回路１１００（デビッドシャーノフリサーチセンター、以下「ＤＳ回路」という）では、図２５に示すように、Ｐｃｈトランジスタ１１２６、Ｐｃｈトランジスタ１１２８、Ｎｃｈトランジスタ１１２２、Ｐｃｈトランジスタ１１２８でカレントミラー回路を形成し、該カレントミラー回路の後段の出力端子ＶＯＵＴ側に、Ｐｃｈトランジスタ１１０８及びＮｃｈトランジスタ１１１０よりなるインバータ１１０６を形成した構成としている。
【０００８】
このＤＳ回路では、カレントミラー回路の上部のＰｃｈトランジスタ１１２６、１１２８の各ゲート入力でレベル変換を行い、インバータ１１０６を介して出力するようにしている。このようなインバータ１１０６を付加することによって、中間レベルの電位を引き上げることができる。これによって、スレッシュホールドを越えれば直ぐに上に行ったり、下に行ったりするのでレベルシフトを高速に行うことができる。
【０００９】
一方、近年、液晶表示パネルと、この液晶表示パネルを駆動する駆動回路とを同一部材例えばＴＦＴ等にてプロセス工程より一体形成することが試みられている。
【００１０】
このような液晶表示パネルと一体形成する場合には、駆動回路を形成する部材としては、例えば低温又は高温のポリシリコンにて形成する必要がある。
【００１１】
このようなポリシリコンにて形成された駆動回路では、通常のバルクのシリコン等の半導体素子にて形成される駆動回路に比して、高耐圧の素子にて形成する必要がある。
【００１２】
このため、移動度が低く、電子が動きずらい状況の下で電圧レベルを引き上げなければならない。
【００１３】
【発明が解決しようとする課題】
ところで、レベル変換回路をＩＣチップ上に形成する場合には従来回路でよいが、レベル変換回路を液晶パネルのガラス基板上に低温又は高温ポリシリコン等で直接回路を製造する場合には、移動度が少ない高耐圧の素子で形成しなければならないために、従来のようなレベル変換回路を構成した場合には、以下のような問題が生じた。
【００１４】
先ず、Ｐ―ＳｉＴＦＴにて上述のフリップフロップ型のレベル変換回路を構成した場合は、高耐圧のＴＦＴを使用せざるを得ないため動作スピードを上げることができないという問題があった。とりわけ、インバータ段での遅れによって、立ち上がりおよび立ち下がりのそれぞれのタイミングについて遅れが生じ、結果として全体の動作速度が遅いという問題点があった。
【００１５】
さらには、レベル変換後の出力波形がひずみ、安定性にかけるという問題点があった。
【００１６】
このように、ＴＦＴでレベル変換回路を構成した場合、動作スピード（応答速度）が非常に遅いという問題があった。
【００１７】
一方、ＤＳ回路においては、本発明者等が解析を行った結果、以下のようになった。すなわち、Ｐｃｈ１１２６、Ｐｃｈ２を１１２８を１０μｍ、Ｎｃｈ１１２０、Ｎｃｈ１１２２を２０μｍとしてシュミレーションした結果、各入力ＩＮ、／ＩＮ、出力ＯＵＴの波形は、図２６のようになった。
【００１８】
なお、ＯＵＴ´は、インバータ１１０６の入力であるＰｃｈ１１０８、Ｎｃｈ１１１０のゲート入力波形である。また、レベル変換を例えば入力の５Ｖから出力の１５Ｖに変換を行う場合であって、入力波形は、立ち上がり時間、立ち下がり時間を例えば１０ｎｓとしている。この時、一例として以下の結果が得られた。
【００１９】
最大動作周波数：１６．２ＭＨｚ、消費電力：２．７ｍＷ、遅れ時間（立ち上がり）：２２．０ｎｓ、遅れ時間（立ち下がり）：１７．０ｎｓ
以上のようなレベル変換回路の解析結果から、ＤＳ回路においては、動作スピードは速いが、消費電力が大きいということが判明した。
【００２０】
一般に、レベル変換回路は、投射型表示装置のライトバルブの中等に使用するが、上述のように消費電力が大きいと上記回路の部分だけ発熱するという問題があった。
【００２１】
特に、近年ライトバルブの小型化が技術的な主流となっており、小型化するに従い上記発熱の問題が顕著となる。
【００２２】
また、入力電圧が下がると、応答周波数が下がり、維持することができず、安定的にレベル変換動作を行うことを阻害していた。
【００２３】
さらに、動作速度を向上させるために専用のバイアス回路を形成することが考えられるが、常にバイアスをかけるような場合には、電流が流れたままであり、電力を非常に消費し、場合によっては発熱するという問題があった。
【００２４】
本発明は、上記事情に鑑みてなされたものであり、その目的とするところは、応答速度を速くすることができ、しかも消費電力を低減することのできるレベル変換回路及び液晶表示装置並びに投写型表示装置を提供することにある。
【００２５】
【課題を解決するための手段】
本発明のレベル変換回路は上記課題を解決するために、第１、第２の入力信号の電圧振幅を第１の電圧から第２の電圧へと変換させるレベル変換回路であって、前記第１の入力信号をソース電極より入力して、オンオフされるＮチャネル型の第１のトランジスタと、前記第２の入力信号をソース電極より入力して、オンオフされ、ゲート電極が前記第１のトランジスタのゲート電極と接続されたＮチャネル型の第２のトランジスタと、前記第１のトランジスタと電源との間に接続され、ドレイン電極が前記第１のトランジスタのドレイン電極と接続されるとともに前記第２の電圧を出力する出力端子が形成されたＰチャネル型の第３のトランジスタと、前記第２のトランジスタと前記電源との間に接続され、ドレイン電極が前記第２のトランジスタのドレイン電極と接続されるとともに、ゲート電極が前記第３のトランジスタのゲート電極と接続されたＰチャネル型の第４のトランジスタと、前記第２のトランジスタのドレイン電極とゲート電極とが接続されることによって自身でバイアス電圧を印加して前記第２のトランジスタをオンオフ駆動する第１のバイアス印加手段と、前記第４のトランジスタに対してバイアス電圧を印加する第２のバイアス印加手段と、を含み、前記第２のバイアス印加手段は、ソース電極が前記電源に接続されドレイン電極とゲート電極とが接続されたＰチャネル型の第５のトランジスタと、ソース電極が前記電源とは異なる電源に接続されドレイン電極が前記第５のトランジスタのドレイン電極と接続されゲート電極が前記第５のトランジスタのソース電極と接続されたＮチャネル型の第６のトランジスタとを含み、前記第５及び第６のトランジスタのドレイン電極が前記第３及び第４のトランジスタのゲート電極に接続されてバイアス電圧を印加することを特徴とする。
【００２６】
また、本発明のレベル変換回路は、第１、第２の入力信号の電圧振幅を第１の電圧から第２の電圧へと変換させるレベル変換回路であって、前記第１の入力信号をソース電極より入力して、オンオフされるＮチャネル型の第１のトランジスタと、前記第２の入力信号をソース電極より入力して、オンオフされ、ゲート電極が前記第１のトランジスタのゲート電極と接続されたＮチャネル型の第２のトランジスタと、前記第１のトランジスタと電源との間に接続され、ドレイン電極が前記第１のトランジスタのドレイン電極と接続されるとともに前記第２の電圧を出力する出力端子が形成されたＰチャネル型の第３のトランジスタと、前記第２のトランジスタと前記電源との間に接続され、ドレイン電極が前記第２のトランジスタのドレイン電極と接続されるとともに、ゲート電極が前記第３のトランジスタのゲート電極と接続されたＰチャネル型の第４のトランジスタと、前記第４のトランジスタのドレイン電極とゲート電極とが接続されることによって自身でバイアス電圧を印加して前記第４のトランジスタをオンオフ駆動する第１のバイアス印加手段と、前記第２のトランジスタに対してバイアス電圧を印加する第２のバイアス印加手段と、を含み、前記第２のバイアス印加手段は、ソース電極が前記電源とは異なる電源に接続されドレイン電極とゲート電極とが接続されたＮチャネル型の第６のトランジスタと、ソース電極が前記電源に接続されドレイン電極が前記第６のトランジスタのドレイン電極と接続されゲート電極が前記第６のトランジスタのソース電極と接続されたＰチャネル型の第５のトランジスタとを含み、前記第５及び第６のトランジスタのドレイン電極が前記第１及び第２のトランジスタのゲート電極に接続されてバイアス電圧を印加することを特徴とする。
【００３１】
本発明のレベル変換回路は、前記出力端子に接続されたバッファ手段を設けてもよい。
【００３２】
また、本発明の液晶表示装置は、液晶表示パネルと、前記液晶表示パネルの走査電極を駆動する走査駆動回路と、前記液晶表示パネルの信号電極を駆動する信号駆動回路と、を含み、前記液晶表示パネルと前記走査駆動回路及び前記信号駆動回路が同一プロセスにて一体形成され、前記走査駆動回路及び前記信号駆動回路のいずれか一方又は双方には、上述のレベル変換回路が形成されることを特徴とする。
【００３３】
また、本発明の投写型表示装置は、上述の液晶表示装置を含むことを特徴とする。
【００３４】
【発明の実施の形態】
以下、本発明の好適な実施の形態の一例について、図面を参照して具体的に説明する。
【００３５】
［第１の実施の形態］
（構成説明）
先ず、本発明のレベル変換回路の構成について、図１を参照して説明する。図１は、本例のレベル変換回路を示す回路図である。
【００３６】
本例のレベル変換回路１は、図１に示すように、Ｎチャンネルのカレントミラー回路を基本として、消費電力を抑えるため自己バイアスとし、Ｎｃｈトランジスタ１２、１４のドレイン入力の充放電回路となっている。そして、上段のＰｃｈトランジスタ１１に対し自分のところから電流を取り、自分でゲート電極に電圧を印加してバイアスを加える構成としたことに特徴を有するものである。
【００３７】
具体的には、レベル変換回路１は、電源ＶEEに接続されたスイッチング素子であるＰｃｈトランジスタ１１と、このＰｃｈトランジスタ１１と直列に接続されたスイッチング素子であるＮｃｈトランジスタ１２と、このＮｃｈトランジスタ１２に接続された一方の入力端子／ＩＮと、電源ＶEEに接続されたスイッチング素子であるＰｃｈトランジスタ１３と、このＰｃｈトランジスタ１３と直列に接続されたスイッチング素子であるＮｃｈトランジスタ１４と、このＮｃｈトランジスタ１４に接続された他方の入力端子ＩＮと、後段の出力段に設けられＰｃｈトランジスタ１３とＮｃｈトランジスタ１４との間Ｘ２の電位を反転する反転手段としてのインバータ３と、このインバータ３出力をレベル変換回路１の出力とする出力端子ＯＵＴと、を含んで構成される。
【００３８】
ここで、Ｐｃｈトランジスタ１１のゲート電極とソース電極とは接続線２１にて接続されている。
【００３９】
一方、Ｐｃｈトランジスタ１１の下段に設けられているＮｃｈトランジスタ１２においても、Ｎｃｈトランジスタ１２のゲート電極とソース電極とが接続線２２にて接続されている。このＰｃｈトランジスタ１１、接続線２１、接続線２２、Ｎｃｈトランジスタ１２、とで本発明の自己バイアス印加手段（又は第１のバイアス印加手段）を構成している。
【００４０】
なお、Ｎｃｈトランジタ１２のドレイン電極は、２入力端子のうち一方の入力端子／ＩＮに接続され、Ｎｃｈトランジスタ１４のドレイン電極は、２入力端子のうちの他方の入力端子ＩＮに接続されている。
【００４１】
Ｐｃｈトランジスタ１１は、そのゲート電極がＰｃｈトランジスタ１３のゲート電極に接続されるとともに、そのソース電極が電源ＶEEに接続され、そのドレイン電極がＮｃｈトランジスタのソース電極に接続されている。
【００４２】
Ｐｃｈトランジスタ１３は、そのソース電極が電源ＶEEに接続され、そのゲート電極がＰｃｈトランジスタ１１のゲート電極に接続され、そのドレイン電極がＮｃｈトランジスタ１４のソース電極及びＰｃｈトランジスタ１５とＮｃｈトランジスタ１５の各ゲート電極に接続されている。
【００４３】
Ｎｃｈトランジスタ１４は、そのソース電極がＰｃｈトランジスタ１３のドレイン電極に接続され、そのゲート電極がＮｃｈトランジスタ１２のゲート電極に接続され、そのドレイン電極が入力端子ＩＮに接続されている。
【００４４】
インバータ３は、電源ＶEEに接続されたＰｃｈトランジスタ１５と、このＰｃｈトランジスタ１５と直列に接続されたＮｃｈトランジスタ１６と、を含んで構成されている。なお、Ｐｃｈトランジスタ１５及びＮｃｈトランジスタ１６の各ゲート電極をインバータ３の共通入力としている。
【００４５】
Ｐｃｈトランジスタ１５のドレイン電極と、Ｎｃｈトランジスタ１６のドレイン電極とは、各々出力端子ＯＵＴに接続されている。
【００４６】
（動作説明）
次に、上記のような構成のレベル変換回路１の動作について図１及び図２を参照しつつ説明する。
【００４７】
入力端子／ＩＮが高電位（以下、「Ｈ」レベルという）か、低電位（以下、「Ｌ」レベルという）かのいずれかの動作に固定されている。
【００４８】
先ず、入力端子／ＩＮがＨレベル、入力端子ＩＮがＬレベルとなる場合について説明する。
【００４９】
入力端子／ＩＮがＬの時には、電流が流れないので停止しているが、入力端子／ＩＮがＨになると、Ｎｃｈトランジスタ１２が動作し、ＬからＨに上がった時にＮｃｈトランジスタ１２のドレインに電流が流れはじめて、この電流が、Ｎｃｈトランンジスタ１２のドレインソース間を流れることによりＰｃｈトランジスタ１１に供給される。この時、Ｎｃｈトランジスタ１２の電流増幅率ｈｆｅにより電流が急激に流れ始め、Ｎｃｈトランジスタ１２のゲート電極にも流れるので、それによって、Ｘ１に流れる電流が加速度的に増加されて、Ｎｃｈトランジスタ１２のゲート電極がＬからＨの状態になる。
【００５０】
この時、Ｐｃｈトランジスタ１１のドレイン電極とＮｃｈトランジスタ１２のソース電極との間Ｘ１に流れる電流は増大するから、Ｐｃｈトランジスタ１１、１３の各ゲート電極は各々Ｈレベルとなり、Ｐｃｈトランジスタ１１、１３は各々オフとなり、電源ＶEEからの電流は遮断される。一方、Ｎｃｈトランジスタ１４が導通してＸ２がＬレベルに押し下がり、Ｘ２の電位はＬレベルとなる。このように、入力端子ＩＮがＬの時には、Ｐｃｈトランジスタ１３により電流が流れないで遮断され、Ｎｃｈトランジスタ１４のドレイン側から電位が引っ張られてＸ２がＬになる。
【００５１】
従って、出力段のインバータ３であるＰｃｈトランジスタ１５のゲート電極はＬレベル、Ｎｃｈトランジスタ１６のゲート電極はＬレベルとなるため、Ｐｃｈトランジスタ１５はオンし、Ｎｃｈトランジスタ１６はオフする。これによって、出力端子ＯＵＴには、Ｈレベルが出力されることとなる。
【００５２】
一方、入力端子／ＩＮがＬレベルで、入力端子ＩＮにＨレベルが現れる場合には、前記と逆の動作をする。すなわち、入力端子ＩＮがＬからＨに変わる時に、入力端子／ＩＮもＨからＬに変化するので、Ｎｃｈトランジスタ１２は遮断されてＸ１側はＬとなる一方、Ｎｃｈトランジスタ１４のドレイン側から電流が流れＸ２側はＨとなる。この時、Ｐｃｈトランジスタ１３のゲート電極がＬとなりオフ状態となって、電源ＶEE側からＰｃｈトランジスタ１３を介して電流が供給される。そして、Ｘ２の電位がＨレベルとなり、インバータ３によりインバートされて出力端子ＯＵＴにはＬレベルが出力される。
【００５３】
この時、電源ＶEEからの電位は、Ｐｃｈトランジスタ１５のソース電極に供給されるが、Ｘ２の電位がＨレベルであるため、Ｐｃｈトランジスタ１５はオフ、Ｎｃｈトランジスタ１６がオンとなり、出力端子ＯＵＴの電位は、ＧＮＤに引き下げられＬレベルとなる。
【００５４】
このように、本例では、直列に接続されたＰｃｈトランジスタ１１とＮｃｈトランジスタ１２とは、いずれか一方がオン状態のときは、他方のトランジスタはオフ状態となるので、素子内を流れる電流の流れる期間を少なくして消費電力の低減を図ることができる。
【００５５】
なお、Ｐｃｈトランジスタ１１とＮｃｈトランジスタ１２のいずれか一方がオン、他方がオフとするためには、以下のような設定が予め必要となる。
【００５６】
ここで、入力端子／ＩＮのＨレベルは、Ｐｃｈトランジスタ１１、Ｎｃｈトランジスタ１２の各閾値Ｖｔｈｐ、Ｖｔｈｎよりも、かなり高く設定されている。乃ち、Ｎｃｈトランジスタ１２がオンとなるためには、Ｎｃｈトランジスタ１２のゲート電極がＨでなければならないから、Ｘ１の電位は、Ｎｃｈトランジスタ１２の閾値電圧Ｖｔｈｎよりも高い電位である必要がある。
【００５７】
一方、Ｐｃｈトランジスタ１１がオフとなるためには、Ｐｃｈトランジスタ１１のゲート電極がＨでなければならないから、ゲート電極に接続されているＸ１の電位は、Ｐｃｈトランジスタ１１の閾値電圧Ｖｔｈｐよりも高い電位である必要がある。
【００５８】
従って、入力端子／ＩＮのＨレベルは、Ｘ１の電位がＰｃｈトランジスタ１１の閾値電圧Ｖｔｈｐよりも高い電位であって、かつ、Ｎｃｈトランジスタ１２の閾値電圧Ｖｔｈｎよりも高い電位である必要がある。
【００５９】
（波形図）
なお、図２は、インバータ３を付加した１０ＭＨｚ時の波形図である。この本例のレベル変換回路１のＰｃｈトランジスタ１１、Ｐｃｈトランジスタ１３の大きさ（ゲート長）は、各々例えば２０μｍ等とし、Ｎｃｈトランジスタ１２、Ｎｃｈトランジスタ１４の大きさは、各々例えば４０μｍ等とする。なお、レベル変換は、５Ｖから１５Ｖに変換する場合であって、負荷、バッファ回路・位相合わせ回路等がない場合を示す。入力波形は、立ち上がり時間、立ち下がり時間を１０ｎｓとしている。ここで、本発明者が上記の条件の下、鋭意検討した結果、例えば、最大動作周波数：１９．５ＭＨｚ、消費電力：０．４６ｍＷ、遅れ時間立ち上がり時間：１２．８ｎｓ、遅れ時間立ち下がり時間：１４．９ｎｓ、となることが判明した。この結果により、従来回路（例えばＤＳ回路等）と比較して、立ち上がり、立ち下がり時間も短縮でき、かつ、消費電力も大幅に削減されることから、従来回路よりも高速で、低消費電力である回路を構成できる。
【００６０】
（特性比較）
次に、上述の構成及び作用を有するレベル変換回路と、従来回路との各種特性の比較について説明する。
【００６１】
図３には、入力電圧に対する出力周波数の変化が示されている。最大周波数の入力電圧依存性では、例えば入力電圧４．０Ｖ振幅に対して、外部からの専用のバイアス回路を用いた場合の回路（以下、「Ｘ回路」という）、ＤＳ回路では、各々１３．３ＭＨｚ、１５．８ＭＨｚまで落ちているが、本例回路では、２０ＭＨｚを維持している。これにより、入力電圧が低電圧であっても、安定した動作を確保することができる。
【００６２】
図４〜図６は、入力電圧に対する出力電圧の特性が開示されている。この特性は、例えば電位変動があった時に、どれくらい耐えられるかを意味している。
【００６３】
入力電圧に対する出力電圧の振幅依存性では、例えばＤＳ回路では、インバータが後段についているので、図４に示すように、約１．８Ｖ近傍にスレッシュホールド（閾値）があり、その値を越えるまでは安定的に１５Ｖ近辺まで維持しているが、入力電圧が低電圧では出力電圧も急激に低下し、例えば２．５Ｖ入力で１４Ｖをきっている。
【００６４】
また、外部に専用のバイアス回路を設ける場合（Ｘ回路）では、図５に示すように、入力電圧の低下とともに出力電圧もなだらかに低下しており、例えば３．５Ｖ入力で、１４Ｖ出力を切っている。
【００６５】
これに対し本例では、図６に示すように、後段のインバータの影響もあるが、入力電圧が１．５Ｖ〜０．５Ｖ程度に低下したとしても、出力電圧は１５Ｖで一定となり安定している。これにより、例えば３Ｖから高電位に変換する場合等、低電位からのレベル変換にも本回路を使用することができ、低電位に対応した回路にも応用可能であり、低消費電力を促すものにも適用できる。
【００６６】
次に、図７に消費電力の比較を示す。なお、入力１は一方の入力端子／ＩＮの電流、入力２は他方の入力端子ＩＮの電流を示す。同図に示すように、消費電力は、Ｘ回路やＤＳ回路に比して、一桁以上も低消費電力であることがわかる。なお、フリップフロップ型では、従来技術にて説明したように、動作速度が遅く、高耐圧の素子には適用できない為、比較の対象外となる。さらに、フリップフロップ型では、４．５Ｖから５．０Ｖ範囲でしか安定動作が得られない。
【００６７】
ここで、外部にバイアス回路を設けている場合（Ｘ回路）では、バイアス回路からバイアスが流れることになるが、バイアス用の電流が常時流れるとともに、この電流に基づき駆動する素子は、常時駆動することとなり、消費電力が高くなる。
【００６８】
これに対し本例のレベルシフト回路１では、自己バイアスにしたことにより、状態が変化した時だけ、Ｐｃｈトランジスタに電流が流れ、定常的には電流が流れない。乃ち、ＰｃｈトランジスタかＮｃｈトランジスタのいずれかが必ずオフ状態となっている。しかも、同じ場所からゲート電位をオフし、スレッシュホールド（閾値）を越えてしまうと急激に立ち上がる構成である。
【００６９】
従って、トランジスタがオン状態、オフ状態になるので、電流の流れない期間分、素子の駆動は停止し、かつ、常時電流が流れる経路も少ないことから消費電力の低減を図れる。
【００７０】
さらに加えて、本例ではＰｃｈトランジスタの大きさを小さく（例えば、Ｐｃｈトランジスタは２０μｍ、Ｎｃｈトランジスタは４０μｍ等）設定している。
【００７１】
ここで、Ｐｃｈトランジスタ、Ｎｃｈトランジスタの大きさ（又は駆動能力）で応答性が決まり、Ｎｃｈトランジスタの大きさが、Ｐｃｈトランンジスタの大きさより大きい場合には、上記波形の立ち下がりが優位となり、逆に、Ｐｃｈトランジスタの大きさがＮｃｈトランンジスタの大きさより大きい場合には、上記波形の立ち上がり優位となる。
【００７２】
本例では、Ｎｃｈトランジスタの大きさをＰｃｈトランジスタの大きさよりも大きく形成していおり、Ｎｃｈトランジスタが例えば４０μｍに対してＰｃｈトランジスタは例えば２０μｍにて形成されている。これによって、立ち下がり重視に形成することができる。
【００７３】
以上のように、５Ｖ→１５Ｖ変換のレベル変換回路では、動作スピードが速く、消費電力が少ない回路が構成できる。
【００７４】
以上のように本実施の形態によれば、通常、ＬＤＤ構造と称する高耐圧のトランジスタでは、トランジスタの両サイドに若干の空隙を作ることが多く、よけい移動度が低くなっていくが、このような移動度の低い素子にてレベルシフト回路を構成する場合に、ドレインから直接入力し、かつ、自己バイアスとすることによって、低消費電力でしかも応答速度の速い回路を構成できる。
【００７５】
［第２の実施の形態］
次に、本発明にかかる第２の実施の形態について、図８に基づいて説明する。なお、以下には、前記第１の実施の形態の実質的に同様の構成に関しては説明を省略し、異なる部分についてのみ述べる。図８は、本例のレベル変換回路を示す回路図である。
【００７６】
上述の第１の実施の形態では、レベル変換回路のＰｃｈトランジスタの自己バイアスによる構成としたが、本例のレベル変換回路では、前段に専用のバイアス回路を設けている。
【００７７】
本例では、Ｐｃｈトランジスタのゲート電極に外部のバイアス回路（定電流回路）からのバイアスを加え、自己バイアスと外部のバイアス回路を併用することで、さらに高速化を図ったものである。
【００７８】
本例のレベル変換回路１００では、上記第１の実施の形態同様、一方の入力端子側／ＩＮに形成されたＰｃｈトランジスタ１１１、Ｎｃｈトランジスタ１１２、他方の端子ＩＮ側に形成されたＰｃｈトランジスタ１１３、Ｎｃｈトランジスタ１１４、出力段のインバータ１０３を構成するＰｃｈトランジスタ１１５、Ｎｃｈトランジスタ１１６とに加え、前段に設けられた専用の第２のバイアス印加手段であるＰｃｈトランジスタ１１７及びＮｃｈトランジスタ１１８と、を含んで構成されている。
【００７９】
なお、Ｐｃｈトランジスタ１１７、Ｎｃｈトランジスタ１１８、Ｐｃｈトランジスタ１１１、Ｎｃｈトランジスタ１１２、Ｐｃｈトランジスタ１１３、Ｎｃｈトランジスタ１１４、Ｐｃｈトランジスタ１１５、Ｎｃｈトランジスタ１１６、の大きさは、各々例えば、５、５、２０、４０、２０、４０、１０、１０（単位：μｍ）等に形成することが好ましい。
【００８０】
なお、上記第１の実施の形態と異なるのは、Ｐｃｈトランジスタ１１１のゲート電極とＰｃｈトランジスタ１１７のドレイン電極とを接続する接続線１２１が形成される点にある。さらには、Ｐｃｈトランジスタ１１７のゲート電極とそのドレイン電極とは接続され接続線１２３を形成している。
【００８１】
また、Ｎｃｈトランジスタ１１８のゲート電極は、Ｐｃｈトランジスタ１１８のソース電極に接続され接続線１２４を構成している。
【００８２】
上記のような構成のレベル変換回路１００において、図８及び図９に示すように、先ず、一方の入力端子／ＩＮがＬレベル、他方の入力端子ＩＮがＨレベルの電位となると、Ｎｃｈトランジスタ１１２のソース電極とＰｃｈトランジスタ１１１のドレイン電極との間Ｘ１１の電位はＬレベル、Ｎｃｈトランジスタ１１４のソース電極とＰｃｈトランジスタ１１３のドレイン電極との間Ｘ１２の電位はＨレベルとなる。
【００８３】
ここで、Ｘ１２の電位がＨレベルであることから、Ｐｃｈトランジスタ１１５のゲート電極はＨレベル、Ｎｃｈトランジスタ１１６のゲート電極はＨレベルとなるため、Ｐｃｈトランジスタ１１５はオフ、Ｎｃｈトランジスタ１１６はオン状態となって、出力端子ＯＵＴは、Ｌレベルとなる。
【００８４】
一方、入力端子／ＩＮがＨレベル、入力端子ＩＮがＬレベルになると、Ｘ１１に流れる電流は増大し、Ｘ１２の電位はＬレベルとなるため、Ｐｃｈトランジスタ１１５はオン、Ｎｃｈトランジスタ１１６はオフし、出力端子ＯＵＴはＨレベルとなる。
【００８５】
ここで、本例では、Ｎｃｈトランジスタ１１８のゲート電極がＨレベルとなりオンすると、Ｐｃｈトランジスタ１１７のドレイン電極は低電位となり、接続線１２３はＬレベルとなって、Ｐｃｈトランジスタ１１７はオンする。一方、接続線１２１も低電位であって、Ｐｃｈトランジスタ１１１、１１３も各々オン状態となる。
【００８６】
そして、Ｐｃｈトランジスタ１１７、１１１、１１３が導通状態となると、接続線１２３は高電位、接続線１２１は高電位となり、Ｐｃｈトランジスタ１１７、１１１は共にオフするが、Ｐｃｈトランジスタ１１３は、オン状態のままとなる。
【００８７】
これにより、Ｐｃｈトランジスタ１１７、１１１はオフ、Ｐｃｈトランジスタ１１３はオンであって、Ｘ１１は低電位、Ｘ１２は高電位となる。
【００８８】
以上のように本実施の形態によれば、上記第１の実施の形態と同様の作用効果を奏しながらも、自己バイアスに加え、専用のバイアス回路を付加することにより、より応答速度の高速化を図ることができる。また、Ｎｃｈトランジスタの方にバイアスを加えるのに比して、動作速度を速くすることができ、安定性も向上する。
【００８９】
また、消費電力は、上記第１の実施の形態に比べると若干増えるものの、単にバイアス回路のみを形成して常時バイアスを加える場合に比らべると、自己バイアスを形成している分、消費電力の低減を図ることができる。
【００９０】
さらに、本例では、Ｎｃｈトランジスタ、Ｐｃｈトランジタの大きさを各々５、５μｍとして、かなり小さく形成し、トランジスタを小さく形成している。
【００９１】
これによって、自分のバイアスで動作する回路であるので、電流が小さくても動作し、消費電力が小さくなる。
【００９２】
すなわち、本例では、対称に形成されたいずれか一方のトランジスタが動作していて、バランスを崩すことで動くので、定電流源バイアス回路にも大きいバイアスを形成する必要はなく、Ｐｃｈトランジスタのバイアス電圧が低くても動作することができるので、トランジスタの大きさを小さく形成できる。
【００９３】
［第３の実施の形態］
次に、本発明にかかる第３の実施の形態について、図１０に基づいて説明する。図１０は、本発明に係る第３の実施の形態のレベル変換回路を示す回路図ある。
【００９４】
本例では、上述の第２の実施の形態とは逆に、Ｎｃｈトランジスタの方にバイアスをかけている。
【００９５】
具体的には、本例のレベル変換回路２００は、図１０に示すように、上記第１の実施の形態同様、一方の入力端子／ＩＮ側に形成されたＰｃｈトランジスタ２１１、Ｎｃｈトランジスタ２１２と、他方の入力端子ＩＮ側に形成されたＰｃｈトランジスタ２１３、Ｎｃｈトランジスタ２１４と、出力段のインバータを構成するＰｃｈトランジスタ２１５及びＮｃｈトランジスタ２１６と、を構成しているのに加え、専用の第２のバイアス印加手段である前段に設けられた定電流回路であるＰｃｈトランジスタ２１７及びＮｃｈトランジスタ２１８と、を含んで構成されている。
【００９６】
なお、これらの各トランジスタの大きさは、上記第２の実施の形態同様の大きさに形成することが好ましい。
【００９７】
また、本例が上述の第１の実施の形態と異なるのは、Ｎｃｈトランジススタのゲート電極とＮｃｈトランジスタ２１８のソース電極とを接続する接続線２２２を形成している点にある。
【００９８】
さらに、Ｎｃｈトランジスタ２１８のソース電極とそのゲート電極とを接続する接続線２２４を構成している。さらにまた、Ｐｃｈトランジスタ２１７のゲート電極とＮｃｈトランジスタ２１８のドレイン電極とを接続する接続線２２３を構成している。
【００９９】
なお、上記第１の実施の形態同様、Ｐｃｈトランジスタ２１１のゲート電極とそのドレイン電極とを接続する接続線２２１を構成している点は共通する。
【０１００】
上記のような構成のレベル変換回路２００において、図１０及び図１１に示すように、先ず、一方の入力端子／ＩＮがＬレベル、他方の入力端子ＩＮがＨレベルである場合には、Ｐｃｈトランジスタ２１１のドレイン電極とＮｃｈトランジスタ２１２のソース電極との間Ｘ２１の電位はＬレベル、Ｐｃｈトランジスタ２１３のドレイン電極とＮｃｈトランジスタ２１４との間Ｘ２２の電位はＨレベルとなる。
【０１０１】
これにより、Ｐｃｈトランジスタ２１５のゲート電極はＨレベル、Ｎｃｈトランジスタ２１６のゲート電極はＨレベルとなり、Ｐｃｈトランジスタ２１５はオフ、Ｎｃｈトランジスタ２１６はオン状態となり、出力端子ＯＵＴはＬレベルとなる。
【０１０２】
一方、入力端子／ＩＮがＨレベル、入力端子ＩＮがＬレベルになると、前記Ｘ２１に流れる電流は増大し、前記Ｘ２２の電位はＬレベルとなる。これにより、Ｐｃｈトランジスタ２１５のゲート電極はＬレベル、Ｎｃｈトランジスタのゲート電極はＬレベルとなり、Ｐｃｈトランジスタ２１５はオン、Ｎｃｈトランジスタ２１６はオフとなって出力端子ＯＵＴは、Ｈレベルとなる。
【０１０３】
ここで、本例では、接続線２２３が低電位の時には、Ｐｃｈトランジスタ２１７はオン状態であり、このため、接続線２２２、２２４はＨレベルとなる。
【０１０４】
この時、Ｎｃｈトランジスタ２１２、２１４は、オン状態となるが、入力端子／ＩＮはＬレベルなので、Ｘ２１はＬ、入力端子ＩＮはＨレベルなのでＸ２２はＨレベルとなる。
【０１０５】
そして、接続線２１８、２２２がＨレベルとなると、Ｎｃｈトランジスタ２１８は、オン状態となり接続線２１８、２２２はともにＬレベルになる。
【０１０６】
この時、Ｎｃｈトランジスタ２１２、２１４は、オフ状態となるが、Ｐｃｈトランジスタ２１１のゲート電極がＬとなっており、Ｐｃｈトランジスタ２１１がオンしてＸ２１に流れる電流が増加する。
【０１０７】
このように、上段のＰｃｈトランジスタ２１１、２１３のスイッチンングは、Ｐｃｈトランンジスタ２１１の自己バイアスによって、下段のＮｃｈトランジスタ２１２、２１４のスイッチングは、後段のバイアス回路によって行うことができる。
【０１０８】
以上のように本実施の形態によれば、上述の第１の実施の形態と同様の作用効果を奏しながらも、応答速度の高速化を図ることができる。
【０１０９】
また、消費電力は、上記第１の実施の形態に比べると若干増えるものの、単にバイアス回路のみを形成して常時バイアスを加える場合に比らべると、自己バイアスを形成している分、消費電力の低減を図ることができる。
【０１１０】
［第４の実施の形態］
次に、本発明にかかる第４の実施の形態について、図１２に基づいて説明する。図１２は、本発明に係る第４の実施の形態のレベル変換回路を示す回路図ある。
【０１１１】
本例のレベル変換回路３００は、図１２に示すように、一方の入力端子／ＩＮ側に設けられたＰｃｈトランジスタ３１１及びＮｃｈトランジスタ３１２と、入力端子ＩＮ側に設けられてＰｃｈトランジスタ３１３及びＮｃｈトランジスタ３１４と、Ｐｃｈトランジスタ３１５及びＮｃｈトランジスタ３１６と、Ｐｃｈトランジスタ３１７及びＮｃｈトランジスタ３１８と、を含んで構成されている。
【０１１２】
また、Ｎｃｈトランジスタ３１２のゲート電極は、Ｎｃｈトランジスタ３１８のゲート電極に接続されている。さらに、Ｎｃｈトランジスタ３１８のゲート電極とそのソース電極とを接続する接続線３２１を構成している。Ｐｃｈトランジスタ３１７のゲート電極とそのドレイン電極とを接続する接続線３２２を構成している。
【０１１３】
さらに、Ｐｃｈトランジスタ３１７とＮｃｈトランジスタ３１８とは直列に接続されている。Ｐｃｈトランジスタ３１１のゲート電極とそのドレイン電極とを接続する接続線３２３を構成している。Ｐｃｈトランジスタ３１５のゲート電極とそのドレイン電極とを接続する接続線３２４を構成している。Ｎｃｈトランジスタ３１６のゲート電極とそのソース電極とを接続する接続線３２５を構成している。
【０１１４】
Ｐｃｈトランジスタ３１１とＮｃｈトランジスタ３１２とは直接に接続され、Ｐｃｈトランジスタ３１１のゲート電極とＰｃｈトランジスタ３１３のゲート電極とが接続されている。
【０１１５】
Ｐｃｈトランジスタ３１３とＮｃｈトランジスタ３１４とは直列に接続されており、Ｎｃｈトランジスタ３１４のゲート電極とＮｃｈトランジスタ３１６のゲート電極とが接続されている。
【０１１６】
なお、Ｐｃｈトランジスタ３１３とＮｃｈトランジスタ３１４との間に出力端子ＯＵＴが形成され、Ｐｃｈトランジスタ３１１とＮｃｈトランジスタ３１２との間に計測点Ｘ３１が形成され、Ｐｃｈトランジスタ３２２とＮｃｈトランジタ３１８との間に計測点Ｘ３３が形成され、Ｐｃｈトランジスタ３１５とＮｃｈトランジスタ３１６との間に計測点Ｘ３２が形成されている。
【０１１７】
上述のような構成のレベル変換回路３００において、図１２及び図１３に示すように、一方の入力端子／ＩＮがＨレベル、他方の入力端子ＩＮがＬレベルの時には、Ｎｃｈトランジスタ３１２とＰｃｈトランジスタ３１１との間Ｘ３１の電位は上昇し、Ｐｃｈトランジスタ３１１及びＰｃｈトランジスタ３１３はオフ状態となり、出力端子ＯＵＴはＬレベルとなる。
【０１１８】
この時、Ｐｃｈトランジスタ３１５とＮｃｈトランジスタ３１６の間Ｘ３２の電位はＨレベルであり、Ｐｃｈトランジスタ３１５はオフ状態となっている。さらに、他方の入力端子ＩＮがＬレベルであることから、Ｐｃｈトランジスタ３１７とＮｃｈトランジスタ３１８との間の電位Ｘ３３は、Ｌレベルとなっている。
【０１１９】
次に、一方の入力端子／ＩＮがＬレベル、他方の入力端子がＨレベルとなると、Ｐｃｈトランジスタ３１１とＮｃｈトランジスタ３１２の間Ｘ３１の電位はＬレベルとなるため、Ｐｃｈトランジスタ３１１及びＰｃｈトランジスタ３１３は各々オン状態となり、Ｎｃｈトランジスタ３１４とＰｃｈトランジスタ３１３との間の出力端子ＯＵＴの電位レベルはＨレベルとなる。
【０１２０】
この時、一方の出力端子／ＩＮは、Ｌレベルであることから、Ｎｃｈトランジスタ３１６とＰｃｈトランジスタ３１５との間Ｘ３２の電位はＬレベルとなる。
【０１２１】
さらに、Ｐｃｈトランジスタ３１７とＮｃｈトランジスタ３１８との間Ｘ３３の電位は、Ｈレベルとなり、Ｎｃｈトランジスタ３１２をオン状態として電位を引き下げている。
【０１２２】
このように、本実施の形態においても、上述の各実施の形態と同様の作用効果を奏することのできる回路を構成できる。
【０１２３】
［第５の実施の形態］
次に、本発明にかかる第５の実施の形態について、図１４に基づいて説明する。図１４は、本発明に係る第５の実施の形態のレベル変換回路を示す回路図ある。
【０１２４】
本例のレベル変換回路４００は、図１４に示すように、一入力端子ＩＮに形成されるＰｃｈトランンジスタ４１５及びＮｃｈトランジスタ４１６と、Ｐｃｈトランジスタ４１３及びＮｃｈトランンジスタ４１４と、Ｐｃｈトランジスタ４１１及びＮｃｈトランジスタ４１２と、Ｐｃｈトランジスタ４１７及びＮｃｈトランジスタ４１８と、Ｎｃｈトランジスタ４１９と、を含んで構成されている。
【０１２５】
入力端子ＩＮには、Ｎｃｈトランジスタ４１６、Ｎｃｈトランジスタ４１９、Ｎｃｈトランジスタ４１８が接続される。Ｎｃｈトランジスタ４１８とＰｃｈトランジスタ４１７とが直接に接続され、この間に計測点Ｘ４３が形成されている。Ｎｃｈトランジスタ４１６とＰｃｈトランジスタ４１５とが直列に接続され、この間に出力端子ＯＵＴが接続されている。
【０１２６】
Ｎｃｈトランジスタ４１２とＰｃｈトランジスタ４１１とが直列に接続され、この間に計測点Ｘ４１が形成されている。Ｎｃｈトランジスタ４１４とＰｃｈトランジスタ４１３とが接続され、この間に計測点Ｘ４２が形成されている。
【０１２７】
そして、これらＰｃｈトランジスタ４１５、４１７、４１１、４１３の各々のソース電極が電源ＶEEに接続されている。
【０１２８】
また、Ｎｃｈトランジスタ４１９は、そのゲート電極がＮｃｈトランジスタ４１４のソース電極に接続され接続線４２２を形成し、ドレイン電極は入力端子ＩＮに接続され接続線４２６を形成し、ソース電極はＮｃｈトランジスタ４１８のソース電極に接続され、接続線４２３を形成している。さらに、Ｎｃｈトランジスタ４１８のゲート電極とＮｃｈトランジスタ４１２のゲート電極とが接続され、これらとＮｃｈトランジスタ４１９のソース電極との間に接続線４２７を形成している。また、Ｎｃｈトランジスタ４１４のゲート電極とトランジスタ４１６のゲート電極とが接続され、これらとＮｃｈトランジスタのゲート電極とが接続され接続線４２５を形成している。
【０１２９】
また、Ｐｃｈトランジスタ４１１のゲート電極とＰｃｈトランジスタ４１５のゲート電極とが接続され、これらのゲート電極とＰｃｈトランジスタ４１１のドレイン電極とを接続する接続線４２０が形成されている。
【０１３０】
さらに、Ｐｃｈトランジスタ４１７のゲート電極とそのドレイン電極とは接続線４２４にて接続されている。Ｐｃｈトランジスタ４１３のゲート電極とそのドレイン電極とは接続線４２１を介して接続されている。
【０１３１】
上記のような構成のレベル変換回路４００において、図１４及び図１５に示すように、入力端子ＩＮがＬレベルである場合には、Ｎｃｈトランジスタ４１８とＰｃｈトランジスタ４１７の間Ｘ４３の電位はＬレベルとなり、接続線４２３、４２７もＬレベルとなる。
【０１３２】
また、Ｎｃｈトランジスタ４１２とＰｃｈトランジスタ４１１との間Ｘ４１の電位は、Ｈレベルとなり、Ｐｃｈトランジスタ４１１及びＰｃｈトランジスタ４１５はオフ状態である。
【０１３３】
さらに、Ｎｃｈトランジスタ４１４とＰｃｈトランジスタ４１３との間の電位Ｘ４２は一定電位であるが、入力端子ＩＮがＬからＨに切り替わる瞬間Ｈレベルとなり、ＨからＬに切り替わる瞬間Ｌレベルとなる。従って、出力端子ＯＵＴは、Ｌレベルとなる。
【０１３４】
一方、入力端子ＩＮがＨレベルになると、Ｎｃｈトランジスタ４１８とＰｃｈトランジスタ４１７の間Ｘ４３の電位はＨレベルとなり、接続線４２３、４２７もＨレベルとなる。
【０１３５】
また、Ｎｃｈトランジスタ４１２とＰｃｈトランジスタ４１１との間Ｘ４１の電位は、Ｌレベルとなり、Ｐｃｈトランジスタ４１１及びＰｃｈトランジスタ４１５はオン状態である。これによって、出力端子ＯＵＴは、Ｈレベルの電位を出力することとなる。
【０１３６】
以上のように本実施の形態によれば、一入力端子のレベル変換回路にも自己バイアスによる構成を適用できる。
【０１３７】
［第６の実施の形態］
次に、本発明にかかる第６の実施の形態について、図１６に基づいて説明する。図１６は、本発明に係る第６の実施の形態のレベル変換回路を示す回路図ある。
【０１３８】
本例のレベル変換回路５００は、図１６に示すように、上記第１の実施の形態と同様の構成の回路の出力段にバッファを設けた例を示している。
【０１３９】
具体的には、本例のレベル変換回路５００は、図１６に示すように、上記第１の実施の形態同様の構成の回路５０１と、この回路５０１の後段に配設されたバッファ回路５０３と、を含んで構成されている。
【０１４０】
回路５０１は、上記第１の実施の形態の構成同様、Ｐｃｈトランジスタ５１１、５１３と、Ｎｃｈトランジスタ５１２、５１４と、この各々のドレインに入力端子／ＩＮ、ＩＮ、接続先５２１、５２２を構成している。
【０１４１】
バッファ回路５０３は、複数のインバータＩＮＶ１、ＩＮＶ３、ＩＮＶ５、ＩＮＶ７、ＩＮＶ９、ＩＮＶ１１が直列に形成されるとともに、一方の出力端子／ＯＵＴ及び負荷としてのコンデンサＣ１を構成している。さらに、インバータＩＮＶ１の入力には、複数のインバータＩＮＶ４、ＩＮＶ６、ＩＮＶ８、ＩＮＶ１０、ＩＮＶ１２が直列に形成されるとともに、他方の出力端子ＯＵＴ及び負荷としてのコンデンサＣ２を構成している。なお、インバータＩＮＶ５の入力はインバータＩＮＶ６の出力に、インバータＩＮＶ５の出力はインバータＩＮＶ６の入力に各々接続されている。
【０１４２】
このバッファ回路５０３によって、駆動能力を大きくしてドライブすることを可能として、多段にすることでデータの出力を行うことができる。また、Ｎｃｈトランジスタの大きさ少し大きくし、位相をあわせるための襷掛けの構成を有している。
【０１４３】
具体的には、この各インバータＩＮＶ１〜ＩＮＶ１２の各々は、相補型のＰｃｈトランジスタ及びＮｃｈトランジスタの対により構成されている。なお、インバータＩＮＶ１のＰｃｈトランジスタの大きさは、例えば１０〔μｍ〕等、Ｎｃｈトランジスタの大きさは、例えば１０〔μｍ〕等にて形成し、インバータＩＮＶ２のＰｃｈトランジスタの大きさは、例えば１０〔μｍ〕等、Ｎｃｈトランジスタの大きさは、例えば１０〔μｍ〕等にて形成し、インバータＩＮＶ３のＰｃｈトランジスタの大きさは、例えば２０〔μｍ〕等、Ｎｃｈトランジスタの大きさは、例えば１０〔μｍ〕等にて形成し、インバータＩＮＶ４のＰｃｈトランジスタの大きさは、例えば２０〔μｍ〕等、Ｎｃｈトランジスタの大きさは、例えば２０〔μｍ〕等にて形成し、インバータＩＮＶ５のＰｃｈトランジスタの大きさは、例えば２０〔μｍ〕等、Ｎｃｈトランジスタの大きさは、例えば１０〔μｍ〕等にて形成し、インバータＩＮＶ６のＰｃｈトランジスタの大きさは、例えば２０〔μｍ〕等、Ｎｃｈトランジスタの大きさは、例えば１０〔μｍ〕等にて形成し、インバータＩＮＶ７のＰｃｈトランジスタの大きさは、例えば６０〔μｍ〕等、Ｎｃｈトランジスタの大きさは、例えば２０〔μｍ〕等にて形成し、インバータＩＮＶ８のＰｃｈトランジスタの大きさは、例えば６０〔μｍ〕等、Ｎｃｈトランジスタの大きさは、例えば２０〔μｍ〕等にて形成し、インバータＩＮＶ９のＰｃｈトランジスタの大きさは、例えば１５０〔μｍ〕等、Ｎｃｈトランジスタの大きさは、例えば６０〔μｍ〕等にて形成し、インバータＩＮＶ１０のＰｃｈトランジスタ１５０の大きさは、例えば１５０〔μｍ〕等、Ｎｃｈトランジスタの大きさは、例えば６０〔μｍ〕等にて形成し、インバータＩＮＶ１１のＰｃｈトランジスタの大きさは、例えば４００〔μｍ〕等、Ｎｃｈトランジスタの大きさは、例えば２００〔μｍ〕等にて形成し、インバータＩＮＶ１２のＰｃｈトランジスタの大きさは、例えば４００〔μｍ〕等、Ｎｃｈトランジスタの大きさは、例えば２００〔μｍ〕等にて形成することが好ましい。
【０１４４】
（負荷、バッファ回路、位相合わせ回路付きのレベルシフタ回路）
次に、出力負荷Ｃ１、Ｃ２を付けた場合について検討する。また、本例回路のインバータＩＮＶ４のＮｃｈトランジスタが２０μｍとしている。なお、出力負荷Ｃ１、Ｃ２は、例えば２ｐＦとしている。
【０１４５】
この消費電力を図１７（Ａ）、図１７（Ｂ）に示す。なお、図１７（Ｂ）は、３Ｖ→１７Ｖ変換での無負荷時の特性を示す。入力波形は、立ち上がり、立ち下がり（０→１００％）とも５ｎｓｅｃを使用している。
【０１４６】
消費電力では、Ｘ回路が入力２００μＡを超えている。これにより、バッファ回路等を付加した構成においても、無負荷時においても、低消費電力を図ることができる。
【０１４７】
次に、現状Ｖｔｈに対して±０．７５Ｖ変化させた場合を、図１８（Ａ）〜図１８（Ｄ）に示す。
【０１４８】
同図に示すように、本例回路の場合は、スレッシュホールド（閾値）がかなり変化しても、消費電力も遅延量も変化せずに、安定して動作することができる。
【０１４９】
なお、本例回路は、動作周波数は±１ＭＨｚ以内の変動、遅延時間は、±９．０ｎｓｅｃ以内の変動である。
【０１５０】
以上の結果から本例のレベルシフト回路では、高性能な回路を構成できる。ただし、比較的低電位の例えば３Ｖから例えば１７Ｖ等に変換する場合のレベル変換回路では、トランジスタの移動度を変えることが好ましい。例えば移動度を約１．５倍にすると、最大動作周波数２０ＭＨｚ、遅延時間３５．２ｎｓとなる。
【０１５１】
図１９では、１．５倍の移動度で、Ｖｔｈが±０．７５Ｖ変動した場合の動作周波数、消費電力、デューティー歪み、遅延を示す。
【０１５２】
同図に示すように、動作周波数２０ＭＨｚ以上、デューティー歪み５．０％以内、遅延５０ｎｓ以内となっている。移動度を１．５倍であるＮｃｈトランジスタでは、１２０〔ｃｍ２／Ｖ・ｓ〕、Ｐｃｈトランジスタでは、８４〔ｃｍ２／Ｖ・ｓ〕以上に高めることが好ましい。
【０１５３】
以上のように本実施の形態によれば、上述の各実施の形態と同様の作用効果を奏しながらも、バッファ回路を構成することで、駆動を行い、データ出力を良好に行うことができるレベル変換回路を提供できる。
【０１５４】
［第７の実施の形態］
次に、本発明にかかる第７の実施の形態について、図２０に基づいて説明する。図２０は、本発明に係る第７の実施の形態のレベル変換回路を示す回路図ある。
【０１５５】
本例のレベル変換回路６００は、図２０に示すように、上記第２の実施の形態と同様の構成の回路の出力段にバッファを設けた例を示している。
【０１５６】
具体的には、本例のレベル変換回路６００は、図２０に示すように、上記第２の実施の形態同様の構成の回路６０１と、この回路６０１の後段に配設されたバッファ回路６０３と、を含んで構成される。
【０１５７】
この回路６０１は、上述の第２の実施の形態同様、Ｐｃｈトランジスタ６１１、６１３、６１５と、Ｎｃｈトランジスタ６１２、６１４、６１６などを有した２入力端子／ＩＮ、ＩＮ、及び接続線６２３、６２２、６２１を有する回路である。
【０１５８】
また、バッファ回路６０３は、上記第６の実施の形態同様、複数のインバータＩＮＶ１〜ＩＮＶ１２、及び負荷としてのコンデンサＣ１、Ｃ２を構成し、２つの出力端子／ＯＵＴ、ＯＵＴを構成している。
【０１５９】
このようなレベル変換回路によれば、自己バイアス手段に加えて外部バイアス回路を有するような構成であっても、バッファ回路により駆動することのできる回路を提供できる。
【０１６０】
［第８の実施の形態］
次に、本発明にかかる第８の実施の形態について、図２１に基づいて説明する。図２１は、本発明に係る第６の実施の形態のレベル変換回路を示す回路図ある。
【０１６１】
本例のレベル変換回路７００は、図２１に示すように、上記第３の実施の形態と同様の構成の回路の出力段に、バッファを設けた例を示している。
【０１６２】
具体的には、本例のレベル変換回路７００は、図２１に示すように、上記第３の実施の形態同様の回路７０１と、この回路７０１の後段に配設されたバッファ回路７０３と、を含んで構成される。
【０１６３】
この回路７０１は、上述の第３の実施の形態同様、Ｐｃｈトランジスタ７１１、７１３、７１５と、Ｎｃｈトランジスタ７１２、７１４、７１６などを有した２入力端子／ＩＮ、ＩＮ、接続線７２１、７２２、７２３、７２４を有する回路である。
【０１６４】
また、バッファ回路７０３は、上記第６の実施の形態同様、複数のインバータＩＮＶ１〜ＩＮＶ１２、及び負荷としてのコンデンサＣ１、Ｃ２を構成し、２つの出力端子／ＯＵＴ、ＯＵＴを構成している。
【０１６５】
このようなレベル変換回路によれば、自己バイアス手段に加えてＮｃｈトランジスタ側を外部バイアス回路を有するような構成であっても、バッファ回路により駆動することのできる回路を提供できる。
【０１６６】
［第９の実施の形態］
次に、本発明にかかる第９の実施の形態について、図２２及び図２３に基づいて説明する。図２２は、上述のレベル変換回路を内蔵した液晶表示装置の概略構成を示す機能ブロック図である。
【０１６７】
本例では、上述の第１〜第８の各実施の形態のいずれかのレベル変換回路を内蔵した液晶パネル一体型の液晶表示装置８００を開示している。
【０１６８】
本例の液晶表示装置８００は、液晶表示制御部８０１と、液晶モジュール部８１０とから構成されている。
【０１６９】
液晶表示制御部８０１は、図示しないマイクロプロセッサユニット（ＭＰＵ）を有しており、この液晶モジュールコントローラ８０２は、液晶表示モジュール部８１０側に対し各種の制御信号及びクロック信号を供給する。
【０１７０】
液晶モジュールコントローラ８０２は、信号ドライバ８３０と走査ドライバ８２０を制御する。信号ドライバ８３０は、液晶モジュールコントローラ８０２からの制御信号及び信号データにより出力電位を決定する。走査ドライバ８２０は、液晶モジュールコントローラ８０２からの制御信号及び走査データにより出力電位を決定する。
【０１７１】
液晶表示モジュール部８１０は、例えば単純マトリックス型の液晶表示パネル８１１と、この液晶表示パネル８１１の周辺領域に形成された信号ドライバ（信号電極駆動回路、Ｘドライバ）８２０及び走査ドライバ（走査電極駆動回路（Ｙドライバ）８３０と、高圧の液晶駆動電圧（基準電圧）を発生する液晶電源回路８４０とを有している。
【０１７２】
これらの信号ドライバ８２０及び走査ドライバ８３０内に上述のレベル変換回路が内蔵されることとなる。本例では、例えばＴＦＴにて液晶表示パネルを製造する際に、周囲の各ドライバ３２０、３３０をも同一プロセスにて製造することとなる。
【０１７３】
このようなレベル変換回路にて、外部から各ドライバ３２０、３３０へ３Ｖ、５Ｖ等で、データ信号、タイミング信号を入力する時に、各種信号を１５Ｖ、１７Ｖ等の高電圧に変換する。
【０１７４】
信号ドライバ８３０は、例えば信号電極の総本数Ｍ本に対し、画面１ライン分ずつドライバ出力を供給する。即ち、信号データＤ０〜Ｄ７（ＤＸ）は、画素クロック（シフトクロックパルス）ＸＳＣＬによって次々に信号ドライバ８３０内のシフトレジスタに取り込まれ、画面１ライン分の信号（Ｍビット）が取り込まれた時点で、走査線同期信号ＹＳＣＬ（データラッチ信号ＬＰ）によってシフトレジスタ内の信号データが並列的にデータラッチ回路へ送られ、信号データの直・並列変換が行われる。
【０１７５】
そのデータラッチ回路では、１ライン分の信号電圧を１走査期間に亘って保持し、その信号電圧に基づいて選択スイッチ回路が信号電極に接続されたドライバ出力電圧を選択又は非選択状態のいずれかに設定する。液晶交流化信号ＦＲは、直流駆動による液晶素子の劣化を防止するために上記各電圧を交流波形にするクロックである。
【０１７６】
強制表示オフ制御信号であるディスプレイオフ信号／ＤＦは、液晶画面を強制的にブランク表示状態とするための信号であり、液晶モジュールコントローラ８０２から信号ドライバ８３０、走査ドライバ８２０に転送される。
【０１７７】
シフトクロックパルスＸＳＣＬは、液晶モジュールコントローラ８０２より信号ドライバ８３０に転送される。データラッチ信号ＬＰは、液晶モジュールコントローラ８０２から信号ドライバ８３０、走査ドライバ８２０に転送される。このデータラッチ信号ＬＰは、走査ドライバ８２０では走査データ転送クロックとなる。
【０１７８】
走査データＹＤは、液晶モジュールコントローラ８０２から信号ドライバ８３０、走査ドライバ８２０に転送される。信号データＤＸ（Ｄ０〜Ｄ７）は、液晶モジュールコントローラ８０２から信号ドライバ８３０に転送される。
【０１７９】
走査ドライバ８２０は、例えば走査電極総数Ｎ本のうち１本だけに選択電圧を、他の（Ｎ−１）本の走査電極に非選択電圧を付与するように動作する。走査スタートパルス（フレームスタート信号）ＳＰによって１走査線期間が開始され、走査線同期信号ＹＳＣＬ（データラッチ信号ＬＰ）の入来きする毎に選択電圧が第１行目の走査電極から第Ｎ行目の走査電極に次々印加される（線順位表示）。
【０１８０】
また、液晶表示モジュール部８１０側に配置された液晶電源回路８４０は、信号ドライバ８３０及び走査ドライバ８２０の選択スイッチが選択すべき複数の液晶駆動電圧を生成するもので、ディスプレイオフ信号／ＤＦによってパワーオンオフ状態に設定される。
【０１８１】
（信号側ドライバ）
図２３（Ａ）に信号ドライバ８３０を示す。信号ドライバ８３０は、ラインメモリ８３３にデータをラッチするための信号を発生し、信号データＤＸ（Ｄ０〜Ｄ７）を記憶するハーフラッチを含むシフトレジスタ８３２、複数ラインの信号データをラッチするためのラインメモリ８３３、ラインメモリ８３３の各部を１組とし、信号データＤＸ（Ｄ０〜Ｄ７）をラッチするラインメモリ８３３をラッチしたデータを読み出すラインメモリ８３３の組を指定するセレクタ８３４、各選択期間を識別する識別回路８３５、ラインメモリ８３３にラッチされた信号データＤＸ（Ｄ０〜Ｄ７）と液晶交流化信号ＦＲと選択期間識別データにより出力電位を選択するための信号を作成するデコーダ８３６、デコードされた信号をドライバ駆動用電圧レベルに変換するレベル変換回路であるレベルシフタ８３７、レベルシフトされたデコード信号により出力電位を選択するドライバ回路８３８で構成されている。
【０１８２】
デコーダ８３６は、予め走査ドライバ８２０が出力する選択波形の極性を示すデータが記憶してあり、選択期間識別データと複数ライン分の信号データＤＸ（Ｄ０〜Ｄ７）と液晶交流化信号ＦＲを入力する組み合わせ回路により形成される。
【０１８３】
（走査ドライバ）
図２３（Ｂ）に走査ドライバ８２０を示す。走査ドライバ８２０は、走査データＹＤを転送するシフトレジスタ８２２を含み、該シフトレジスタ８２２は、ＬＰ信号の複数周期分のディレイをもち、ｎ＋１番目のＬＰ信号によりｎ番目を選択する。走査ドライバ８２０は、さらに、各選択期間を識別する識別回路８２３、走査データと選択期間識別データと液晶交流化信号ＦＲより出力電位を選択するための信号を作成するデコーダ８２４、デコードされた信号をドライバ駆動用電圧レベルに変換するレベル変換回路であるレベルシフタ８２５、レベルシフトされたデコード信号により出力電位を選択するドライバ回路８２６を含む。
【０１８４】
デコーダ８２４は、予め走査ドライバ８２０が出力する選択波形の極性を示すデータを記憶してあり、選択期間識別データと走査データと液晶交流化信号ＦＲとを入力する組み合わせ回路により構成される。
【０１８５】
なお、液晶表示装置８００には、この他、表示情報出力源、表示情報処理回路、クロック発生回路などを含んで構成される。表示情報出力源では、ＲＯＭ、ＲＡＭなどのメモリ、テレビ信号を同調して出力する同調回路などを含んで構成され、クロック発生回路からのクロックに基づいて、ビデオ信号などの表示情報を出力する。表示情報処理回路は、クロック発生回路からのクロックに基づいて表示情報を処理して出力し、例えば増幅・極性反転回路、相展開回路、ローテーション回路、ガンマ補正回路あるいはクランプ回路等を含むことができる。
【０１８６】
上述の液晶表示装置を用いて構成される電子機器としては、投写型表示装置である液晶プロジェクタ、マルチメディア対応のパーソナルコンピュータ（ＰＣ）及びエンジニアリング・ワークステーション（ＥＷＳ）、ページャ、あるいは携帯電話、ワードプロセッサ、テレビ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、ＰＯＳ端末、タッチパネルを備えた装置などを挙げることができる。
【０１８７】
例えば液晶プロジェクタは、透過型液晶パネルをライトバルブとして用いた投写型プロジェクタを形成することが好ましく、その構成としては、例えば３板プリズム方式の光学系を含み、白色光源のランプユニットから射出された投写光をライトガイドの内部で複数のミラーおよびダイクロイックミラーにてＲ、Ｇ、Ｂの３原色に分光し、それぞれの色の画像を表示する３枚の液晶パネルに導き、各々変調された各分光は、ダイクロイックプリズムにて各色の画像が合成され、投写レンズを通してスクリーンなどにカラー画像が投写される。
【０１８８】
なお、本発明にかかる装置と方法は、そのいくつかの特定の実施の形態に従って説明してきたが、当業者は本発明の主旨および範囲から逸脱することなく本発明の本文に記述した実施の形態に対して種々の変形が可能である。例えば、本発明は上述の各種の液晶パネルの駆動に適用されるものに限らず、エレクトロルミネッセンス、プラズマディスプレー装置にも適用可能である。
【０１８９】
また、液晶表示装置のＸ、Ｙの各ドライバにおいて、異なる複数の電圧レベルを要求される際や、異なる電圧の電源が複数ある場合などは、レベル変換回路を異なる電源に応じて形成してもよい。
【０１９０】
さらにまた、移動度が低い素子であれば、レベル変換回路を液晶駆動回路以外の他の回路にも応用することもできる。
【０１９１】
また、自己バイアスを形成するものとしては、上述の例に限るものではなく、形成する箇所も、レベル変換回路内の素子であればいずれの素子に形成してもよい。また、バイアスを必要とする素子であって、自己バイアス形成可能な素子が複数ある場合には、その各々について形成してもよいし、共有する構成であってもよい。
【０１９２】
さらに、上述の各実施の形態同士及びそれと各変形例との組み合わせによる例も含むことは言うまでもない。
【０１９３】
【発明の効果】
以上説明したように本発明によれば、高耐圧の素子では移動度が低いが、このような移動度の低い素子にてレベルシフト回路を構成する場合に、ドレイン端子から直接入力し、かつ、自己バイアス印加手段により自己バイアスすることによって、低消費電力でしかも応答速度の速い回路を構成できる。
【図面の簡単な説明】
【図１】本発明のレベル変換回路の実施の形態の一例を示す回路図である。
【図２】図１のレベル変換回路の各点の電圧波形を示す波形図である。
【図３】図１のレベル変換回路及び従来回路の入力電圧―出力周波数特性を示す特性図である。
【図４】従来回路の入力電圧―出力電圧特性を示す特性図である。
【図５】従来回路の入力電圧―出力電圧特性を示す特性図である。
【図６】図１のレベル変換回路の入力電圧―出力電圧特性を示す特性図である。
【図７】図１のレベル変換回路と他の回路との消費電力の比較を示す説明図である。
【図８】本発明のレベル変換回路の他の実施の形態の一例を示す回路図である。
【図９】図８のレベル変換回路の各点の電圧波形を示す波形図である。
【図１０】本発明のレベル変換回路の他の実施の形態の一例を示す回路図である。
【図１１】図１０のレベル変換回路の各点の電圧波形を示す波形図である。
【図１２】本発明のレベル変換回路の他の実施の形態の一例を示す回路図である。
【図１３】図１２のレベル変換回路の各点の電圧波形を示す波形図である。
【図１４】本発明のレベル変換回路の他の実施の形態の一例を示す回路図である。
【図１５】図１４のレベル変換回路の各点の電圧波形を示す波形図である。
【図１６】本発明のレベル変換回路の他の実施の形態の一例を示す回路図である。
【図１７】同図（Ａ）（Ｂ）は、図１６のレベル変換回路と他の回路との消費電力の比較を説明する説明図である。
【図１８】同図（Ａ）〜（Ｄ）は、図１６のレベル変換回路と他の回路とのしきい値の変動に対する各種値の変化を示す説明図である。
【図１９】図１６のレベル変換回路のトランジスタの移動度を変更した場合の変動幅を示す説明図である。
【図２０】本発明のレベル変換回路の他の実施の形態の一例を示す回路図である。
【図２１】本発明のレベル変換回路の他の実施の形態の一例を示す回路図である。
【図２２】本発明のレベル変換回路を含む液晶表示装置を示す機能ブロック図である。
【図２３】同図（Ａ）（Ｂ）は、本発明のレベル変換回路を含むＸドライバ、Ｙドライバを示す機能ブロック図である。
【図２４】従来のレベル変換回路を示す回路図である。
【図２５】従来のレベル変換回路を示す回路図である。
【図２６】図２５のレベル変換回路の動作波形を示す波形図である。
【符号の説明】
１ レベル変換回路
３ インバータ
１１、１３ Ｐｃｈトランジスタ
１２、１４ Ｎｃｈトランジスタ
８００ 液晶表示装置
／ＩＮ、ＩＮ 入力端子
ＯＵＴ 出力端子
【発明の属する技術分野】
本発明は、レベル変換回路及び液晶表示装置並びに投写型表示装置に関する。
【０００２】
【従来の技術】
従来、集積回路においては、例えば液晶を用いた表示回路を駆動するときには昇圧回路を用いて高い電圧を作る場合があり、また低消費電流の回路を得るために低い電圧の定電圧回路を用いる場合等があって、集積回路内部において異なった電圧で動作している回路が混在していることが多々ある。
【０００３】
そして、それらの回路は互いに信号が行き来していることが一般的であるが、低い電圧系の回路の信号で高い電圧系の回路を動作させる場合には、それらを結合するレベル変換回路が必要となる。
【０００４】
例えば半導体素子にて形成されるレベル変換回路として、最も一般的なものとして図２４に示すようなフリップフロップ型の回路が挙げられる。
【０００５】
このレベル変換回路１０００では、図２４に示すように、Ｐｃｈトランジスタ１００３、Ｎｃｈトランジスタ１００５、Ｐｃｈトランジスタ１００４、Ｎｃｈトランジスタ１００６で構成されたインバータの出力が、Ｐｃｈトランジスタ１００１、Ｐｃｈトランジスタ１００２に襷掛けに接続された構成となっている。
【０００６】
このフリップフロップ型の回路では、入力ＩＮがくると出力／ＯＵＴを引き下げ、入力／ＩＮがくると出力ＯＵＴを引き下げるタイミングで動作する。
【０００７】
さらに、他の例として、カレントミラー回路を用いたレベル変換回路が挙げられる。このようなレベル変換回路としては、例えば米国特許公報ＵＳＰ５１１３０９７等が挙げられる。この例を図２５に示す。同図に示すように、上記文献に記載のレベル変換回路１１００（デビッドシャーノフリサーチセンター、以下「ＤＳ回路」という）では、図２５に示すように、Ｐｃｈトランジスタ１１２６、Ｐｃｈトランジスタ１１２８、Ｎｃｈトランジスタ１１２２、Ｐｃｈトランジスタ１１２８でカレントミラー回路を形成し、該カレントミラー回路の後段の出力端子ＶＯＵＴ側に、Ｐｃｈトランジスタ１１０８及びＮｃｈトランジスタ１１１０よりなるインバータ１１０６を形成した構成としている。
【０００８】
このＤＳ回路では、カレントミラー回路の上部のＰｃｈトランジスタ１１２６、１１２８の各ゲート入力でレベル変換を行い、インバータ１１０６を介して出力するようにしている。このようなインバータ１１０６を付加することによって、中間レベルの電位を引き上げることができる。これによって、スレッシュホールドを越えれば直ぐに上に行ったり、下に行ったりするのでレベルシフトを高速に行うことができる。
【０００９】
一方、近年、液晶表示パネルと、この液晶表示パネルを駆動する駆動回路とを同一部材例えばＴＦＴ等にてプロセス工程より一体形成することが試みられている。
【００１０】
このような液晶表示パネルと一体形成する場合には、駆動回路を形成する部材としては、例えば低温又は高温のポリシリコンにて形成する必要がある。
【００１１】
このようなポリシリコンにて形成された駆動回路では、通常のバルクのシリコン等の半導体素子にて形成される駆動回路に比して、高耐圧の素子にて形成する必要がある。
【００１２】
このため、移動度が低く、電子が動きずらい状況の下で電圧レベルを引き上げなければならない。
【００１３】
【発明が解決しようとする課題】
ところで、レベル変換回路をＩＣチップ上に形成する場合には従来回路でよいが、レベル変換回路を液晶パネルのガラス基板上に低温又は高温ポリシリコン等で直接回路を製造する場合には、移動度が少ない高耐圧の素子で形成しなければならないために、従来のようなレベル変換回路を構成した場合には、以下のような問題が生じた。
【００１４】
先ず、Ｐ―ＳｉＴＦＴにて上述のフリップフロップ型のレベル変換回路を構成した場合は、高耐圧のＴＦＴを使用せざるを得ないため動作スピードを上げることができないという問題があった。とりわけ、インバータ段での遅れによって、立ち上がりおよび立ち下がりのそれぞれのタイミングについて遅れが生じ、結果として全体の動作速度が遅いという問題点があった。
【００１５】
さらには、レベル変換後の出力波形がひずみ、安定性にかけるという問題点があった。
【００１６】
このように、ＴＦＴでレベル変換回路を構成した場合、動作スピード（応答速度）が非常に遅いという問題があった。
【００１７】
一方、ＤＳ回路においては、本発明者等が解析を行った結果、以下のようになった。すなわち、Ｐｃｈ１１２６、Ｐｃｈ２を１１２８を１０μｍ、Ｎｃｈ１１２０、Ｎｃｈ１１２２を２０μｍとしてシュミレーションした結果、各入力ＩＮ、／ＩＮ、出力ＯＵＴの波形は、図２６のようになった。
【００１８】
なお、ＯＵＴ´は、インバータ１１０６の入力であるＰｃｈ１１０８、Ｎｃｈ１１１０のゲート入力波形である。また、レベル変換を例えば入力の５Ｖから出力の１５Ｖに変換を行う場合であって、入力波形は、立ち上がり時間、立ち下がり時間を例えば１０ｎｓとしている。この時、一例として以下の結果が得られた。
【００１９】
最大動作周波数：１６．２ＭＨｚ、消費電力：２．７ｍＷ、遅れ時間（立ち上がり）：２２．０ｎｓ、遅れ時間（立ち下がり）：１７．０ｎｓ
以上のようなレベル変換回路の解析結果から、ＤＳ回路においては、動作スピードは速いが、消費電力が大きいということが判明した。
【００２０】
一般に、レベル変換回路は、投射型表示装置のライトバルブの中等に使用するが、上述のように消費電力が大きいと上記回路の部分だけ発熱するという問題があった。
【００２１】
特に、近年ライトバルブの小型化が技術的な主流となっており、小型化するに従い上記発熱の問題が顕著となる。
【００２２】
また、入力電圧が下がると、応答周波数が下がり、維持することができず、安定的にレベル変換動作を行うことを阻害していた。
【００２３】
さらに、動作速度を向上させるために専用のバイアス回路を形成することが考えられるが、常にバイアスをかけるような場合には、電流が流れたままであり、電力を非常に消費し、場合によっては発熱するという問題があった。
【００２４】
本発明は、上記事情に鑑みてなされたものであり、その目的とするところは、応答速度を速くすることができ、しかも消費電力を低減することのできるレベル変換回路及び液晶表示装置並びに投写型表示装置を提供することにある。
【００２５】
【課題を解決するための手段】
本発明のレベル変換回路は上記課題を解決するために、第１、第２の入力信号の電圧振幅を第１の電圧から第２の電圧へと変換させるレベル変換回路であって、前記第１の入力信号をソース電極より入力して、オンオフされるＮチャネル型の第１のトランジスタと、前記第２の入力信号をソース電極より入力して、オンオフされ、ゲート電極が前記第１のトランジスタのゲート電極と接続されたＮチャネル型の第２のトランジスタと、前記第１のトランジスタと電源との間に接続され、ドレイン電極が前記第１のトランジスタのドレイン電極と接続されるとともに前記第２の電圧を出力する出力端子が形成されたＰチャネル型の第３のトランジスタと、前記第２のトランジスタと前記電源との間に接続され、ドレイン電極が前記第２のトランジスタのドレイン電極と接続されるとともに、ゲート電極が前記第３のトランジスタのゲート電極と接続されたＰチャネル型の第４のトランジスタと、前記第２のトランジスタのドレイン電極とゲート電極とが接続されることによって自身でバイアス電圧を印加して前記第２のトランジスタをオンオフ駆動する第１のバイアス印加手段と、前記第４のトランジスタに対してバイアス電圧を印加する第２のバイアス印加手段と、を含み、前記第２のバイアス印加手段は、ソース電極が前記電源に接続されドレイン電極とゲート電極とが接続されたＰチャネル型の第５のトランジスタと、ソース電極が前記電源とは異なる電源に接続されドレイン電極が前記第５のトランジスタのドレイン電極と接続されゲート電極が前記第５のトランジスタのソース電極と接続されたＮチャネル型の第６のトランジスタとを含み、前記第５及び第６のトランジスタのドレイン電極が前記第３及び第４のトランジスタのゲート電極に接続されてバイアス電圧を印加することを特徴とする。
【００２６】
また、本発明のレベル変換回路は、第１、第２の入力信号の電圧振幅を第１の電圧から第２の電圧へと変換させるレベル変換回路であって、前記第１の入力信号をソース電極より入力して、オンオフされるＮチャネル型の第１のトランジスタと、前記第２の入力信号をソース電極より入力して、オンオフされ、ゲート電極が前記第１のトランジスタのゲート電極と接続されたＮチャネル型の第２のトランジスタと、前記第１のトランジスタと電源との間に接続され、ドレイン電極が前記第１のトランジスタのドレイン電極と接続されるとともに前記第２の電圧を出力する出力端子が形成されたＰチャネル型の第３のトランジスタと、前記第２のトランジスタと前記電源との間に接続され、ドレイン電極が前記第２のトランジスタのドレイン電極と接続されるとともに、ゲート電極が前記第３のトランジスタのゲート電極と接続されたＰチャネル型の第４のトランジスタと、前記第４のトランジスタのドレイン電極とゲート電極とが接続されることによって自身でバイアス電圧を印加して前記第４のトランジスタをオンオフ駆動する第１のバイアス印加手段と、前記第２のトランジスタに対してバイアス電圧を印加する第２のバイアス印加手段と、を含み、前記第２のバイアス印加手段は、ソース電極が前記電源とは異なる電源に接続されドレイン電極とゲート電極とが接続されたＮチャネル型の第６のトランジスタと、ソース電極が前記電源に接続されドレイン電極が前記第６のトランジスタのドレイン電極と接続されゲート電極が前記第６のトランジスタのソース電極と接続されたＰチャネル型の第５のトランジスタとを含み、前記第５及び第６のトランジスタのドレイン電極が前記第１及び第２のトランジスタのゲート電極に接続されてバイアス電圧を印加することを特徴とする。
【００３１】
本発明のレベル変換回路は、前記出力端子に接続されたバッファ手段を設けてもよい。
【００３２】
また、本発明の液晶表示装置は、液晶表示パネルと、前記液晶表示パネルの走査電極を駆動する走査駆動回路と、前記液晶表示パネルの信号電極を駆動する信号駆動回路と、を含み、前記液晶表示パネルと前記走査駆動回路及び前記信号駆動回路が同一プロセスにて一体形成され、前記走査駆動回路及び前記信号駆動回路のいずれか一方又は双方には、上述のレベル変換回路が形成されることを特徴とする。
【００３３】
また、本発明の投写型表示装置は、上述の液晶表示装置を含むことを特徴とする。
【００３４】
【発明の実施の形態】
以下、本発明の好適な実施の形態の一例について、図面を参照して具体的に説明する。
【００３５】
［第１の実施の形態］
（構成説明）
先ず、本発明のレベル変換回路の構成について、図１を参照して説明する。図１は、本例のレベル変換回路を示す回路図である。
【００３６】
本例のレベル変換回路１は、図１に示すように、Ｎチャンネルのカレントミラー回路を基本として、消費電力を抑えるため自己バイアスとし、Ｎｃｈトランジスタ１２、１４のドレイン入力の充放電回路となっている。そして、上段のＰｃｈトランジスタ１１に対し自分のところから電流を取り、自分でゲート電極に電圧を印加してバイアスを加える構成としたことに特徴を有するものである。
【００３７】
具体的には、レベル変換回路１は、電源ＶEEに接続されたスイッチング素子であるＰｃｈトランジスタ１１と、このＰｃｈトランジスタ１１と直列に接続されたスイッチング素子であるＮｃｈトランジスタ１２と、このＮｃｈトランジスタ１２に接続された一方の入力端子／ＩＮと、電源ＶEEに接続されたスイッチング素子であるＰｃｈトランジスタ１３と、このＰｃｈトランジスタ１３と直列に接続されたスイッチング素子であるＮｃｈトランジスタ１４と、このＮｃｈトランジスタ１４に接続された他方の入力端子ＩＮと、後段の出力段に設けられＰｃｈトランジスタ１３とＮｃｈトランジスタ１４との間Ｘ２の電位を反転する反転手段としてのインバータ３と、このインバータ３出力をレベル変換回路１の出力とする出力端子ＯＵＴと、を含んで構成される。
【００３８】
ここで、Ｐｃｈトランジスタ１１のゲート電極とソース電極とは接続線２１にて接続されている。
【００３９】
一方、Ｐｃｈトランジスタ１１の下段に設けられているＮｃｈトランジスタ１２においても、Ｎｃｈトランジスタ１２のゲート電極とソース電極とが接続線２２にて接続されている。このＰｃｈトランジスタ１１、接続線２１、接続線２２、Ｎｃｈトランジスタ１２、とで本発明の自己バイアス印加手段（又は第１のバイアス印加手段）を構成している。
【００４０】
なお、Ｎｃｈトランジタ１２のドレイン電極は、２入力端子のうち一方の入力端子／ＩＮに接続され、Ｎｃｈトランジスタ１４のドレイン電極は、２入力端子のうちの他方の入力端子ＩＮに接続されている。
【００４１】
Ｐｃｈトランジスタ１１は、そのゲート電極がＰｃｈトランジスタ１３のゲート電極に接続されるとともに、そのソース電極が電源ＶEEに接続され、そのドレイン電極がＮｃｈトランジスタのソース電極に接続されている。
【００４２】
Ｐｃｈトランジスタ１３は、そのソース電極が電源ＶEEに接続され、そのゲート電極がＰｃｈトランジスタ１１のゲート電極に接続され、そのドレイン電極がＮｃｈトランジスタ１４のソース電極及びＰｃｈトランジスタ１５とＮｃｈトランジスタ１５の各ゲート電極に接続されている。
【００４３】
Ｎｃｈトランジスタ１４は、そのソース電極がＰｃｈトランジスタ１３のドレイン電極に接続され、そのゲート電極がＮｃｈトランジスタ１２のゲート電極に接続され、そのドレイン電極が入力端子ＩＮに接続されている。
【００４４】
インバータ３は、電源ＶEEに接続されたＰｃｈトランジスタ１５と、このＰｃｈトランジスタ１５と直列に接続されたＮｃｈトランジスタ１６と、を含んで構成されている。なお、Ｐｃｈトランジスタ１５及びＮｃｈトランジスタ１６の各ゲート電極をインバータ３の共通入力としている。
【００４５】
Ｐｃｈトランジスタ１５のドレイン電極と、Ｎｃｈトランジスタ１６のドレイン電極とは、各々出力端子ＯＵＴに接続されている。
【００４６】
（動作説明）
次に、上記のような構成のレベル変換回路１の動作について図１及び図２を参照しつつ説明する。
【００４７】
入力端子／ＩＮが高電位（以下、「Ｈ」レベルという）か、低電位（以下、「Ｌ」レベルという）かのいずれかの動作に固定されている。
【００４８】
先ず、入力端子／ＩＮがＨレベル、入力端子ＩＮがＬレベルとなる場合について説明する。
【００４９】
入力端子／ＩＮがＬの時には、電流が流れないので停止しているが、入力端子／ＩＮがＨになると、Ｎｃｈトランジスタ１２が動作し、ＬからＨに上がった時にＮｃｈトランジスタ１２のドレインに電流が流れはじめて、この電流が、Ｎｃｈトランンジスタ１２のドレインソース間を流れることによりＰｃｈトランジスタ１１に供給される。この時、Ｎｃｈトランジスタ１２の電流増幅率ｈｆｅにより電流が急激に流れ始め、Ｎｃｈトランジスタ１２のゲート電極にも流れるので、それによって、Ｘ１に流れる電流が加速度的に増加されて、Ｎｃｈトランジスタ１２のゲート電極がＬからＨの状態になる。
【００５０】
この時、Ｐｃｈトランジスタ１１のドレイン電極とＮｃｈトランジスタ１２のソース電極との間Ｘ１に流れる電流は増大するから、Ｐｃｈトランジスタ１１、１３の各ゲート電極は各々Ｈレベルとなり、Ｐｃｈトランジスタ１１、１３は各々オフとなり、電源ＶEEからの電流は遮断される。一方、Ｎｃｈトランジスタ１４が導通してＸ２がＬレベルに押し下がり、Ｘ２の電位はＬレベルとなる。このように、入力端子ＩＮがＬの時には、Ｐｃｈトランジスタ１３により電流が流れないで遮断され、Ｎｃｈトランジスタ１４のドレイン側から電位が引っ張られてＸ２がＬになる。
【００５１】
従って、出力段のインバータ３であるＰｃｈトランジスタ１５のゲート電極はＬレベル、Ｎｃｈトランジスタ１６のゲート電極はＬレベルとなるため、Ｐｃｈトランジスタ１５はオンし、Ｎｃｈトランジスタ１６はオフする。これによって、出力端子ＯＵＴには、Ｈレベルが出力されることとなる。
【００５２】
一方、入力端子／ＩＮがＬレベルで、入力端子ＩＮにＨレベルが現れる場合には、前記と逆の動作をする。すなわち、入力端子ＩＮがＬからＨに変わる時に、入力端子／ＩＮもＨからＬに変化するので、Ｎｃｈトランジスタ１２は遮断されてＸ１側はＬとなる一方、Ｎｃｈトランジスタ１４のドレイン側から電流が流れＸ２側はＨとなる。この時、Ｐｃｈトランジスタ１３のゲート電極がＬとなりオフ状態となって、電源ＶEE側からＰｃｈトランジスタ１３を介して電流が供給される。そして、Ｘ２の電位がＨレベルとなり、インバータ３によりインバートされて出力端子ＯＵＴにはＬレベルが出力される。
【００５３】
この時、電源ＶEEからの電位は、Ｐｃｈトランジスタ１５のソース電極に供給されるが、Ｘ２の電位がＨレベルであるため、Ｐｃｈトランジスタ１５はオフ、Ｎｃｈトランジスタ１６がオンとなり、出力端子ＯＵＴの電位は、ＧＮＤに引き下げられＬレベルとなる。
【００５４】
このように、本例では、直列に接続されたＰｃｈトランジスタ１１とＮｃｈトランジスタ１２とは、いずれか一方がオン状態のときは、他方のトランジスタはオフ状態となるので、素子内を流れる電流の流れる期間を少なくして消費電力の低減を図ることができる。
【００５５】
なお、Ｐｃｈトランジスタ１１とＮｃｈトランジスタ１２のいずれか一方がオン、他方がオフとするためには、以下のような設定が予め必要となる。
【００５６】
ここで、入力端子／ＩＮのＨレベルは、Ｐｃｈトランジスタ１１、Ｎｃｈトランジスタ１２の各閾値Ｖｔｈｐ、Ｖｔｈｎよりも、かなり高く設定されている。乃ち、Ｎｃｈトランジスタ１２がオンとなるためには、Ｎｃｈトランジスタ１２のゲート電極がＨでなければならないから、Ｘ１の電位は、Ｎｃｈトランジスタ１２の閾値電圧Ｖｔｈｎよりも高い電位である必要がある。
【００５７】
一方、Ｐｃｈトランジスタ１１がオフとなるためには、Ｐｃｈトランジスタ１１のゲート電極がＨでなければならないから、ゲート電極に接続されているＸ１の電位は、Ｐｃｈトランジスタ１１の閾値電圧Ｖｔｈｐよりも高い電位である必要がある。
【００５８】
従って、入力端子／ＩＮのＨレベルは、Ｘ１の電位がＰｃｈトランジスタ１１の閾値電圧Ｖｔｈｐよりも高い電位であって、かつ、Ｎｃｈトランジスタ１２の閾値電圧Ｖｔｈｎよりも高い電位である必要がある。
【００５９】
（波形図）
なお、図２は、インバータ３を付加した１０ＭＨｚ時の波形図である。この本例のレベル変換回路１のＰｃｈトランジスタ１１、Ｐｃｈトランジスタ１３の大きさ（ゲート長）は、各々例えば２０μｍ等とし、Ｎｃｈトランジスタ１２、Ｎｃｈトランジスタ１４の大きさは、各々例えば４０μｍ等とする。なお、レベル変換は、５Ｖから１５Ｖに変換する場合であって、負荷、バッファ回路・位相合わせ回路等がない場合を示す。入力波形は、立ち上がり時間、立ち下がり時間を１０ｎｓとしている。ここで、本発明者が上記の条件の下、鋭意検討した結果、例えば、最大動作周波数：１９．５ＭＨｚ、消費電力：０．４６ｍＷ、遅れ時間立ち上がり時間：１２．８ｎｓ、遅れ時間立ち下がり時間：１４．９ｎｓ、となることが判明した。この結果により、従来回路（例えばＤＳ回路等）と比較して、立ち上がり、立ち下がり時間も短縮でき、かつ、消費電力も大幅に削減されることから、従来回路よりも高速で、低消費電力である回路を構成できる。
【００６０】
（特性比較）
次に、上述の構成及び作用を有するレベル変換回路と、従来回路との各種特性の比較について説明する。
【００６１】
図３には、入力電圧に対する出力周波数の変化が示されている。最大周波数の入力電圧依存性では、例えば入力電圧４．０Ｖ振幅に対して、外部からの専用のバイアス回路を用いた場合の回路（以下、「Ｘ回路」という）、ＤＳ回路では、各々１３．３ＭＨｚ、１５．８ＭＨｚまで落ちているが、本例回路では、２０ＭＨｚを維持している。これにより、入力電圧が低電圧であっても、安定した動作を確保することができる。
【００６２】
図４〜図６は、入力電圧に対する出力電圧の特性が開示されている。この特性は、例えば電位変動があった時に、どれくらい耐えられるかを意味している。
【００６３】
入力電圧に対する出力電圧の振幅依存性では、例えばＤＳ回路では、インバータが後段についているので、図４に示すように、約１．８Ｖ近傍にスレッシュホールド（閾値）があり、その値を越えるまでは安定的に１５Ｖ近辺まで維持しているが、入力電圧が低電圧では出力電圧も急激に低下し、例えば２．５Ｖ入力で１４Ｖをきっている。
【００６４】
また、外部に専用のバイアス回路を設ける場合（Ｘ回路）では、図５に示すように、入力電圧の低下とともに出力電圧もなだらかに低下しており、例えば３．５Ｖ入力で、１４Ｖ出力を切っている。
【００６５】
これに対し本例では、図６に示すように、後段のインバータの影響もあるが、入力電圧が１．５Ｖ〜０．５Ｖ程度に低下したとしても、出力電圧は１５Ｖで一定となり安定している。これにより、例えば３Ｖから高電位に変換する場合等、低電位からのレベル変換にも本回路を使用することができ、低電位に対応した回路にも応用可能であり、低消費電力を促すものにも適用できる。
【００６６】
次に、図７に消費電力の比較を示す。なお、入力１は一方の入力端子／ＩＮの電流、入力２は他方の入力端子ＩＮの電流を示す。同図に示すように、消費電力は、Ｘ回路やＤＳ回路に比して、一桁以上も低消費電力であることがわかる。なお、フリップフロップ型では、従来技術にて説明したように、動作速度が遅く、高耐圧の素子には適用できない為、比較の対象外となる。さらに、フリップフロップ型では、４．５Ｖから５．０Ｖ範囲でしか安定動作が得られない。
【００６７】
ここで、外部にバイアス回路を設けている場合（Ｘ回路）では、バイアス回路からバイアスが流れることになるが、バイアス用の電流が常時流れるとともに、この電流に基づき駆動する素子は、常時駆動することとなり、消費電力が高くなる。
【００６８】
これに対し本例のレベルシフト回路１では、自己バイアスにしたことにより、状態が変化した時だけ、Ｐｃｈトランジスタに電流が流れ、定常的には電流が流れない。乃ち、ＰｃｈトランジスタかＮｃｈトランジスタのいずれかが必ずオフ状態となっている。しかも、同じ場所からゲート電位をオフし、スレッシュホールド（閾値）を越えてしまうと急激に立ち上がる構成である。
【００６９】
従って、トランジスタがオン状態、オフ状態になるので、電流の流れない期間分、素子の駆動は停止し、かつ、常時電流が流れる経路も少ないことから消費電力の低減を図れる。
【００７０】
さらに加えて、本例ではＰｃｈトランジスタの大きさを小さく（例えば、Ｐｃｈトランジスタは２０μｍ、Ｎｃｈトランジスタは４０μｍ等）設定している。
【００７１】
ここで、Ｐｃｈトランジスタ、Ｎｃｈトランジスタの大きさ（又は駆動能力）で応答性が決まり、Ｎｃｈトランジスタの大きさが、Ｐｃｈトランンジスタの大きさより大きい場合には、上記波形の立ち下がりが優位となり、逆に、Ｐｃｈトランジスタの大きさがＮｃｈトランンジスタの大きさより大きい場合には、上記波形の立ち上がり優位となる。
【００７２】
本例では、Ｎｃｈトランジスタの大きさをＰｃｈトランジスタの大きさよりも大きく形成していおり、Ｎｃｈトランジスタが例えば４０μｍに対してＰｃｈトランジスタは例えば２０μｍにて形成されている。これによって、立ち下がり重視に形成することができる。
【００７３】
以上のように、５Ｖ→１５Ｖ変換のレベル変換回路では、動作スピードが速く、消費電力が少ない回路が構成できる。
【００７４】
以上のように本実施の形態によれば、通常、ＬＤＤ構造と称する高耐圧のトランジスタでは、トランジスタの両サイドに若干の空隙を作ることが多く、よけい移動度が低くなっていくが、このような移動度の低い素子にてレベルシフト回路を構成する場合に、ドレインから直接入力し、かつ、自己バイアスとすることによって、低消費電力でしかも応答速度の速い回路を構成できる。
【００７５】
［第２の実施の形態］
次に、本発明にかかる第２の実施の形態について、図８に基づいて説明する。なお、以下には、前記第１の実施の形態の実質的に同様の構成に関しては説明を省略し、異なる部分についてのみ述べる。図８は、本例のレベル変換回路を示す回路図である。
【００７６】
上述の第１の実施の形態では、レベル変換回路のＰｃｈトランジスタの自己バイアスによる構成としたが、本例のレベル変換回路では、前段に専用のバイアス回路を設けている。
【００７７】
本例では、Ｐｃｈトランジスタのゲート電極に外部のバイアス回路（定電流回路）からのバイアスを加え、自己バイアスと外部のバイアス回路を併用することで、さらに高速化を図ったものである。
【００７８】
本例のレベル変換回路１００では、上記第１の実施の形態同様、一方の入力端子側／ＩＮに形成されたＰｃｈトランジスタ１１１、Ｎｃｈトランジスタ１１２、他方の端子ＩＮ側に形成されたＰｃｈトランジスタ１１３、Ｎｃｈトランジスタ１１４、出力段のインバータ１０３を構成するＰｃｈトランジスタ１１５、Ｎｃｈトランジスタ１１６とに加え、前段に設けられた専用の第２のバイアス印加手段であるＰｃｈトランジスタ１１７及びＮｃｈトランジスタ１１８と、を含んで構成されている。
【００７９】
なお、Ｐｃｈトランジスタ１１７、Ｎｃｈトランジスタ１１８、Ｐｃｈトランジスタ１１１、Ｎｃｈトランジスタ１１２、Ｐｃｈトランジスタ１１３、Ｎｃｈトランジスタ１１４、Ｐｃｈトランジスタ１１５、Ｎｃｈトランジスタ１１６、の大きさは、各々例えば、５、５、２０、４０、２０、４０、１０、１０（単位：μｍ）等に形成することが好ましい。
【００８０】
なお、上記第１の実施の形態と異なるのは、Ｐｃｈトランジスタ１１１のゲート電極とＰｃｈトランジスタ１１７のドレイン電極とを接続する接続線１２１が形成される点にある。さらには、Ｐｃｈトランジスタ１１７のゲート電極とそのドレイン電極とは接続され接続線１２３を形成している。
【００８１】
また、Ｎｃｈトランジスタ１１８のゲート電極は、Ｐｃｈトランジスタ１１８のソース電極に接続され接続線１２４を構成している。
【００８２】
上記のような構成のレベル変換回路１００において、図８及び図９に示すように、先ず、一方の入力端子／ＩＮがＬレベル、他方の入力端子ＩＮがＨレベルの電位となると、Ｎｃｈトランジスタ１１２のソース電極とＰｃｈトランジスタ１１１のドレイン電極との間Ｘ１１の電位はＬレベル、Ｎｃｈトランジスタ１１４のソース電極とＰｃｈトランジスタ１１３のドレイン電極との間Ｘ１２の電位はＨレベルとなる。
【００８３】
ここで、Ｘ１２の電位がＨレベルであることから、Ｐｃｈトランジスタ１１５のゲート電極はＨレベル、Ｎｃｈトランジスタ１１６のゲート電極はＨレベルとなるため、Ｐｃｈトランジスタ１１５はオフ、Ｎｃｈトランジスタ１１６はオン状態となって、出力端子ＯＵＴは、Ｌレベルとなる。
【００８４】
一方、入力端子／ＩＮがＨレベル、入力端子ＩＮがＬレベルになると、Ｘ１１に流れる電流は増大し、Ｘ１２の電位はＬレベルとなるため、Ｐｃｈトランジスタ１１５はオン、Ｎｃｈトランジスタ１１６はオフし、出力端子ＯＵＴはＨレベルとなる。
【００８５】
ここで、本例では、Ｎｃｈトランジスタ１１８のゲート電極がＨレベルとなりオンすると、Ｐｃｈトランジスタ１１７のドレイン電極は低電位となり、接続線１２３はＬレベルとなって、Ｐｃｈトランジスタ１１７はオンする。一方、接続線１２１も低電位であって、Ｐｃｈトランジスタ１１１、１１３も各々オン状態となる。
【００８６】
そして、Ｐｃｈトランジスタ１１７、１１１、１１３が導通状態となると、接続線１２３は高電位、接続線１２１は高電位となり、Ｐｃｈトランジスタ１１７、１１１は共にオフするが、Ｐｃｈトランジスタ１１３は、オン状態のままとなる。
【００８７】
これにより、Ｐｃｈトランジスタ１１７、１１１はオフ、Ｐｃｈトランジスタ１１３はオンであって、Ｘ１１は低電位、Ｘ１２は高電位となる。
【００８８】
以上のように本実施の形態によれば、上記第１の実施の形態と同様の作用効果を奏しながらも、自己バイアスに加え、専用のバイアス回路を付加することにより、より応答速度の高速化を図ることができる。また、Ｎｃｈトランジスタの方にバイアスを加えるのに比して、動作速度を速くすることができ、安定性も向上する。
【００８９】
また、消費電力は、上記第１の実施の形態に比べると若干増えるものの、単にバイアス回路のみを形成して常時バイアスを加える場合に比らべると、自己バイアスを形成している分、消費電力の低減を図ることができる。
【００９０】
さらに、本例では、Ｎｃｈトランジスタ、Ｐｃｈトランジタの大きさを各々５、５μｍとして、かなり小さく形成し、トランジスタを小さく形成している。
【００９１】
これによって、自分のバイアスで動作する回路であるので、電流が小さくても動作し、消費電力が小さくなる。
【００９２】
すなわち、本例では、対称に形成されたいずれか一方のトランジスタが動作していて、バランスを崩すことで動くので、定電流源バイアス回路にも大きいバイアスを形成する必要はなく、Ｐｃｈトランジスタのバイアス電圧が低くても動作することができるので、トランジスタの大きさを小さく形成できる。
【００９３】
［第３の実施の形態］
次に、本発明にかかる第３の実施の形態について、図１０に基づいて説明する。図１０は、本発明に係る第３の実施の形態のレベル変換回路を示す回路図ある。
【００９４】
本例では、上述の第２の実施の形態とは逆に、Ｎｃｈトランジスタの方にバイアスをかけている。
【００９５】
具体的には、本例のレベル変換回路２００は、図１０に示すように、上記第１の実施の形態同様、一方の入力端子／ＩＮ側に形成されたＰｃｈトランジスタ２１１、Ｎｃｈトランジスタ２１２と、他方の入力端子ＩＮ側に形成されたＰｃｈトランジスタ２１３、Ｎｃｈトランジスタ２１４と、出力段のインバータを構成するＰｃｈトランジスタ２１５及びＮｃｈトランジスタ２１６と、を構成しているのに加え、専用の第２のバイアス印加手段である前段に設けられた定電流回路であるＰｃｈトランジスタ２１７及びＮｃｈトランジスタ２１８と、を含んで構成されている。
【００９６】
なお、これらの各トランジスタの大きさは、上記第２の実施の形態同様の大きさに形成することが好ましい。
【００９７】
また、本例が上述の第１の実施の形態と異なるのは、Ｎｃｈトランジススタのゲート電極とＮｃｈトランジスタ２１８のソース電極とを接続する接続線２２２を形成している点にある。
【００９８】
さらに、Ｎｃｈトランジスタ２１８のソース電極とそのゲート電極とを接続する接続線２２４を構成している。さらにまた、Ｐｃｈトランジスタ２１７のゲート電極とＮｃｈトランジスタ２１８のドレイン電極とを接続する接続線２２３を構成している。
【００９９】
なお、上記第１の実施の形態同様、Ｐｃｈトランジスタ２１１のゲート電極とそのドレイン電極とを接続する接続線２２１を構成している点は共通する。
【０１００】
上記のような構成のレベル変換回路２００において、図１０及び図１１に示すように、先ず、一方の入力端子／ＩＮがＬレベル、他方の入力端子ＩＮがＨレベルである場合には、Ｐｃｈトランジスタ２１１のドレイン電極とＮｃｈトランジスタ２１２のソース電極との間Ｘ２１の電位はＬレベル、Ｐｃｈトランジスタ２１３のドレイン電極とＮｃｈトランジスタ２１４との間Ｘ２２の電位はＨレベルとなる。
【０１０１】
これにより、Ｐｃｈトランジスタ２１５のゲート電極はＨレベル、Ｎｃｈトランジスタ２１６のゲート電極はＨレベルとなり、Ｐｃｈトランジスタ２１５はオフ、Ｎｃｈトランジスタ２１６はオン状態となり、出力端子ＯＵＴはＬレベルとなる。
【０１０２】
一方、入力端子／ＩＮがＨレベル、入力端子ＩＮがＬレベルになると、前記Ｘ２１に流れる電流は増大し、前記Ｘ２２の電位はＬレベルとなる。これにより、Ｐｃｈトランジスタ２１５のゲート電極はＬレベル、Ｎｃｈトランジスタのゲート電極はＬレベルとなり、Ｐｃｈトランジスタ２１５はオン、Ｎｃｈトランジスタ２１６はオフとなって出力端子ＯＵＴは、Ｈレベルとなる。
【０１０３】
ここで、本例では、接続線２２３が低電位の時には、Ｐｃｈトランジスタ２１７はオン状態であり、このため、接続線２２２、２２４はＨレベルとなる。
【０１０４】
この時、Ｎｃｈトランジスタ２１２、２１４は、オン状態となるが、入力端子／ＩＮはＬレベルなので、Ｘ２１はＬ、入力端子ＩＮはＨレベルなのでＸ２２はＨレベルとなる。
【０１０５】
そして、接続線２１８、２２２がＨレベルとなると、Ｎｃｈトランジスタ２１８は、オン状態となり接続線２１８、２２２はともにＬレベルになる。
【０１０６】
この時、Ｎｃｈトランジスタ２１２、２１４は、オフ状態となるが、Ｐｃｈトランジスタ２１１のゲート電極がＬとなっており、Ｐｃｈトランジスタ２１１がオンしてＸ２１に流れる電流が増加する。
【０１０７】
このように、上段のＰｃｈトランジスタ２１１、２１３のスイッチンングは、Ｐｃｈトランンジスタ２１１の自己バイアスによって、下段のＮｃｈトランジスタ２１２、２１４のスイッチングは、後段のバイアス回路によって行うことができる。
【０１０８】
以上のように本実施の形態によれば、上述の第１の実施の形態と同様の作用効果を奏しながらも、応答速度の高速化を図ることができる。
【０１０９】
また、消費電力は、上記第１の実施の形態に比べると若干増えるものの、単にバイアス回路のみを形成して常時バイアスを加える場合に比らべると、自己バイアスを形成している分、消費電力の低減を図ることができる。
【０１１０】
［第４の実施の形態］
次に、本発明にかかる第４の実施の形態について、図１２に基づいて説明する。図１２は、本発明に係る第４の実施の形態のレベル変換回路を示す回路図ある。
【０１１１】
本例のレベル変換回路３００は、図１２に示すように、一方の入力端子／ＩＮ側に設けられたＰｃｈトランジスタ３１１及びＮｃｈトランジスタ３１２と、入力端子ＩＮ側に設けられてＰｃｈトランジスタ３１３及びＮｃｈトランジスタ３１４と、Ｐｃｈトランジスタ３１５及びＮｃｈトランジスタ３１６と、Ｐｃｈトランジスタ３１７及びＮｃｈトランジスタ３１８と、を含んで構成されている。
【０１１２】
また、Ｎｃｈトランジスタ３１２のゲート電極は、Ｎｃｈトランジスタ３１８のゲート電極に接続されている。さらに、Ｎｃｈトランジスタ３１８のゲート電極とそのソース電極とを接続する接続線３２１を構成している。Ｐｃｈトランジスタ３１７のゲート電極とそのドレイン電極とを接続する接続線３２２を構成している。
【０１１３】
さらに、Ｐｃｈトランジスタ３１７とＮｃｈトランジスタ３１８とは直列に接続されている。Ｐｃｈトランジスタ３１１のゲート電極とそのドレイン電極とを接続する接続線３２３を構成している。Ｐｃｈトランジスタ３１５のゲート電極とそのドレイン電極とを接続する接続線３２４を構成している。Ｎｃｈトランジスタ３１６のゲート電極とそのソース電極とを接続する接続線３２５を構成している。
【０１１４】
Ｐｃｈトランジスタ３１１とＮｃｈトランジスタ３１２とは直接に接続され、Ｐｃｈトランジスタ３１１のゲート電極とＰｃｈトランジスタ３１３のゲート電極とが接続されている。
【０１１５】
Ｐｃｈトランジスタ３１３とＮｃｈトランジスタ３１４とは直列に接続されており、Ｎｃｈトランジスタ３１４のゲート電極とＮｃｈトランジスタ３１６のゲート電極とが接続されている。
【０１１６】
なお、Ｐｃｈトランジスタ３１３とＮｃｈトランジスタ３１４との間に出力端子ＯＵＴが形成され、Ｐｃｈトランジスタ３１１とＮｃｈトランジスタ３１２との間に計測点Ｘ３１が形成され、Ｐｃｈトランジスタ３２２とＮｃｈトランジタ３１８との間に計測点Ｘ３３が形成され、Ｐｃｈトランジスタ３１５とＮｃｈトランジスタ３１６との間に計測点Ｘ３２が形成されている。
【０１１７】
上述のような構成のレベル変換回路３００において、図１２及び図１３に示すように、一方の入力端子／ＩＮがＨレベル、他方の入力端子ＩＮがＬレベルの時には、Ｎｃｈトランジスタ３１２とＰｃｈトランジスタ３１１との間Ｘ３１の電位は上昇し、Ｐｃｈトランジスタ３１１及びＰｃｈトランジスタ３１３はオフ状態となり、出力端子ＯＵＴはＬレベルとなる。
【０１１８】
この時、Ｐｃｈトランジスタ３１５とＮｃｈトランジスタ３１６の間Ｘ３２の電位はＨレベルであり、Ｐｃｈトランジスタ３１５はオフ状態となっている。さらに、他方の入力端子ＩＮがＬレベルであることから、Ｐｃｈトランジスタ３１７とＮｃｈトランジスタ３１８との間の電位Ｘ３３は、Ｌレベルとなっている。
【０１１９】
次に、一方の入力端子／ＩＮがＬレベル、他方の入力端子がＨレベルとなると、Ｐｃｈトランジスタ３１１とＮｃｈトランジスタ３１２の間Ｘ３１の電位はＬレベルとなるため、Ｐｃｈトランジスタ３１１及びＰｃｈトランジスタ３１３は各々オン状態となり、Ｎｃｈトランジスタ３１４とＰｃｈトランジスタ３１３との間の出力端子ＯＵＴの電位レベルはＨレベルとなる。
【０１２０】
この時、一方の出力端子／ＩＮは、Ｌレベルであることから、Ｎｃｈトランジスタ３１６とＰｃｈトランジスタ３１５との間Ｘ３２の電位はＬレベルとなる。
【０１２１】
さらに、Ｐｃｈトランジスタ３１７とＮｃｈトランジスタ３１８との間Ｘ３３の電位は、Ｈレベルとなり、Ｎｃｈトランジスタ３１２をオン状態として電位を引き下げている。
【０１２２】
このように、本実施の形態においても、上述の各実施の形態と同様の作用効果を奏することのできる回路を構成できる。
【０１２３】
［第５の実施の形態］
次に、本発明にかかる第５の実施の形態について、図１４に基づいて説明する。図１４は、本発明に係る第５の実施の形態のレベル変換回路を示す回路図ある。
【０１２４】
本例のレベル変換回路４００は、図１４に示すように、一入力端子ＩＮに形成されるＰｃｈトランンジスタ４１５及びＮｃｈトランジスタ４１６と、Ｐｃｈトランジスタ４１３及びＮｃｈトランンジスタ４１４と、Ｐｃｈトランジスタ４１１及びＮｃｈトランジスタ４１２と、Ｐｃｈトランジスタ４１７及びＮｃｈトランジスタ４１８と、Ｎｃｈトランジスタ４１９と、を含んで構成されている。
【０１２５】
入力端子ＩＮには、Ｎｃｈトランジスタ４１６、Ｎｃｈトランジスタ４１９、Ｎｃｈトランジスタ４１８が接続される。Ｎｃｈトランジスタ４１８とＰｃｈトランジスタ４１７とが直接に接続され、この間に計測点Ｘ４３が形成されている。Ｎｃｈトランジスタ４１６とＰｃｈトランジスタ４１５とが直列に接続され、この間に出力端子ＯＵＴが接続されている。
【０１２６】
Ｎｃｈトランジスタ４１２とＰｃｈトランジスタ４１１とが直列に接続され、この間に計測点Ｘ４１が形成されている。Ｎｃｈトランジスタ４１４とＰｃｈトランジスタ４１３とが接続され、この間に計測点Ｘ４２が形成されている。
【０１２７】
そして、これらＰｃｈトランジスタ４１５、４１７、４１１、４１３の各々のソース電極が電源ＶEEに接続されている。
【０１２８】
また、Ｎｃｈトランジスタ４１９は、そのゲート電極がＮｃｈトランジスタ４１４のソース電極に接続され接続線４２２を形成し、ドレイン電極は入力端子ＩＮに接続され接続線４２６を形成し、ソース電極はＮｃｈトランジスタ４１８のソース電極に接続され、接続線４２３を形成している。さらに、Ｎｃｈトランジスタ４１８のゲート電極とＮｃｈトランジスタ４１２のゲート電極とが接続され、これらとＮｃｈトランジスタ４１９のソース電極との間に接続線４２７を形成している。また、Ｎｃｈトランジスタ４１４のゲート電極とトランジスタ４１６のゲート電極とが接続され、これらとＮｃｈトランジスタのゲート電極とが接続され接続線４２５を形成している。
【０１２９】
また、Ｐｃｈトランジスタ４１１のゲート電極とＰｃｈトランジスタ４１５のゲート電極とが接続され、これらのゲート電極とＰｃｈトランジスタ４１１のドレイン電極とを接続する接続線４２０が形成されている。
【０１３０】
さらに、Ｐｃｈトランジスタ４１７のゲート電極とそのドレイン電極とは接続線４２４にて接続されている。Ｐｃｈトランジスタ４１３のゲート電極とそのドレイン電極とは接続線４２１を介して接続されている。
【０１３１】
上記のような構成のレベル変換回路４００において、図１４及び図１５に示すように、入力端子ＩＮがＬレベルである場合には、Ｎｃｈトランジスタ４１８とＰｃｈトランジスタ４１７の間Ｘ４３の電位はＬレベルとなり、接続線４２３、４２７もＬレベルとなる。
【０１３２】
また、Ｎｃｈトランジスタ４１２とＰｃｈトランジスタ４１１との間Ｘ４１の電位は、Ｈレベルとなり、Ｐｃｈトランジスタ４１１及びＰｃｈトランジスタ４１５はオフ状態である。
【０１３３】
さらに、Ｎｃｈトランジスタ４１４とＰｃｈトランジスタ４１３との間の電位Ｘ４２は一定電位であるが、入力端子ＩＮがＬからＨに切り替わる瞬間Ｈレベルとなり、ＨからＬに切り替わる瞬間Ｌレベルとなる。従って、出力端子ＯＵＴは、Ｌレベルとなる。
【０１３４】
一方、入力端子ＩＮがＨレベルになると、Ｎｃｈトランジスタ４１８とＰｃｈトランジスタ４１７の間Ｘ４３の電位はＨレベルとなり、接続線４２３、４２７もＨレベルとなる。
【０１３５】
また、Ｎｃｈトランジスタ４１２とＰｃｈトランジスタ４１１との間Ｘ４１の電位は、Ｌレベルとなり、Ｐｃｈトランジスタ４１１及びＰｃｈトランジスタ４１５はオン状態である。これによって、出力端子ＯＵＴは、Ｈレベルの電位を出力することとなる。
【０１３６】
以上のように本実施の形態によれば、一入力端子のレベル変換回路にも自己バイアスによる構成を適用できる。
【０１３７】
［第６の実施の形態］
次に、本発明にかかる第６の実施の形態について、図１６に基づいて説明する。図１６は、本発明に係る第６の実施の形態のレベル変換回路を示す回路図ある。
【０１３８】
本例のレベル変換回路５００は、図１６に示すように、上記第１の実施の形態と同様の構成の回路の出力段にバッファを設けた例を示している。
【０１３９】
具体的には、本例のレベル変換回路５００は、図１６に示すように、上記第１の実施の形態同様の構成の回路５０１と、この回路５０１の後段に配設されたバッファ回路５０３と、を含んで構成されている。
【０１４０】
回路５０１は、上記第１の実施の形態の構成同様、Ｐｃｈトランジスタ５１１、５１３と、Ｎｃｈトランジスタ５１２、５１４と、この各々のドレインに入力端子／ＩＮ、ＩＮ、接続先５２１、５２２を構成している。
【０１４１】
バッファ回路５０３は、複数のインバータＩＮＶ１、ＩＮＶ３、ＩＮＶ５、ＩＮＶ７、ＩＮＶ９、ＩＮＶ１１が直列に形成されるとともに、一方の出力端子／ＯＵＴ及び負荷としてのコンデンサＣ１を構成している。さらに、インバータＩＮＶ１の入力には、複数のインバータＩＮＶ４、ＩＮＶ６、ＩＮＶ８、ＩＮＶ１０、ＩＮＶ１２が直列に形成されるとともに、他方の出力端子ＯＵＴ及び負荷としてのコンデンサＣ２を構成している。なお、インバータＩＮＶ５の入力はインバータＩＮＶ６の出力に、インバータＩＮＶ５の出力はインバータＩＮＶ６の入力に各々接続されている。
【０１４２】
このバッファ回路５０３によって、駆動能力を大きくしてドライブすることを可能として、多段にすることでデータの出力を行うことができる。また、Ｎｃｈトランジスタの大きさ少し大きくし、位相をあわせるための襷掛けの構成を有している。
【０１４３】
具体的には、この各インバータＩＮＶ１〜ＩＮＶ１２の各々は、相補型のＰｃｈトランジスタ及びＮｃｈトランジスタの対により構成されている。なお、インバータＩＮＶ１のＰｃｈトランジスタの大きさは、例えば１０〔μｍ〕等、Ｎｃｈトランジスタの大きさは、例えば１０〔μｍ〕等にて形成し、インバータＩＮＶ２のＰｃｈトランジスタの大きさは、例えば１０〔μｍ〕等、Ｎｃｈトランジスタの大きさは、例えば１０〔μｍ〕等にて形成し、インバータＩＮＶ３のＰｃｈトランジスタの大きさは、例えば２０〔μｍ〕等、Ｎｃｈトランジスタの大きさは、例えば１０〔μｍ〕等にて形成し、インバータＩＮＶ４のＰｃｈトランジスタの大きさは、例えば２０〔μｍ〕等、Ｎｃｈトランジスタの大きさは、例えば２０〔μｍ〕等にて形成し、インバータＩＮＶ５のＰｃｈトランジスタの大きさは、例えば２０〔μｍ〕等、Ｎｃｈトランジスタの大きさは、例えば１０〔μｍ〕等にて形成し、インバータＩＮＶ６のＰｃｈトランジスタの大きさは、例えば２０〔μｍ〕等、Ｎｃｈトランジスタの大きさは、例えば１０〔μｍ〕等にて形成し、インバータＩＮＶ７のＰｃｈトランジスタの大きさは、例えば６０〔μｍ〕等、Ｎｃｈトランジスタの大きさは、例えば２０〔μｍ〕等にて形成し、インバータＩＮＶ８のＰｃｈトランジスタの大きさは、例えば６０〔μｍ〕等、Ｎｃｈトランジスタの大きさは、例えば２０〔μｍ〕等にて形成し、インバータＩＮＶ９のＰｃｈトランジスタの大きさは、例えば１５０〔μｍ〕等、Ｎｃｈトランジスタの大きさは、例えば６０〔μｍ〕等にて形成し、インバータＩＮＶ１０のＰｃｈトランジスタ１５０の大きさは、例えば１５０〔μｍ〕等、Ｎｃｈトランジスタの大きさは、例えば６０〔μｍ〕等にて形成し、インバータＩＮＶ１１のＰｃｈトランジスタの大きさは、例えば４００〔μｍ〕等、Ｎｃｈトランジスタの大きさは、例えば２００〔μｍ〕等にて形成し、インバータＩＮＶ１２のＰｃｈトランジスタの大きさは、例えば４００〔μｍ〕等、Ｎｃｈトランジスタの大きさは、例えば２００〔μｍ〕等にて形成することが好ましい。
【０１４４】
（負荷、バッファ回路、位相合わせ回路付きのレベルシフタ回路）
次に、出力負荷Ｃ１、Ｃ２を付けた場合について検討する。また、本例回路のインバータＩＮＶ４のＮｃｈトランジスタが２０μｍとしている。なお、出力負荷Ｃ１、Ｃ２は、例えば２ｐＦとしている。
【０１４５】
この消費電力を図１７（Ａ）、図１７（Ｂ）に示す。なお、図１７（Ｂ）は、３Ｖ→１７Ｖ変換での無負荷時の特性を示す。入力波形は、立ち上がり、立ち下がり（０→１００％）とも５ｎｓｅｃを使用している。
【０１４６】
消費電力では、Ｘ回路が入力２００μＡを超えている。これにより、バッファ回路等を付加した構成においても、無負荷時においても、低消費電力を図ることができる。
【０１４７】
次に、現状Ｖｔｈに対して±０．７５Ｖ変化させた場合を、図１８（Ａ）〜図１８（Ｄ）に示す。
【０１４８】
同図に示すように、本例回路の場合は、スレッシュホールド（閾値）がかなり変化しても、消費電力も遅延量も変化せずに、安定して動作することができる。
【０１４９】
なお、本例回路は、動作周波数は±１ＭＨｚ以内の変動、遅延時間は、±９．０ｎｓｅｃ以内の変動である。
【０１５０】
以上の結果から本例のレベルシフト回路では、高性能な回路を構成できる。ただし、比較的低電位の例えば３Ｖから例えば１７Ｖ等に変換する場合のレベル変換回路では、トランジスタの移動度を変えることが好ましい。例えば移動度を約１．５倍にすると、最大動作周波数２０ＭＨｚ、遅延時間３５．２ｎｓとなる。
【０１５１】
図１９では、１．５倍の移動度で、Ｖｔｈが±０．７５Ｖ変動した場合の動作周波数、消費電力、デューティー歪み、遅延を示す。
【０１５２】
同図に示すように、動作周波数２０ＭＨｚ以上、デューティー歪み５．０％以内、遅延５０ｎｓ以内となっている。移動度を１．５倍であるＮｃｈトランジスタでは、１２０〔ｃｍ２／Ｖ・ｓ〕、Ｐｃｈトランジスタでは、８４〔ｃｍ２／Ｖ・ｓ〕以上に高めることが好ましい。
【０１５３】
以上のように本実施の形態によれば、上述の各実施の形態と同様の作用効果を奏しながらも、バッファ回路を構成することで、駆動を行い、データ出力を良好に行うことができるレベル変換回路を提供できる。
【０１５４】
［第７の実施の形態］
次に、本発明にかかる第７の実施の形態について、図２０に基づいて説明する。図２０は、本発明に係る第７の実施の形態のレベル変換回路を示す回路図ある。
【０１５５】
本例のレベル変換回路６００は、図２０に示すように、上記第２の実施の形態と同様の構成の回路の出力段にバッファを設けた例を示している。
【０１５６】
具体的には、本例のレベル変換回路６００は、図２０に示すように、上記第２の実施の形態同様の構成の回路６０１と、この回路６０１の後段に配設されたバッファ回路６０３と、を含んで構成される。
【０１５７】
この回路６０１は、上述の第２の実施の形態同様、Ｐｃｈトランジスタ６１１、６１３、６１５と、Ｎｃｈトランジスタ６１２、６１４、６１６などを有した２入力端子／ＩＮ、ＩＮ、及び接続線６２３、６２２、６２１を有する回路である。
【０１５８】
また、バッファ回路６０３は、上記第６の実施の形態同様、複数のインバータＩＮＶ１〜ＩＮＶ１２、及び負荷としてのコンデンサＣ１、Ｃ２を構成し、２つの出力端子／ＯＵＴ、ＯＵＴを構成している。
【０１５９】
このようなレベル変換回路によれば、自己バイアス手段に加えて外部バイアス回路を有するような構成であっても、バッファ回路により駆動することのできる回路を提供できる。
【０１６０】
［第８の実施の形態］
次に、本発明にかかる第８の実施の形態について、図２１に基づいて説明する。図２１は、本発明に係る第６の実施の形態のレベル変換回路を示す回路図ある。
【０１６１】
本例のレベル変換回路７００は、図２１に示すように、上記第３の実施の形態と同様の構成の回路の出力段に、バッファを設けた例を示している。
【０１６２】
具体的には、本例のレベル変換回路７００は、図２１に示すように、上記第３の実施の形態同様の回路７０１と、この回路７０１の後段に配設されたバッファ回路７０３と、を含んで構成される。
【０１６３】
この回路７０１は、上述の第３の実施の形態同様、Ｐｃｈトランジスタ７１１、７１３、７１５と、Ｎｃｈトランジスタ７１２、７１４、７１６などを有した２入力端子／ＩＮ、ＩＮ、接続線７２１、７２２、７２３、７２４を有する回路である。
【０１６４】
また、バッファ回路７０３は、上記第６の実施の形態同様、複数のインバータＩＮＶ１〜ＩＮＶ１２、及び負荷としてのコンデンサＣ１、Ｃ２を構成し、２つの出力端子／ＯＵＴ、ＯＵＴを構成している。
【０１６５】
このようなレベル変換回路によれば、自己バイアス手段に加えてＮｃｈトランジスタ側を外部バイアス回路を有するような構成であっても、バッファ回路により駆動することのできる回路を提供できる。
【０１６６】
［第９の実施の形態］
次に、本発明にかかる第９の実施の形態について、図２２及び図２３に基づいて説明する。図２２は、上述のレベル変換回路を内蔵した液晶表示装置の概略構成を示す機能ブロック図である。
【０１６７】
本例では、上述の第１〜第８の各実施の形態のいずれかのレベル変換回路を内蔵した液晶パネル一体型の液晶表示装置８００を開示している。
【０１６８】
本例の液晶表示装置８００は、液晶表示制御部８０１と、液晶モジュール部８１０とから構成されている。
【０１６９】
液晶表示制御部８０１は、図示しないマイクロプロセッサユニット（ＭＰＵ）を有しており、この液晶モジュールコントローラ８０２は、液晶表示モジュール部８１０側に対し各種の制御信号及びクロック信号を供給する。
【０１７０】
液晶モジュールコントローラ８０２は、信号ドライバ８３０と走査ドライバ８２０を制御する。信号ドライバ８３０は、液晶モジュールコントローラ８０２からの制御信号及び信号データにより出力電位を決定する。走査ドライバ８２０は、液晶モジュールコントローラ８０２からの制御信号及び走査データにより出力電位を決定する。
【０１７１】
液晶表示モジュール部８１０は、例えば単純マトリックス型の液晶表示パネル８１１と、この液晶表示パネル８１１の周辺領域に形成された信号ドライバ（信号電極駆動回路、Ｘドライバ）８２０及び走査ドライバ（走査電極駆動回路（Ｙドライバ）８３０と、高圧の液晶駆動電圧（基準電圧）を発生する液晶電源回路８４０とを有している。
【０１７２】
これらの信号ドライバ８２０及び走査ドライバ８３０内に上述のレベル変換回路が内蔵されることとなる。本例では、例えばＴＦＴにて液晶表示パネルを製造する際に、周囲の各ドライバ３２０、３３０をも同一プロセスにて製造することとなる。
【０１７３】
このようなレベル変換回路にて、外部から各ドライバ３２０、３３０へ３Ｖ、５Ｖ等で、データ信号、タイミング信号を入力する時に、各種信号を１５Ｖ、１７Ｖ等の高電圧に変換する。
【０１７４】
信号ドライバ８３０は、例えば信号電極の総本数Ｍ本に対し、画面１ライン分ずつドライバ出力を供給する。即ち、信号データＤ０〜Ｄ７（ＤＸ）は、画素クロック（シフトクロックパルス）ＸＳＣＬによって次々に信号ドライバ８３０内のシフトレジスタに取り込まれ、画面１ライン分の信号（Ｍビット）が取り込まれた時点で、走査線同期信号ＹＳＣＬ（データラッチ信号ＬＰ）によってシフトレジスタ内の信号データが並列的にデータラッチ回路へ送られ、信号データの直・並列変換が行われる。
【０１７５】
そのデータラッチ回路では、１ライン分の信号電圧を１走査期間に亘って保持し、その信号電圧に基づいて選択スイッチ回路が信号電極に接続されたドライバ出力電圧を選択又は非選択状態のいずれかに設定する。液晶交流化信号ＦＲは、直流駆動による液晶素子の劣化を防止するために上記各電圧を交流波形にするクロックである。
【０１７６】
強制表示オフ制御信号であるディスプレイオフ信号／ＤＦは、液晶画面を強制的にブランク表示状態とするための信号であり、液晶モジュールコントローラ８０２から信号ドライバ８３０、走査ドライバ８２０に転送される。
【０１７７】
シフトクロックパルスＸＳＣＬは、液晶モジュールコントローラ８０２より信号ドライバ８３０に転送される。データラッチ信号ＬＰは、液晶モジュールコントローラ８０２から信号ドライバ８３０、走査ドライバ８２０に転送される。このデータラッチ信号ＬＰは、走査ドライバ８２０では走査データ転送クロックとなる。
【０１７８】
走査データＹＤは、液晶モジュールコントローラ８０２から信号ドライバ８３０、走査ドライバ８２０に転送される。信号データＤＸ（Ｄ０〜Ｄ７）は、液晶モジュールコントローラ８０２から信号ドライバ８３０に転送される。
【０１７９】
走査ドライバ８２０は、例えば走査電極総数Ｎ本のうち１本だけに選択電圧を、他の（Ｎ−１）本の走査電極に非選択電圧を付与するように動作する。走査スタートパルス（フレームスタート信号）ＳＰによって１走査線期間が開始され、走査線同期信号ＹＳＣＬ（データラッチ信号ＬＰ）の入来きする毎に選択電圧が第１行目の走査電極から第Ｎ行目の走査電極に次々印加される（線順位表示）。
【０１８０】
また、液晶表示モジュール部８１０側に配置された液晶電源回路８４０は、信号ドライバ８３０及び走査ドライバ８２０の選択スイッチが選択すべき複数の液晶駆動電圧を生成するもので、ディスプレイオフ信号／ＤＦによってパワーオンオフ状態に設定される。
【０１８１】
（信号側ドライバ）
図２３（Ａ）に信号ドライバ８３０を示す。信号ドライバ８３０は、ラインメモリ８３３にデータをラッチするための信号を発生し、信号データＤＸ（Ｄ０〜Ｄ７）を記憶するハーフラッチを含むシフトレジスタ８３２、複数ラインの信号データをラッチするためのラインメモリ８３３、ラインメモリ８３３の各部を１組とし、信号データＤＸ（Ｄ０〜Ｄ７）をラッチするラインメモリ８３３をラッチしたデータを読み出すラインメモリ８３３の組を指定するセレクタ８３４、各選択期間を識別する識別回路８３５、ラインメモリ８３３にラッチされた信号データＤＸ（Ｄ０〜Ｄ７）と液晶交流化信号ＦＲと選択期間識別データにより出力電位を選択するための信号を作成するデコーダ８３６、デコードされた信号をドライバ駆動用電圧レベルに変換するレベル変換回路であるレベルシフタ８３７、レベルシフトされたデコード信号により出力電位を選択するドライバ回路８３８で構成されている。
【０１８２】
デコーダ８３６は、予め走査ドライバ８２０が出力する選択波形の極性を示すデータが記憶してあり、選択期間識別データと複数ライン分の信号データＤＸ（Ｄ０〜Ｄ７）と液晶交流化信号ＦＲを入力する組み合わせ回路により形成される。
【０１８３】
（走査ドライバ）
図２３（Ｂ）に走査ドライバ８２０を示す。走査ドライバ８２０は、走査データＹＤを転送するシフトレジスタ８２２を含み、該シフトレジスタ８２２は、ＬＰ信号の複数周期分のディレイをもち、ｎ＋１番目のＬＰ信号によりｎ番目を選択する。走査ドライバ８２０は、さらに、各選択期間を識別する識別回路８２３、走査データと選択期間識別データと液晶交流化信号ＦＲより出力電位を選択するための信号を作成するデコーダ８２４、デコードされた信号をドライバ駆動用電圧レベルに変換するレベル変換回路であるレベルシフタ８２５、レベルシフトされたデコード信号により出力電位を選択するドライバ回路８２６を含む。
【０１８４】
デコーダ８２４は、予め走査ドライバ８２０が出力する選択波形の極性を示すデータを記憶してあり、選択期間識別データと走査データと液晶交流化信号ＦＲとを入力する組み合わせ回路により構成される。
【０１８５】
なお、液晶表示装置８００には、この他、表示情報出力源、表示情報処理回路、クロック発生回路などを含んで構成される。表示情報出力源では、ＲＯＭ、ＲＡＭなどのメモリ、テレビ信号を同調して出力する同調回路などを含んで構成され、クロック発生回路からのクロックに基づいて、ビデオ信号などの表示情報を出力する。表示情報処理回路は、クロック発生回路からのクロックに基づいて表示情報を処理して出力し、例えば増幅・極性反転回路、相展開回路、ローテーション回路、ガンマ補正回路あるいはクランプ回路等を含むことができる。
【０１８６】
上述の液晶表示装置を用いて構成される電子機器としては、投写型表示装置である液晶プロジェクタ、マルチメディア対応のパーソナルコンピュータ（ＰＣ）及びエンジニアリング・ワークステーション（ＥＷＳ）、ページャ、あるいは携帯電話、ワードプロセッサ、テレビ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、ＰＯＳ端末、タッチパネルを備えた装置などを挙げることができる。
【０１８７】
例えば液晶プロジェクタは、透過型液晶パネルをライトバルブとして用いた投写型プロジェクタを形成することが好ましく、その構成としては、例えば３板プリズム方式の光学系を含み、白色光源のランプユニットから射出された投写光をライトガイドの内部で複数のミラーおよびダイクロイックミラーにてＲ、Ｇ、Ｂの３原色に分光し、それぞれの色の画像を表示する３枚の液晶パネルに導き、各々変調された各分光は、ダイクロイックプリズムにて各色の画像が合成され、投写レンズを通してスクリーンなどにカラー画像が投写される。
【０１８８】
なお、本発明にかかる装置と方法は、そのいくつかの特定の実施の形態に従って説明してきたが、当業者は本発明の主旨および範囲から逸脱することなく本発明の本文に記述した実施の形態に対して種々の変形が可能である。例えば、本発明は上述の各種の液晶パネルの駆動に適用されるものに限らず、エレクトロルミネッセンス、プラズマディスプレー装置にも適用可能である。
【０１８９】
また、液晶表示装置のＸ、Ｙの各ドライバにおいて、異なる複数の電圧レベルを要求される際や、異なる電圧の電源が複数ある場合などは、レベル変換回路を異なる電源に応じて形成してもよい。
【０１９０】
さらにまた、移動度が低い素子であれば、レベル変換回路を液晶駆動回路以外の他の回路にも応用することもできる。
【０１９１】
また、自己バイアスを形成するものとしては、上述の例に限るものではなく、形成する箇所も、レベル変換回路内の素子であればいずれの素子に形成してもよい。また、バイアスを必要とする素子であって、自己バイアス形成可能な素子が複数ある場合には、その各々について形成してもよいし、共有する構成であってもよい。
【０１９２】
さらに、上述の各実施の形態同士及びそれと各変形例との組み合わせによる例も含むことは言うまでもない。
【０１９３】
【発明の効果】
以上説明したように本発明によれば、高耐圧の素子では移動度が低いが、このような移動度の低い素子にてレベルシフト回路を構成する場合に、ドレイン端子から直接入力し、かつ、自己バイアス印加手段により自己バイアスすることによって、低消費電力でしかも応答速度の速い回路を構成できる。
【図面の簡単な説明】
【図１】本発明のレベル変換回路の実施の形態の一例を示す回路図である。
【図２】図１のレベル変換回路の各点の電圧波形を示す波形図である。
【図３】図１のレベル変換回路及び従来回路の入力電圧―出力周波数特性を示す特性図である。
【図４】従来回路の入力電圧―出力電圧特性を示す特性図である。
【図５】従来回路の入力電圧―出力電圧特性を示す特性図である。
【図６】図１のレベル変換回路の入力電圧―出力電圧特性を示す特性図である。
【図７】図１のレベル変換回路と他の回路との消費電力の比較を示す説明図である。
【図８】本発明のレベル変換回路の他の実施の形態の一例を示す回路図である。
【図９】図８のレベル変換回路の各点の電圧波形を示す波形図である。
【図１０】本発明のレベル変換回路の他の実施の形態の一例を示す回路図である。
【図１１】図１０のレベル変換回路の各点の電圧波形を示す波形図である。
【図１２】本発明のレベル変換回路の他の実施の形態の一例を示す回路図である。
【図１３】図１２のレベル変換回路の各点の電圧波形を示す波形図である。
【図１４】本発明のレベル変換回路の他の実施の形態の一例を示す回路図である。
【図１５】図１４のレベル変換回路の各点の電圧波形を示す波形図である。
【図１６】本発明のレベル変換回路の他の実施の形態の一例を示す回路図である。
【図１７】同図（Ａ）（Ｂ）は、図１６のレベル変換回路と他の回路との消費電力の比較を説明する説明図である。
【図１８】同図（Ａ）〜（Ｄ）は、図１６のレベル変換回路と他の回路とのしきい値の変動に対する各種値の変化を示す説明図である。
【図１９】図１６のレベル変換回路のトランジスタの移動度を変更した場合の変動幅を示す説明図である。
【図２０】本発明のレベル変換回路の他の実施の形態の一例を示す回路図である。
【図２１】本発明のレベル変換回路の他の実施の形態の一例を示す回路図である。
【図２２】本発明のレベル変換回路を含む液晶表示装置を示す機能ブロック図である。
【図２３】同図（Ａ）（Ｂ）は、本発明のレベル変換回路を含むＸドライバ、Ｙドライバを示す機能ブロック図である。
【図２４】従来のレベル変換回路を示す回路図である。
【図２５】従来のレベル変換回路を示す回路図である。
【図２６】図２５のレベル変換回路の動作波形を示す波形図である。
【符号の説明】
１ レベル変換回路
３ インバータ
１１、１３ Ｐｃｈトランジスタ
１２、１４ Ｎｃｈトランジスタ
８００ 液晶表示装置
／ＩＮ、ＩＮ 入力端子
ＯＵＴ 出力端子
Claims (5)
- 第１、第２の入力信号の電圧振幅を第１の電圧から第２の電圧へと変換させるレベル変換回路であって、
前記第１の入力信号をソース電極より入力して、オンオフされるＮチャネル型の第１のトランジスタと、
前記第２の入力信号をソース電極より入力して、オンオフされ、ゲート電極が前記第１のトランジスタのゲート電極と接続されたＮチャネル型の第２のトランジスタと、
前記第１のトランジスタと電源との間に接続され、ドレイン電極が前記第１のトランジスタのドレイン電極と接続されるとともに前記第２の電圧を出力する出力端子に接続されたＰチャネル型の第３のトランジスタと、
前記第２のトランジスタと前記電源との間に接続され、ドレイン電極が前記第２のトランジスタのドレイン電極と接続されるとともに、ゲート電極が前記第３のトランジスタのゲート電極と接続されたＰチャネル型の第４のトランジスタと、
前記第２のトランジスタのドレイン電極とゲート電極とが接続されることによって自身でバイアス電圧を印加して前記第２のトランジスタをオンオフ駆動する第１のバイアス印加手段と、
前記第４のトランジスタに対してバイアス電圧を印加する第２のバイアス印加手段と、
を含み、
前記第２のバイアス印加手段は、ソース電極が前記電源に接続されドレイン電極とゲート電極とが接続されたＰチャネル型の第５のトランジスタと、ソース電極が前記電源とは異なる電源に接続されドレイン電極が前記第５のトランジスタのドレイン電極と接続されゲート電極が前記第５のトランジスタのソース電極と接続されたＮチャネル型の第６のトランジスタとを含み、前記第５及び第６のトランジスタのドレイン電極が前記第３及び第４のトランジスタのゲート電極に接続されてバイアス電圧を印加する
ことを特徴とするレベル変換回路。 - 第１、第２の入力信号の電圧振幅を第１の電圧から第２の電圧へと変換させるレベル変換回路であって、
前記第１の入力信号をソース電極より入力して、オンオフされるＮチャネル型の第１のトランジスタと、
前記第２の入力信号をソース電極より入力して、オンオフされ、ゲート電極が前記第１のトランジスタのゲート電極と接続されたＮチャネル型の第２のトランジスタと、
前記第１のトランジスタと電源との間に接続され、ドレイン電極が前記第１のトランジスタのドレイン電極と接続されるとともに前記第２の電圧を出力する出力端子に接続されたＰチャネル型の第３のトランジスタと、
前記第２のトランジスタと前記電源との間に接続され、ドレイン電極が前記第２のトランジスタのドレイン電極と接続されるとともに、ゲート電極が前記第３のトランジスタのゲート電極と接続されたＰチャネル型の第４のトランジスタと、
前記第４のトランジスタのドレイン電極とゲート電極とが接続されることによって自身でバイアス電圧を印加して前記第４のトランジスタをオンオフ駆動する第１のバイアス印加手段と、
前記第２のトランジスタに対してバイアス電圧を印加する第２のバイアス印加手段と、
を含み、
前記第２のバイアス印加手段は、ソース電極が前記電源とは異なる電源に接続されドレイン電極とゲート電極とが接続されたＮチャネル型の第６のトランジスタと、ソース電極が前記電源に接続されドレイン電極が前記第６のトランジスタのドレイン電極と接続されゲート電極が前記第６のトランジスタのソース電極と接続されたＰチャネル型の第５のトランジスタとを含み、前記第５及び第６のトランジスタのドレイン電極が前記第１及び第２のトランジスタのゲート電極に接続されてバイアス電圧を印加する
ことを特徴とするレベル変換回路。 - 前記出力端子に接続されたバッファ手段を設けたことを特徴とする請求項１又は２に記載のレベル変換回路。
- 液晶表示パネルと、
前記液晶表示パネルの走査電極を駆動する走査駆動回路と、
前記液晶表示パネルの信号電極を駆動する信号駆動回路と、
を含み、前記液晶表示パネルと前記走査駆動回路及び前記信号駆動回路が同一プロセスにて一体形成され、
前記走査駆動回路及び前記信号駆動回路のいずれか一方又は双方には、
請求項１乃至３のいずれかに記載のレベル変換回路が形成されることを特徴とする液晶表示装置。 - 請求項４に記載の液晶表示装置を含む投写型表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001001848A JP4613422B2 (ja) | 2001-01-09 | 2001-01-09 | レベル変換回路及び液晶表示装置並びに投写型表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002207457A JP2002207457A (ja) | 2002-07-26 |
| JP4613422B2 true JP4613422B2 (ja) | 2011-01-19 |
Family
ID=18870436
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001001848A Expired - Fee Related JP4613422B2 (ja) | 2001-01-09 | 2001-01-09 | レベル変換回路及び液晶表示装置並びに投写型表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4613422B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4100178B2 (ja) | 2003-01-24 | 2008-06-11 | ソニー株式会社 | 表示装置 |
| JP2005311790A (ja) * | 2004-04-22 | 2005-11-04 | Toshiba Matsushita Display Technology Co Ltd | 信号レベル変換回路および該回路を用いた液晶表示装置 |
| JP4821779B2 (ja) * | 2008-01-15 | 2011-11-24 | ソニー株式会社 | 表示装置 |
| KR101962781B1 (ko) | 2012-07-12 | 2019-07-31 | 삼성전자주식회사 | 디스플레이 구동회로 및 이를 포함하는 전자 장치 |
| CN107623518B (zh) * | 2017-09-26 | 2024-05-14 | 北京集创北方科技股份有限公司 | 电平转换电路和应用电平转换电路的方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000134047A (ja) * | 1998-10-29 | 2000-05-12 | Matsushita Electric Ind Co Ltd | 信号レベル変換回路 |
| JP2000286694A (ja) * | 1999-03-05 | 2000-10-13 | Sharp Corp | 電圧レベルシフタ |
| JP2001274673A (ja) * | 2000-03-14 | 2001-10-05 | Sharp Corp | レベルシフティングパスゲート |
-
2001
- 2001-01-09 JP JP2001001848A patent/JP4613422B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000134047A (ja) * | 1998-10-29 | 2000-05-12 | Matsushita Electric Ind Co Ltd | 信号レベル変換回路 |
| JP2000286694A (ja) * | 1999-03-05 | 2000-10-13 | Sharp Corp | 電圧レベルシフタ |
| JP2001274673A (ja) * | 2000-03-14 | 2001-10-05 | Sharp Corp | レベルシフティングパスゲート |
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| Publication number | Publication date |
|---|---|
| JP2002207457A (ja) | 2002-07-26 |
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| Date | Code | Title | Description |
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|
| A131 | Notification of reasons for refusal |
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| A521 | Written amendment |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| S531 | Written request for registration of change of domicile |
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