JP2001237688A - レベル変換回路および液晶表示装置 - Google Patents
レベル変換回路および液晶表示装置Info
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Abstract
(57)【要約】
【課題】 高速で、かつ、トランジスタのしきい値変動
に対して安定に動作させることができるレベルシフト回
路を提供する。 【解決手段】 第１導電型トランジスタ（Ｍ３）と、当
該第１導電型トランジスタに接続される負荷回路とを有
する１段目の回路と、第１導電型トランジスタ（Ｍ４）
と、当該第１導電型トランジスタに接続される第２導電
型トランジスタ（Ｍ２）とを有する２段目の回路とを備
え、前記１段目の回路の第１導電型トランジスタ、およ
び前記２段目の回路の第１導電型トランジスタの電極の
中で、出力または次段への出力に接続される電極以外の
電極は全て、前記外部入力信号電圧または直流電圧が印
加される。
に対して安定に動作させることができるレベルシフト回
路を提供する。 【解決手段】 第１導電型トランジスタ（Ｍ３）と、当
該第１導電型トランジスタに接続される負荷回路とを有
する１段目の回路と、第１導電型トランジスタ（Ｍ４）
と、当該第１導電型トランジスタに接続される第２導電
型トランジスタ（Ｍ２）とを有する２段目の回路とを備
え、前記１段目の回路の第１導電型トランジスタ、およ
び前記２段目の回路の第１導電型トランジスタの電極の
中で、出力または次段への出力に接続される電極以外の
電極は全て、前記外部入力信号電圧または直流電圧が印
加される。
Description
【０００１】
【発明の属する技術分野】本発明は、レベル変換回路お
よび液晶表示装置に係わり、特に、ポリシリコントラン
ジスタで構成されるレベル変換回路に適用して有効な技
術に関する。
よび液晶表示装置に係わり、特に、ポリシリコントラン
ジスタで構成されるレベル変換回路に適用して有効な技
術に関する。
【０００２】
【従来の技術】ＳＴＮ（Super Twisted Nematic）方
式、あるいはＴＦＴ（Thin Film Transister）の液晶表
示モジュールは、ノート型パソコン等の表示装置として
広く使用されている。このような液晶表示パネルを駆動
する駆動回路は、外部回路としてレベル変換回路を必要
とするものもある。このようなレベル変換回路は、例え
ば、特開平０６−２０４８５０号公報に記載されてい
る。
式、あるいはＴＦＴ（Thin Film Transister）の液晶表
示モジュールは、ノート型パソコン等の表示装置として
広く使用されている。このような液晶表示パネルを駆動
する駆動回路は、外部回路としてレベル変換回路を必要
とするものもある。このようなレベル変換回路は、例え
ば、特開平０６−２０４８５０号公報に記載されてい
る。
【０００３】図１３は、従来のレベル変換回路の一例を
示す回路図である。なお、この図１３に示すレベル変換
回路は、半導体層が単結晶シリコン（Ｓｉ）から成るＭ
ＯＳトランジスタで構成されるレベル変換回路であり、
前記公報（特開平０６−２０４８５０号）の図４に記載
されているものと同じ回路構成のものである。図１３に
示すレベル変換回路は、低電圧の入力信号φ１が入力さ
れるＣＭＯＳインバータ（ＩＮＶ１）と、このＣＭＯＳ
インバータ（ＩＮＶ１）の出力信号φ２が入力されるＣ
ＭＯＳインバータ（ＩＮＶ２）とを有する。ＣＭＯＳイ
ンバータ（ＩＮＶ１）は、ＶＣＣの低電圧と、ＶＳＳの
基準電圧（または接地電圧）との間に接続されるＰチャ
ンネル形ＭＯＳトランジスタ（以下、ＰＭＯＳと称す
る。）（Ｍ５）と、Ｎチャンネル形ＭＯＳトランジスタ
（以下、ＮＭＯＳと称する。）（Ｍ６）とで構成され
る。同様に、ＣＭＯＳインバータ（ＩＮＶ２）は、ＶＣ
Ｃの低電圧と、ＶＳＳの基準電圧との間に接続されるＰ
ＭＯＳ（Ｍ７）と、ＮＭＯＳ（Ｍ８）とで構成される。
示す回路図である。なお、この図１３に示すレベル変換
回路は、半導体層が単結晶シリコン（Ｓｉ）から成るＭ
ＯＳトランジスタで構成されるレベル変換回路であり、
前記公報（特開平０６−２０４８５０号）の図４に記載
されているものと同じ回路構成のものである。図１３に
示すレベル変換回路は、低電圧の入力信号φ１が入力さ
れるＣＭＯＳインバータ（ＩＮＶ１）と、このＣＭＯＳ
インバータ（ＩＮＶ１）の出力信号φ２が入力されるＣ
ＭＯＳインバータ（ＩＮＶ２）とを有する。ＣＭＯＳイ
ンバータ（ＩＮＶ１）は、ＶＣＣの低電圧と、ＶＳＳの
基準電圧（または接地電圧）との間に接続されるＰチャ
ンネル形ＭＯＳトランジスタ（以下、ＰＭＯＳと称す
る。）（Ｍ５）と、Ｎチャンネル形ＭＯＳトランジスタ
（以下、ＮＭＯＳと称する。）（Ｍ６）とで構成され
る。同様に、ＣＭＯＳインバータ（ＩＮＶ２）は、ＶＣ
Ｃの低電圧と、ＶＳＳの基準電圧との間に接続されるＰ
ＭＯＳ（Ｍ７）と、ＮＭＯＳ（Ｍ８）とで構成される。
【０００４】さらに、ＶＤＤの高電圧と、ＶＳＳの基準
電圧との間に接続されるＰＭＯＳ（Ｍ９）とＮＭＯＳ
（Ｍ１１）とから成る直列回路と、ＰＭＯＳ（Ｍ１０）
とＮＭＯＳ（Ｍ１２）とから成る直列回路とを有する。
ここで、ＮＭＯＳ（Ｍ１１）のゲート電極には、ＣＭＯ
Ｓインバータ（ＩＮＶ２）の出力信号φ３が入力され、
ＮＭＯＳ（Ｍ１２）のゲート電極には、ＣＭＯＳインバ
ータ（ＩＮＶ１）の出力信号φ２が入力される。また、
ＰＭＯＳ（Ｍ９）のゲート電極は、ＰＭＯＳ（Ｍ１０）
のドレイン電極に接続され、ＰＭＯＳ（Ｍ１０）のゲー
ト電極は、ＰＭＯＳ（Ｍ９）のドレイン電極に接続され
る。
電圧との間に接続されるＰＭＯＳ（Ｍ９）とＮＭＯＳ
（Ｍ１１）とから成る直列回路と、ＰＭＯＳ（Ｍ１０）
とＮＭＯＳ（Ｍ１２）とから成る直列回路とを有する。
ここで、ＮＭＯＳ（Ｍ１１）のゲート電極には、ＣＭＯ
Ｓインバータ（ＩＮＶ２）の出力信号φ３が入力され、
ＮＭＯＳ（Ｍ１２）のゲート電極には、ＣＭＯＳインバ
ータ（ＩＮＶ１）の出力信号φ２が入力される。また、
ＰＭＯＳ（Ｍ９）のゲート電極は、ＰＭＯＳ（Ｍ１０）
のドレイン電極に接続され、ＰＭＯＳ（Ｍ１０）のゲー
ト電極は、ＰＭＯＳ（Ｍ９）のドレイン電極に接続され
る。
【０００５】入力端子ＶＩＮより入力される入力信号φ
１は、ＶＣＣの低電圧と、ＶＳＳの基準電圧との間の振
幅を有し、各ＣＭＯＳインバータ（ＩＮＶ１，ＩＮＶ
２）により、ＶＣＣの低電圧と、ＶＳＳの基準電圧との
間の振幅を有する低電圧出力（φ２，φ３）に変換され
る。この低電圧出力信号（φ２，φ３）は、Ｎチャネル
形ＭＯＳトランジスタ（Ｍ１１，Ｍ１２）のゲート電極
に入力され、出力端子（ＶＯＵＴｌ，ＶＯＵＴ２）から
レベル変換された信号、即ち、高電圧電源ＶＤＤと接地
電圧ＶＳＳ間との振幅を有する相補出力信号（φ４，φ
５）が出力される。例えば、低電圧出力信号φ２がＨｉ
ｇｈレベル（以下、単に、Ｈレベル）、低電圧出力信号
φ３がＬｏｗレベル（以下、単に、Ｌレベル）のときに
は、ＮＭＯＳ（Ｍ１２）がＯＮ、ＰＭＯＳ（Ｍ９）がＯ
Ｎ、ＮＭＯＳ（Ｍ１１）がＯＦＦ、ＰＭＯＳ（Ｍ１０）
がＯＦＦとなり、出力端子ＶＯＵＴ２からは接地電圧Ｖ
ＳＳが、出力端子ＶＯＵＴ１からは高電圧ＶＤＤが出力
される。同様に、低電圧出力信号φ２がＬレベル、低電
圧出力信号φ３がＨレベルのときには、ＮＭＯＳ（Ｍ１
２）がＯＦＦ、ＰＭＯＳ（Ｍ９）がＯＦＦ、ＮＭＯＳ
（Ｍ１１）がＯＮ、ＰＭＯＳ（Ｍ１０）がＯＮとなり、
出力端子ＶＯＵＴ２からは高電圧電源ＶＤＤが、出力端
子ＶＯＵＴ１からは接地電圧ＶＳＳが出力される。
１は、ＶＣＣの低電圧と、ＶＳＳの基準電圧との間の振
幅を有し、各ＣＭＯＳインバータ（ＩＮＶ１，ＩＮＶ
２）により、ＶＣＣの低電圧と、ＶＳＳの基準電圧との
間の振幅を有する低電圧出力（φ２，φ３）に変換され
る。この低電圧出力信号（φ２，φ３）は、Ｎチャネル
形ＭＯＳトランジスタ（Ｍ１１，Ｍ１２）のゲート電極
に入力され、出力端子（ＶＯＵＴｌ，ＶＯＵＴ２）から
レベル変換された信号、即ち、高電圧電源ＶＤＤと接地
電圧ＶＳＳ間との振幅を有する相補出力信号（φ４，φ
５）が出力される。例えば、低電圧出力信号φ２がＨｉ
ｇｈレベル（以下、単に、Ｈレベル）、低電圧出力信号
φ３がＬｏｗレベル（以下、単に、Ｌレベル）のときに
は、ＮＭＯＳ（Ｍ１２）がＯＮ、ＰＭＯＳ（Ｍ９）がＯ
Ｎ、ＮＭＯＳ（Ｍ１１）がＯＦＦ、ＰＭＯＳ（Ｍ１０）
がＯＦＦとなり、出力端子ＶＯＵＴ２からは接地電圧Ｖ
ＳＳが、出力端子ＶＯＵＴ１からは高電圧ＶＤＤが出力
される。同様に、低電圧出力信号φ２がＬレベル、低電
圧出力信号φ３がＨレベルのときには、ＮＭＯＳ（Ｍ１
２）がＯＦＦ、ＰＭＯＳ（Ｍ９）がＯＦＦ、ＮＭＯＳ
（Ｍ１１）がＯＮ、ＰＭＯＳ（Ｍ１０）がＯＮとなり、
出力端子ＶＯＵＴ２からは高電圧電源ＶＤＤが、出力端
子ＶＯＵＴ１からは接地電圧ＶＳＳが出力される。
【０００６】図１４は、従来のレベル変換回路の他の例
を示す回路図である。なお、この図１４に示すレベル変
換回路も、半導体層が単結晶シリコン（Ｓｉ）から成る
ＭＯＳトランジスタで構成されるレベル変換回路であ
り、前記公報（特開平０６−２０４８５０号）の図１に
記載されているものと同じ回路構成のものである。この
図１４に示すレベル変換回路は、ＣＭＯＳインバータ
（ＩＮＶ２）が省略されるとともに、ＮＭＯＳ（Ｍ１
１）のソース電極に、ＣＭＯＳインバータ（ＩＮＶ１）
の出力信号φ２が入力され、そのゲート電極にＶＣＣの
低電圧が印加される点で、図１３に示すレベル変換回路
と相違する。この図１４に示すレベル変換回路は、図１
３のレベル変換回路において、出力端子（ＶＯＵＴ１，
ＶＯＵＴ２）から出力されるレベル変換された出力信号
（φ４，φ５）が、ＨレベルからＬレベル、またはＬレ
ベルからＨレベルに変化するときに、ＰＭＯＳ（Ｍ
９）、ＮＭＯＳ（Ｍ１１）、ＰＭＯＳ（Ｍ１０）および
ＮＭＯＳ（Ｍ１２）とが同時にＯＮとなり、ＰＭＯＳ
（Ｍ９）とＮＭＯＳ（Ｍ１１）とから成る直列回路、Ｐ
ＭＯＳ（Ｍ１０）とＮＭＯＳ（Ｍ１２）とから成る直列
回路に貫通電流が流れるのを防止するようにしたもので
ある。
を示す回路図である。なお、この図１４に示すレベル変
換回路も、半導体層が単結晶シリコン（Ｓｉ）から成る
ＭＯＳトランジスタで構成されるレベル変換回路であ
り、前記公報（特開平０６−２０４８５０号）の図１に
記載されているものと同じ回路構成のものである。この
図１４に示すレベル変換回路は、ＣＭＯＳインバータ
（ＩＮＶ２）が省略されるとともに、ＮＭＯＳ（Ｍ１
１）のソース電極に、ＣＭＯＳインバータ（ＩＮＶ１）
の出力信号φ２が入力され、そのゲート電極にＶＣＣの
低電圧が印加される点で、図１３に示すレベル変換回路
と相違する。この図１４に示すレベル変換回路は、図１
３のレベル変換回路において、出力端子（ＶＯＵＴ１，
ＶＯＵＴ２）から出力されるレベル変換された出力信号
（φ４，φ５）が、ＨレベルからＬレベル、またはＬレ
ベルからＨレベルに変化するときに、ＰＭＯＳ（Ｍ
９）、ＮＭＯＳ（Ｍ１１）、ＰＭＯＳ（Ｍ１０）および
ＮＭＯＳ（Ｍ１２）とが同時にＯＮとなり、ＰＭＯＳ
（Ｍ９）とＮＭＯＳ（Ｍ１１）とから成る直列回路、Ｐ
ＭＯＳ（Ｍ１０）とＮＭＯＳ（Ｍ１２）とから成る直列
回路に貫通電流が流れるのを防止するようにしたもので
ある。
【０００７】
【発明が解決しようとする課題】しかしながら、図１３
に示すレベル変換回路では、低電圧側に４個のＭＯＳト
ランジスタ（Ｍ５〜Ｍ８）と、高電圧側に４個のＭＯＳ
トランジスタ（Ｍ９〜Ｍ１２）とで、全体で８個のＭＯ
Ｓトランジスタが必要であり、同様に、図１４に示すレ
ベル変換回路では６個のＭＯＳトランジスタが必要であ
り、従来のレベル変換回路は、多くのＭＯＳトランジス
タを必要とするという問題点があった。一方、半導体層
が単結晶シリコンから成るＭＯＳトランジスタの移動度
は１０００〜２０００ｃｍ／Ｖ・ｓ、半導体層が多結晶
シリコン（ポリシリコン）から成るＭＯＳトランジスタ
の移動度は１０〜１００ｃｍ／Ｖ・ｓ、半導体層がアモ
ルファスシリコンから成るＭＯＳトランジスタの移動度
は０．１〜１０ｃｍ／Ｖ・ｓであることが知られてい
る。半導体層が多結晶シリコンやアモルファスシリコン
から成るＭＯＳトランジスタは、石英ガラスや、軟化点
８００°Ｃ以下のガラスなどの透明な絶縁基板に形成す
ることができるので、液晶表示装置などの表示デバイス
に直接電子回路を形成することができる。
に示すレベル変換回路では、低電圧側に４個のＭＯＳト
ランジスタ（Ｍ５〜Ｍ８）と、高電圧側に４個のＭＯＳ
トランジスタ（Ｍ９〜Ｍ１２）とで、全体で８個のＭＯ
Ｓトランジスタが必要であり、同様に、図１４に示すレ
ベル変換回路では６個のＭＯＳトランジスタが必要であ
り、従来のレベル変換回路は、多くのＭＯＳトランジス
タを必要とするという問題点があった。一方、半導体層
が単結晶シリコンから成るＭＯＳトランジスタの移動度
は１０００〜２０００ｃｍ／Ｖ・ｓ、半導体層が多結晶
シリコン（ポリシリコン）から成るＭＯＳトランジスタ
の移動度は１０〜１００ｃｍ／Ｖ・ｓ、半導体層がアモ
ルファスシリコンから成るＭＯＳトランジスタの移動度
は０．１〜１０ｃｍ／Ｖ・ｓであることが知られてい
る。半導体層が多結晶シリコンやアモルファスシリコン
から成るＭＯＳトランジスタは、石英ガラスや、軟化点
８００°Ｃ以下のガラスなどの透明な絶縁基板に形成す
ることができるので、液晶表示装置などの表示デバイス
に直接電子回路を形成することができる。
【０００８】図１５は、半導体が単結晶シリコンから成
るＮチャンネル型ＭＯＳトランジスタのスイッチング特
性の一例を示すグラフであり、図１６は、半導体層がポ
リシリコンから成るＭＯＳトランジスタのスイッチング
特性の一例を示すグラフである。これらのグラフにおい
て、Ａは標準的なしきい値（ＶTH）の場合の特性であ
り、Ｂはしきい値（ＶTH）が、標準的なしきい値（ＶT
H）より−１Ｖ変化した場合の特性、Ｃはしきい値（ＶT
H）が、標準的なしきい値（ＶTH）より＋１Ｖ変化した
場合の特性である。図１５、図１６から理解できるよう
に、半導体層として、５００°Ｃ〜１１００°Ｃの温度
で結晶化させる、固相成長法によって得られるポリシリ
コンや、ＣＶＤ法で形成したアモルファスシリコンをレ
ーザーアニールで結晶化させたポリシリコンを使用する
ポリシリコンＭＯＳトランジスタ（例えば、ポリシリコ
ン薄膜トランジスタ）では、ゲート・ソース間電圧（Ｖ
ＧＳ）が低電圧（例えば、５Ｖ以下）の場合に、半導体
層が単結晶シリコンから成るＭＯＳトランジスタのドレ
イン電流値（ＩＤ）に比して、ドレイン電流値（ＩＤ）
が小さく、かつ、ドレイン電流値（ＩＤ）はしきい値
（ＶTH）の変動により大きく変化する。そのため、図１
３、図１４に示すレベル変換回路を、半導体層が単結晶
シリコンから成るＭＯＳトランジスタを使用して構成す
る場合には、十分な動作を保証することができるが、図
１３、図１４に示すレベル変換回路を、半導体層がポリ
シリコンから成るポリシリコンＭＯＳトランジスタを使
用して構成する場合には、電源電圧が低電圧ＶＣＣの場
合に十分な駆動能力を得ることができないという欠点が
あった。
るＮチャンネル型ＭＯＳトランジスタのスイッチング特
性の一例を示すグラフであり、図１６は、半導体層がポ
リシリコンから成るＭＯＳトランジスタのスイッチング
特性の一例を示すグラフである。これらのグラフにおい
て、Ａは標準的なしきい値（ＶTH）の場合の特性であ
り、Ｂはしきい値（ＶTH）が、標準的なしきい値（ＶT
H）より−１Ｖ変化した場合の特性、Ｃはしきい値（ＶT
H）が、標準的なしきい値（ＶTH）より＋１Ｖ変化した
場合の特性である。図１５、図１６から理解できるよう
に、半導体層として、５００°Ｃ〜１１００°Ｃの温度
で結晶化させる、固相成長法によって得られるポリシリ
コンや、ＣＶＤ法で形成したアモルファスシリコンをレ
ーザーアニールで結晶化させたポリシリコンを使用する
ポリシリコンＭＯＳトランジスタ（例えば、ポリシリコ
ン薄膜トランジスタ）では、ゲート・ソース間電圧（Ｖ
ＧＳ）が低電圧（例えば、５Ｖ以下）の場合に、半導体
層が単結晶シリコンから成るＭＯＳトランジスタのドレ
イン電流値（ＩＤ）に比して、ドレイン電流値（ＩＤ）
が小さく、かつ、ドレイン電流値（ＩＤ）はしきい値
（ＶTH）の変動により大きく変化する。そのため、図１
３、図１４に示すレベル変換回路を、半導体層が単結晶
シリコンから成るＭＯＳトランジスタを使用して構成す
る場合には、十分な動作を保証することができるが、図
１３、図１４に示すレベル変換回路を、半導体層がポリ
シリコンから成るポリシリコンＭＯＳトランジスタを使
用して構成する場合には、電源電圧が低電圧ＶＣＣの場
合に十分な駆動能力を得ることができないという欠点が
あった。
【０００９】図１７は、ＣＭＯＳインバータの直流伝達
曲線を示すグラフである。一般的に、ＣＭＯＳインバー
タでは、入力信号のＨレベルとＬレベルの中間の電圧を
越えたときに、ＣＭＯＳインバータを構成するＰチャン
ネル型ＭＯＳトランジスタおよびＮチャンネル型ＭＯＳ
トランジスタが、ＯＮからＯＦＦ（またはＯＦＦからＯ
Ｎ）になるように、ＣＭＯＳインバータを構成するＰチ
ャンネル型ＭＯＳトランジスタおよびＮチャンネル型Ｍ
ＯＳトランジスタのしきい値（ＶTH）が決定される。こ
の状態のときの直流伝達特性が、図１７のＡである。ま
た、図１７に示すＢは、ＣＭＯＳインバータを構成する
Ｐチャンネル型ＭＯＳトランジスタおよびＮチャンネル
型ＭＯＳトランジスタのしきい値（ＶTH）が、図１７の
Ａに示す場合よりも−方向へ変化した場合の直流伝達特
性で、図１７に示すＣは、ＣＭＯＳインバータを構成す
るＰチャンネル型ＭＯＳトランジスタおよびＮチャンネ
ル型ＭＯＳトランジスタのしきい値（ＶTH）が、図１７
のＡに示す場合よりも＋方向へ変化した場合の直流伝達
特性である。
曲線を示すグラフである。一般的に、ＣＭＯＳインバー
タでは、入力信号のＨレベルとＬレベルの中間の電圧を
越えたときに、ＣＭＯＳインバータを構成するＰチャン
ネル型ＭＯＳトランジスタおよびＮチャンネル型ＭＯＳ
トランジスタが、ＯＮからＯＦＦ（またはＯＦＦからＯ
Ｎ）になるように、ＣＭＯＳインバータを構成するＰチ
ャンネル型ＭＯＳトランジスタおよびＮチャンネル型Ｍ
ＯＳトランジスタのしきい値（ＶTH）が決定される。こ
の状態のときの直流伝達特性が、図１７のＡである。ま
た、図１７に示すＢは、ＣＭＯＳインバータを構成する
Ｐチャンネル型ＭＯＳトランジスタおよびＮチャンネル
型ＭＯＳトランジスタのしきい値（ＶTH）が、図１７の
Ａに示す場合よりも−方向へ変化した場合の直流伝達特
性で、図１７に示すＣは、ＣＭＯＳインバータを構成す
るＰチャンネル型ＭＯＳトランジスタおよびＮチャンネ
ル型ＭＯＳトランジスタのしきい値（ＶTH）が、図１７
のＡに示す場合よりも＋方向へ変化した場合の直流伝達
特性である。
【００１０】図１８は、ＣＭＯＳインバータの入出力波
形を説明するための模式図である。この図１８におい
て、（イ）はＣＭＯＳインバータに入力される入力信号
の波形であり、（ロ）〜（ニ）は、直流伝達特性が、そ
れぞれ図１７のＡ〜Ｃの場合における、ＣＭＯＳインバ
ータから出力される出力信号の波形を示す。ＣＭＯＳイ
ンバータの直流伝達特性が、図１７のＡの場合には、図
１８の（ロ）に示すように、入力信号の立ち上がり時点
からｔＤＡ時間遅れて、出力信号はたち下がるが、出力
信号のＨレベル期間（ＬＨＡ）およびＬレベル期間（Ｌ
ＬＡ）は、入力信号と同じになる。しかしながら、ＣＭ
ＯＳインバータの直流伝達特性が、図１７のＢの場合に
は、図１８の（ハ）に示すように、入力信号の立ち上が
り時点からｔＤＡ時間よりも短いｔＤＢ時間遅れて、出
力信号はたち下がるとともに、出力信号のＨレベル期間
（ＬＨＢ）が、入力信号のＨレベル期間よりも短く、か
つ、Ｌレベル期間（ＬＬＢ）は、入力信号のＬレベル期
間よりも長くなる。また、ＣＭＯＳインバータの直流伝
達特性が、図１７のＣの場合には、図１８の（ニ）に示
すように、入力信号の立ち上がり時点からｔＤＡ時間よ
りも長いｔＤＣ時間遅れて、出力信号はたち下がるとと
もに、出力信号のＨレベル期間（ＬＨＣ）が、入力信号
のＨレベル期間よりも長く、かつ、Ｌレベル期間（ＬＬ
Ｃ）は、入力信号のＬレベル期間よりも短くなる。
形を説明するための模式図である。この図１８におい
て、（イ）はＣＭＯＳインバータに入力される入力信号
の波形であり、（ロ）〜（ニ）は、直流伝達特性が、そ
れぞれ図１７のＡ〜Ｃの場合における、ＣＭＯＳインバ
ータから出力される出力信号の波形を示す。ＣＭＯＳイ
ンバータの直流伝達特性が、図１７のＡの場合には、図
１８の（ロ）に示すように、入力信号の立ち上がり時点
からｔＤＡ時間遅れて、出力信号はたち下がるが、出力
信号のＨレベル期間（ＬＨＡ）およびＬレベル期間（Ｌ
ＬＡ）は、入力信号と同じになる。しかしながら、ＣＭ
ＯＳインバータの直流伝達特性が、図１７のＢの場合に
は、図１８の（ハ）に示すように、入力信号の立ち上が
り時点からｔＤＡ時間よりも短いｔＤＢ時間遅れて、出
力信号はたち下がるとともに、出力信号のＨレベル期間
（ＬＨＢ）が、入力信号のＨレベル期間よりも短く、か
つ、Ｌレベル期間（ＬＬＢ）は、入力信号のＬレベル期
間よりも長くなる。また、ＣＭＯＳインバータの直流伝
達特性が、図１７のＣの場合には、図１８の（ニ）に示
すように、入力信号の立ち上がり時点からｔＤＡ時間よ
りも長いｔＤＣ時間遅れて、出力信号はたち下がるとと
もに、出力信号のＨレベル期間（ＬＨＣ）が、入力信号
のＨレベル期間よりも長く、かつ、Ｌレベル期間（ＬＬ
Ｃ）は、入力信号のＬレベル期間よりも短くなる。
【００１１】一般的に、ポリシリコンＭＯＳトランジス
タの場合、半導体層が単結晶シリコンから成るＭＯＳト
ランジスタに比べて、ＭＯＳトランジスタのしきい値
（ＶTH）のバラツキが大きく、かつ、図１６から分かる
ように、ＭＯＳトランジスタのしきい値（ＶTH）が変動
すると、ドレイン電流値（ＩＤ）が大きく変化する。こ
のため、従来のレベル変換回路を、ポリシリコンＭＯＳ
トランジスタで構成した場合には、主にＣＭＯＳインバ
ータ（ＩＮＶ１，ＩＮＶ２）を構成するポリシリコンＭ
ＯＳトランジスタのしきい値（ＶTH）のばらつきによ
り、ＣＭＯＳインバータ（ＩＮＶ１，ＩＮＶ２）の直流
伝達特性が大きく変動するので、入力信号に対する出力
信号の遅延時間（または位相差）と、Ｈレベル期間（ま
たはＬレベル期間）の変化が大きくなるという問題があ
った。例えば、電界効果移動度約８０ｃｍ／Ｖ・ｓのポ
リシリコンＮチャンネル型ＭＯＳトランジスタと、電界
効果移動度約６０ｃｍ／Ｖ・ｓのポリシリコンＰチャン
ネル型ＭＯＳトランジスタにより、図１３に示すレベル
変換回路を構成した時の入出力信号波形を図１９に示
す。図１９において、φ５は、標準的なしきい値（ＶT
H）の場合のレベル変換回路の出力波形、φ５−１は、
ＮＭＯＳおよびＰＭＯＳトランジスタのしきい値（ＶT
H）が−１Ｖ変化した場合の出力波形、φ５−２は、Ｎ
ＭＯＳおよびＰＭＯＳトランジスタのしきい値（ＶTH）
が＋１Ｖ変化した場合の出力波形である。図１９から分
かるように、ＭＯＳトランジスタのしきい値（ＶTH）変
動により、入力信号に対する出力信号の遅延時間、およ
び出力信号のＨレベル期間が大きく変動する。
タの場合、半導体層が単結晶シリコンから成るＭＯＳト
ランジスタに比べて、ＭＯＳトランジスタのしきい値
（ＶTH）のバラツキが大きく、かつ、図１６から分かる
ように、ＭＯＳトランジスタのしきい値（ＶTH）が変動
すると、ドレイン電流値（ＩＤ）が大きく変化する。こ
のため、従来のレベル変換回路を、ポリシリコンＭＯＳ
トランジスタで構成した場合には、主にＣＭＯＳインバ
ータ（ＩＮＶ１，ＩＮＶ２）を構成するポリシリコンＭ
ＯＳトランジスタのしきい値（ＶTH）のばらつきによ
り、ＣＭＯＳインバータ（ＩＮＶ１，ＩＮＶ２）の直流
伝達特性が大きく変動するので、入力信号に対する出力
信号の遅延時間（または位相差）と、Ｈレベル期間（ま
たはＬレベル期間）の変化が大きくなるという問題があ
った。例えば、電界効果移動度約８０ｃｍ／Ｖ・ｓのポ
リシリコンＮチャンネル型ＭＯＳトランジスタと、電界
効果移動度約６０ｃｍ／Ｖ・ｓのポリシリコンＰチャン
ネル型ＭＯＳトランジスタにより、図１３に示すレベル
変換回路を構成した時の入出力信号波形を図１９に示
す。図１９において、φ５は、標準的なしきい値（ＶT
H）の場合のレベル変換回路の出力波形、φ５−１は、
ＮＭＯＳおよびＰＭＯＳトランジスタのしきい値（ＶT
H）が−１Ｖ変化した場合の出力波形、φ５−２は、Ｎ
ＭＯＳおよびＰＭＯＳトランジスタのしきい値（ＶTH）
が＋１Ｖ変化した場合の出力波形である。図１９から分
かるように、ＭＯＳトランジスタのしきい値（ＶTH）変
動により、入力信号に対する出力信号の遅延時間、およ
び出力信号のＨレベル期間が大きく変動する。
【００１２】アナログサンプリング方式のアクティブマ
トリクスポリシリコンＭＯＳトランジスタ液晶表示モジ
ュールでは、このようなレベル変換回路からの出力信号
の遅延時間、および出力信号のＨレベル期間の変動は、
例えば、中間調表示時の縦線等の画質不良を生じさせ
る。図２０は、アクティブマトリクスポリシリコンＭＯ
Ｓトランジスタ液晶表示モジュールの表示原理を説明す
るための図である。アクティブマトリクスポリシリコン
ＭＯＳトランジスタ液晶表示モジュールでは、１水平期
間内に走査回路により、例えば、ゲート電極線Ｇｌを選
択し、この間に、水平走査回路内のシフトレジスタ（Ｓ
Ｒ）のシフト走査により、（ｎ−１）番目のドレイン電
極線、ｎ番目のドレイン電極線、（ｎ＋１）番目のドレ
イン電極線へと順次アナログ映像信号φｓｉｇをサンプ
リングし、これをゲート電極線数だけ繰り返し行うこと
で映像表示を行う。
トリクスポリシリコンＭＯＳトランジスタ液晶表示モジ
ュールでは、このようなレベル変換回路からの出力信号
の遅延時間、および出力信号のＨレベル期間の変動は、
例えば、中間調表示時の縦線等の画質不良を生じさせ
る。図２０は、アクティブマトリクスポリシリコンＭＯ
Ｓトランジスタ液晶表示モジュールの表示原理を説明す
るための図である。アクティブマトリクスポリシリコン
ＭＯＳトランジスタ液晶表示モジュールでは、１水平期
間内に走査回路により、例えば、ゲート電極線Ｇｌを選
択し、この間に、水平走査回路内のシフトレジスタ（Ｓ
Ｒ）のシフト走査により、（ｎ−１）番目のドレイン電
極線、ｎ番目のドレイン電極線、（ｎ＋１）番目のドレ
イン電極線へと順次アナログ映像信号φｓｉｇをサンプ
リングし、これをゲート電極線数だけ繰り返し行うこと
で映像表示を行う。
【００１３】ドレイン電極線（ｎ−１，ｎ，ｎ＋１）へ
のアナログ映像信号φｓｉｇのサンプリング動作につい
て、図２１のタイミングチャートを用いて説明する。ま
ず、相補クロック入力信号（φＰＬ，φＮＬ）の電圧レ
ベルをレベル変換回路（ＬＶｌ，ＬＶ２）によりレベル
シフトし、レベルシフトされた相補信号（φＮＨ，φＰ
Ｈ）を生成する。信号φＰＨと、シフトレジスタ（Ｓ
Ｒ）の出力とを、ＮＡＮＤ回路ＮＡｌに入力し、サンプ
リングパルスφＮを生成するとともに、信号φＮＨと、
シフトレジスタ（ＳＲ）の出力とを、ＮＡＮＤ回路ＮＡ
２に入力し、サンプリングパルス（φＮ＋１）を生成す
る。これらサンプリングパルス（φＮ，φＮ＋１）の反
転パルス（／φＮ，／φＮ＋１；ここで、／は反転信号
を意味する。）により、サンプルホールド回路（ＳＨ
２，ＳＨ３）を駆動して、時間的に変化するアナログ映
像信号φｓｉｇを逐次サンプリングし、（ｎ−１）番目
のドレイン電極線、ｎ番目のドレイン電極線、（ｎ＋
１）番目のドレイン電極線へ映像信号電圧（φｍ，φｍ
＋１）を供給する。
のアナログ映像信号φｓｉｇのサンプリング動作につい
て、図２１のタイミングチャートを用いて説明する。ま
ず、相補クロック入力信号（φＰＬ，φＮＬ）の電圧レ
ベルをレベル変換回路（ＬＶｌ，ＬＶ２）によりレベル
シフトし、レベルシフトされた相補信号（φＮＨ，φＰ
Ｈ）を生成する。信号φＰＨと、シフトレジスタ（Ｓ
Ｒ）の出力とを、ＮＡＮＤ回路ＮＡｌに入力し、サンプ
リングパルスφＮを生成するとともに、信号φＮＨと、
シフトレジスタ（ＳＲ）の出力とを、ＮＡＮＤ回路ＮＡ
２に入力し、サンプリングパルス（φＮ＋１）を生成す
る。これらサンプリングパルス（φＮ，φＮ＋１）の反
転パルス（／φＮ，／φＮ＋１；ここで、／は反転信号
を意味する。）により、サンプルホールド回路（ＳＨ
２，ＳＨ３）を駆動して、時間的に変化するアナログ映
像信号φｓｉｇを逐次サンプリングし、（ｎ−１）番目
のドレイン電極線、ｎ番目のドレイン電極線、（ｎ＋
１）番目のドレイン電極線へ映像信号電圧（φｍ，φｍ
＋１）を供給する。
【００１４】したがって、レベル変換回路（ＬＶｌ，Ｌ
Ｖ２）を構成するＭＯＳトランジスタのしきい値（ＶT
H）変動が生じた場合には、レベル変換回路（ＬＶｌ，
ＬＶ２）でレベルシフトされた相補信号（φＮＨ，φＰ
Ｈ）の位相およびＨレベル期間が変動し、サンプリング
パルス（φＮ，φＮ＋１）の位相およびＨレベル期間が
変動する。サンプリングパルス（φＮ，φＮ＋１）の位
相およびＨレベル期間の変化は、サンプリング期間の短
縮、または、本来サンプリングすべきアナログ映像信号
φｓｉｇとは異なるアナログ映像信号φｓｉｇをサンプ
リングしたり、あるいは、サンプリングパルス（φＮ，
φＮ＋１）のサンプリング期間の重なりを生じさせる。
これにより、液晶表示パネルに表示される画像にゴース
トが生じ、表示画像の表示品質を著しく損なわせること
になる。
Ｖ２）を構成するＭＯＳトランジスタのしきい値（ＶT
H）変動が生じた場合には、レベル変換回路（ＬＶｌ，
ＬＶ２）でレベルシフトされた相補信号（φＮＨ，φＰ
Ｈ）の位相およびＨレベル期間が変動し、サンプリング
パルス（φＮ，φＮ＋１）の位相およびＨレベル期間が
変動する。サンプリングパルス（φＮ，φＮ＋１）の位
相およびＨレベル期間の変化は、サンプリング期間の短
縮、または、本来サンプリングすべきアナログ映像信号
φｓｉｇとは異なるアナログ映像信号φｓｉｇをサンプ
リングしたり、あるいは、サンプリングパルス（φＮ，
φＮ＋１）のサンプリング期間の重なりを生じさせる。
これにより、液晶表示パネルに表示される画像にゴース
トが生じ、表示画像の表示品質を著しく損なわせること
になる。
【００１５】また、デジタル入力方式のアクティブマト
リクスポリシリコンＭＯＳトランジスタ液晶表示モジュ
ールでは、デジタル−アナログ変換器（Ｄ／Ａ変換器）
の前にこのようなレベル変換回路を設けると、各データ
ビットのレベル変換回路での遅延時間にバラツキが生
じ、一部のビットのデータが反転した状態でデジタル−
アナログ変換されるので誤表示が起こる。本発明は、前
記従来技術の問題点を解決するためになされたものであ
り、本発明の目的は、レベル変換回路において、高速
で、かつ、トランジスタのしきい値変動に対して安定に
動作させることが可能となる技術を提供することにあ
る。本発明の他の目的は、液晶表示装置において、前記
レベル変換回路を用いて表示画像の表示品質を向上させ
ることが可能となる技術を提供することにある。本発明
の前記ならびにその他の目的と新規な特徴は、本明細書
の記述及び添付図面によって明らかにする。
リクスポリシリコンＭＯＳトランジスタ液晶表示モジュ
ールでは、デジタル−アナログ変換器（Ｄ／Ａ変換器）
の前にこのようなレベル変換回路を設けると、各データ
ビットのレベル変換回路での遅延時間にバラツキが生
じ、一部のビットのデータが反転した状態でデジタル−
アナログ変換されるので誤表示が起こる。本発明は、前
記従来技術の問題点を解決するためになされたものであ
り、本発明の目的は、レベル変換回路において、高速
で、かつ、トランジスタのしきい値変動に対して安定に
動作させることが可能となる技術を提供することにあ
る。本発明の他の目的は、液晶表示装置において、前記
レベル変換回路を用いて表示画像の表示品質を向上させ
ることが可能となる技術を提供することにある。本発明
の前記ならびにその他の目的と新規な特徴は、本明細書
の記述及び添付図面によって明らかにする。
【００１６】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記の通りである。即ち、本発明は、第１導電型トラン
ジスタと、当該第１導電型トランジスタに接続される負
荷回路とを有する１段目の回路と、第１導電型トランジ
スタと、当該第１導電型トランジスタに接続される第２
導電型トランジスタとを有する２段目の回路とを備え、
前記１段目の回路の第１導電型トランジスタ、および前
記２段目の回路の第１導電型トランジスタの電極の中
で、出力または次段への出力に接続される電極以外の電
極は全て、前記外部入力信号電圧または直流電圧が印加
されることを特徴とする。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記の通りである。即ち、本発明は、第１導電型トラン
ジスタと、当該第１導電型トランジスタに接続される負
荷回路とを有する１段目の回路と、第１導電型トランジ
スタと、当該第１導電型トランジスタに接続される第２
導電型トランジスタとを有する２段目の回路とを備え、
前記１段目の回路の第１導電型トランジスタ、および前
記２段目の回路の第１導電型トランジスタの電極の中
で、出力または次段への出力に接続される電極以外の電
極は全て、前記外部入力信号電圧または直流電圧が印加
されることを特徴とする。
【００１７】本発明の好ましい実施の形態では、前記１
段目の回路の前記負荷回路は、第２導電型トランジスタ
から成り、前記負荷回路の前記第２導電型トランジスタ
のゲート電極には、外部から入力信号が印加されないこ
とを特徴する。また、本発明のより好ましい実施の形態
では、前記負荷回路の前記第２導電型トランジスタのゲ
ート電極は、前記負荷回路の前記第２導電型トランジス
タのドレイン電極に接続されるか、あるいは、前記負荷
回路の前記第２導電型トランジスタのゲート電極には、
直流電圧が印加されることを特徴とする。また、本発明
のより好ましい実施の形態では、前記負荷回路は、抵抗
素子から成ることを特徴とする。
段目の回路の前記負荷回路は、第２導電型トランジスタ
から成り、前記負荷回路の前記第２導電型トランジスタ
のゲート電極には、外部から入力信号が印加されないこ
とを特徴する。また、本発明のより好ましい実施の形態
では、前記負荷回路の前記第２導電型トランジスタのゲ
ート電極は、前記負荷回路の前記第２導電型トランジス
タのドレイン電極に接続されるか、あるいは、前記負荷
回路の前記第２導電型トランジスタのゲート電極には、
直流電圧が印加されることを特徴とする。また、本発明
のより好ましい実施の形態では、前記負荷回路は、抵抗
素子から成ることを特徴とする。
【００１８】本発明の好ましい実施の形態では、前記１
段目の回路の前記第１導電型トランジスタのゲート電
極、および、前記２段目の回路の前記第１導電型トラン
ジスタのソース電極には、前記外部入力信号が印加され
ることを特徴とする。また、本発明のより好ましい実施
の形態では、前記２段目の回路の前記第１導電型トラン
ジスタのゲート電極には、前記外部入力信号の低電圧レ
ベルより高レベルで、かつ、前記外部入力信号の高電圧
レベル以下のレベルの直流電圧が印加されることを特徴
とする。
段目の回路の前記第１導電型トランジスタのゲート電
極、および、前記２段目の回路の前記第１導電型トラン
ジスタのソース電極には、前記外部入力信号が印加され
ることを特徴とする。また、本発明のより好ましい実施
の形態では、前記２段目の回路の前記第１導電型トラン
ジスタのゲート電極には、前記外部入力信号の低電圧レ
ベルより高レベルで、かつ、前記外部入力信号の高電圧
レベル以下のレベルの直流電圧が印加されることを特徴
とする。
【００１９】本発明の好ましい実施の形態では、前記１
段目の回路の前記第１導電型トランジスタのソース電
極、および、前記２段目の回路の前記第１導電型トラン
ジスタのゲート電極には、前記外部入力信号が印加され
ることを特徴とする。また、本発明のより好ましい実施
の形態では、前記１段目の回路の前記第１導電型トラン
ジスタのゲート電極には、前記外部入力信号の低電圧レ
ベルより高レベルで、かつ、前記外部入力信号の高電圧
レベル以下のレベルの直流電圧が印加されることを特徴
とする。また、本発明において、前記１段目の回路の前
記負荷回路に代えて、ゲート電極が、前記２段目の回路
の第２導電型トランジスタのドレイン電極に接続される
第２導電型トランジスタを使用してもよい。
段目の回路の前記第１導電型トランジスタのソース電
極、および、前記２段目の回路の前記第１導電型トラン
ジスタのゲート電極には、前記外部入力信号が印加され
ることを特徴とする。また、本発明のより好ましい実施
の形態では、前記１段目の回路の前記第１導電型トラン
ジスタのゲート電極には、前記外部入力信号の低電圧レ
ベルより高レベルで、かつ、前記外部入力信号の高電圧
レベル以下のレベルの直流電圧が印加されることを特徴
とする。また、本発明において、前記１段目の回路の前
記負荷回路に代えて、ゲート電極が、前記２段目の回路
の第２導電型トランジスタのドレイン電極に接続される
第２導電型トランジスタを使用してもよい。
【００２０】また、本発明は、振幅が、第１の電圧レベ
ルと、当該第１の電圧レベルより低電位の第２の電圧レ
ベルとの間の入力信号を、前記第１の電圧レベルよりも
高電位の第３の電圧レベルと、前記第２の電圧レベルと
の間の振幅の電圧に変換して出力するレベル変換回路
で、前記第３の電圧レベルを出力するための電源電圧が
供給されるレベル変換回路であって、前記入力信号が前
記第１の電圧レベルのときに、前記電源電圧、あるい
は、外部から供給される前記入力信号電圧を出力し、前
記入力信号が前記第２の電圧レベルのときに、外部から
供給される前記入力信号電圧、あるいは、前記電源電圧
を出力することを特徴とする。
ルと、当該第１の電圧レベルより低電位の第２の電圧レ
ベルとの間の入力信号を、前記第１の電圧レベルよりも
高電位の第３の電圧レベルと、前記第２の電圧レベルと
の間の振幅の電圧に変換して出力するレベル変換回路
で、前記第３の電圧レベルを出力するための電源電圧が
供給されるレベル変換回路であって、前記入力信号が前
記第１の電圧レベルのときに、前記電源電圧、あるい
は、外部から供給される前記入力信号電圧を出力し、前
記入力信号が前記第２の電圧レベルのときに、外部から
供給される前記入力信号電圧、あるいは、前記電源電圧
を出力することを特徴とする。
【００２１】本発明の好ましい実施の形態では、前記レ
ベル変換回路は、第１導電型トランジスタと、当該第１
導電型トランジスタに接続される第２導電型トランジス
タとを有する出力回路を有し、前記入力信号が前記第１
の電圧レベルのときに、前記第２導電型トランジスタを
介して前記電源電圧、あるいは、前記第１導電型トラン
ジスタを介して前記外部から供給される入力信号電圧を
出力し、前記入力信号が前記第２の電圧レベルのとき
に、前記第１導電型トランジスタを介して前記外部から
供給される入力信号電圧、あるいは、前記第２導電型ト
ランジスタを介して前記電源電圧を出力することを特徴
とする。また、本発明のより好ましい実施の形態では、
前記出力回路の前段に、インバータ回路、あるいは、バ
ッファ回路を有し、前記インバータ回路、およびバッフ
ァ回路は、前記出力回路の第２導電型トランジスタのＯ
Ｎ、ＯＦＦは制御するが、前記出力回路の第１導電型ト
ランジスタのＯＮ、ＯＦＦは直接制御しないことを特徴
とする。
ベル変換回路は、第１導電型トランジスタと、当該第１
導電型トランジスタに接続される第２導電型トランジス
タとを有する出力回路を有し、前記入力信号が前記第１
の電圧レベルのときに、前記第２導電型トランジスタを
介して前記電源電圧、あるいは、前記第１導電型トラン
ジスタを介して前記外部から供給される入力信号電圧を
出力し、前記入力信号が前記第２の電圧レベルのとき
に、前記第１導電型トランジスタを介して前記外部から
供給される入力信号電圧、あるいは、前記第２導電型ト
ランジスタを介して前記電源電圧を出力することを特徴
とする。また、本発明のより好ましい実施の形態では、
前記出力回路の前段に、インバータ回路、あるいは、バ
ッファ回路を有し、前記インバータ回路、およびバッフ
ァ回路は、前記出力回路の第２導電型トランジスタのＯ
Ｎ、ＯＦＦは制御するが、前記出力回路の第１導電型ト
ランジスタのＯＮ、ＯＦＦは直接制御しないことを特徴
とする。
【００２２】前記手段によれば、１段目の回路の第１導
電型トランジスタ、および２段目の回路の第１導電型ト
ランジスタの電極の中で、出力または次段への出力に接
続される電極以外の電極で外部信号が印加される電極
に、低電圧系のインバータ回路を介さず外部入力信号電
圧を直接印加するようにしたので、高速動作および各ト
ランジスタのしきい値変動に対して安定に動作させるこ
とが可能となる。
電型トランジスタ、および２段目の回路の第１導電型ト
ランジスタの電極の中で、出力または次段への出力に接
続される電極以外の電極で外部信号が印加される電極
に、低電圧系のインバータ回路を介さず外部入力信号電
圧を直接印加するようにしたので、高速動作および各ト
ランジスタのしきい値変動に対して安定に動作させるこ
とが可能となる。
【００２３】また、本発明は、透明な基板上に薄膜トラ
ンジスタと画素電極とを有する複数の画素と、前記画素
を駆動する駆動回路とを備える液晶表示装置であって、
前記駆動回路は、前記手段のレベル変換回路を介して外
部回路からの信号が入力され、前記レベル変換回路の第
１導電型トランジスタ、あるいは、第２導電型トランジ
スタは、前記画素の前記薄膜トランジスタと同時に形成
されることを特徴とする。本発明の好ましい実施の形態
では、前記レベル変換回路の第１導電型トランジスタあ
るいは第２導電型トランジスタの半導体層は、多結晶シ
リコンから成ることを特徴とする。
ンジスタと画素電極とを有する複数の画素と、前記画素
を駆動する駆動回路とを備える液晶表示装置であって、
前記駆動回路は、前記手段のレベル変換回路を介して外
部回路からの信号が入力され、前記レベル変換回路の第
１導電型トランジスタ、あるいは、第２導電型トランジ
スタは、前記画素の前記薄膜トランジスタと同時に形成
されることを特徴とする。本発明の好ましい実施の形態
では、前記レベル変換回路の第１導電型トランジスタあ
るいは第２導電型トランジスタの半導体層は、多結晶シ
リコンから成ることを特徴とする。
【００２４】本発明のより好ましい実施の形態では、前
記レベル変換回路の第１導電型トランジスタあるいは第
２導電型トランジスタの半導体層は、非晶質シリコンに
レーザー光を照射して形成された結晶シリコンから成る
ことを特徴とする。本発明のより好ましい実施の形態で
は、前記レベル変換回路の第１導電型トランジスタある
いは第２導電型トランジスタの半導体層は、非晶質シリ
コンにレーザー光を照射して形成された多結晶シリコン
から成ることを特徴とする。前記手段によれば、液晶表
示装置に内蔵されるレベル変換回路として、前記手段の
手段のレベル変換回路を使用するようにしたので、表示
画像の表示品質を向上させることが可能となる。
記レベル変換回路の第１導電型トランジスタあるいは第
２導電型トランジスタの半導体層は、非晶質シリコンに
レーザー光を照射して形成された結晶シリコンから成る
ことを特徴とする。本発明のより好ましい実施の形態で
は、前記レベル変換回路の第１導電型トランジスタある
いは第２導電型トランジスタの半導体層は、非晶質シリ
コンにレーザー光を照射して形成された多結晶シリコン
から成ることを特徴とする。前記手段によれば、液晶表
示装置に内蔵されるレベル変換回路として、前記手段の
手段のレベル変換回路を使用するようにしたので、表示
画像の表示品質を向上させることが可能となる。
【００２５】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。なお、実施の形態を説明す
るための全図において、同一機能を有するものは同一符
号を付け、その繰り返しの説明は省略する。 ［実施の形態１］図１は、本発明の実施の形態１のレベ
ル変換回路を示す回路図である。図１に示すように、本
実施の形態のレベル変換回路は、エンハンスメントモー
ドＰチャネル形ポリシリコンＭＯＳトランジスタ、およ
びエンハンスメントモードＮチャネル形ポリシリコンＭ
ＯＳトランジスタを計４個を使用したレベル変換回路で
あり、ＰＭＯＳ（Ｍ１）とＮＭＯＳ（Ｍ３）とから成る
１段目の回路と、ＰＭＯＳ（Ｍ２）とＮＭＯＳ（Ｍ４）
とから成る２段目の回路とを有する。１段目の回路のＮ
ＭＯＳ（Ｍ３）は、ソース電極がＶＳＳの基準電圧（接
地電圧）に接続され、ゲート電極には入力端子ＶＩＮか
ら入力される入力信号φ６が印加される。この入力信号
φ６は、振幅が、ＶＣＣと同じか、それよりも高い電圧
とＶＳＳの接地電圧との間で変化する信号である。ドレ
イン電極がＮＭＯＳ（Ｍ３）のドレイン電極に接続され
るＰＭＯＳ（Ｍ１）は、ソース電極がＶＤＤの高電圧に
接続され、ゲート電極がドレイン電極に接続される。
施の形態を詳細に説明する。なお、実施の形態を説明す
るための全図において、同一機能を有するものは同一符
号を付け、その繰り返しの説明は省略する。 ［実施の形態１］図１は、本発明の実施の形態１のレベ
ル変換回路を示す回路図である。図１に示すように、本
実施の形態のレベル変換回路は、エンハンスメントモー
ドＰチャネル形ポリシリコンＭＯＳトランジスタ、およ
びエンハンスメントモードＮチャネル形ポリシリコンＭ
ＯＳトランジスタを計４個を使用したレベル変換回路で
あり、ＰＭＯＳ（Ｍ１）とＮＭＯＳ（Ｍ３）とから成る
１段目の回路と、ＰＭＯＳ（Ｍ２）とＮＭＯＳ（Ｍ４）
とから成る２段目の回路とを有する。１段目の回路のＮ
ＭＯＳ（Ｍ３）は、ソース電極がＶＳＳの基準電圧（接
地電圧）に接続され、ゲート電極には入力端子ＶＩＮか
ら入力される入力信号φ６が印加される。この入力信号
φ６は、振幅が、ＶＣＣと同じか、それよりも高い電圧
とＶＳＳの接地電圧との間で変化する信号である。ドレ
イン電極がＮＭＯＳ（Ｍ３）のドレイン電極に接続され
るＰＭＯＳ（Ｍ１）は、ソース電極がＶＤＤの高電圧に
接続され、ゲート電極がドレイン電極に接続される。
【００２６】２段目の回路のＮＭＯＳ（Ｍ４）は、ソー
ス電極に入力信号φ６が印加され、ゲート電極がＶＣＣ
の低電圧に接続される。ドレイン電極がＮＭＯＳ（Ｍ
４）のドレイン電極に接続されるＰＭＯＳ（Ｍ２）は、
ソース電極がＶＤＤの高電圧に接続され、ゲート電極が
ＰＭＯＳ（Ｍ１）のドレイン電極に接続される。即ち、
ＰＭＯＳ（Ｍ１）は、能動負荷回路を構成する。ここ
で、レベルシフトされた出力信号φ８は、２段目の回路
のＰＭＯＳ（Ｍ２）のドレイン電極から出力される。即
ち、本実施の形態のレベル変換回路は、１段目の回路お
よび２段目の回路のＮＭＯＳ（Ｍ３，Ｍ４）の各電極の
中で、出力または次段への出力に接続される電極以外の
電極（ＮＭＯＳ（Ｍ３）のソース電極およびゲート電
極、ＮＭＯＳ（Ｍ４）のソース電極およびゲート電極）
は全て、入力信号電圧（φ６）または直流電圧（ＶＣＣ
の低電圧またはＶＳＳの接地電圧）が印加される。
ス電極に入力信号φ６が印加され、ゲート電極がＶＣＣ
の低電圧に接続される。ドレイン電極がＮＭＯＳ（Ｍ
４）のドレイン電極に接続されるＰＭＯＳ（Ｍ２）は、
ソース電極がＶＤＤの高電圧に接続され、ゲート電極が
ＰＭＯＳ（Ｍ１）のドレイン電極に接続される。即ち、
ＰＭＯＳ（Ｍ１）は、能動負荷回路を構成する。ここ
で、レベルシフトされた出力信号φ８は、２段目の回路
のＰＭＯＳ（Ｍ２）のドレイン電極から出力される。即
ち、本実施の形態のレベル変換回路は、１段目の回路お
よび２段目の回路のＮＭＯＳ（Ｍ３，Ｍ４）の各電極の
中で、出力または次段への出力に接続される電極以外の
電極（ＮＭＯＳ（Ｍ３）のソース電極およびゲート電
極、ＮＭＯＳ（Ｍ４）のソース電極およびゲート電極）
は全て、入力信号電圧（φ６）または直流電圧（ＶＣＣ
の低電圧またはＶＳＳの接地電圧）が印加される。
【００２７】以下、本実施の形態のレベル変換回路の動
作について説明する。入力端子ＶＩＮより入力される入
力信号φ６が、Ｈレベルのときには、ＮＭＯＳ（Ｍ３）
がＯＮ、ＰＭＯＳ（Ｍ１）がＯＮ、ＮＭＯＳ（Ｍ４）が
ＯＦＦ、ＰＭＯＳ（Ｍ２）がＯＮとなり、出力端子ＶＯ
ＵＴからは高電圧ＶＤＤが出力される。また、入力信号
φ６がＬレベルのときには、ＮＭＯＳ（Ｍ３）がＯＦ
Ｆ、ＰＭＯＳ（Ｍ１）がＯＦＦ、ＮＭＯＳ（Ｍ４）がＯ
Ｎ、ＰＭＯＳ（Ｍ２）がＯＦＦとなり、出力端子ＶＯＵ
Ｔからは、入力信号φ６がＬレベルの電圧が出力され
る。
作について説明する。入力端子ＶＩＮより入力される入
力信号φ６が、Ｈレベルのときには、ＮＭＯＳ（Ｍ３）
がＯＮ、ＰＭＯＳ（Ｍ１）がＯＮ、ＮＭＯＳ（Ｍ４）が
ＯＦＦ、ＰＭＯＳ（Ｍ２）がＯＮとなり、出力端子ＶＯ
ＵＴからは高電圧ＶＤＤが出力される。また、入力信号
φ６がＬレベルのときには、ＮＭＯＳ（Ｍ３）がＯＦ
Ｆ、ＰＭＯＳ（Ｍ１）がＯＦＦ、ＮＭＯＳ（Ｍ４）がＯ
Ｎ、ＰＭＯＳ（Ｍ２）がＯＦＦとなり、出力端子ＶＯＵ
Ｔからは、入力信号φ６がＬレベルの電圧が出力され
る。
【００２８】図２は、本実施の形態のレベル変換回路の
入出力信号波形の一例を示す図である。この図２は、Ｎ
ＭＯＳ（Ｍ３，Ｍ４）として、電界効果移動度約８０ｃ
ｍ／Ｖ・ｓのポリシリコンＮチャンネル型ＭＯＳトラン
ジスタを、ＰＭＯＳ（Ｍ１，Ｍ２）として、電界効果移
動度約６０ｃｍ／ｖ・ｓのポリシリコンＰチャンネル型
ＭＯＳトランジスタを使用したときの入出力信号波形を
示す図である。図２において、φ８は、ＮＭＯＳ（Ｍ
３，Ｍ４）およびＰＭＯＳ（Ｍ１，Ｍ２）が標準的なし
きい値（ＶTH）の場合の出力波形、φ８−１は、ＮＭＯ
Ｓ（Ｍ３，Ｍ４）およびＰＭＯＳ（Ｍ１，Ｍ２）のしき
い値（ＶTH）が−１Ｖ変化した場合の出力波形、φ８−
２は、ＮＭＯＳ（Ｍ３，Ｍ４）およびＰＭＯＳ（Ｍ１，
Ｍ２）のしきい値（ＶTH）が＋１Ｖ変化した場合の出力
波形である。この図２から明らかなように、本実施の形
態のレベル変換回路は、図１９に示す入出力波形と比し
て、ＮＭＯＳ（Ｍ３，Ｍ４）およびＰＭＯＳ（Ｍ１，Ｍ
２）のしきい値（ＶTH）の変化に対して比較的安定な入
出力特性が得られる。
入出力信号波形の一例を示す図である。この図２は、Ｎ
ＭＯＳ（Ｍ３，Ｍ４）として、電界効果移動度約８０ｃ
ｍ／Ｖ・ｓのポリシリコンＮチャンネル型ＭＯＳトラン
ジスタを、ＰＭＯＳ（Ｍ１，Ｍ２）として、電界効果移
動度約６０ｃｍ／ｖ・ｓのポリシリコンＰチャンネル型
ＭＯＳトランジスタを使用したときの入出力信号波形を
示す図である。図２において、φ８は、ＮＭＯＳ（Ｍ
３，Ｍ４）およびＰＭＯＳ（Ｍ１，Ｍ２）が標準的なし
きい値（ＶTH）の場合の出力波形、φ８−１は、ＮＭＯ
Ｓ（Ｍ３，Ｍ４）およびＰＭＯＳ（Ｍ１，Ｍ２）のしき
い値（ＶTH）が−１Ｖ変化した場合の出力波形、φ８−
２は、ＮＭＯＳ（Ｍ３，Ｍ４）およびＰＭＯＳ（Ｍ１，
Ｍ２）のしきい値（ＶTH）が＋１Ｖ変化した場合の出力
波形である。この図２から明らかなように、本実施の形
態のレベル変換回路は、図１９に示す入出力波形と比し
て、ＮＭＯＳ（Ｍ３，Ｍ４）およびＰＭＯＳ（Ｍ１，Ｍ
２）のしきい値（ＶTH）の変化に対して比較的安定な入
出力特性が得られる。
【００２９】前述したように、ポリシリコンＭＯＳトラ
ンジスタの場合、ＭＯＳトランジスタのしきい値（ＶT
H）のバラツキが大きく、かつ、前記図１６に示すよう
に、電源電圧が低電圧のときに、ＭＯＳトランジスタの
しきい値（ＶTH）のバラツキによりドレイン電流値（Ｉ
Ｄ）が大きく変動する。しかしながら、本実施の形態の
レベル変換回路では、ＮＭＯＳ（Ｍ３）のゲート電極、
およびＮＭＯＳ（Ｍ４）のソース電極に、外部端子ＶＩ
Ｎから入力される外部信号φ６が直接印可されるので、
ポリシリコンＭＯＳトランジスタのしきい値（ＶTH）が
ばらついたとしても、ドレイン電流値（ＩＤ）が大きく
変動することがない。
ンジスタの場合、ＭＯＳトランジスタのしきい値（ＶT
H）のバラツキが大きく、かつ、前記図１６に示すよう
に、電源電圧が低電圧のときに、ＭＯＳトランジスタの
しきい値（ＶTH）のバラツキによりドレイン電流値（Ｉ
Ｄ）が大きく変動する。しかしながら、本実施の形態の
レベル変換回路では、ＮＭＯＳ（Ｍ３）のゲート電極、
およびＮＭＯＳ（Ｍ４）のソース電極に、外部端子ＶＩ
Ｎから入力される外部信号φ６が直接印可されるので、
ポリシリコンＭＯＳトランジスタのしきい値（ＶTH）が
ばらついたとしても、ドレイン電流値（ＩＤ）が大きく
変動することがない。
【００３０】このため、本実施の形態のレベル変換回路
によれば、レベル変換回路を構成する各トランジスタ
（ＮＭＯＳ（Ｍ３，Ｍ４）およびＰＭＯＳ（Ｍ１，Ｍ
２））のしきい値（ＶTH）のばらつきにより、出力信号
の遅延時間、および出力信号のＨレベル期間が大きく変
動するのを防止することができる。なお、単結晶半導体
層においても、本実施の形態の効果は得られる。しかし
ながら、図１５に示すように、ＭＯＳトランジスタのし
きい値（ＶTH）のバラツキは少なく、ドレイン電流も大
きくとれるので、低消費電力化のために、図１３に示す
従来の回路を用いるのが常識であり、図１に示すよう
な、本実施の形態のレベル変換回路は、消費電力が増え
るので誰もが思いつかなかった。
によれば、レベル変換回路を構成する各トランジスタ
（ＮＭＯＳ（Ｍ３，Ｍ４）およびＰＭＯＳ（Ｍ１，Ｍ
２））のしきい値（ＶTH）のばらつきにより、出力信号
の遅延時間、および出力信号のＨレベル期間が大きく変
動するのを防止することができる。なお、単結晶半導体
層においても、本実施の形態の効果は得られる。しかし
ながら、図１５に示すように、ＭＯＳトランジスタのし
きい値（ＶTH）のバラツキは少なく、ドレイン電流も大
きくとれるので、低消費電力化のために、図１３に示す
従来の回路を用いるのが常識であり、図１に示すよう
な、本実施の形態のレベル変換回路は、消費電力が増え
るので誰もが思いつかなかった。
【００３１】図３ないし図７は、本発明の実施の形態の
レベル変換回路の変形例を示す回路図である。図３に示
すレベル変換回路は、１段目の回路の負荷回路として抵
抗素子を使用したものである。図３に示すレベル変換回
路では、抵抗素子に、薄膜トランジスタ（ＴＦＴ）と同
じポリシリコン膜や、電極配線が使用できるので、レベ
ル変換回路を簡単に形成でき、製造が容易である。図４
に示すレベル変換回路は、１段目の回路の負荷回路とし
て、ゲート電極に所定のバイアス電源Ｖｂｂが印加され
るポリシリコンＰＭＯＳ（Ｍ１）を使用したものであ
る。図４に示すレベル変換回路では、ＮＭＯＳ（Ｍ３）
を流れる電流が、ＰＭＯＳ（Ｍ１）で制限されるので、
消費電力を抑えることができる。この場合に、電流の制
限量は、バイアス電源Ｖｂｂで決定される。
レベル変換回路の変形例を示す回路図である。図３に示
すレベル変換回路は、１段目の回路の負荷回路として抵
抗素子を使用したものである。図３に示すレベル変換回
路では、抵抗素子に、薄膜トランジスタ（ＴＦＴ）と同
じポリシリコン膜や、電極配線が使用できるので、レベ
ル変換回路を簡単に形成でき、製造が容易である。図４
に示すレベル変換回路は、１段目の回路の負荷回路とし
て、ゲート電極に所定のバイアス電源Ｖｂｂが印加され
るポリシリコンＰＭＯＳ（Ｍ１）を使用したものであ
る。図４に示すレベル変換回路では、ＮＭＯＳ（Ｍ３）
を流れる電流が、ＰＭＯＳ（Ｍ１）で制限されるので、
消費電力を抑えることができる。この場合に、電流の制
限量は、バイアス電源Ｖｂｂで決定される。
【００３２】図５に示すレベル変換回路は、１段目の回
路の負荷回路として、ポリシリコンＮＭＯＳ（Ｍ２０）
から成る能動負荷回路を使用したものである。図５に示
すレベル変換回路では、入力段をＮＭＯＳ（Ｍ３）とＮ
ＭＯＳ（Ｍ２０）のＮＭＯＳトランジスタのみで構成で
き、ＮＭＯＳトランジスタはＰＭＯＳトランジスタより
も移動度が高いので高速化することができる。図６に示
すレベル変換回路は、１段目の回路の負荷回路として、
デプレッションモードポリシリコンＮＭＯＳ（Ｍ２１）
から成る能動負荷回路を使用したものである。図６に示
すレベル変換回路では、ＮＭＯＳ（Ｍ２１）はデプレッ
ションモードのＭＯＳトランジスタであるので、常時電
流を流すことができ、高速化することができる。しか
し、その分消費電力が増加する。
路の負荷回路として、ポリシリコンＮＭＯＳ（Ｍ２０）
から成る能動負荷回路を使用したものである。図５に示
すレベル変換回路では、入力段をＮＭＯＳ（Ｍ３）とＮ
ＭＯＳ（Ｍ２０）のＮＭＯＳトランジスタのみで構成で
き、ＮＭＯＳトランジスタはＰＭＯＳトランジスタより
も移動度が高いので高速化することができる。図６に示
すレベル変換回路は、１段目の回路の負荷回路として、
デプレッションモードポリシリコンＮＭＯＳ（Ｍ２１）
から成る能動負荷回路を使用したものである。図６に示
すレベル変換回路では、ＮＭＯＳ（Ｍ２１）はデプレッ
ションモードのＭＯＳトランジスタであるので、常時電
流を流すことができ、高速化することができる。しか
し、その分消費電力が増加する。
【００３３】図７に示すレベル変換回路は、１段目の回
路の負荷回路として、ダイオードＤを使用したものであ
る。ダイオードＤは、薄膜トランジスタ（ＴＦＴ）と同
じポリシリコン膜に、ｐ型領域を形成する不純物と、ｎ
型領域を形成する不純物をそれぞれドープして形成する
ことができるので、図７に示すレベル変換回路では、製
造プロセスが容易となる。これら図３ないし図７に示す
レベル変換回路でも、図１に示すレベル変換回路と同じ
ような効果を得ることが可能である。
路の負荷回路として、ダイオードＤを使用したものであ
る。ダイオードＤは、薄膜トランジスタ（ＴＦＴ）と同
じポリシリコン膜に、ｐ型領域を形成する不純物と、ｎ
型領域を形成する不純物をそれぞれドープして形成する
ことができるので、図７に示すレベル変換回路では、製
造プロセスが容易となる。これら図３ないし図７に示す
レベル変換回路でも、図１に示すレベル変換回路と同じ
ような効果を得ることが可能である。
【００３４】［実施の形態２］図８は、本発明の実施の
形態２のレベル変換回路を示す回路図である。図８に示
すように、本実施の形態のレベル変換回路も、エンハン
スメントモードＰチャネル形ポリシリコンＭＯＳトラン
ジスタおよびＮチャネル形ＭＯＳポリシリコントランジ
スタを計４個を使用したレベル変換回路であり、ＰＭＯ
Ｓ（Ｍ１）とＮＭＯＳ（Ｍ３）とから成る１段目の回路
と、ＰＭＯＳ（Ｍ２）とＮＭＯＳ（Ｍ４）とから成る２
段目の回路とを有する。本実施の形態のレベル変換回路
は、１段目の回路のＮＭＯＳ（Ｍ３）が、ソース電極に
入力信号φ６が印加され、ゲート電極がＶＣＣの低電圧
に接続されるとともに、２段目の回路のＮＭＯＳ（Ｍ
４）が、ソース電極がＶＳＳの基準電圧に接続され、ゲ
ート電極に入力端子ＶＩＮから入力される入力信号φ６
が印加される点で前記実施の形態１のレベル変換回路と
相違する。
形態２のレベル変換回路を示す回路図である。図８に示
すように、本実施の形態のレベル変換回路も、エンハン
スメントモードＰチャネル形ポリシリコンＭＯＳトラン
ジスタおよびＮチャネル形ＭＯＳポリシリコントランジ
スタを計４個を使用したレベル変換回路であり、ＰＭＯ
Ｓ（Ｍ１）とＮＭＯＳ（Ｍ３）とから成る１段目の回路
と、ＰＭＯＳ（Ｍ２）とＮＭＯＳ（Ｍ４）とから成る２
段目の回路とを有する。本実施の形態のレベル変換回路
は、１段目の回路のＮＭＯＳ（Ｍ３）が、ソース電極に
入力信号φ６が印加され、ゲート電極がＶＣＣの低電圧
に接続されるとともに、２段目の回路のＮＭＯＳ（Ｍ
４）が、ソース電極がＶＳＳの基準電圧に接続され、ゲ
ート電極に入力端子ＶＩＮから入力される入力信号φ６
が印加される点で前記実施の形態１のレベル変換回路と
相違する。
【００３５】本実施の形態のレベル変換回路では、入力
端子ＶＩＮより入力される入力信号φ６が、Ｈレベルの
ときに、ＮＭＯＳ（Ｍ３）がＯＦＦ、ＰＭＯＳ（Ｍ１）
がＯＦＦ、ＮＭＯＳ（Ｍ４）がＯＮ、ＰＭＯＳ（Ｍ２）
がＯＦＦとなり、出力端子ＶＯＵＴからは接地電圧ＶＳ
Ｓが出力される。また、入力信号φ６がＬレベルのとき
には、ＮＭＯＳ（Ｍ３）がＯＮ、ＰＭＯＳ（Ｍ１）がＯ
Ｎ、ＮＭＯＳ（Ｍ４）がＯＦＦ、ＰＭＯＳ（Ｍ２）がＯ
Ｎとなり、出力端子ＶＯＵＴからは高電圧ＶＤＤが出力
される。このように、前記実施の形態１のレベル変換回
路では、レベルシフトされた出力信号φ８が、入力信号
φ６と同相であるに対して、本実施の形態のレベル変換
回路では、レベルシフトされた出力信号φ８が、入力信
号φ６と逆相となる。本実施の形態のレベル変換回路で
も、前記実施の形態１のレベル変換回路と同じような効
果を得ることが可能であり、さらに、本実施の形態のレ
ベル変換回路において、１段目の回路の負荷回路（ＰＭ
ＯＳ（Ｍ１）で構成した部分）として、前記図３ないし
図７に示す負荷回路を採用してもよい。
端子ＶＩＮより入力される入力信号φ６が、Ｈレベルの
ときに、ＮＭＯＳ（Ｍ３）がＯＦＦ、ＰＭＯＳ（Ｍ１）
がＯＦＦ、ＮＭＯＳ（Ｍ４）がＯＮ、ＰＭＯＳ（Ｍ２）
がＯＦＦとなり、出力端子ＶＯＵＴからは接地電圧ＶＳ
Ｓが出力される。また、入力信号φ６がＬレベルのとき
には、ＮＭＯＳ（Ｍ３）がＯＮ、ＰＭＯＳ（Ｍ１）がＯ
Ｎ、ＮＭＯＳ（Ｍ４）がＯＦＦ、ＰＭＯＳ（Ｍ２）がＯ
Ｎとなり、出力端子ＶＯＵＴからは高電圧ＶＤＤが出力
される。このように、前記実施の形態１のレベル変換回
路では、レベルシフトされた出力信号φ８が、入力信号
φ６と同相であるに対して、本実施の形態のレベル変換
回路では、レベルシフトされた出力信号φ８が、入力信
号φ６と逆相となる。本実施の形態のレベル変換回路で
も、前記実施の形態１のレベル変換回路と同じような効
果を得ることが可能であり、さらに、本実施の形態のレ
ベル変換回路において、１段目の回路の負荷回路（ＰＭ
ＯＳ（Ｍ１）で構成した部分）として、前記図３ないし
図７に示す負荷回路を採用してもよい。
【００３６】本実施の形態のレベル変換回路と類似の回
路構成を持つバッファ回路が、たとえば、特開平０７−
００７４１４号公報に記載されている。図２２は、前記
公報（特開平０７−００７４１４号）に記載されている
バッファ回路の回路構成を示す回路図である。図２２に
示すバッファ回路は、バッファ回路であるが故に、ＰＭ
ＯＳ（Ｑ１）とＮＭＯＳ（Ｑ２）とは、ＶＤＤの電圧
と、ＶＳＳの基準電圧との間に接続される。そして、Ｎ
ＭＯＳ（Ｑ２）には、振幅が、ＶＤＤの電圧とＶＳＳの
接地電圧との間で変化する信号が印可される。そのた
め、ＮＭＯＳ（Ｑ２）は、デプレッションモードＮチャ
ネル形ＭＯＳトランジスタが使用される。
路構成を持つバッファ回路が、たとえば、特開平０７−
００７４１４号公報に記載されている。図２２は、前記
公報（特開平０７−００７４１４号）に記載されている
バッファ回路の回路構成を示す回路図である。図２２に
示すバッファ回路は、バッファ回路であるが故に、ＰＭ
ＯＳ（Ｑ１）とＮＭＯＳ（Ｑ２）とは、ＶＤＤの電圧
と、ＶＳＳの基準電圧との間に接続される。そして、Ｎ
ＭＯＳ（Ｑ２）には、振幅が、ＶＤＤの電圧とＶＳＳの
接地電圧との間で変化する信号が印可される。そのた
め、ＮＭＯＳ（Ｑ２）は、デプレッションモードＮチャ
ネル形ＭＯＳトランジスタが使用される。
【００３７】そもそも図２２に示すバッファ回路は、入
力信号の電圧レベルをシフトするレベル変換回路ではな
く、その上、図２２に示すバッファ回路は、デプレッシ
ョンモードＮチャネル形ＭＯＳトランジスタ（ＮＭＯＳ
（Ｑ２））を使用する点で、本実施の形態のレベル変換
回路と相違する。しかも、前記公報（特開平０７−００
７４１４号）には、図８に示す本実施の形態のレベル変
換回路を構成する各トランジスタ（ＮＭＯＳ（Ｍ３，Ｍ
４）およびＰＭＯＳ（Ｍ１，Ｍ２））のしきい値（ＶT
H）のばらつきにより、出力信号の遅延時間、および出
力信号のＨレベル期間が大きく変動するのを防止するこ
とは何ら開示されていない。
力信号の電圧レベルをシフトするレベル変換回路ではな
く、その上、図２２に示すバッファ回路は、デプレッシ
ョンモードＮチャネル形ＭＯＳトランジスタ（ＮＭＯＳ
（Ｑ２））を使用する点で、本実施の形態のレベル変換
回路と相違する。しかも、前記公報（特開平０７−００
７４１４号）には、図８に示す本実施の形態のレベル変
換回路を構成する各トランジスタ（ＮＭＯＳ（Ｍ３，Ｍ
４）およびＰＭＯＳ（Ｍ１，Ｍ２））のしきい値（ＶT
H）のばらつきにより、出力信号の遅延時間、および出
力信号のＨレベル期間が大きく変動するのを防止するこ
とは何ら開示されていない。
【００３８】［実施の形態３］図９は、本発明の実施の
形態３のレベル変換回路を示す回路図である。図９に示
すように、本実施の形態のレベル変換回路も、エンハン
スメントモードＰチャネル形ＭＯＳポリシリコントラン
ジスタおよびＮチャネル形ＭＯＳポリシリコントランジ
スタを計４個を使用したレベル変換回路であり、ＰＭＯ
Ｓ（Ｍ１）とＮＭＯＳ（Ｍ３）とから成る１段目の回路
と、ＰＭＯＳ（Ｍ２）とＮＭＯＳ（Ｍ４）とから成る２
段目の回路とを有する。本実施の形態のレベル変換回路
は、１段目の回路のＰＭＯＳ（Ｍ１）のゲートが、２段
目の回路のＰＭＯＳ（Ｍ２）のドレイン電極（即ち、出
力端子ＶＯＵＴ）に接続されている点で、前記実施の形
態１のレベル変換回路と相違する。
形態３のレベル変換回路を示す回路図である。図９に示
すように、本実施の形態のレベル変換回路も、エンハン
スメントモードＰチャネル形ＭＯＳポリシリコントラン
ジスタおよびＮチャネル形ＭＯＳポリシリコントランジ
スタを計４個を使用したレベル変換回路であり、ＰＭＯ
Ｓ（Ｍ１）とＮＭＯＳ（Ｍ３）とから成る１段目の回路
と、ＰＭＯＳ（Ｍ２）とＮＭＯＳ（Ｍ４）とから成る２
段目の回路とを有する。本実施の形態のレベル変換回路
は、１段目の回路のＰＭＯＳ（Ｍ１）のゲートが、２段
目の回路のＰＭＯＳ（Ｍ２）のドレイン電極（即ち、出
力端子ＶＯＵＴ）に接続されている点で、前記実施の形
態１のレベル変換回路と相違する。
【００３９】本実施の形態のレベル変換回路では、入力
端子ＶＩＮより入力される入力信号φ６が、Ｈレベルの
ときに、ＮＭＯＳ（Ｍ３）がＯＮ、ＰＭＯＳ（Ｍ１）が
ＯＦＦ、ＮＭＯＳ（Ｍ４）がＯＦＦ、ＰＭＯＳ（Ｍ２）
がＯＮとなり、出力端子ＶＯＵＴからは高電圧ＶＤＤが
出力される。また、入力信号φ６がＬレベルのときに、
ＮＭＯＳ（Ｍ３）がＯＦＦ、ＰＭＯＳ（Ｍ１）がＯＮ、
ＮＭＯＳ（Ｍ４）がＯＮ、ＰＭＯＳ（Ｍ２）がＯＦＦと
なり、出力端子ＶＯＵＴからは入力信号φ６のＬレベル
の電圧が出力される。このように、本実施の形態のレベ
ル変換回路では、前記実施の形態のレベル変換回路と同
様、レベルシフトされた出力信号φ８は、入力信号φ６
と同相となる。
端子ＶＩＮより入力される入力信号φ６が、Ｈレベルの
ときに、ＮＭＯＳ（Ｍ３）がＯＮ、ＰＭＯＳ（Ｍ１）が
ＯＦＦ、ＮＭＯＳ（Ｍ４）がＯＦＦ、ＰＭＯＳ（Ｍ２）
がＯＮとなり、出力端子ＶＯＵＴからは高電圧ＶＤＤが
出力される。また、入力信号φ６がＬレベルのときに、
ＮＭＯＳ（Ｍ３）がＯＦＦ、ＰＭＯＳ（Ｍ１）がＯＮ、
ＮＭＯＳ（Ｍ４）がＯＮ、ＰＭＯＳ（Ｍ２）がＯＦＦと
なり、出力端子ＶＯＵＴからは入力信号φ６のＬレベル
の電圧が出力される。このように、本実施の形態のレベ
ル変換回路では、前記実施の形態のレベル変換回路と同
様、レベルシフトされた出力信号φ８は、入力信号φ６
と同相となる。
【００４０】本実施の形態のレベル変換回路でも、前記
実施の形態１のレベル変換回路と同じような効果を得る
ことが可能である。また、本実施の形態のレベル変換回
路では、図９に示すように、１段目の回路も、２段目の
回路も、ＮＭＯＳ（Ｍ３，Ｍ４）がＯＮのときには、Ｐ
ＮＭＯＳ（Ｍ１，Ｍ２）がＯＦＦであり、ＮＭＯＳ（Ｍ
３，Ｍ４）がＯＦＦのときには、ＰＮＭＯＳ（Ｍ１，Ｍ
２）がＯＮなので、１段目の回路および２段目の回路に
は、スイッチング時以外は電流が流れず、低消費電力と
なる。但し、図１に示す実施の形態１のレベル変換回路
の方が、スピード（高速化）の点では有利である。
実施の形態１のレベル変換回路と同じような効果を得る
ことが可能である。また、本実施の形態のレベル変換回
路では、図９に示すように、１段目の回路も、２段目の
回路も、ＮＭＯＳ（Ｍ３，Ｍ４）がＯＮのときには、Ｐ
ＮＭＯＳ（Ｍ１，Ｍ２）がＯＦＦであり、ＮＭＯＳ（Ｍ
３，Ｍ４）がＯＦＦのときには、ＰＮＭＯＳ（Ｍ１，Ｍ
２）がＯＮなので、１段目の回路および２段目の回路に
は、スイッチング時以外は電流が流れず、低消費電力と
なる。但し、図１に示す実施の形態１のレベル変換回路
の方が、スピード（高速化）の点では有利である。
【００４１】本実施の形態のレベル変換回路は、ＮＭＯ
Ｓ（Ｍ３）のゲート電極、およびＮＭＯＳ（Ｍ４）のソ
ース電極に、外部端子ＶＩＮから入力される外部信号φ
６が直接印可される点で、前記図１４に示すレベル変換
回路と相違している。前述したように、ポリシリコンＭ
ＯＳトランジスタの場合、ＭＯＳトランジスタのしきい
値（ＶTH）のバラツキが大きく、かつ、電源電圧が低電
圧のときに、ＭＯＳトランジスタのしきい値（ＶTH）の
バラツキによりドレイン電流値（ＩＤ）が大きく変動す
る。そのため、前記図１４に示すレベル変換回路を、ポ
リシリコンＭＯＳトランジスタで構成した場合には、主
にＣＭＯＳインバータ（ＩＮＶ１，ＩＮＶ２）を構成す
るポリシリコンＭＯＳトランジスタのしきい値（ＶTH）
のばらつきにより、入力信号に対する出力信号の遅延時
間（または位相差）と、Ｈレベル期間（またはＬレベル
期間）の変化が大きくなるという問題があった。これに
対して、本実施の形態のレベル変換回路では、ＮＭＯＳ
（Ｍ３）のゲート電極、およびＮＭＯＳ（Ｍ４）のソー
ス電極に、外部端子ＶＩＮから入力される外部信号φ６
が直接印可されるので、レベル変換回路を構成する各ト
ランジスタ（ＮＭＯＳ（Ｍ３，Ｍ４）およびＰＭＯＳ
（Ｍ１，Ｍ２））のしきい値（ＶTH）のばらつきによ
り、出力信号の遅延時間、および出力信号のＨレベル期
間が大きく変動するのを防止することができる。
Ｓ（Ｍ３）のゲート電極、およびＮＭＯＳ（Ｍ４）のソ
ース電極に、外部端子ＶＩＮから入力される外部信号φ
６が直接印可される点で、前記図１４に示すレベル変換
回路と相違している。前述したように、ポリシリコンＭ
ＯＳトランジスタの場合、ＭＯＳトランジスタのしきい
値（ＶTH）のバラツキが大きく、かつ、電源電圧が低電
圧のときに、ＭＯＳトランジスタのしきい値（ＶTH）の
バラツキによりドレイン電流値（ＩＤ）が大きく変動す
る。そのため、前記図１４に示すレベル変換回路を、ポ
リシリコンＭＯＳトランジスタで構成した場合には、主
にＣＭＯＳインバータ（ＩＮＶ１，ＩＮＶ２）を構成す
るポリシリコンＭＯＳトランジスタのしきい値（ＶTH）
のばらつきにより、入力信号に対する出力信号の遅延時
間（または位相差）と、Ｈレベル期間（またはＬレベル
期間）の変化が大きくなるという問題があった。これに
対して、本実施の形態のレベル変換回路では、ＮＭＯＳ
（Ｍ３）のゲート電極、およびＮＭＯＳ（Ｍ４）のソー
ス電極に、外部端子ＶＩＮから入力される外部信号φ６
が直接印可されるので、レベル変換回路を構成する各ト
ランジスタ（ＮＭＯＳ（Ｍ３，Ｍ４）およびＰＭＯＳ
（Ｍ１，Ｍ２））のしきい値（ＶTH）のばらつきによ
り、出力信号の遅延時間、および出力信号のＨレベル期
間が大きく変動するのを防止することができる。
【００４２】［実施の形態４］図１０は、本発明の実施
の形態４のレベル変換回路を示す回路図である。図１０
に示すように、本実施の形態のレベル変換回路も、エン
ハンスメントモードＰチャネル形ＭＯＳポリシリコント
ランジスタおよびＮチャネル形ＭＯＳポリシリコントラ
ンジスタを計４個を使用したレベル変換回路であり、Ｐ
ＭＯＳ（Ｍ１）とＮＭＯＳ（Ｍ３）とから成る１段目の
回路と、ＰＭＯＳ（Ｍ２）とＮＭＯＳ（Ｍ４）とから成
る２段目の回路とを有する。本実施の形態のレベル変換
回路は、１段目の回路のＮＭＯＳ（Ｍ１）のゲートが、
２段目の回路のＰＭＯＳ（Ｍ２）のドレイン電極（即
ち、出力端子ＶＯＵＴ）に接続されている点で、前記実
施の形態２のレベル変換回路と相違する。
の形態４のレベル変換回路を示す回路図である。図１０
に示すように、本実施の形態のレベル変換回路も、エン
ハンスメントモードＰチャネル形ＭＯＳポリシリコント
ランジスタおよびＮチャネル形ＭＯＳポリシリコントラ
ンジスタを計４個を使用したレベル変換回路であり、Ｐ
ＭＯＳ（Ｍ１）とＮＭＯＳ（Ｍ３）とから成る１段目の
回路と、ＰＭＯＳ（Ｍ２）とＮＭＯＳ（Ｍ４）とから成
る２段目の回路とを有する。本実施の形態のレベル変換
回路は、１段目の回路のＮＭＯＳ（Ｍ１）のゲートが、
２段目の回路のＰＭＯＳ（Ｍ２）のドレイン電極（即
ち、出力端子ＶＯＵＴ）に接続されている点で、前記実
施の形態２のレベル変換回路と相違する。
【００４３】本実施の形態のレベル変換回路では、入力
端子ＶＩＮより入力される入力信号φ６が、Ｈレベルの
ときに、ＮＭＯＳ（Ｍ３）がＯＦＦ、ＰＭＯＳ（Ｍ１）
がＯＮ、ＮＭＯＳ（Ｍ４）がＯＮ、ＰＭＯＳ（Ｍ２）が
ＯＦＦとなり、出力端子ＶＯＵＴからは接地電圧ＶＳＳ
が出力される。また、入力信号φ６がＬレベルのときに
は、ＮＭＯＳ（Ｍ３）がＯＮ、ＰＭＯＳ（Ｍ１）がＯＦ
Ｆ、ＮＭＯＳ（Ｍ４）がＯＦＦ、ＰＭＯＳ（Ｍ２）がＯ
Ｎとなり、出力端子ＶＯＵＴからは高電圧ＶＤＤが出力
される。このように、本実施の形態のレベル変換回路で
は、前記実施の形態２のレベル変換回路と同様、レベル
シフトされた出力信号φ８は、入力信号φ６と逆相とな
る。本実施の形態のレベル変換回路も、前記実施の形態
３のレベル変換回路と同様、１段目の回路および２段目
の回路には、スイッチング時のみ電流が流れるので、低
消費電力となる。但し、図１に示す実施の形態１のレベ
ル変換回路の方が、スピード（高速化）の点では有利で
ある。
端子ＶＩＮより入力される入力信号φ６が、Ｈレベルの
ときに、ＮＭＯＳ（Ｍ３）がＯＦＦ、ＰＭＯＳ（Ｍ１）
がＯＮ、ＮＭＯＳ（Ｍ４）がＯＮ、ＰＭＯＳ（Ｍ２）が
ＯＦＦとなり、出力端子ＶＯＵＴからは接地電圧ＶＳＳ
が出力される。また、入力信号φ６がＬレベルのときに
は、ＮＭＯＳ（Ｍ３）がＯＮ、ＰＭＯＳ（Ｍ１）がＯＦ
Ｆ、ＮＭＯＳ（Ｍ４）がＯＦＦ、ＰＭＯＳ（Ｍ２）がＯ
Ｎとなり、出力端子ＶＯＵＴからは高電圧ＶＤＤが出力
される。このように、本実施の形態のレベル変換回路で
は、前記実施の形態２のレベル変換回路と同様、レベル
シフトされた出力信号φ８は、入力信号φ６と逆相とな
る。本実施の形態のレベル変換回路も、前記実施の形態
３のレベル変換回路と同様、１段目の回路および２段目
の回路には、スイッチング時のみ電流が流れるので、低
消費電力となる。但し、図１に示す実施の形態１のレベ
ル変換回路の方が、スピード（高速化）の点では有利で
ある。
【００４４】［実施の形態５］図１１は、本発明の実施
の形態５のアナログサンプリング方式のアクティブマト
リクスポリシリコンＭＯＳトランジスタ液晶表示モジュ
ールの表示パネルの構成を示すブロック図である。図１
１において、ＳＵＢ１は、軟化点が８００°Ｃ以下のガ
ラスや石英ガラスなどの透明な絶縁基板で、３は表示領
域であり、この表示領域３はマトリクス状の配置される
複数の画素を有し、各画素はポリシリコン薄膜トランジ
スタ（ＴＦＴ）を有する。各画素は、隣接する２本の電
極線（ドレイン電極線（映像電極線または垂直電極線）
（Ｄ）、または、ゲート電極線（走査電極線または水平
電極線）（Ｇ）と、隣接する２本の電極線（ゲート信号
線（Ｇ）またはドレイン信号線（Ｄ））との交差領域内
に配置される。
の形態５のアナログサンプリング方式のアクティブマト
リクスポリシリコンＭＯＳトランジスタ液晶表示モジュ
ールの表示パネルの構成を示すブロック図である。図１
１において、ＳＵＢ１は、軟化点が８００°Ｃ以下のガ
ラスや石英ガラスなどの透明な絶縁基板で、３は表示領
域であり、この表示領域３はマトリクス状の配置される
複数の画素を有し、各画素はポリシリコン薄膜トランジ
スタ（ＴＦＴ）を有する。各画素は、隣接する２本の電
極線（ドレイン電極線（映像電極線または垂直電極線）
（Ｄ）、または、ゲート電極線（走査電極線または水平
電極線）（Ｇ）と、隣接する２本の電極線（ゲート信号
線（Ｇ）またはドレイン信号線（Ｄ））との交差領域内
に配置される。
【００４５】各画素は薄膜トランジスタＴＦＴを有し、
各画素の薄膜トランジスタＴＦＴのソース電極は、画素
電極（図示せず）に接続され、画素電極とコモン電極
（図示せず）との間に液晶層が設けられるので、薄膜ト
ランジスタＴＦＴのソース電極とコモン電極（ＩＴＯ
２）との間には、液晶容量（ＣLC）が等価的に接続され
る。また、薄膜トランジスタＴＦＴ１のソース電極と前
段のゲート信号線（Ｇ）との間には、付加容量（ＣADD
）が接続される。マトリクス状に配置された行方向の
各薄膜トランジスタ（ＴＦＴ）のゲート電極は、ゲート
電極線（Ｇ）に接続され、各ゲート電極線（Ｇ）は表示
領域３の両側に配置される垂直方向走査回路５に接続さ
れる。マトリクス状に配置された列方向の各薄膜トラン
ジスタ（ＴＦＴ）のドレイン電極は、ドレイン電極線
（Ｄ）に接続され、各ドレイン電極線（Ｄ）は表示領域
３の一方の側に配置される水平方向走査回路４に接続さ
れる。さらに、各ドレイン電極線（Ｄ）は、表示領域３
の他方の側に配置されるプリチャージ回路６にも接続さ
れる。
各画素の薄膜トランジスタＴＦＴのソース電極は、画素
電極（図示せず）に接続され、画素電極とコモン電極
（図示せず）との間に液晶層が設けられるので、薄膜ト
ランジスタＴＦＴのソース電極とコモン電極（ＩＴＯ
２）との間には、液晶容量（ＣLC）が等価的に接続され
る。また、薄膜トランジスタＴＦＴ１のソース電極と前
段のゲート信号線（Ｇ）との間には、付加容量（ＣADD
）が接続される。マトリクス状に配置された行方向の
各薄膜トランジスタ（ＴＦＴ）のゲート電極は、ゲート
電極線（Ｇ）に接続され、各ゲート電極線（Ｇ）は表示
領域３の両側に配置される垂直方向走査回路５に接続さ
れる。マトリクス状に配置された列方向の各薄膜トラン
ジスタ（ＴＦＴ）のドレイン電極は、ドレイン電極線
（Ｄ）に接続され、各ドレイン電極線（Ｄ）は表示領域
３の一方の側に配置される水平方向走査回路４に接続さ
れる。さらに、各ドレイン電極線（Ｄ）は、表示領域３
の他方の側に配置されるプリチャージ回路６にも接続さ
れる。
【００４６】制御信号入力端子（９，１０）から入力さ
れる制御信号は、前記各実施の形態のレベル変換回路７
により電圧レベルがレベルシフトされて、水平方向走査
回路４、垂直方向走査回路５、および、プリチャージ回
路６に入力される。なお、本実施の形態では、レベル変
換回路７を構成するポリシリコンＭＯＳトランジスタ
は、画素を形成する各薄膜トランジスタ（ＴＦＴ）と同
時に透明な絶縁基板（ＳＵＢ１）上に形成される。本実
施の形態では、外部回路から入力される信号（一般に、
０〜５Ｖ、０〜３．５Ｖあるいは０〜３Ｖ）を、液晶表
示パネルやポリシリコンＭＯＳトランジスタ回路を十分
駆動できる電圧振幅（一般に高電圧）に変換する、レベ
ル変換回路を液晶表示パネル自体に内蔵している。した
がって、本実施の形態によれば、液晶表示パネルを標準
ロジックＩＣの出力信号で駆動することができる。
れる制御信号は、前記各実施の形態のレベル変換回路７
により電圧レベルがレベルシフトされて、水平方向走査
回路４、垂直方向走査回路５、および、プリチャージ回
路６に入力される。なお、本実施の形態では、レベル変
換回路７を構成するポリシリコンＭＯＳトランジスタ
は、画素を形成する各薄膜トランジスタ（ＴＦＴ）と同
時に透明な絶縁基板（ＳＵＢ１）上に形成される。本実
施の形態では、外部回路から入力される信号（一般に、
０〜５Ｖ、０〜３．５Ｖあるいは０〜３Ｖ）を、液晶表
示パネルやポリシリコンＭＯＳトランジスタ回路を十分
駆動できる電圧振幅（一般に高電圧）に変換する、レベ
ル変換回路を液晶表示パネル自体に内蔵している。した
がって、本実施の形態によれば、液晶表示パネルを標準
ロジックＩＣの出力信号で駆動することができる。
【００４７】本実施の形態のポリシリコンＭＯＳトラン
ジスタ液晶表示モジュールにおいても、１水平期間内に
垂直走査回路５により、例えば、１番目のゲート電極線
（Ｇｌ）を選択する。この間に、水平走査回路４からサ
ンプリングパルスを出力し、当該サンプリングパルスに
よりサンプルホールド回路（ＳＨ）を駆動して、映像信
号入力端子８から入力されるアナログ映像信号を、逐次
各ドレイン電極線（Ｄ）に供給する。本実施の形態の場
合、映像信号入力端子８から１２分割されたアナログ映
像信号映像が入力されるので、１個のサンプリングパル
スにより、１２本のドレイン電極線（Ｄ）に、アナログ
映像信号が供給される。さらに、１水平期間の帰線期間
内に、各ドレイン電極線（Ｄ）には、プリチャージ回路
６より、プリチャージ電圧入力端子１１から入力される
プリチャージ電圧が供給される。本実施の形態では、レ
ベル変換回路７として、前記各実施の形態のレベル変換
回路を使用するようにしたので、レベル変換回路を構成
するポリシリコンＭＯＳトランジスタのしきい値（ＶT
H）変動が生じたとしても、水平走査回路４から出力さ
れるサンプリングパルスの位相およびＨレベル期間の変
動を少なくすることができる。したがって、本実施の形
態では、液晶表示パネルに表示される画像にゴーストが
生ることがなく、表示画像の表示品質を従来より向上さ
せることができる。
ジスタ液晶表示モジュールにおいても、１水平期間内に
垂直走査回路５により、例えば、１番目のゲート電極線
（Ｇｌ）を選択する。この間に、水平走査回路４からサ
ンプリングパルスを出力し、当該サンプリングパルスに
よりサンプルホールド回路（ＳＨ）を駆動して、映像信
号入力端子８から入力されるアナログ映像信号を、逐次
各ドレイン電極線（Ｄ）に供給する。本実施の形態の場
合、映像信号入力端子８から１２分割されたアナログ映
像信号映像が入力されるので、１個のサンプリングパル
スにより、１２本のドレイン電極線（Ｄ）に、アナログ
映像信号が供給される。さらに、１水平期間の帰線期間
内に、各ドレイン電極線（Ｄ）には、プリチャージ回路
６より、プリチャージ電圧入力端子１１から入力される
プリチャージ電圧が供給される。本実施の形態では、レ
ベル変換回路７として、前記各実施の形態のレベル変換
回路を使用するようにしたので、レベル変換回路を構成
するポリシリコンＭＯＳトランジスタのしきい値（ＶT
H）変動が生じたとしても、水平走査回路４から出力さ
れるサンプリングパルスの位相およびＨレベル期間の変
動を少なくすることができる。したがって、本実施の形
態では、液晶表示パネルに表示される画像にゴーストが
生ることがなく、表示画像の表示品質を従来より向上さ
せることができる。
【００４８】また、本発明は、アナログサンプリング方
式のアクティブポリシリコンＭＯＳトランジスタ液晶表
示モジュールに限定されるものではなく、図１２に示す
デジタル入力方式のアクティブポリシリコンＭＯＳトラ
ンジスタ液晶表示モジュールにも適用可能である。図１
２に示すデジタル入力方式のアクティブポリシリコンＭ
ＯＳトランジスタ液晶表示モジュールと、図１１に示す
アナログサンプリング方式のアクティブポリシリコンＭ
ＯＳトランジスタ液晶表示モジュールとの違いは、映像
信号入力端子８にＤ／Ａ変換器ＤＡＣを設けた点であ
り、その他の構成は、図１１に示すアナログサンプリン
グ方式のアクティブポリシリコンＭＯＳトランジスタ液
晶表示モジュールと同じである。
式のアクティブポリシリコンＭＯＳトランジスタ液晶表
示モジュールに限定されるものではなく、図１２に示す
デジタル入力方式のアクティブポリシリコンＭＯＳトラ
ンジスタ液晶表示モジュールにも適用可能である。図１
２に示すデジタル入力方式のアクティブポリシリコンＭ
ＯＳトランジスタ液晶表示モジュールと、図１１に示す
アナログサンプリング方式のアクティブポリシリコンＭ
ＯＳトランジスタ液晶表示モジュールとの違いは、映像
信号入力端子８にＤ／Ａ変換器ＤＡＣを設けた点であ
り、その他の構成は、図１１に示すアナログサンプリン
グ方式のアクティブポリシリコンＭＯＳトランジスタ液
晶表示モジュールと同じである。
【００４９】図１２に示す液晶表示モジュールでは、Ｄ
／Ａ変換器ＤＡＣも、画素を形成する薄膜トランジスタ
（ＴＦＴ）と同時に形成される、ポリシリコン薄膜トラ
ンジスタで構成されるので、デジタルの映像信号を液晶
表示パネルに直接入力できる。しかも、Ｄ／Ａ変換器Ｄ
ＡＣと映像信号入力端子８との間には、前記各実施の形
態のレベル変換回路で構成されるレベル変換回路７が設
けられるので、標準ロジックＩＣの出力信号を映像信号
入力端子８に直接入力することができる。そして、ポリ
シリコン薄膜トランジスタで構成される、前記各実施の
形態のレベル変換回路から成るレベル変換回路７は、ポ
リシリコンＭＯＳトランジスタのしきい値（ＶTH）のバ
ラツキに対しても、遅延時間のバラツキが少なく、Ｄ／
Ａ変換器ＤＡＣのデータが一部反転することがないの
で、誤表示が起こらない。以上、本発明者によってなさ
れた発明を、前記実施の形態に基づき具体的に説明した
が、本発明は、前記実施の形態に限定されるものではな
く、その要旨を逸脱しない範囲において種々変更可能で
あることは勿論である。例えば、図１１に示すアクティ
ブマトリクス表示基板を、エレクトロルミネッセンス
（ＥＬ）表示装置にも用いることができる。
／Ａ変換器ＤＡＣも、画素を形成する薄膜トランジスタ
（ＴＦＴ）と同時に形成される、ポリシリコン薄膜トラ
ンジスタで構成されるので、デジタルの映像信号を液晶
表示パネルに直接入力できる。しかも、Ｄ／Ａ変換器Ｄ
ＡＣと映像信号入力端子８との間には、前記各実施の形
態のレベル変換回路で構成されるレベル変換回路７が設
けられるので、標準ロジックＩＣの出力信号を映像信号
入力端子８に直接入力することができる。そして、ポリ
シリコン薄膜トランジスタで構成される、前記各実施の
形態のレベル変換回路から成るレベル変換回路７は、ポ
リシリコンＭＯＳトランジスタのしきい値（ＶTH）のバ
ラツキに対しても、遅延時間のバラツキが少なく、Ｄ／
Ａ変換器ＤＡＣのデータが一部反転することがないの
で、誤表示が起こらない。以上、本発明者によってなさ
れた発明を、前記実施の形態に基づき具体的に説明した
が、本発明は、前記実施の形態に限定されるものではな
く、その要旨を逸脱しない範囲において種々変更可能で
あることは勿論である。例えば、図１１に示すアクティ
ブマトリクス表示基板を、エレクトロルミネッセンス
（ＥＬ）表示装置にも用いることができる。
【００５０】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。 （１）本発明のレベル変換回路によれば、回路を構成す
る上で必要となるトランジスタ総数を減少させることが
可能となる。 （２）本発明のレベル変換回路によれば、回路を構成す
るトランジスタのしきい値のバラツキによる影響を少な
くすることが可能となる。 （３）本発明の液晶表示装置によれば、表示パネルに表
示される画像の表示品質を向上させることが可能とな
る。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。 （１）本発明のレベル変換回路によれば、回路を構成す
る上で必要となるトランジスタ総数を減少させることが
可能となる。 （２）本発明のレベル変換回路によれば、回路を構成す
るトランジスタのしきい値のバラツキによる影響を少な
くすることが可能となる。 （３）本発明の液晶表示装置によれば、表示パネルに表
示される画像の表示品質を向上させることが可能とな
る。
【図１】本発明の実施の形態１のレベル変換回路を示す
回路図である。
回路図である。
【図２】本発明の実施の形態１のレベル変換回路の入出
力信号波形の一例を示す図である。
力信号波形の一例を示す図である。
【図３】本発明の実施の形態１のレベル変換回路の変形
例を示す回路図である。
例を示す回路図である。
【図４】本発明の実施の形態１のレベル変換回路の変形
例を示す回路図である。
例を示す回路図である。
【図５】本発明の実施の形態１のレベル変換回路の変形
例を示す回路図である。
例を示す回路図である。
【図６】本発明の実施の形態１のレベル変換回路の変形
例を示す回路図である。
例を示す回路図である。
【図７】本発明の実施の形態１のレベル変換回路の変形
例を示す回路図である。
例を示す回路図である。
【図８】本発明の実施の形態２のレベル変換回路を示す
回路図である。
回路図である。
【図９】本発明の実施の形態３のレベル変換回路を示す
回路図である。
回路図である。
【図１０】本発明の実施の形態４のレベル変換回路を示
す回路図である。
す回路図である。
【図１１】本発明の実施の形態５のアナログサンプリン
グ方式のアクティブマトリクスポリシリコンＭＯＳトラ
ンジスタ液晶表示モジュールの表示パネルの構成を示す
ブロック図である。
グ方式のアクティブマトリクスポリシリコンＭＯＳトラ
ンジスタ液晶表示モジュールの表示パネルの構成を示す
ブロック図である。
【図１２】本発明の実施の形態５のデジタル入力方式の
アクティブマトリクスポリシリコンＭＯＳトランジスタ
液晶表示モジュールの表示パネルの構成を示すブロック
図である。
アクティブマトリクスポリシリコンＭＯＳトランジスタ
液晶表示モジュールの表示パネルの構成を示すブロック
図である。
【図１３】従来のレベル変換回路の一例を示す回路図で
ある。
ある。
【図１４】従来のレベル変換回路の他の例を示す回路図
である。
である。
【図１５】半導体が単結晶シリコンから成るＮチャンネ
ル型ＭＯＳトランジスタのスイッチング特性の一例を示
すグラフである。
ル型ＭＯＳトランジスタのスイッチング特性の一例を示
すグラフである。
【図１６】半導体層がポリシリコンから成るＭＯＳトラ
ンジスタのスイッチング特性の一例を示すグラフであ
る。
ンジスタのスイッチング特性の一例を示すグラフであ
る。
【図１７】ＣＭＯＳインバータの直流伝達曲線を示すグ
ラフである。
ラフである。
【図１８】ＣＭＯＳインバータの入出力波形を説明する
ための模式図である。
ための模式図である。
【図１９】図１３に示すレベル変換回路を、ポリシリコ
ンＮチャンネル型ＭＯＳトランジスタと、ポリシリコン
Ｐチャンネル型ＭＯＳトランジスタで構成した時の、入
出力信号波形の一例を示す図である。
ンＮチャンネル型ＭＯＳトランジスタと、ポリシリコン
Ｐチャンネル型ＭＯＳトランジスタで構成した時の、入
出力信号波形の一例を示す図である。
【図２０】アクティブマトリクスポリシリコンＭＯＳト
ランジスタ液晶表示モジュールの表示原理を説明するた
めの図である。
ランジスタ液晶表示モジュールの表示原理を説明するた
めの図である。
【図２１】図２０において、ドレイン電極線へのアナロ
グ映像信号φｓｉｇのサンプリング動作を説明するため
のタイミングチャートである。
グ映像信号φｓｉｇのサンプリング動作を説明するため
のタイミングチャートである。
【図２２】従来のバッファ回路の回路構成を示す回路図
である。
である。
３…表示領域、４…水平方向走査回路、５…垂直方向走
査回路、６…プリチャージ回路、７…レベル変換回路、
８…映像信号入力端子、９，１０…制御信号入力端子、
１１…プリチャージ電圧入力端子、Ｍ，Ｑ…ＭＯＳトラ
ンジスタ、ＶＩＮ…入力端子、ＶＯＵＴ…出力端子、Ｔ
ＦＴ…薄膜トランジスタ、ＣLC…液晶容量、ＣADD…付
加容量、Ｄ…ドレイン電極線（映像電極線または垂直電
極線、Ｇ…ゲート電極線（走査電極線または水平電極
線）、ＳＵＢ１…絶縁基板、ＤＡＣ…デジタル−アナロ
グ変換器。
査回路、６…プリチャージ回路、７…レベル変換回路、
８…映像信号入力端子、９，１０…制御信号入力端子、
１１…プリチャージ電圧入力端子、Ｍ，Ｑ…ＭＯＳトラ
ンジスタ、ＶＩＮ…入力端子、ＶＯＵＴ…出力端子、Ｔ
ＦＴ…薄膜トランジスタ、ＣLC…液晶容量、ＣADD…付
加容量、Ｄ…ドレイン電極線（映像電極線または垂直電
極線、Ｇ…ゲート電極線（走査電極線または水平電極
線）、ＳＵＢ１…絶縁基板、ＤＡＣ…デジタル−アナロ
グ変換器。
フロントページの続き (72)発明者 尾手 幸秀 千葉県茂原市早野3681番地 日立デバイス エンジニアリング株式会社内 Ｆターム(参考） 2H092 JA24 JA37 KA04 KA05 MA30 2H093 NA16 NA31 NC03 NC16 ND05 ND10 ND32 5J056 AA11 AA32 BB02 BB37 CC21 DD13 DD17 DD18 DD28 DD29 DD46 DD55 EE11 FF08 GG06 KK01 KK03
Claims (20)
- 【請求項１】 第１導電型トランジスタと、当該第１導
電型トランジスタに接続される負荷回路とを有する１段
目の回路と、 第１導電型トランジスタと、当該第１導電型トランジス
タに接続される第２導電型トランジスタとを有する２段
目の回路とを備え、 前記１段目の回路の第１導電型トランジスタ、および前
記２段目の回路の第１導電型トランジスタの電極の中
で、出力または次段への出力に接続される電極以外の電
極は全て、前記外部入力信号電圧または直流電圧が印加
されることを特徴とするレベル変換回路。 - 【請求項２】 前記１段目の回路の前記負荷回路は、第
２導電型トランジスタから成り、 前記負荷回路の前記第２導電型トランジスタのゲート電
極には、外部から入力信号が印加されないことを特徴す
る請求項１に記載のレベル変換回路。 - 【請求項３】 前記負荷回路の前記第２導電型トランジ
スタのゲート電極は、前記負荷回路の前記第２導電型ト
ランジスタのドレイン電極に接続されることを特徴とす
る請求項２に記載のレベル変換回路。 - 【請求項４】 前記負荷回路の前記第２導電型トランジ
スタのゲート電極には、直流電圧が印加されることを特
徴とする請求項２に記載のレベル変換回路。 - 【請求項５】 前記負荷回路は、抵抗素子から成ること
を特徴とする請求項１に記載のレベル変換回路。 - 【請求項６】 前記１段目の回路の前記第１導電型トラ
ンジスタのゲート電極、および、前記２段目の回路の前
記第１導電型トランジスタのソース電極には、前記外部
入力信号が印加されることを特徴とする請求項１ないし
請求項５のいずれか１項に記載のレベル変換回路。 - 【請求項７】 前記２段目の回路の前記第１導電型トラ
ンジスタのゲート電極には、前記外部入力信号の低電圧
レベルより高レベルで、かつ、前記外部入力信号の高電
圧レベル以下のレベルの直流電圧が印加されることを特
徴とする請求項６に記載のレベル変換回路。 - 【請求項８】 前記１段目の回路の前記第１導電型トラ
ンジスタのソース電極、および、前記２段目の回路の前
記第１導電型トランジスタのゲート電極には、前記外部
入力信号が印加されることを特徴とする請求項１ないし
請求項５のいずれか１項に記載のレベル変換回路。 - 【請求項９】 前記１段目の回路の前記第１導電型トラ
ンジスタのゲート電極には、前記外部入力信号の低電圧
レベルより高レベルで、かつ、前記外部入力信号の高電
圧レベル以下のレベルの直流電圧が印加されることを特
徴とする請求項８に記載のレベル変換回路。 - 【請求項１０】 振幅が、第１の電圧レベルと、当該第
１の電圧レベルより低電位の第２の電圧レベルとの間の
入力信号を、前記第１の電圧レベルよりも高電位の第３
の電圧レベルと、前記第２の電圧レベルとの間の振幅の
電圧に変換して出力するレベル変換回路で、前記第３の
電圧レベルを出力するための電源電圧が供給されるレベ
ル変換回路であって、 前記入力信号が前記第１の電圧レベルのときに、前記電
源電圧、あるいは、外部から供給される前記入力信号電
圧を出力し、 前記入力信号が前記第２の電圧レベルのときに、外部か
ら供給される前記入力信号電圧、あるいは、前記電源電
圧を出力することを特徴とするレベル変換回路。 - 【請求項１１】 前記レベル変換回路は、第１導電型ト
ランジスタと、当該第１導電型トランジスタに接続され
る第２導電型トランジスタとを有する出力回路を有し、 前記入力信号が前記第１の電圧レベルのときに、前記第
２導電型トランジスタを介して前記電源電圧、あるい
は、前記第１導電型トランジスタを介して前記外部から
供給される入力信号電圧を出力し、 前記入力信号が前記第２の電圧レベルのときに、前記第
１導電型トランジスタを介して前記外部から供給される
入力信号電圧、あるいは、前記第２導電型トランジスタ
を介して前記電源電圧を出力することを特徴とする請求
項１０に記載のレベル変換回路。 - 【請求項１２】 前記出力回路の前段に、インバータ回
路、あるいは、バッファ回路を有し、 前記インバータ回路、およびバッファ回路は、前記出力
回路の第２導電型トランジスタのＯＮ、ＯＦＦは制御す
るが、前記出力回路の第１導電型トランジスタのＯＮ、
ＯＦＦは直接制御しないことを特徴とする請求項１１に
記載のレベル変換回路。 - 【請求項１３】 透明な基板上に薄膜トランジスタと画
素電極とを有する複数の画素と、 前記画素を駆動する駆動回路とを備える液晶表示装置で
あって、 前記駆動回路は、前記請求項１に記載のレベル変換回路
を介して外部回路からの信号が入力され、 前記レベル変換回路の第１導電型トランジスタは、前記
画素の前記薄膜トランジスタと同時に形成されることを
特徴とする液晶表示装置。 - 【請求項１４】 前記レベル変換回路の第１導電型トラ
ンジスタの半導体層は、多結晶シリコンから成ることを
特徴とする請求項１３に記載の液晶表示装置。 - 【請求項１５】 前記レベル変換回路の第１導電型トラ
ンジスタの半導体層は、非晶質シリコンにレーザー光を
照射して形成された結晶シリコンから成ることを特徴と
する請求項１３に記載の液晶表示装置。 - 【請求項１６】 前記レベル変換回路の第１導電型トラ
ンジスタの半導体層は、非晶質シリコンにレーザー光を
照射して形成された多結晶シリコンから成ることを特徴
とする請求項１３に記載の液晶表示装置。 - 【請求項１７】 透明な基板上に薄膜トランジスタと画
素電極とを有する複数の画素と、 前記画素を駆動する駆動回路とを備える液晶表示装置で
あって、 前記駆動回路は、前記請求項１に記載のレベル変換回路
を介して外部回路からの信号が入力され、 前記レベル変換回路の第２導電型トランジスタは、前記
画素の前記薄膜トランジスタと同時に形成されることを
特徴とする液晶表示装置。 - 【請求項１８】 前記レベル変換回路の第２導電型トラ
ンジスタの半導体層は、多結晶シリコンから成ることを
特徴とする請求項１７に記載の液晶表示装置。 - 【請求項１９】 前記レベル変換回路の第２導電型トラ
ンジスタの半導体層は、非晶質シリコンにレーザー光を
照射して形成された結晶シリコンから成ることを特徴と
する請求項１７に記載の液晶表示装置。 - 【請求項２０】 前記レベル変換回路の第２導電型トラ
ンジスタの半導体層は、非晶質シリコンにレーザー光を
照射して形成された多結晶シリコンから成ることを特徴
とする請求項１７に記載の液晶表示装置。
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