JP3242042B2 - レベルシフト回路 - Google Patents
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- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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Description
【０００１】
【発明の技術分野】本発明は、レベルシフト回路に関
し、特に、ＭＯＳトランジスタと電気抵抗（レジスタン
ス）素子とで構成して、レベルシフト量を適宜設定する
ことができるレベルシフト回路に関する。
し、特に、ＭＯＳトランジスタと電気抵抗（レジスタン
ス）素子とで構成して、レベルシフト量を適宜設定する
ことができるレベルシフト回路に関する。
【０００２】
【従来の技術】図４は、レベルシフト量を設定すること
ができる従来例のレベルシフト回路を示しており（特開
平８−１８４３３号公報参照）、該従来例の回路におい
ては、同一の回路図で表されるＣＭＯＳ構造の第１及び
第２のインバータ（比率型インバータ）Ｉ1及びＩ2を従
属接続している。そして、該インバータＩ1、Ｉ2それぞ
れにおいて、Ｐチャネルトランジスタ３３、３５のゲー
ト及びドレインが接続されており、Ｎチャネルトランジ
スタ３４、３６のゲートが各インバータＩ1、Ｉ2の入力
端として、ドレインが各インバータの出力端として構成
されている。
ができる従来例のレベルシフト回路を示しており（特開
平８−１８４３３号公報参照）、該従来例の回路におい
ては、同一の回路図で表されるＣＭＯＳ構造の第１及び
第２のインバータ（比率型インバータ）Ｉ1及びＩ2を従
属接続している。そして、該インバータＩ1、Ｉ2それぞ
れにおいて、Ｐチャネルトランジスタ３３、３５のゲー
ト及びドレインが接続されており、Ｎチャネルトランジ
スタ３４、３６のゲートが各インバータＩ1、Ｉ2の入力
端として、ドレインが各インバータの出力端として構成
されている。
【０００３】このような構成のレベルシフト回路におい
て、入力電圧Ｖiが第１のインバータＩ1に入力すると、
第１及び第２のインバータにより２段階に波形整形され
て、出力電圧Ｖoとして出力される。該出力電圧Ｖoは、
以下の式で表される。
て、入力電圧Ｖiが第１のインバータＩ1に入力すると、
第１及び第２のインバータにより２段階に波形整形され
て、出力電圧Ｖoとして出力される。該出力電圧Ｖoは、
以下の式で表される。
【数１】 Ｖo＝√｛（βn1βn2）／（βp1βp2）｝・Ｖi ＋｛１−√（βn2／βp2）｝・（Ｖdd＋Ｖtp） −［√｛（βn1βn2）／（βp1βp2）｝−√（βn2／βp2）］・Ｖtn （１） ただし、βp1：Ｐチャネルトランジスタ３３の利得係数 βn1：Ｎチャネルトランジスタ３４の利得係数 βp2：Ｐチャネルトランジスタ３５の利得係数 βn2：Ｎチャネルトランジスタ３６の利得係数 Ｖdd：電源ＶDDの電圧 Ｖtp：Ｐチャネルトランジスタ３３、３５のしきい値電圧 Ｖtn：Ｎチャネルトランジスタ３４、３６のしきい値電圧
【０００４】ここで、 βn1／βp1＝βp2／βn2 （２） となるように、Ｐチャネルトランジスタ及びＮチャネル
トランジスタを形成すると、式（１）は式（３）で表さ
れ、該式（３）の右辺の第２項がレベルシフト量Ｖsh表
すことになる。
トランジスタを形成すると、式（１）は式（３）で表さ
れ、該式（３）の右辺の第２項がレベルシフト量Ｖsh表
すことになる。
【数２】 Ｖo＝Ｖi＋｛１−√（βp1／βn1）｝・（Ｖdd＋Ｖtp＋Ｖtn） （３） Ｖsh＝｛１−√（βp1／βn1）｝・（Ｖdd＋Ｖtp＋Ｖtn） （４） よって、レベルシフト量Ｖshは、第１のインバータＩ1
中の２つのトランジスタの利得係数の比βp1／βn1に依
存して設定することができる。なお、このとき、式
（２）からβp1／βn1＝βn2／βp2となり、したがっ
て、式（４）のβp1／βn1を変化させれば、必然的に第
２のインバータＩ2中の２つのトランジスタの利得係数
の比βn2／βp2も同様に変化させる必要がある。
中の２つのトランジスタの利得係数の比βp1／βn1に依
存して設定することができる。なお、このとき、式
（２）からβp1／βn1＝βn2／βp2となり、したがっ
て、式（４）のβp1／βn1を変化させれば、必然的に第
２のインバータＩ2中の２つのトランジスタの利得係数
の比βn2／βp2も同様に変化させる必要がある。
【０００５】そして、トランジスタの利得係数βは、ト
ランジスタのチャネル幅をＷ、チャネル長をＬとし、プ
ロセスの利得係数をＫ′とすると、 β＝２Ｋ′・Ｗ／Ｌ で表される。したがって、第１及び第２のインバータを
構成する各トランジスタのチャネンル幅Ｗ及びチャネン
ル長Ｌを適宜選択すれば（ただし、βp1／βn1＝βn2／
βp2を満足する必要有り）、レベルシフト量を適宜設定
することができる。
ランジスタのチャネル幅をＷ、チャネル長をＬとし、プ
ロセスの利得係数をＫ′とすると、 β＝２Ｋ′・Ｗ／Ｌ で表される。したがって、第１及び第２のインバータを
構成する各トランジスタのチャネンル幅Ｗ及びチャネン
ル長Ｌを適宜選択すれば（ただし、βp1／βn1＝βn2／
βp2を満足する必要有り）、レベルシフト量を適宜設定
することができる。
【０００６】
【発明が解決しようとする課題】図４に示された従来例
のレベルシフト回路においては、上記したように、比率
型の第１及び第２のインバータを従属接続して構成し、
レベルシフト量Ｖshをインバータのトランジスタの利得
係数の比に基づいて設定している。したがって、ある入
力電圧Ｖiが入力されてレベルシフトした出力電圧Ｖoを
出力しているとき、第１及び第２のインバータそれぞれ
に、その利得係数によって定まるＤＣ電流が電源ＶDDか
らアースに常時流れてしまい、これにより、レベルシフ
ト回路の消費電力が大きくなってしまうという問題点が
あった。本発明は、このような従来例の問題点に鑑みて
なされたものであり、その目的は、レベルシフト回路に
おいて、レベルシフト量を所望の値に容易に設定できる
ようにするとともに、消費電力を低減することができる
ようにすることである。
のレベルシフト回路においては、上記したように、比率
型の第１及び第２のインバータを従属接続して構成し、
レベルシフト量Ｖshをインバータのトランジスタの利得
係数の比に基づいて設定している。したがって、ある入
力電圧Ｖiが入力されてレベルシフトした出力電圧Ｖoを
出力しているとき、第１及び第２のインバータそれぞれ
に、その利得係数によって定まるＤＣ電流が電源ＶDDか
らアースに常時流れてしまい、これにより、レベルシフ
ト回路の消費電力が大きくなってしまうという問題点が
あった。本発明は、このような従来例の問題点に鑑みて
なされたものであり、その目的は、レベルシフト回路に
おいて、レベルシフト量を所望の値に容易に設定できる
ようにするとともに、消費電力を低減することができる
ようにすることである。
【０００７】
【課題を解決するための手段】上記した目的を達成する
ために、本発明のＭＯＳトランジスタからなるレベルシ
フト回路においては、直列接続された第１及び第２のチ
ャネルタイプの第１及び第２のトランジスタからなるド
ライバ手段であって、前記第１のトランジスタのゲート
が前記入力端子に接続され、前記第１及び第２のトラン
ジスタのソースが前記出力端子に接続されているドライ
バ手段と、前記入力端子及び前記第２のトランジスタの
ゲートに接続された第１のバイアス電圧供給手段であっ
て、前記入力端子に供給された電圧をレベルシフトして
前記第２のトランジスタのゲートに供給する第１のバイ
アス電圧供給手段とを備えていることを特徴としてい
る。
ために、本発明のＭＯＳトランジスタからなるレベルシ
フト回路においては、直列接続された第１及び第２のチ
ャネルタイプの第１及び第２のトランジスタからなるド
ライバ手段であって、前記第１のトランジスタのゲート
が前記入力端子に接続され、前記第１及び第２のトラン
ジスタのソースが前記出力端子に接続されているドライ
バ手段と、前記入力端子及び前記第２のトランジスタの
ゲートに接続された第１のバイアス電圧供給手段であっ
て、前記入力端子に供給された電圧をレベルシフトして
前記第２のトランジスタのゲートに供給する第１のバイ
アス電圧供給手段とを備えていることを特徴としてい
る。
【０００８】本発明の好適な実施例においては、前記第
１のバイアス電圧供給手段は、２以上のｍ段の従属接続
されたバイアス電圧供給回路を含んでおり、各段のバイ
アス電圧供給回路は、負荷抵抗として機能する第１の抵
抗素子、前記第１のチャネルタイプのトランジスタ及び
電気抵抗として機能する第２の抵抗素子の直列接続で構
成されており、第１段のトランジスタのゲートが前記入
力端子に接続され、第ｉ段（ｉ＝１，２，・・・，ｍ−
１）のトランジスタのソースと第１の抵抗素子との接続
点が第ｉ＋１段のトランジスタのゲートに接続され、第
ｍ段のトランジスタのソースと第１の抵抗素子との接続
点が前記第２のトランジスタのゲートに接続されてい
る。
１のバイアス電圧供給手段は、２以上のｍ段の従属接続
されたバイアス電圧供給回路を含んでおり、各段のバイ
アス電圧供給回路は、負荷抵抗として機能する第１の抵
抗素子、前記第１のチャネルタイプのトランジスタ及び
電気抵抗として機能する第２の抵抗素子の直列接続で構
成されており、第１段のトランジスタのゲートが前記入
力端子に接続され、第ｉ段（ｉ＝１，２，・・・，ｍ−
１）のトランジスタのソースと第１の抵抗素子との接続
点が第ｉ＋１段のトランジスタのゲートに接続され、第
ｍ段のトランジスタのソースと第１の抵抗素子との接続
点が前記第２のトランジスタのゲートに接続されてい
る。
【０００９】また、第１のチャネルタイプがＰチャネル
である場合は、第２のチャネルタイプはＮチャネルであ
って、第２のトランジスタのドレインが電源電圧の正極
側に接続されている。逆に、第１のチャネルタイプがＮ
チャネルである場合は、第２のチャネルタイプはＰチャ
ネルであって、第２のトランジスタのドレインが電源電
圧の負極側に接続されている。さらに、第１及び第２の
抵抗素子は、ゲートとドレインが接続されたＰ及びＮチ
ャネルトランジスタで構成されるか、又はゲートとドレ
インが接続されたＮ及びＰチャネルトランジスタで構成
される。さらにまた、ドライバ手段はさらに、第１のト
ランジスタのドレインに直列接続された第３の抵抗素子
を含むこともできる。該第３の抵抗素子は、ゲートとド
レインとが接続されたＰ又はＮチャネルトランジスタで
構成されている。
である場合は、第２のチャネルタイプはＮチャネルであ
って、第２のトランジスタのドレインが電源電圧の正極
側に接続されている。逆に、第１のチャネルタイプがＮ
チャネルである場合は、第２のチャネルタイプはＰチャ
ネルであって、第２のトランジスタのドレインが電源電
圧の負極側に接続されている。さらに、第１及び第２の
抵抗素子は、ゲートとドレインが接続されたＰ及びＮチ
ャネルトランジスタで構成されるか、又はゲートとドレ
インが接続されたＮ及びＰチャネルトランジスタで構成
される。さらにまた、ドライバ手段はさらに、第１のト
ランジスタのドレインに直列接続された第３の抵抗素子
を含むこともできる。該第３の抵抗素子は、ゲートとド
レインとが接続されたＰ又はＮチャネルトランジスタで
構成されている。
【００１０】本発明のさらに好適な実施例においては、
第１のチャネルタイプがＰチャネルである場合に、２以
上のｍ段の従属接続されたバイアス電圧供給回路を有す
る第２のバイアス電圧供給手段を含んでおり、該第２の
バイアス電圧供給手段は、各段のバイアス電圧供給回路
が、負荷抵抗として機能する第４の抵抗素子、Ｎチャネ
ルのトランジスタ及び電気抵抗として機能する第５の抵
抗素子の直列接続で構成されており、第１段のトランジ
スタのゲートが前記入力端子に接続され、第ｉ段（ｉ＝
１，２，・・・，ｍ−１）のトランジスタのソースと第
４の抵抗素子との接続点が第ｉ＋１段のトランジスタの
ゲートに接続され、第ｍ段のトランジスタのソースと第
４の抵抗素子との接続点が前記第１のトランジスタのゲ
ートに接続されていることを特徴としている。この場
合、第４の抵抗素子は、ゲートとドレインとが接続され
たＰチャネルトランジスタで構成され、第５の抵抗素子
は、ゲートとドレインとが接続されたＮチャネルトラン
ジスタで構成される。
第１のチャネルタイプがＰチャネルである場合に、２以
上のｍ段の従属接続されたバイアス電圧供給回路を有す
る第２のバイアス電圧供給手段を含んでおり、該第２の
バイアス電圧供給手段は、各段のバイアス電圧供給回路
が、負荷抵抗として機能する第４の抵抗素子、Ｎチャネ
ルのトランジスタ及び電気抵抗として機能する第５の抵
抗素子の直列接続で構成されており、第１段のトランジ
スタのゲートが前記入力端子に接続され、第ｉ段（ｉ＝
１，２，・・・，ｍ−１）のトランジスタのソースと第
４の抵抗素子との接続点が第ｉ＋１段のトランジスタの
ゲートに接続され、第ｍ段のトランジスタのソースと第
４の抵抗素子との接続点が前記第１のトランジスタのゲ
ートに接続されていることを特徴としている。この場
合、第４の抵抗素子は、ゲートとドレインとが接続され
たＰチャネルトランジスタで構成され、第５の抵抗素子
は、ゲートとドレインとが接続されたＮチャネルトラン
ジスタで構成される。
【００１１】
【発明の実施の形態】図１には本発明のレベルシフト回
路の第１の実施例の回路図が示されており、該レベルシ
フト回路は、第１のバイアス電圧供給回路Ｂ1と、第２
のバイアス電圧供給回路Ｂ2と、ドライバ回路Ｄとによ
り構成されており、これらの３つの回路は順次、入出力
端間に従属接続されている。
路の第１の実施例の回路図が示されており、該レベルシ
フト回路は、第１のバイアス電圧供給回路Ｂ1と、第２
のバイアス電圧供給回路Ｂ2と、ドライバ回路Ｄとによ
り構成されており、これらの３つの回路は順次、入出力
端間に従属接続されている。
【００１２】第１のバイアス電圧供給回路Ｂ1は、電源
ＶDDとアースとの間に直列接続されたＮチャネルトラン
ジスタ１、Ｐチャネルトランジスタ２、及びＰチャネル
トランジスタ３を含んでいる。Ｎチャネルトランジスタ
１は、第１のバイアス電圧供給回路Ｂ1の負荷抵抗とし
て機能し、ゲートとドレインとが共に電源ＶDDに接続さ
れており、ソースがＰチャネルトランジスタ２のソース
に接続されて、その接続点は第１のバイアス供給回路Ｂ
1の出力ノードｎ1を形成する。Ｐチャネルトランジスタ
２は、ゲートに入力電圧Ｖiが供給され、ドレインがＰ
チャネルトランジスタ３のソースに接続されている。Ｐ
チャネルトランジスタ３は、ゲートとドレインとが共に
アースに接続されており、所定の抵抗値を有する抵抗素
子として機能する。
ＶDDとアースとの間に直列接続されたＮチャネルトラン
ジスタ１、Ｐチャネルトランジスタ２、及びＰチャネル
トランジスタ３を含んでいる。Ｎチャネルトランジスタ
１は、第１のバイアス電圧供給回路Ｂ1の負荷抵抗とし
て機能し、ゲートとドレインとが共に電源ＶDDに接続さ
れており、ソースがＰチャネルトランジスタ２のソース
に接続されて、その接続点は第１のバイアス供給回路Ｂ
1の出力ノードｎ1を形成する。Ｐチャネルトランジスタ
２は、ゲートに入力電圧Ｖiが供給され、ドレインがＰ
チャネルトランジスタ３のソースに接続されている。Ｐ
チャネルトランジスタ３は、ゲートとドレインとが共に
アースに接続されており、所定の抵抗値を有する抵抗素
子として機能する。
【００１３】第２のバイアス電圧供給回路Ｂ2は、電源
ＶDDとアースとの間に直列接続された負荷抵抗４、Ｐチ
ャネルトランジスタ５、及びＰチャネルトランジスタ６
を含んでいる。負荷抵抗４の一端は電源ＶDDに接続さ
れ、他端はＰチャネルトランジスタ５のソースに接続さ
れて、その接続点は第２のバイアス電圧供給回路Ｂ2の
出力ノードｎ2を形成する。Ｐチャネルトランジスタ５
は、ゲートが第１のバイアス電圧供給回路Ｂ1の出力ノ
ードｎ1に接続され、ドレインがＰチャネルトランジス
タ６のソースに接続されている。Ｐチャネルトランジス
タ６は、ゲートとドレインとが共にアースに接続されて
おり、所定の抵抗値を有する抵抗素子として機能する。
ＶDDとアースとの間に直列接続された負荷抵抗４、Ｐチ
ャネルトランジスタ５、及びＰチャネルトランジスタ６
を含んでいる。負荷抵抗４の一端は電源ＶDDに接続さ
れ、他端はＰチャネルトランジスタ５のソースに接続さ
れて、その接続点は第２のバイアス電圧供給回路Ｂ2の
出力ノードｎ2を形成する。Ｐチャネルトランジスタ５
は、ゲートが第１のバイアス電圧供給回路Ｂ1の出力ノ
ードｎ1に接続され、ドレインがＰチャネルトランジス
タ６のソースに接続されている。Ｐチャネルトランジス
タ６は、ゲートとドレインとが共にアースに接続されて
おり、所定の抵抗値を有する抵抗素子として機能する。
【００１４】ドライバ回路Ｄは、電源ＶDDとアースとの
間に直列接続されたＮチャネルトランジスタ７、Ｐチャ
ネルトランジスタ８、及びＰチャネルトランジスタ９を
含んでいる。Ｎチャネルトランジスタ７は、ゲートが第
２のバイアス電圧供給回路Ｂ2の出力ノードｎ2に接続さ
れ、ドレインが電源ＶDDに接続され、ソースがＰチャネ
ルトランジスタ８のソースに接続されて、その接続点が
出力Ｖoを取り出す出力端子を形成する。Ｐチャネルト
ランジスタ８は、ゲートに入力電圧Ｖiが供給され、ド
レインがＰチャネルトランジスタ９のソースに接続され
ている。Ｐチャネルトランジスタ９は、ゲートとドレイ
ンが共にアースに接続されており、所定の抵抗値を有す
る抵抗素子として機能する。第１及び第２のバイアス電
圧供給回路Ｂ1、Ｂ2のＰチャネルトランジスタ２、５、
並びにドライバ回路ＤのＮチャネルトランジスタ７は、
入力信号Ｖiの供給時に僅かにオン状態となるよう設計
されている。なお、すべてのトランジスタは、エンハン
スメント形のトランジスタで構成されており、Ｐチャネ
ルトランジスタのしきい値電圧は負、Ｎチャネルトラン
ジスタのしきい値電圧は正である。
間に直列接続されたＮチャネルトランジスタ７、Ｐチャ
ネルトランジスタ８、及びＰチャネルトランジスタ９を
含んでいる。Ｎチャネルトランジスタ７は、ゲートが第
２のバイアス電圧供給回路Ｂ2の出力ノードｎ2に接続さ
れ、ドレインが電源ＶDDに接続され、ソースがＰチャネ
ルトランジスタ８のソースに接続されて、その接続点が
出力Ｖoを取り出す出力端子を形成する。Ｐチャネルト
ランジスタ８は、ゲートに入力電圧Ｖiが供給され、ド
レインがＰチャネルトランジスタ９のソースに接続され
ている。Ｐチャネルトランジスタ９は、ゲートとドレイ
ンが共にアースに接続されており、所定の抵抗値を有す
る抵抗素子として機能する。第１及び第２のバイアス電
圧供給回路Ｂ1、Ｂ2のＰチャネルトランジスタ２、５、
並びにドライバ回路ＤのＮチャネルトランジスタ７は、
入力信号Ｖiの供給時に僅かにオン状態となるよう設計
されている。なお、すべてのトランジスタは、エンハン
スメント形のトランジスタで構成されており、Ｐチャネ
ルトランジスタのしきい値電圧は負、Ｎチャネルトラン
ジスタのしきい値電圧は正である。
【００１５】次に図１のレベルシフト回路の動作につい
て説明する。入力電圧Ｖiが第１のバイアス電圧供給回
路Ｂ1に供給されると、その出力ノードｎ1から、電圧Ｖ
n1が発生される。このとき、Ｐチャネルトランジスタ２
のゲート・ソース間電圧ＶGS2は、ＶGS2＝Ｖi−Ｖn1と
なるが、上記したように、該トランジスタ２が僅かにオ
ン状態となるよう、すなわち、 ＶGS2＝Ｖtp＋α1 （５） （Ｖtp：Ｐチャネルトランジスタのしきい値電圧） となるように設計されているから、Ｖn1は、 Ｖn1＝Ｖi−Ｖtp−α1 （６） で表される。ただし、Ｐチャネルトランジスタ２はエン
ハンスメント形であるから、Ｖtp＜０、かつα1＜０で
ある。例えば、−０．４Ｖ≦α1≦−０．２Ｖ程度に設
定すると、通常Ｖtp＝−０．７Ｖ程度であるから、−
１．１Ｖ≦ＶGS2≦−０．９Ｖとなる。
て説明する。入力電圧Ｖiが第１のバイアス電圧供給回
路Ｂ1に供給されると、その出力ノードｎ1から、電圧Ｖ
n1が発生される。このとき、Ｐチャネルトランジスタ２
のゲート・ソース間電圧ＶGS2は、ＶGS2＝Ｖi−Ｖn1と
なるが、上記したように、該トランジスタ２が僅かにオ
ン状態となるよう、すなわち、 ＶGS2＝Ｖtp＋α1 （５） （Ｖtp：Ｐチャネルトランジスタのしきい値電圧） となるように設計されているから、Ｖn1は、 Ｖn1＝Ｖi−Ｖtp−α1 （６） で表される。ただし、Ｐチャネルトランジスタ２はエン
ハンスメント形であるから、Ｖtp＜０、かつα1＜０で
ある。例えば、−０．４Ｖ≦α1≦−０．２Ｖ程度に設
定すると、通常Ｖtp＝−０．７Ｖ程度であるから、−
１．１Ｖ≦ＶGS2≦−０．９Ｖとなる。
【００１６】第１のバイアス電圧供給回路Ｂ1からの電
圧Ｖn1が第２のバイアス電圧供給回路Ｂ2に供給される
と、その出力ノードｎ2から、 Ｖn2＝Ｖi−２Ｖtp−α1−α2 （７） の電圧Ｖn2が発生される。α2（＜０）は、Ｐチャネル
トランジスタ５を僅かにオン状態となるよう、ゲート・
ソース間の電圧ＶGS5＝Ｖtp＋α2とするものである。例
えば、−０．４Ｖ≦α2≦−０．２Ｖに設定すると、−
１．１Ｖ≦ＶGS5≦−０．９Ｖとなる。
圧Ｖn1が第２のバイアス電圧供給回路Ｂ2に供給される
と、その出力ノードｎ2から、 Ｖn2＝Ｖi−２Ｖtp−α1−α2 （７） の電圧Ｖn2が発生される。α2（＜０）は、Ｐチャネル
トランジスタ５を僅かにオン状態となるよう、ゲート・
ソース間の電圧ＶGS5＝Ｖtp＋α2とするものである。例
えば、−０．４Ｖ≦α2≦−０．２Ｖに設定すると、−
１．１Ｖ≦ＶGS5≦−０．９Ｖとなる。
【００１７】さらに、第２のバイアス電圧供給回路Ｂ2
からの電圧Ｖn2がドライバ回路Ｄに供給されると、Ｎチ
ャネルトランジスタ７のソースから、出力電圧Ｖoとし
て、 Ｖo＝Ｖi−２Ｖtp−α1−α2−（Ｖtn＋γ） （８） （Ｖtn：Ｎチャネルトランジスタのしきい値電圧） が得られる。γは、α1及びα2と同様に、Ｎチャネルト
ランジスタ７のゲート・ソース間電圧ＶGS7＝Ｖtn＋γ
として該トランジスタ７を僅かにオン状態とするための
ものである。なお、Ｎチャネルトランジスタはエンハン
スメント形であるから、Ｖtn＞０、γ＞０である。例え
ば、０．２≦γ≦０．４Ｖに設定すると、通常Ｖtn＝
０．７であるから、０．９≦ＶGS7≦１．１となる。
からの電圧Ｖn2がドライバ回路Ｄに供給されると、Ｎチ
ャネルトランジスタ７のソースから、出力電圧Ｖoとし
て、 Ｖo＝Ｖi−２Ｖtp−α1−α2−（Ｖtn＋γ） （８） （Ｖtn：Ｎチャネルトランジスタのしきい値電圧） が得られる。γは、α1及びα2と同様に、Ｎチャネルト
ランジスタ７のゲート・ソース間電圧ＶGS7＝Ｖtn＋γ
として該トランジスタ７を僅かにオン状態とするための
ものである。なお、Ｎチャネルトランジスタはエンハン
スメント形であるから、Ｖtn＞０、γ＞０である。例え
ば、０．２≦γ≦０．４Ｖに設定すると、通常Ｖtn＝
０．７であるから、０．９≦ＶGS7≦１．１となる。
【００１８】式（８）から明らかなように、図１のレベ
ルシフト回路におけるレベルシフト量Ｖshは、 Ｖsh＝−（２Ｖtp＋α1＋α2）−（Ｖtn＋γ） （９） となる。例えば、｜Ｖtp｜＝Ｖtn＝０．７Ｖ、及び−
（α1＋α2）−γ＝０．３Ｖとなるように設計すれば、
Ｖsh＝１Ｖとなって、１Ｖのレベルシフト量が得られ
る。また、個々のトランジスタのサイズ等を適宜選択す
ることによりＶtp、α1、α2、Ｖtn、γを変更すれば、
レベルシフト量Ｖshを種々の値に設定することができ
る。さらに、バイアス電圧供給回路の従属接続の段数を
増加させてｍ段とすれば、 Ｖsh1＝−（ｍＶtp＋α1＋α2＋α3＋・・＋αm） −（Ｖtn＋γ） （１０） となり、レベルシフト量を大きく設定することができ
る。ただし、α3〜αmもα1、α2と同様に負である。
ルシフト回路におけるレベルシフト量Ｖshは、 Ｖsh＝−（２Ｖtp＋α1＋α2）−（Ｖtn＋γ） （９） となる。例えば、｜Ｖtp｜＝Ｖtn＝０．７Ｖ、及び−
（α1＋α2）−γ＝０．３Ｖとなるように設計すれば、
Ｖsh＝１Ｖとなって、１Ｖのレベルシフト量が得られ
る。また、個々のトランジスタのサイズ等を適宜選択す
ることによりＶtp、α1、α2、Ｖtn、γを変更すれば、
レベルシフト量Ｖshを種々の値に設定することができ
る。さらに、バイアス電圧供給回路の従属接続の段数を
増加させてｍ段とすれば、 Ｖsh1＝−（ｍＶtp＋α1＋α2＋α3＋・・＋αm） −（Ｖtn＋γ） （１０） となり、レベルシフト量を大きく設定することができ
る。ただし、α3〜αmもα1、α2と同様に負である。
【００１９】図１のレベルシフト回路においては、出力
端子と電源及びアースとの間、すなわちＮチャネルトラ
ンジスタ７のソースと電源ＶDDとの間、及び、Ｐチャネ
ルトランジスタ８のソースとアースとの間には浮遊容量
が存在し、また通常、容量性負荷が接続される。この場
合、容量性負荷の充電電圧が所望値Ｖo以下の場合に
は、Ｎチャネルトランジスタ７のゲート・ソース間電圧
が大きくなっているので、該トランジスタ７は十分にオ
ン状態となって大電流を供給することができ、これによ
り容量性負荷を高速で充電することができる。逆に、容
量性負荷の充電電圧が所望値Ｖo以上の場合には、Ｐチ
ャネルトランジスタ８のゲート・ソース間電圧が大きく
なっており、該トランジスタ７からの大電流で容量性負
荷を高速で放電することができる。したがって、所望の
値の出力電圧を高速で出力することができる。
端子と電源及びアースとの間、すなわちＮチャネルトラ
ンジスタ７のソースと電源ＶDDとの間、及び、Ｐチャネ
ルトランジスタ８のソースとアースとの間には浮遊容量
が存在し、また通常、容量性負荷が接続される。この場
合、容量性負荷の充電電圧が所望値Ｖo以下の場合に
は、Ｎチャネルトランジスタ７のゲート・ソース間電圧
が大きくなっているので、該トランジスタ７は十分にオ
ン状態となって大電流を供給することができ、これによ
り容量性負荷を高速で充電することができる。逆に、容
量性負荷の充電電圧が所望値Ｖo以上の場合には、Ｐチ
ャネルトランジスタ８のゲート・ソース間電圧が大きく
なっており、該トランジスタ７からの大電流で容量性負
荷を高速で放電することができる。したがって、所望の
値の出力電圧を高速で出力することができる。
【００２０】そして、ドライバ回路ＤのＰチャネルトラ
ンジスタ７はわずかにオン状態となるように設定されて
いるので、負荷の電圧が所望の出力電圧に一致している
状態では、ドライバ回路Ｄに流れる直流電流は極めて小
さく、よって、消費電力を低くすることができる。第１
及び第２のバイアス電圧供給回路Ｂ1及びＢ2に関して
も、ドライバ回路Ｄと同様に、Ｐチャネルトランジスタ
２及び５がわずかにオン状態となるように設定されてい
るので、これら回路に流れる直流電流も極めて小さく、
よって、消費電力が少ない。
ンジスタ７はわずかにオン状態となるように設定されて
いるので、負荷の電圧が所望の出力電圧に一致している
状態では、ドライバ回路Ｄに流れる直流電流は極めて小
さく、よって、消費電力を低くすることができる。第１
及び第２のバイアス電圧供給回路Ｂ1及びＢ2に関して
も、ドライバ回路Ｄと同様に、Ｐチャネルトランジスタ
２及び５がわずかにオン状態となるように設定されてい
るので、これら回路に流れる直流電流も極めて小さく、
よって、消費電力が少ない。
【００２１】図１に示した本発明及び図４に示した従来
例のレベルシフト回路の出力端子に容量性負荷を接続し
て、以下の条件下でテストを行った。 電源電圧Ｖdd＝５Ｖ 動作周波数ｆ＝１００ＫＨｚ（１サイクル＝１０μｓ） 負荷容量ＣL＝５ｐＦ 入力電圧Ｖi＝２．５Ｖ 出力電圧Ｖo＝３．５Ｖ（すなわち、レベルシフト量Ｖ
sh＝１Ｖ） このテストの結果、図４の従来例のレベルシフト回路に
おいては、直流電流が常時流れ、その電流値は約１ｍＡ
であった。
例のレベルシフト回路の出力端子に容量性負荷を接続し
て、以下の条件下でテストを行った。 電源電圧Ｖdd＝５Ｖ 動作周波数ｆ＝１００ＫＨｚ（１サイクル＝１０μｓ） 負荷容量ＣL＝５ｐＦ 入力電圧Ｖi＝２．５Ｖ 出力電圧Ｖo＝３．５Ｖ（すなわち、レベルシフト量Ｖ
sh＝１Ｖ） このテストの結果、図４の従来例のレベルシフト回路に
おいては、直流電流が常時流れ、その電流値は約１ｍＡ
であった。
【００２２】一方、本発明のレベルシフト回路において
は、Ｖo＜３．５Ｖのとき、すなわち、負荷が所望の出
力電圧に充電されるまでは、５Ｖの電源から約１ｍＡ
（＝１０００μＡ）の電流が流れたが、Ｖo＝３．５Ｖ
になった後は電流は約１７．５μＡであった。したがっ
て、本発明によれば、従来例に比べて、所望の出力電圧
が得られたときに消費電流が格段に小さくなることが実
証された。そして、本発明のレベルシフト回路を用いた
テストにおいては、容量性負荷がＶo＝３．５Ｖに充電
されるまでに０．５μｓだけしか必要でなかった。した
がって、１サイクル中の０．５μｓ／１０μｓ＝１／２
００でのみ約１ｍＡの電流が流れ、残りの１サイクルの
１９９／２００では約１７．５μＡの電流しか流れな
い。さらに実際には、一旦所望の出力電圧に充電されれ
ば、その後は、負荷に対して充電電流を流す必要がない
ので、その後のサイクルでは電流は１７．５μＡであ
り、したがって、本発明は、従来例に比べて、ほぼ１
７．５μＡ／１０００μＡ＝１／５７の消費電流に抑え
ることができる。
は、Ｖo＜３．５Ｖのとき、すなわち、負荷が所望の出
力電圧に充電されるまでは、５Ｖの電源から約１ｍＡ
（＝１０００μＡ）の電流が流れたが、Ｖo＝３．５Ｖ
になった後は電流は約１７．５μＡであった。したがっ
て、本発明によれば、従来例に比べて、所望の出力電圧
が得られたときに消費電流が格段に小さくなることが実
証された。そして、本発明のレベルシフト回路を用いた
テストにおいては、容量性負荷がＶo＝３．５Ｖに充電
されるまでに０．５μｓだけしか必要でなかった。した
がって、１サイクル中の０．５μｓ／１０μｓ＝１／２
００でのみ約１ｍＡの電流が流れ、残りの１サイクルの
１９９／２００では約１７．５μＡの電流しか流れな
い。さらに実際には、一旦所望の出力電圧に充電されれ
ば、その後は、負荷に対して充電電流を流す必要がない
ので、その後のサイクルでは電流は１７．５μＡであ
り、したがって、本発明は、従来例に比べて、ほぼ１
７．５μＡ／１０００μＡ＝１／５７の消費電流に抑え
ることができる。
【００２３】図２は、本発明のレベルシフト回路の第２
の実施例を示している。図２のレベルシフト回路は、図
１のレベルシフト回路の要素を相補的な要素に置き換え
た、図１の回路のいわゆる相対回路である。すなわち、
図２のレベルシフト回路は、（ａ）図１のレベルシフト
回路におけるＰチャネルトランジスタをＮチャネルトラ
ンジスタに変更し、ＮチャネルトランジスタをＰチャネ
ルトランジスタに変更し、かつ、（ｂ）電源ＶDDとアー
スとを逆に接続したものである。図２において、図１の
要素と相補的な要素は、図１で用いた参照番号に「′」
を付加して表している。
の実施例を示している。図２のレベルシフト回路は、図
１のレベルシフト回路の要素を相補的な要素に置き換え
た、図１の回路のいわゆる相対回路である。すなわち、
図２のレベルシフト回路は、（ａ）図１のレベルシフト
回路におけるＰチャネルトランジスタをＮチャネルトラ
ンジスタに変更し、ＮチャネルトランジスタをＰチャネ
ルトランジスタに変更し、かつ、（ｂ）電源ＶDDとアー
スとを逆に接続したものである。図２において、図１の
要素と相補的な要素は、図１で用いた参照番号に「′」
を付加して表している。
【００２４】図２のレベルシフト回路において、出力電
圧Ｖoは、 Ｖo＝Ｖi−（２Ｖtn＋α1′＋α2′）−（Ｖtp＋γ′） （１１） となる。図２のレベルシフト回路においても、バイアス
電圧供給回路の従属接続の段数をｍとすれば、出力電圧
Ｖoは、 Ｖo＝Ｖi−（ｍＶtn＋α1′＋α2′＋α3′＋・・＋αm′） −（Ｖtp＋γ′） （１２） となって、大きなレベルシフト量を得ることができる。
その他の作用効果においても、図１のものと同様であ
る。ただし、α1′〜αm′＞０であり、γ′＜０であ
る。
圧Ｖoは、 Ｖo＝Ｖi−（２Ｖtn＋α1′＋α2′）−（Ｖtp＋γ′） （１１） となる。図２のレベルシフト回路においても、バイアス
電圧供給回路の従属接続の段数をｍとすれば、出力電圧
Ｖoは、 Ｖo＝Ｖi−（ｍＶtn＋α1′＋α2′＋α3′＋・・＋αm′） −（Ｖtp＋γ′） （１２） となって、大きなレベルシフト量を得ることができる。
その他の作用効果においても、図１のものと同様であ
る。ただし、α1′〜αm′＞０であり、γ′＜０であ
る。
【００２５】図３は、本発明の第３の実施例のレベルシ
フト回路を示している。図３のレベルシフト回路は、図
１のレベルシフト回路におけるドライバ回路ＤのＰチャ
ネルトランジスタ９を削除するとともに、新たに付加し
た第３及び第４のバイアス電圧供給回路Ｂ3及びＢ4を介
してＰチャネルトランジスタ８を駆動するようにしたも
のである。なお、図３においては、ドライバ回路を参照
符号Ｄ″で示している。また、第３及び第４のバイアス
電圧供給回路Ｂ3及びＢ4は、図２に示した第１及び第２
のバイアス電圧供給回路Ｂ1′及びＢ2′と同一の構成を
有しており、したがって、第３及び第４のバイアス電圧
供給回路中の構成要素にも、図２で用いた参照番号を付
している。
フト回路を示している。図３のレベルシフト回路は、図
１のレベルシフト回路におけるドライバ回路ＤのＰチャ
ネルトランジスタ９を削除するとともに、新たに付加し
た第３及び第４のバイアス電圧供給回路Ｂ3及びＢ4を介
してＰチャネルトランジスタ８を駆動するようにしたも
のである。なお、図３においては、ドライバ回路を参照
符号Ｄ″で示している。また、第３及び第４のバイアス
電圧供給回路Ｂ3及びＢ4は、図２に示した第１及び第２
のバイアス電圧供給回路Ｂ1′及びＢ2′と同一の構成を
有しており、したがって、第３及び第４のバイアス電圧
供給回路中の構成要素にも、図２で用いた参照番号を付
している。
【００２６】図３のレベルシフト回路においては、出力
電圧Ｖoは、 Ｖo＝Ｖi−（２Ｖtp＋α1＋α2）−（Ｖtn＋γ） ＝Ｖi−（２Ｖtn＋α1′＋α2′）−（Ｖtp＋γ′） （１３） となる。図３のレベルシフト回路においても、バイアス
電圧供給回路の従属接続の段数をｍとすれば、レベルシ
フト量をより増大させることができることは言うまでも
ない。その他の作用効果も、図１及び図２のものと同様
である。なお、Ｎチャネルトランジスタ７及びＰチャネ
ルトランジスタ８の前段に配置されるバイアス電圧供給
回路の段数を必ずしも同一にする必要がない。
電圧Ｖoは、 Ｖo＝Ｖi−（２Ｖtp＋α1＋α2）−（Ｖtn＋γ） ＝Ｖi−（２Ｖtn＋α1′＋α2′）−（Ｖtp＋γ′） （１３） となる。図３のレベルシフト回路においても、バイアス
電圧供給回路の従属接続の段数をｍとすれば、レベルシ
フト量をより増大させることができることは言うまでも
ない。その他の作用効果も、図１及び図２のものと同様
である。なお、Ｎチャネルトランジスタ７及びＰチャネ
ルトランジスタ８の前段に配置されるバイアス電圧供給
回路の段数を必ずしも同一にする必要がない。
【００２７】本発明においては、その他種々の変形、変
更が可能であることは勿論である。例えば、図１におけ
るＮチャネルトランジスタ１、７、及びＰチャネルトラ
ンジスタ３、６、９を抵抗に置換しても同様の作用効果
を奏することができ、逆に、抵抗４をＭＯＳＦＥＴによ
り形成してもよい。また、必要に応じて、Ｎチャネルト
ランジスタ７と電源ＶDDとの間にＭＯＳＦＥＴ等からな
る抵抗素子を接続してもよい。図２及び図３に関しても
同様である。以上説明したように、本発明のレベルシフ
ト回路は、レベルシフト量を容易にかつ大きく設定する
ことが可能であるとともに、出力電圧を高速で所望の値
に一致させることができる。さらに、所望の出力電圧値
になった後は、電源からアースに流れる貫通電流が極め
て小さいので、消費電力を従来例と比較して極めて小さ
くすることができる。
更が可能であることは勿論である。例えば、図１におけ
るＮチャネルトランジスタ１、７、及びＰチャネルトラ
ンジスタ３、６、９を抵抗に置換しても同様の作用効果
を奏することができ、逆に、抵抗４をＭＯＳＦＥＴによ
り形成してもよい。また、必要に応じて、Ｎチャネルト
ランジスタ７と電源ＶDDとの間にＭＯＳＦＥＴ等からな
る抵抗素子を接続してもよい。図２及び図３に関しても
同様である。以上説明したように、本発明のレベルシフ
ト回路は、レベルシフト量を容易にかつ大きく設定する
ことが可能であるとともに、出力電圧を高速で所望の値
に一致させることができる。さらに、所望の出力電圧値
になった後は、電源からアースに流れる貫通電流が極め
て小さいので、消費電力を従来例と比較して極めて小さ
くすることができる。
【図１】本発明のレベルシフト回路の第１の実施例を示
す回路図である。
す回路図である。
【図２】本発明のレベルシフト回路の第２の実施例を示
す回路図である。
す回路図である。
【図３】本発明のレベルシフト回路の第３の実施例を示
す回路図である。
す回路図である。
【図４】従来例のレベルシフト回路を示す回路図であ
る。
る。
Claims (11)
- 【請求項１】 入力端子に供給された電圧をレベルシフ
トして出力端子から出力する、ＭＯＳトランジスタから
なるレベルシフト回路において、 直列接続された第１及び第２のチャネルタイプの第１及
び第２のトランジスタからなるドライバ手段であって、
前記第１のトランジスタのゲートが前記入力端子に接続
され、前記第１及び第２のトランジスタのソースが前記
出力端子に接続されているドライバ手段と、 前記入力端子及び前記第２のトランジスタのゲートに接
続された第１のバイアス電圧供給手段であって、前記入
力端子に供給された電圧をレベルシフトして前記第２の
トランジスタのゲートに供給する第１のバイアス電圧供
給手段とを備えていることを特徴とするレベルシフト回
路。 - 【請求項２】 請求項１記載の記載のレベルシフト回路
において、前記第１のバイアス電圧供給手段は、２以上
のｍ段の従属接続されたバイアス電圧供給回路を含んで
おり、 各段のバイアス電圧供給回路は、負荷抵抗として機能す
る第１の抵抗素子、前記第１のチャネルタイプのトラン
ジスタ及び電気抵抗として機能する第２の抵抗素子の直
列接続で構成されており、 第１段のトランジスタのゲートが前記入力端子に接続さ
れ、 第ｉ段（ｉ＝１，２，・・・，ｍ−１）のトランジスタ
のソースと第１の抵抗素子との接続点が第ｉ＋１段のト
ランジスタのゲートに接続され、 第ｍ段のトランジスタのソースと第１の抵抗素子との接
続点が前記第２のトランジスタのゲートに接続されてい
ることを特徴とするレベルシフト回路。 - 【請求項３】 請求項１又は２記載のレベルシフト回路
において、 前記第１のチャネルタイプはＰチャネルであり、前記第
２のチャネルタイプはＮチャネルであり、 前記第２のトランジスタのドレインが電源電圧の正極側
に接続されていることを特徴とするレベルシフト回路。 - 【請求項４】 請求項２に従属する請求項３記載のレベ
ルシフト回路において、 前記第１の抵抗素子は、ゲートとドレインが接続された
Ｎチャネルトランジスタで構成され、 前記第２の抵抗素子は、ゲートとドレインが接続された
Ｐチャネルトランジスタで構成されていることを特徴と
するレベルシフト回路。 - 【請求項５】 請求項１又は２記載のレベルシフト回路
において、 前記第１のチャネルタイプはＮチャネルであり、前記第
２のチャネルタイプはＰチャネルであり、 前記第２のトランジスタのドレインが電源電圧の負極側
に接続されていることを特徴とするレベルシフト回路。 - 【請求項６】 請求項２に従属する請求項５記載のレベ
ルシフト回路において、 前記第１の抵抗素子は、ゲートとドレインが接続された
Ｐチャネルトランジスタで構成され、 前記第２の抵抗素子は、ゲートとドレインが接続された
Ｎチャネルトランジスタで構成されていることを特徴と
するレベルシフト回路。 - 【請求項７】 請求項１〜６いずれかに記載のレベルシ
フト回路において、前記ドライバ手段はさらに、前記第
１のトランジスタのドレインに直列接続された第３の抵
抗素子を含んでいることを特徴とするレベルシフト回
路。 - 【請求項８】 請求項３又は４に従属する請求項７記載
のレベルシフト回路において、前記第３の抵抗素子は、
ゲートとドレインとが接続されたＰチャネルトランジス
タで構成されていることを特徴とするレベルシフト回
路。 - 【請求項９】 請求項５又は６に従属する請求項７記載
のレベルシフト回路において、前記第３の抵抗素子は、
ゲートとドレインが接続されたＮチャネルトランジスタ
で構成されていることを特徴とするレベルシフト回路。 - 【請求項１０】 請求項３又は４記載のレベルシフト回
路において、該回路はさらに、２以上のｍ段の従属接続
されたバイアス電圧供給回路を有する第２のバイアス電
圧供給手段を含んでおり、該第２のバイアス電圧供給手
段は、 各段のバイアス電圧供給回路が、負荷抵抗として機能す
る第４の抵抗素子、Ｎチャネルのトランジスタ及び電気
抵抗として機能する第５の抵抗素子の直列接続で構成さ
れており、 第１段のトランジスタのゲートが前記入力端子に接続さ
れ、 第ｉ段（ｉ＝１，２，・・・，ｍ−１）のトランジスタ
のソースと第４の抵抗素子との接続点が第ｉ＋１段のト
ランジスタのゲートに接続され、 第ｍ段のトランジスタのソースと第４の抵抗素子との接
続点が前記第１のトランジスタのゲートに接続されてい
ることを特徴とするレベルシフト回路。 - 【請求項１１】 請求項１０記載のレベルシフト回路に
おいて、 前記第４の抵抗素子は、ゲートとドレインとが接続され
たＰチャネルトランジスタで構成され、 前記第５の抵抗素子は、ゲートとドレインとが接続され
たＮチャネルトランジスタで構成されていることを特徴
とするレベルシフト回路。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25517897A JP3242042B2 (ja) | 1996-10-30 | 1997-09-19 | レベルシフト回路 |
| DK97308650T DK0840454T3 (da) | 1996-10-30 | 1997-10-29 | Niveauskiftekredsløb |
| DE69721940T DE69721940T2 (de) | 1996-10-30 | 1997-10-29 | Pegelverschiebungsschaltung |
| EP97308650A EP0840454B1 (en) | 1996-10-30 | 1997-10-29 | Level shift circuit |
| US08/960,626 US6034549A (en) | 1996-10-30 | 1997-10-29 | Level shift circuit |
| AT97308650T ATE240613T1 (de) | 1996-10-30 | 1997-10-29 | Pegelverschiebungsschaltung |
| KR1019970056149A KR100370679B1 (ko) | 1996-10-30 | 1997-10-30 | 레벨시프트회로 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8-288696 | 1996-10-30 | ||
| JP28869696 | 1996-10-30 | ||
| JP25517897A JP3242042B2 (ja) | 1996-10-30 | 1997-09-19 | レベルシフト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10190437A JPH10190437A (ja) | 1998-07-21 |
| JP3242042B2 true JP3242042B2 (ja) | 2001-12-25 |
Family
ID=26542064
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25517897A Expired - Fee Related JP3242042B2 (ja) | 1996-10-30 | 1997-09-19 | レベルシフト回路 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6034549A (ja) |
| EP (1) | EP0840454B1 (ja) |
| JP (1) | JP3242042B2 (ja) |
| KR (1) | KR100370679B1 (ja) |
| AT (1) | ATE240613T1 (ja) |
| DE (1) | DE69721940T2 (ja) |
| DK (1) | DK0840454T3 (ja) |
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|---|---|---|---|---|
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| US6483347B1 (en) | 2001-07-11 | 2002-11-19 | Micron Technology, Inc. | High speed digital signal buffer and method |
| US6906552B2 (en) * | 2001-12-03 | 2005-06-14 | Broadcom Corporation | System and method utilizing a one-stage level shift circuit |
| TWI238987B (en) * | 2003-01-24 | 2005-09-01 | Au Optronics Corp | Pre-charging system of active matrix display |
| US6995598B2 (en) * | 2003-02-13 | 2006-02-07 | Texas Instruments Incorporated | Level shifter circuit including a set/reset circuit |
| KR100711108B1 (ko) * | 2004-07-16 | 2007-04-24 | 삼성전자주식회사 | 레벨 쉬프터 및 레벨 쉬프팅 방법 |
| KR101039027B1 (ko) | 2004-12-13 | 2011-06-07 | 삼성전자주식회사 | 레벨 시프터 및 이를 포함하는 표시 장치 |
| KR101156735B1 (ko) * | 2010-12-21 | 2012-06-14 | 전자부품연구원 | 로직 레벨 변환기 |
| US9154133B2 (en) * | 2011-09-28 | 2015-10-06 | Texas Instruments Incorporated | ESD robust level shifter |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4150308A (en) * | 1977-10-25 | 1979-04-17 | Motorola, Inc. | CMOS level shifter |
| JPS58151124A (ja) * | 1982-03-04 | 1983-09-08 | Ricoh Co Ltd | レベル変換回路 |
| JPS60105320A (ja) * | 1983-11-14 | 1985-06-10 | Nippon Telegr & Teleph Corp <Ntt> | レベル変換回路 |
| US4642488A (en) * | 1985-09-03 | 1987-02-10 | Codex Corporation | CMOS input buffer accepting TTL level inputs |
| FR2587567B1 (fr) * | 1985-09-17 | 1987-11-20 | Thomson Csf | Circuit de conversion d'une entree differentielle en niveaux logiques cmos |
| JPS62190923A (ja) * | 1986-02-18 | 1987-08-21 | Matsushita Electric Ind Co Ltd | レベル変換回路 |
| US4675557A (en) * | 1986-03-20 | 1987-06-23 | Motorola Inc. | CMOS voltage translator |
| JPH02301323A (ja) * | 1989-05-16 | 1990-12-13 | Seiko Epson Corp | レベルシフト回路 |
| US5206544A (en) * | 1991-04-08 | 1993-04-27 | International Business Machines Corporation | CMOS off-chip driver with reduced signal swing and reduced power supply disturbance |
| US5381060A (en) * | 1992-02-14 | 1995-01-10 | International Business Machines Corporation | Differential current switch to super buffer logic level translator |
| JPH07226670A (ja) * | 1994-02-14 | 1995-08-22 | Matsushita Electric Ind Co Ltd | Ｃｍｏｓレベルシフト回路 |
| JP3623004B2 (ja) * | 1994-03-30 | 2005-02-23 | 松下電器産業株式会社 | 電圧レベル変換回路 |
| JPH0818433A (ja) * | 1994-06-29 | 1996-01-19 | Matsushita Electric Ind Co Ltd | レベルシフト回路 |
-
1997
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