JPS62243422A - インバ−タ回路 - Google Patents
インバ−タ回路Info
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- JPS62243422A JPS62243422A JP61088594A JP8859486A JPS62243422A JP S62243422 A JPS62243422 A JP S62243422A JP 61088594 A JP61088594 A JP 61088594A JP 8859486 A JP8859486 A JP 8859486A JP S62243422 A JPS62243422 A JP S62243422A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
- H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
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- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
イ、産業上の利用分野
本発明はインバータ回路に関するものである。
ロ、従来技術
従来、ロジックＩ Ｃ（Ｉ ｎｔｅｇｒａｔｅｄ Ｃ１
ｒｃｕｉｔ）等においては、ＴＴＬ （Ｔｒａｎｓｉｓ
ｔｏｒ ＴｒａｎｓｉｓｔｏｒＬｏｇｉｃ）がその高集
積性及び高速性のために多用されている。こうしたＴＴ
Ｌデバイスで、低消費電力のＣＭＣ）Ｓ （Ｃｏｍｐｌ
ｅｍｅｎｔａｒｙ Ｍｅｔａｌ ０ｘｉｄｅＦｉｅ
ｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を使用
する場合、ＴＴＬと０ＭＯ３とはスレショルドレベル（
しきい値電圧：論理が変化する入力電圧）が大幅に異な
っている。具体的には、ＴＴＬレベルは電源電圧（Ｖｃ
ｃ）＝５Ｖのときにロウレベル“Ｌ”＝０．８ｖ１ハイ
レベル“Ｈ”−２，０ｖ程度であるが、ＣＭＯＳ ハＬ
レベル＝ ＯＶ、 Ｈレベル＝ ５ Ｖである。従っ
て、一般には、０Ｍ０３回路においてもＴＴＬレベルを
入力として内部の０Ｍ０３回路に適合する出力に変換す
る入力回路を設ける必要がある。
ｒｃｕｉｔ）等においては、ＴＴＬ （Ｔｒａｎｓｉｓ
ｔｏｒ ＴｒａｎｓｉｓｔｏｒＬｏｇｉｃ）がその高集
積性及び高速性のために多用されている。こうしたＴＴ
Ｌデバイスで、低消費電力のＣＭＣ）Ｓ （Ｃｏｍｐｌ
ｅｍｅｎｔａｒｙ Ｍｅｔａｌ ０ｘｉｄｅＦｉｅ
ｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を使用
する場合、ＴＴＬと０ＭＯ３とはスレショルドレベル（
しきい値電圧：論理が変化する入力電圧）が大幅に異な
っている。具体的には、ＴＴＬレベルは電源電圧（Ｖｃ
ｃ）＝５Ｖのときにロウレベル“Ｌ”＝０．８ｖ１ハイ
レベル“Ｈ”−２，０ｖ程度であるが、ＣＭＯＳ ハＬ
レベル＝ ＯＶ、 Ｈレベル＝ ５ Ｖである。従っ
て、一般には、０Ｍ０３回路においてもＴＴＬレベルを
入力として内部の０Ｍ０３回路に適合する出力に変換す
る入力回路を設ける必要がある。
０ＭＯ３ＩＣにおいてＴＴＬレベルの信号を受けて０Ｍ
Ｏ３に出力する手段として、第４図に示すインバータが
知られている。このインバータでは、ＮチャネルＭＯ３
）ランジスタのサイズ（具体的にはチャネル幅）を増大
させる等によってそのコンダクタンスを上げ、これによ
ってインバータのスイッチイングポイントを下げている
。
Ｏ３に出力する手段として、第４図に示すインバータが
知られている。このインバータでは、ＮチャネルＭＯ３
）ランジスタのサイズ（具体的にはチャネル幅）を増大
させる等によってそのコンダクタンスを上げ、これによ
ってインバータのスイッチイングポイントを下げている
。
しかしながら、このインバータは、ＰチャネルＭＯ３）
ランジスタとＮチャネルＭＯ３）ランジランジスタで別
々に生じる。このため、得られたインバータのスイッチ
ングポイント自体が変動し易く、一定しないことがあり
、最悪の場合はＴＴＬレベルのＬレベル（Ｖ ＋ｔ）及
びＨレベル（ＶＩＮ）の双方を越えてしまい、動作不能
となることがある。また、動作スピードにも悪影響を与
えることがある。
ランジスタとＮチャネルＭＯ３）ランジランジスタで別
々に生じる。このため、得られたインバータのスイッチ
ングポイント自体が変動し易く、一定しないことがあり
、最悪の場合はＴＴＬレベルのＬレベル（Ｖ ＋ｔ）及
びＨレベル（ＶＩＮ）の双方を越えてしまい、動作不能
となることがある。また、動作スピードにも悪影響を与
えることがある。
そこで、第５図のような比較増幅器（コンパレータ）を
使用し、基準（参照）電圧（ＶＩＥＦ）に対してＬレベ
ルとＨレベルとを比較して、■、〉ＶＢｙのときは“Ｈ
″、Ｖ＋ ＜ｖＢｙ （７）ときは／ＩＬ″を出力すれ
ばよい。ところが、この場合、デバイスの端子を電源電
圧（Ｖｃｃ）又は接地（ＧＮＤ）レベルに接続したとき
にでも、定常電流が流れてしまうので、不都合である。
使用し、基準（参照）電圧（ＶＩＥＦ）に対してＬレベ
ルとＨレベルとを比較して、■、〉ＶＢｙのときは“Ｈ
″、Ｖ＋ ＜ｖＢｙ （７）ときは／ＩＬ″を出力すれ
ばよい。ところが、この場合、デバイスの端子を電源電
圧（Ｖｃｃ）又は接地（ＧＮＤ）レベルに接続したとき
にでも、定常電流が流れてしまうので、不都合である。
他方、上記した製造条件のばらつきの影響を効果的に解
消する対策として、第６図に示す如きＣＭＯＳインバー
タ回路がある。これは、補正電°流を加えることによっ
て、インバータのスイッチングポイントを常にｖ＊！ｒ
となるようにしたものである。このＣＭＯＳインバータ
回路を詳細に説明する。
消する対策として、第６図に示す如きＣＭＯＳインバー
タ回路がある。これは、補正電°流を加えることによっ
て、インバータのスイッチングポイントを常にｖ＊！ｒ
となるようにしたものである。このＣＭＯＳインバータ
回路を詳細に説明する。
まず、トランジスタＭ１及びＭｌは、基本的なインバー
タを形成する。インバータ入力は相互接続されたＭｌ−
Ｍ２ゲートに共通に供給され、またインバータ出力は相
互接続されたＭｌ−Ｍ２ドレインから共通に得られる。
タを形成する。インバータ入力は相互接続されたＭｌ−
Ｍ２ゲートに共通に供給され、またインバータ出力は相
互接続されたＭｌ−Ｍ２ドレインから共通に得られる。
Ｍｌのソースには供給電圧■が与えられ、Ｍｌのソース
は接地される。
は接地される。
また、トランジスタＭ３及びＭ４は、それぞれのゲート
が互いに接続されかつそれぞれのソースには電圧Ｖが印
加され、これによって１：１の電流（カレント）ミラー
回路を形成する。この電流ミラー回路において、Ｍ４の
ドレインの出力電流は、ＭＳのドレインからの入力電流
に等しい。Ｍ４のドレインはインバータの出力ＯＵＴに
接続されている。ＭＳのドレイン及びゲートはトランジ
スりＭＳのドレインに接続される。このＭＳのソースは
、接地される。ＭＳのゲートはトランジスタＭ６及びＭ
Ｓから形成される電圧分割回路に接続される。同様にし
て、トランジスタＭ９及びＭＩＧのソースは接地され、
ゲートは互いに接続され、これによって１：１電流ミラ
一回路を形成する。
が互いに接続されかつそれぞれのソースには電圧Ｖが印
加され、これによって１：１の電流（カレント）ミラー
回路を形成する。この電流ミラー回路において、Ｍ４の
ドレインの出力電流は、ＭＳのドレインからの入力電流
に等しい。Ｍ４のドレインはインバータの出力ＯＵＴに
接続されている。ＭＳのドレイン及びゲートはトランジ
スりＭＳのドレインに接続される。このＭＳのソースは
、接地される。ＭＳのゲートはトランジスタＭ６及びＭ
Ｓから形成される電圧分割回路に接続される。同様にし
て、トランジスタＭ９及びＭＩＧのソースは接地され、
ゲートは互いに接続され、これによって１：１電流ミラ
一回路を形成する。
このミラー回路の出力であるＭＩＯのドレインは、更に
インバータ出力に接続される。Ｍ９のゲート及びドレイ
ンはトランジスタＭ７のドレインに接続され、Ｍｌのソ
ースは電圧Ｖが与えられ、ＭｌのゲートはＭＳのゲート
と同じ点でＭＳ−Ｍ８電圧分割器に接続される。゛ ＭＳ及びＭｌのゲート上の電圧はインバータのスイッチ
ングポイント（切り換え電圧）（ＶＩＥＦ）であり、イ
ンバータ入力電圧がこの電圧点を超過する時にインバー
タの出力における電圧は状態を変化する。即ち、インバ
ータ入力電圧が最初は高電位レベルにあって、その後゛
に切り換え点より低い電圧まで下がると、インバータ出
力は低レベルから高レベルに切り換わる０反対に、イン
バータ入力電圧が低レベルから高レベルへ変化する間に
切り換え点を通過する場合、インバータ出力は高レベル
から低レベルに切り換わる。この場合Ｖ／２である切り
換え点は、トランジスタＭ６及びＭＳを実質上同一に構
成することによって設定できる゛ ので、ＭＳのドレイ
ンとＭＳのソースとの間のノードに存在する電圧は約Ｖ
／２となる。これはＭＳとＭｌのゲート電圧でもある。
インバータ出力に接続される。Ｍ９のゲート及びドレイ
ンはトランジスタＭ７のドレインに接続され、Ｍｌのソ
ースは電圧Ｖが与えられ、ＭｌのゲートはＭＳのゲート
と同じ点でＭＳ−Ｍ８電圧分割器に接続される。゛ ＭＳ及びＭｌのゲート上の電圧はインバータのスイッチ
ングポイント（切り換え電圧）（ＶＩＥＦ）であり、イ
ンバータ入力電圧がこの電圧点を超過する時にインバー
タの出力における電圧は状態を変化する。即ち、インバ
ータ入力電圧が最初は高電位レベルにあって、その後゛
に切り換え点より低い電圧まで下がると、インバータ出
力は低レベルから高レベルに切り換わる０反対に、イン
バータ入力電圧が低レベルから高レベルへ変化する間に
切り換え点を通過する場合、インバータ出力は高レベル
から低レベルに切り換わる。この場合Ｖ／２である切り
換え点は、トランジスタＭ６及びＭＳを実質上同一に構
成することによって設定できる゛ ので、ＭＳのドレイ
ンとＭＳのソースとの間のノードに存在する電圧は約Ｖ
／２となる。これはＭＳとＭｌのゲート電圧でもある。
ＭＳとＭｌの物理的寸法はそれぞれ、Ｍｌ及びＭｌの寸
法に実質上等しくなるように選択されるので、ＭＳ及び
Ｍｌのドレイン電流は、入力電圧が切り換え点又はＶ／
２を超過する時に流れるＭｌ及びＭｌのドレイン電流の
量に等しくなる。従って、ＭＳのドレイン電流は、Ｍ４
のドレイン電流によってミラー出力にされ、これによっ
て量は等しいがＭｌのドレイン電流と反対の極性の電流
が出力される。
法に実質上等しくなるように選択されるので、ＭＳ及び
Ｍｌのドレイン電流は、入力電圧が切り換え点又はＶ／
２を超過する時に流れるＭｌ及びＭｌのドレイン電流の
量に等しくなる。従って、ＭＳのドレイン電流は、Ｍ４
のドレイン電流によってミラー出力にされ、これによっ
て量は等しいがＭｌのドレイン電流と反対の極性の電流
が出力される。
この間４のドレイン電流はインバータ出力ノードでＭｌ
のドレイン電流を打ち消してしまう。同様に、Ｍｌのド
レイン電流に等しいＭｌのドレイン電流は、ＭＩＯのド
レイン電流によって量はそのままで極性のみ反対にされ
、これによって出力ノードにおいてＭｌのドレイン電流
を打ち消してしまう。この結果、インバータ出力はＶ／
２である所望の切り換え点に補正又は補償される。さら
に、切り換え点は温度や供給電圧及びトランジスタ及び
しきい値電圧が大きく変化しても、わずかしか変化しな
い。
のドレイン電流を打ち消してしまう。同様に、Ｍｌのド
レイン電流に等しいＭｌのドレイン電流は、ＭＩＯのド
レイン電流によって量はそのままで極性のみ反対にされ
、これによって出力ノードにおいてＭｌのドレイン電流
を打ち消してしまう。この結果、インバータ出力はＶ／
２である所望の切り換え点に補正又は補償される。さら
に、切り換え点は温度や供給電圧及びトランジスタ及び
しきい値電圧が大きく変化しても、わずかしか変化しな
い。
以上のように、第６図のインバータ回路によれば、所望
の電圧レベルまでインバータトランジスタのドレイン電
流を打ち消す補償回路を使うことによって、０ＭＯ３の
切り換え電圧は所定の電圧レベルに安定させることがで
きる。このようにオフセット電圧を取り除くことによっ
て、操作精度が向上し、高速化が可能となる。さらに、
電力消費が少なく、ＴＴＬの入力及びＣＭＯ３出力に適
合可能である。
の電圧レベルまでインバータトランジスタのドレイン電
流を打ち消す補償回路を使うことによって、０ＭＯ３の
切り換え電圧は所定の電圧レベルに安定させることがで
きる。このようにオフセット電圧を取り除くことによっ
て、操作精度が向上し、高速化が可能となる。さらに、
電力消費が少なく、ＴＴＬの入力及びＣＭＯ３出力に適
合可能である。
しかしながら、本発明者が第６図の回路について検討を
加えたところ、次の解決すべき課題が残されていること
を見出した。即ち、製造条件のばらつきによるスイッチ
ングポイントの変動をなくせる点で有利であるが、入力
が十分に低レベル、高レベルのいずれの場合でも、電源
Ｖと接地レベルとの間にＭＳ−ＭＳ、Ｍ４−Ｍｌ ０、
Ｍｌ−ＭＳ（更にはＭｌ−Ｍｌ）の各ＣＭＯ３が並列に
接続された形であるために、これら０ＭＯ３を通して常
に補正電流が流れることになる。これは、低消費電力を
特長とする０ＭＯ３ＩＣにとっては望ましいことではな
い。
加えたところ、次の解決すべき課題が残されていること
を見出した。即ち、製造条件のばらつきによるスイッチ
ングポイントの変動をなくせる点で有利であるが、入力
が十分に低レベル、高レベルのいずれの場合でも、電源
Ｖと接地レベルとの間にＭＳ−ＭＳ、Ｍ４−Ｍｌ ０、
Ｍｌ−ＭＳ（更にはＭｌ−Ｍｌ）の各ＣＭＯ３が並列に
接続された形であるために、これら０ＭＯ３を通して常
に補正電流が流れることになる。これは、低消費電力を
特長とする０ＭＯ３ＩＣにとっては望ましいことではな
い。
ハ０発明の目的
本発明の目的は、基準電圧と比較した出力が得られ、か
つ入力のロウ、ハイの各レベルが十二分に接地レベル、
電源レベルとなった時は、定常電流を大幅に減少させる
ことのできるインバータ回路を提供することにある。
つ入力のロウ、ハイの各レベルが十二分に接地レベル、
電源レベルとなった時は、定常電流を大幅に減少させる
ことのできるインバータ回路を提供することにある。
二１発明の構成
即ち、本発明は、基準電圧が共通に各ゲートに印加され
て共通に出力が取出され、かつ電源側と接地側との間に
直列接続された相補型絶縁ゲート電界効果トランジスタ
からなる基準電圧補正回路部と；この基準電圧補正回路
部の出力を比較信号とし、入力信号が共通に各ゲートに
供給されて共通に出力信号を生ぜしめ、かつ電源側と接
地側との間に直列接続された相補型絶縁ゲート電界効果
トランジスタからなる比較回路部とを有するインバータ
回路に係るものである。
て共通に出力が取出され、かつ電源側と接地側との間に
直列接続された相補型絶縁ゲート電界効果トランジスタ
からなる基準電圧補正回路部と；この基準電圧補正回路
部の出力を比較信号とし、入力信号が共通に各ゲートに
供給されて共通に出力信号を生ぜしめ、かつ電源側と接
地側との間に直列接続された相補型絶縁ゲート電界効果
トランジスタからなる比較回路部とを有するインバータ
回路に係るものである。
ホ、実、施例
以下、本発明の実施例を詳細に説明する。
第１図は、第１の実施例によるＣＭＯＳインバータ回路
を示すものである。
を示すものである。
この実施例によるＣＭＯＳインバータ回路では、基準電
圧（ＶＩＥＦ ）を発生させる回路部が電源Ｖと接地レ
ベルとの間に直列接続された各ＭＯＳトランジスタＭ２
１ＳＭ２２、Ｍ２３、Ｍ２４によって構成されている。
圧（ＶＩＥＦ ）を発生させる回路部が電源Ｖと接地レ
ベルとの間に直列接続された各ＭＯＳトランジスタＭ２
１ＳＭ２２、Ｍ２３、Ｍ２４によって構成されている。
そして、この基準電圧発生回路部の後段には、基準電圧
（Ｖｓ＋ｔＦ）が共通に各ゲートに印加されて共通に出
力（ＶＣＩ）ＭＰ）が取出され、かつ電源Ｖと接地レベ
ルとの間に直列接続された０ＭＯ３からなる基準電圧補
正回路部が接続されている。この補正回路部の０ＭＯ３
は、各トランジスタＭ１７、Ｍｌ５、Ｍｌ９、Ｍｌ３か
らなっているが、このうちＭｌ７は既述のＭｌに、Ｍｌ
５はＭＳに、Ｍｌ９はＭＳに、Ｍｌ３はＭＳに夫々対応
するものである。この補正回路部の出力電圧（Ｖｃｏ）
＋ｒ）は更に、比較信号としてシリーズ・コンパレータ
（比較回路部）に供給される。このコンパレータは、Ｔ
ＴＬレベルの入力信号（ＩＮ）が共通に各ゲートに供給
されて共通にＣＭＯＳレベルの出力信号を生ぜしめ、か
つ電源Ｖと接地レベルとの間に直列接続されたＣＭＯＳ
からなっている。この０ＭＯ３は、各トランジスタＭ１
１、Ｍｌ２、Ｍｌ４、Ｍ２Ｏからなっているが、このう
ちＭｌｌは既述のＭｌに、Ｍｌ２はＭｌに、Ｍｌ４はＭ
４に、Ｍ２ＯはＭＩＯに夫々対応している。コンパレー
タの出力はセンスアンプＳＡを介してＣＭＯＳレベルと
なる。
（Ｖｓ＋ｔＦ）が共通に各ゲートに印加されて共通に出
力（ＶＣＩ）ＭＰ）が取出され、かつ電源Ｖと接地レベ
ルとの間に直列接続された０ＭＯ３からなる基準電圧補
正回路部が接続されている。この補正回路部の０ＭＯ３
は、各トランジスタＭ１７、Ｍｌ５、Ｍｌ９、Ｍｌ３か
らなっているが、このうちＭｌ７は既述のＭｌに、Ｍｌ
５はＭＳに、Ｍｌ９はＭＳに、Ｍｌ３はＭＳに夫々対応
するものである。この補正回路部の出力電圧（Ｖｃｏ）
＋ｒ）は更に、比較信号としてシリーズ・コンパレータ
（比較回路部）に供給される。このコンパレータは、Ｔ
ＴＬレベルの入力信号（ＩＮ）が共通に各ゲートに供給
されて共通にＣＭＯＳレベルの出力信号を生ぜしめ、か
つ電源Ｖと接地レベルとの間に直列接続されたＣＭＯＳ
からなっている。この０ＭＯ３は、各トランジスタＭ１
１、Ｍｌ２、Ｍｌ４、Ｍ２Ｏからなっているが、このう
ちＭｌｌは既述のＭｌに、Ｍｌ２はＭｌに、Ｍｌ４はＭ
４に、Ｍ２ＯはＭＩＯに夫々対応している。コンパレー
タの出力はセンスアンプＳＡを介してＣＭＯＳレベルと
なる。
このＣＭＯＳインバータ回路においては、基準電圧（Ｖ
ＩＥＦ）はＴＴＬレベルのｖＩＨとＶＩＬとの中間に設
定されるが、上記補正回路部では、コンパレータへの出
力をＶＣ（ＩＭＰをしたときに製造条件のばらつきでＮ
チャネルＭＯ３）ランジスタＭ１５、Ｍ１３のコンダク
タンスが上ると、ＶＣＯＭＦはΔＶ低下する。逆に、Ｐ
チャネルＭＯ３）ランジスタＭ１７、Ｍ１９のコンダク
タンスが上ると、■、。Ｍ。
ＩＥＦ）はＴＴＬレベルのｖＩＨとＶＩＬとの中間に設
定されるが、上記補正回路部では、コンパレータへの出
力をＶＣ（ＩＭＰをしたときに製造条件のばらつきでＮ
チャネルＭＯ３）ランジスタＭ１５、Ｍ１３のコンダク
タンスが上ると、ＶＣＯＭＦはΔＶ低下する。逆に、Ｐ
チャネルＭＯ３）ランジスタＭ１７、Ｍ１９のコンダク
タンスが上ると、■、。Ｍ。
はΔ■上昇する。他方、この補正回路部とシリーズ・コ
ンパレータとは同じ回路構成からなっているので、それ
らを同一サイズで形成することによって、上記した製造
条件（プロセス）のばらつきと等しくなったときに、出
力（ＯＵＴ）電圧はｖｃｏ、ｐ （±ΔＶ）となる。プ
ロセスのばらつきがＶＣＯＭＦによってコンパレータの
各トランジスタのコンダクタンスを相殺することになり
、このために常に一定の比較電圧がコンパレータに供給
されているのと等価となる。従って、ＴＴＬレベルの入
力に対して常に所望の基準電圧を付与することができる
。なお、上記センスアンプのスイッチングポイントが製
造条件のばらつきによっても変わらないと仮定しても（
実際にはｖｃ６□と同じように変化するので、良い方向
に変化してくれる）、シリーズ・コンパレータの利得が
例えば１００倍とすると、製造条件のばらつきによる実
効的なスイとなる。従って、基準電圧と比較した出力を
常に得ることができる。
ンパレータとは同じ回路構成からなっているので、それ
らを同一サイズで形成することによって、上記した製造
条件（プロセス）のばらつきと等しくなったときに、出
力（ＯＵＴ）電圧はｖｃｏ、ｐ （±ΔＶ）となる。プ
ロセスのばらつきがＶＣＯＭＦによってコンパレータの
各トランジスタのコンダクタンスを相殺することになり
、このために常に一定の比較電圧がコンパレータに供給
されているのと等価となる。従って、ＴＴＬレベルの入
力に対して常に所望の基準電圧を付与することができる
。なお、上記センスアンプのスイッチングポイントが製
造条件のばらつきによっても変わらないと仮定しても（
実際にはｖｃ６□と同じように変化するので、良い方向
に変化してくれる）、シリーズ・コンパレータの利得が
例えば１００倍とすると、製造条件のばらつきによる実
効的なスイとなる。従って、基準電圧と比較した出力を
常に得ることができる。
そして重要なことは、コンパレータの入力がＣＭＯＳレ
ベルまで変化したとすれば（ＩＮが十分にハイレベルか
ロウレベルとなる）、出力に接続されるＰチャネルＭＯ
３）ランジスタＭ１４、Ｍｌｌ又はＮチャネルＭＯ３）
ランジスタＭ１２、Ｍ２Ｏのいずれかがオフとなるから
、これらのトランジスタを通しての定常電流はゼロとな
る。但し、補正回路では定常電流が流れるが、ＣＭＯＳ
インバータ回路全体としての定常電流は第６図の回路に
比べてはるかに（例えば１／３程度）少なくなる。
ベルまで変化したとすれば（ＩＮが十分にハイレベルか
ロウレベルとなる）、出力に接続されるＰチャネルＭＯ
３）ランジスタＭ１４、Ｍｌｌ又はＮチャネルＭＯ３）
ランジスタＭ１２、Ｍ２Ｏのいずれかがオフとなるから
、これらのトランジスタを通しての定常電流はゼロとな
る。但し、補正回路では定常電流が流れるが、ＣＭＯＳ
インバータ回路全体としての定常電流は第６図の回路に
比べてはるかに（例えば１／３程度）少なくなる。
なお、第１図のように、ＴＴＬレベルに対する基準電圧
を発生させると、電源電圧の変動に対してほぼＶ□、の
変動は１／４に抑えられるので、特ＩＩＪ 別な製造工程なしに許容しうる基準電圧発生源を形成で
きる。
を発生させると、電源電圧の変動に対してほぼＶ□、の
変動は１／４に抑えられるので、特ＩＩＪ 別な製造工程なしに許容しうる基準電圧発生源を形成で
きる。
第２図は、本発明の第２の実施例によるＣＭＯＳインバ
ータ回路を示すものである。
ータ回路を示すものである。
この例では第１図に比べて、各ＭＯ３Ｉ−ランジスタに
対する入力の与え方を変更しているだけで、動作自体は
同様に行われる。
対する入力の与え方を変更しているだけで、動作自体は
同様に行われる。
第３図は、ＣＭＯＳインバータ回路の他の変形例（Ａ−
Ｄ）を示し、かつ電流コンパレータの例（Ｅ）も示して
いる。但し、これらの例では、ＣＭＯＳレベルの入力に
対して、片方のみのときしか定常電流を止めることはで
きない。
Ｄ）を示し、かつ電流コンパレータの例（Ｅ）も示して
いる。但し、これらの例では、ＣＭＯＳレベルの入力に
対して、片方のみのときしか定常電流を止めることはで
きない。
以上、本発明を例示したが、上述の例は本発明の技術的
思想に基いて更に変形が可能である。
思想に基いて更に変形が可能である。
へ０発明の作用効果
本発明は上述した如く、基準電圧補正回路部と比較回路
部とを同様の相補型トランジスタで構成しているので、
製造条件のばらつきは補正回路部と比較回路部との双方
に同一に現われ、補正回路部の出力の変動に対応して比
較回路部の各トランジスタのコンダクタンスを相殺する
ことになり、このために常に一定の比較電圧が比較回路
部に供給されているのと等価となる。従って、所定レベ
ルの入力に対して常に所望の基準電圧を付与することが
できる。しかも、入力が十分にハイレベルかロウレベル
となると、出力に接続されるＣＭＯＳのいずれかのトラ
ンジスタがオフとなるから、比較回路の各トランジスタ
を通しての定常電流はゼロとなり、補正回路では定常電
流が流れるとしても、ＣＭＯＳインバータ回路全体とし
ての定常電流は非常に少ない。
部とを同様の相補型トランジスタで構成しているので、
製造条件のばらつきは補正回路部と比較回路部との双方
に同一に現われ、補正回路部の出力の変動に対応して比
較回路部の各トランジスタのコンダクタンスを相殺する
ことになり、このために常に一定の比較電圧が比較回路
部に供給されているのと等価となる。従って、所定レベ
ルの入力に対して常に所望の基準電圧を付与することが
できる。しかも、入力が十分にハイレベルかロウレベル
となると、出力に接続されるＣＭＯＳのいずれかのトラ
ンジスタがオフとなるから、比較回路の各トランジスタ
を通しての定常電流はゼロとなり、補正回路では定常電
流が流れるとしても、ＣＭＯＳインバータ回路全体とし
ての定常電流は非常に少ない。
第１図〜第３図は本発明の実施例を示すものであって、
第１図、第２図はＣＭＯＳインバータ回路の各等価回路
図、 第３図（Ａ）、（Ｅｌ）、（Ｃ）、（０）、（Ｅ）は他
のＣＭＯＳインバータ回路を示す各概略回路図 である。 第４図〜第６図は従来例を示すものであって、第４図は
インバータの等価回路図、 第５図はコンパレータの等価回路図、 第６図はＣＭＯＳインバータ回路の等価回路図である。 なお、図面に示す符号において、 Ｍｌｌ、Ｍ１２、Ｍ１３、Ｍ１４、Ｍ２Ｓ、Ｍｌ？、Ｍ
１９、Ｍ２１、Ｍ２２、Ｍ２３、Ｍ２４・−・−・−・
−・−・−ＭＯＳトランジスタ■□、・・・・・・−・
−・・・−基準電圧ＶＣ＠ＨＦ・−・−・−−−−−ｍ
＝・補正電圧ＩＮ−・−・−−−−一・−・・人力信号
０υＴ−−−−−−−−−−・−・出力信号である。 代理人 弁理士 逢 坂 宏 第１図 第２図 第３図 盲Ｎ Ｔ 第４図 第５図 第６図
図、 第３図（Ａ）、（Ｅｌ）、（Ｃ）、（０）、（Ｅ）は他
のＣＭＯＳインバータ回路を示す各概略回路図 である。 第４図〜第６図は従来例を示すものであって、第４図は
インバータの等価回路図、 第５図はコンパレータの等価回路図、 第６図はＣＭＯＳインバータ回路の等価回路図である。 なお、図面に示す符号において、 Ｍｌｌ、Ｍ１２、Ｍ１３、Ｍ１４、Ｍ２Ｓ、Ｍｌ？、Ｍ
１９、Ｍ２１、Ｍ２２、Ｍ２３、Ｍ２４・−・−・−・
−・−・−ＭＯＳトランジスタ■□、・・・・・・−・
−・・・−基準電圧ＶＣ＠ＨＦ・−・−・−−−−−ｍ
＝・補正電圧ＩＮ−・−・−−−−一・−・・人力信号
０υＴ−−−−−−−−−−・−・出力信号である。 代理人 弁理士 逢 坂 宏 第１図 第２図 第３図 盲Ｎ Ｔ 第４図 第５図 第６図
Claims (1)
- １、基準電圧が共通に各ゲートに印加されて共通に出力
が取出され、かつ電源側と接地側との間に直列接続され
た相補型絶縁ゲート電界効果トランジスタからなる基準
電圧補正回路部と；この基準電圧補正回路部の出力を比
較信号とし、入力信号が共通に各ゲートに供給されて共
通に出力信号を生ぜしめ、かつ電源側と接地側との間に
直列接続された相補型絶縁ゲート電界効果トランジスタ
からなる比較回路部とを有するインバータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61088594A JPS62243422A (ja) | 1986-04-16 | 1986-04-16 | インバ−タ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61088594A JPS62243422A (ja) | 1986-04-16 | 1986-04-16 | インバ−タ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62243422A true JPS62243422A (ja) | 1987-10-23 |
Family
ID=13947154
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61088594A Pending JPS62243422A (ja) | 1986-04-16 | 1986-04-16 | インバ−タ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62243422A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05167430A (ja) * | 1991-12-12 | 1993-07-02 | Nec Corp | 半導体論理回路 |
| JPH0613878A (ja) * | 1992-06-26 | 1994-01-21 | Toshiba Corp | レベル変換回路 |
| EP0601750A1 (en) * | 1992-12-07 | 1994-06-15 | AT&T GLOBAL INFORMATION SOLUTIONS INTERNATIONAL INC. | Input circuit for an integrated circuit |
| EP0661812A1 (en) * | 1993-12-31 | 1995-07-05 | STMicroelectronics S.r.l. | Interface TTL/CMOS circuit with temperature and supply voltage independent threshold level |
| US6091657A (en) * | 1999-01-20 | 2000-07-18 | Lucent Technologies Inc. | Integrated circuit having protection of low voltage devices |
-
1986
- 1986-04-16 JP JP61088594A patent/JPS62243422A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05167430A (ja) * | 1991-12-12 | 1993-07-02 | Nec Corp | 半導体論理回路 |
| JPH0613878A (ja) * | 1992-06-26 | 1994-01-21 | Toshiba Corp | レベル変換回路 |
| EP0601750A1 (en) * | 1992-12-07 | 1994-06-15 | AT&T GLOBAL INFORMATION SOLUTIONS INTERNATIONAL INC. | Input circuit for an integrated circuit |
| EP0661812A1 (en) * | 1993-12-31 | 1995-07-05 | STMicroelectronics S.r.l. | Interface TTL/CMOS circuit with temperature and supply voltage independent threshold level |
| US6091657A (en) * | 1999-01-20 | 2000-07-18 | Lucent Technologies Inc. | Integrated circuit having protection of low voltage devices |
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