JP2000056846A - 基準電圧発生回路および半導体集積回路 - Google Patents
基準電圧発生回路および半導体集積回路Info
- Publication number
- JP2000056846A JP2000056846A JP10223115A JP22311598A JP2000056846A JP 2000056846 A JP2000056846 A JP 2000056846A JP 10223115 A JP10223115 A JP 10223115A JP 22311598 A JP22311598 A JP 22311598A JP 2000056846 A JP2000056846 A JP 2000056846A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- reference voltage
- supply voltage
- channel mosfet
- channel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【課題】 従来のｎチャネルＭＯＳＦＥＴのみで構成さ
れた基準電圧発生回路は、精度が高くかつ安定な基準電
圧が得られにくいため、外部から基準電圧を与えるよう
にすることが多かった。そのため、ユーザーの負担が大
きくなるとともに、システムの実装密度も低下するとい
う課題があった。 【解決手段】 各々ゲートとドレインが結合されたダイ
オード接続のｐチャネルＭＯＳＦＥＴ（Ｑ１）とｎチャ
ネルＭＯＳＦＥＴ（Ｑ２）がこの順で電源電圧端子と接
地点との間に直列形態に接続されてなる自己バイアス段
（１）と、各々ゲートとドレインが結合されたダイオー
ド接続のｎチャネルＭＯＳＦＥＴ（Ｑ３）とｐチャネル
ＭＯＳＦＥＴ（Ｑ４）がこの順で電源電圧端子と接地点
との間に直列形態に接続されてなるＭＯＳ逆接続段
（２）のそれぞれの接続ノードを結合して出力端子に接
続し、電源電圧を分圧した電圧を出力させるようにし
た。
れた基準電圧発生回路は、精度が高くかつ安定な基準電
圧が得られにくいため、外部から基準電圧を与えるよう
にすることが多かった。そのため、ユーザーの負担が大
きくなるとともに、システムの実装密度も低下するとい
う課題があった。 【解決手段】 各々ゲートとドレインが結合されたダイ
オード接続のｐチャネルＭＯＳＦＥＴ（Ｑ１）とｎチャ
ネルＭＯＳＦＥＴ（Ｑ２）がこの順で電源電圧端子と接
地点との間に直列形態に接続されてなる自己バイアス段
（１）と、各々ゲートとドレインが結合されたダイオー
ド接続のｎチャネルＭＯＳＦＥＴ（Ｑ３）とｐチャネル
ＭＯＳＦＥＴ（Ｑ４）がこの順で電源電圧端子と接地点
との間に直列形態に接続されてなるＭＯＳ逆接続段
（２）のそれぞれの接続ノードを結合して出力端子に接
続し、電源電圧を分圧した電圧を出力させるようにし
た。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路技
術さらには基準電圧の発生回路に適用して有効な技術に
関し、例えばＭＯＳ集積回路に利用して有効な技術に関
する。
術さらには基準電圧の発生回路に適用して有効な技術に
関し、例えばＭＯＳ集積回路に利用して有効な技術に関
する。
【０００２】
【従来の技術】一般に、例えばレベルシフト回路などの
ように、所望のレベルの出力電位を得るために参照電圧
ないしは基準電圧を必要とする回路を備えた半導体集積
回路においては、内部に基準電圧発生回路が設けられる
ことが多い。従来、ＭＯＳＦＥＴを主体として回路が構
成されるＭＯＳ集積回路における基準電圧発生回路とし
ては例えば図 ３に示されているように、電源電圧端子
と接地点との間に直列に接続されたｎチャネルＭＯＳＦ
ＥＴ Ｑ１，Ｑ２によりその抵抗比で電源電圧を分割し
た電圧を発生するようにした回路がある。
ように、所望のレベルの出力電位を得るために参照電圧
ないしは基準電圧を必要とする回路を備えた半導体集積
回路においては、内部に基準電圧発生回路が設けられる
ことが多い。従来、ＭＯＳＦＥＴを主体として回路が構
成されるＭＯＳ集積回路における基準電圧発生回路とし
ては例えば図 ３に示されているように、電源電圧端子
と接地点との間に直列に接続されたｎチャネルＭＯＳＦ
ＥＴ Ｑ１，Ｑ２によりその抵抗比で電源電圧を分割し
た電圧を発生するようにした回路がある。
【０００３】
【発明が解決しようとする課題】ＭＯＳ集積回路は、ｐ
チャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴとから
なるＣＭＯＳ型回路が主流になってきており、かかるＣ
ＭＯＳ集積回路においても図３のようにｎチャネルＭＯ
ＳＦＥＴのみで基準電圧発生回路を構成することによ
り、少なくともｐチャネルＭＯＳＦＥＴの特性ばらつき
による影響は排除できる。そのため、ｎチャネルＭＯＳ
ＦＥＴのみで構成された基準電圧発生回路は、単にｐチ
ャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴとを直列
形態に接続してなる基準電圧発生回路に比べると、ばら
つきの少ない基準電圧が発生可能であるという利点があ
った。
チャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴとから
なるＣＭＯＳ型回路が主流になってきており、かかるＣ
ＭＯＳ集積回路においても図３のようにｎチャネルＭＯ
ＳＦＥＴのみで基準電圧発生回路を構成することによ
り、少なくともｐチャネルＭＯＳＦＥＴの特性ばらつき
による影響は排除できる。そのため、ｎチャネルＭＯＳ
ＦＥＴのみで構成された基準電圧発生回路は、単にｐチ
ャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴとを直列
形態に接続してなる基準電圧発生回路に比べると、ばら
つきの少ない基準電圧が発生可能であるという利点があ
った。
【０００４】しかしながら、ｎチャネルＭＯＳＦＥＴの
みで構成された基準電圧発生回路は、ｎチャネルＭＯＳ
ＦＥＴの特性ばらつき（特に、しきい値電圧およびドレ
イン電流）による影響までは除去できないため、充分に
精度の高い基準電圧が得られないという問題点があっ
た。特に、ＡＳＩＣ（特殊用途向けＩＣ）のような半導
体集積回路にあっては、多様なインタフェースを持たせ
たい場合が多いことから必要とされる参照電圧ないしは
基準電圧の数も多くなる。しかるに、従来のｎチャネル
ＭＯＳＦＥＴのみで構成された基準電圧発生回路は、精
度が高くかつ安定な基準電圧が得られにくいため、半導
体チップの外部から基準電圧を与えるようにすることが
多かった。そのため、ユーザーの負担が大きくなるとと
もに、システムの実装密度も低下するという課題があっ
た。
みで構成された基準電圧発生回路は、ｎチャネルＭＯＳ
ＦＥＴの特性ばらつき（特に、しきい値電圧およびドレ
イン電流）による影響までは除去できないため、充分に
精度の高い基準電圧が得られないという問題点があっ
た。特に、ＡＳＩＣ（特殊用途向けＩＣ）のような半導
体集積回路にあっては、多様なインタフェースを持たせ
たい場合が多いことから必要とされる参照電圧ないしは
基準電圧の数も多くなる。しかるに、従来のｎチャネル
ＭＯＳＦＥＴのみで構成された基準電圧発生回路は、精
度が高くかつ安定な基準電圧が得られにくいため、半導
体チップの外部から基準電圧を与えるようにすることが
多かった。そのため、ユーザーの負担が大きくなるとと
もに、システムの実装密度も低下するという課題があっ
た。
【０００５】この発明の目的は、プロセスばらつきによ
る影響および電源電圧の変動による影響を受けにくく、
精度が高くかつ安定な基準電圧が得られ易い基準電圧発
生回路を提供することにある。
る影響および電源電圧の変動による影響を受けにくく、
精度が高くかつ安定な基準電圧が得られ易い基準電圧発
生回路を提供することにある。
【０００６】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。
【０００７】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
【０００８】すなわち、各々ゲートとドレインが結合さ
れたダイオード接続のｐチャネルＭＯＳＦＥＴとｎチャ
ネルＭＯＳＦＥＴがこの順で電源電圧端子（第１の電源
電圧端子）と接地点（第２の電源電圧端子）との間に直
列形態に接続されてなる自己バイアス段と、各々ゲート
とドレインが結合されたダイオード接続のｎチャネルＭ
ＯＳＦＥＴとｐチャネルＭＯＳＦＥＴがこの順で電源電
圧端子と接地点との間に直列形態に接続されてなるＭＯ
Ｓ逆接続段のそれぞれの接続ノードを結合して出力端子
に接続し、電源電圧端子側のＭＯＳＦＥＴの合成抵抗と
接地点側のＭＯＳＦＥＴの合成抵抗との比で電源電圧を
分圧した電圧を出力させるようにしたものである。
れたダイオード接続のｐチャネルＭＯＳＦＥＴとｎチャ
ネルＭＯＳＦＥＴがこの順で電源電圧端子（第１の電源
電圧端子）と接地点（第２の電源電圧端子）との間に直
列形態に接続されてなる自己バイアス段と、各々ゲート
とドレインが結合されたダイオード接続のｎチャネルＭ
ＯＳＦＥＴとｐチャネルＭＯＳＦＥＴがこの順で電源電
圧端子と接地点との間に直列形態に接続されてなるＭＯ
Ｓ逆接続段のそれぞれの接続ノードを結合して出力端子
に接続し、電源電圧端子側のＭＯＳＦＥＴの合成抵抗と
接地点側のＭＯＳＦＥＴの合成抵抗との比で電源電圧を
分圧した電圧を出力させるようにしたものである。
【０００９】あるいは、各々ゲートとドレインが結合さ
れたダイオード接続の２つのｐチャネルＭＯＳＦＥＴが
電源電圧端子と接地点との間に直列形態に接続されてな
る直列ｐ−ＭＯＳ段と、各々ゲートとドレインが結合さ
れたダイオード接続の２つのｎチャネルＭＯＳＦＥＴが
電源電圧端子と接地点との間に直列形態に接続されてな
る直列ｎ−ＭＯＳ段のそれぞれの接続ノードを結合して
出力端子に接続し、各段で電源電圧を分圧した電圧を合
成して出力させるようにしたものである。
れたダイオード接続の２つのｐチャネルＭＯＳＦＥＴが
電源電圧端子と接地点との間に直列形態に接続されてな
る直列ｐ−ＭＯＳ段と、各々ゲートとドレインが結合さ
れたダイオード接続の２つのｎチャネルＭＯＳＦＥＴが
電源電圧端子と接地点との間に直列形態に接続されてな
る直列ｎ−ＭＯＳ段のそれぞれの接続ノードを結合して
出力端子に接続し、各段で電源電圧を分圧した電圧を合
成して出力させるようにしたものである。
【００１０】上記した手段によれば、電源電圧端子側と
接地点側にそれぞれｐチャネルＭＯＳＦＥＴとｎチャネ
ルＭＯＳＦＥＴとが接続されているため、プロセスばら
つきにより特性がずれても電源電圧端子側のｐチャネル
ＭＯＳＦＥＴと接地点側のｐチャネルＭＯＳＦＥＴとが
互いに補償しあうとともに、電源電圧端子側のｎチャネ
ルＭＯＳＦＥＴと接地点側のｎチャネルＭＯＳＦＥＴと
が互いに補償しあうことにより、発生する基準電圧のば
らつきが小さくなる。
接地点側にそれぞれｐチャネルＭＯＳＦＥＴとｎチャネ
ルＭＯＳＦＥＴとが接続されているため、プロセスばら
つきにより特性がずれても電源電圧端子側のｐチャネル
ＭＯＳＦＥＴと接地点側のｐチャネルＭＯＳＦＥＴとが
互いに補償しあうとともに、電源電圧端子側のｎチャネ
ルＭＯＳＦＥＴと接地点側のｎチャネルＭＯＳＦＥＴと
が互いに補償しあうことにより、発生する基準電圧のば
らつきが小さくなる。
【００１１】すなわち、例えばプロセスばらつきで電源
電圧端子側のｐチャネルＭＯＳＦＥＴの伝達コンダクタ
ンスが大きくなって接続ノードの電位が高くなろうとし
た場合を考えると、このとき接地点側のｐチャネルＭＯ
ＳＦＥＴもその伝達コンダクタンスが大きくなるため接
続ノードの電位を下げるように作用するので、互いに相
殺しあって発生する基準電圧のばらつきが小さくなる。
電圧端子側のｐチャネルＭＯＳＦＥＴの伝達コンダクタ
ンスが大きくなって接続ノードの電位が高くなろうとし
た場合を考えると、このとき接地点側のｐチャネルＭＯ
ＳＦＥＴもその伝達コンダクタンスが大きくなるため接
続ノードの電位を下げるように作用するので、互いに相
殺しあって発生する基準電圧のばらつきが小さくなる。
【００１２】また、プロセスばらつきでｎチャネルＭＯ
ＳＦＥＴの伝達コンダクタンスが大きくなった場合に
は、このとき接地点側のｎチャネルＭＯＳＦＥＴが接続
ノードの電位を下げるように作用するが、電源電圧端子
側のｎチャネルＭＯＳＦＥＴは接続ノードの電位を高く
するように作用するので、互いに相殺しあって発生する
基準電圧のばらつきが小さくなる。
ＳＦＥＴの伝達コンダクタンスが大きくなった場合に
は、このとき接地点側のｎチャネルＭＯＳＦＥＴが接続
ノードの電位を下げるように作用するが、電源電圧端子
側のｎチャネルＭＯＳＦＥＴは接続ノードの電位を高く
するように作用するので、互いに相殺しあって発生する
基準電圧のばらつきが小さくなる。
【００１３】また、本発明の基準電圧発生回路は、電源
電圧端子側のｎチャネルＭＯＳＦＥＴと接地点側のｎチ
ャネルＭＯＳＦＥＴのＷ／Ｌ（ゲート幅／ゲート長）比
は１：１に近づける一方、電源電圧端子側のｐチャネル
ＭＯＳＦＥＴと接地点側のｐチャネルＭＯＳＦＥＴのＷ
／Ｌ比は１：ｉ（ｉ＞１）に設定するのが望ましい。
電圧端子側のｎチャネルＭＯＳＦＥＴと接地点側のｎチ
ャネルＭＯＳＦＥＴのＷ／Ｌ（ゲート幅／ゲート長）比
は１：１に近づける一方、電源電圧端子側のｐチャネル
ＭＯＳＦＥＴと接地点側のｐチャネルＭＯＳＦＥＴのＷ
／Ｌ比は１：ｉ（ｉ＞１）に設定するのが望ましい。
【００１４】本発明の基準電圧発生回路は、ｎチャネル
ＭＯＳＦＥＴのＷ／Ｌ比が大きくなるほど電源電圧の変
動に対する感度が高くなる一方、ｐチャネルＭＯＳＦＥ
ＴのＷ／Ｌ比が小さくなるほど電源電圧の変動に対する
感度が高くなるが、ｎチャネルＭＯＳＦＥＴのＷ／Ｌ比
とｐチャネルＭＯＳＦＥＴのＷ／Ｌ比をそれぞれ上記の
ように設定することにより、発生される基準電圧が電源
電圧の変動の影響を受けにくくし、安定した基準電圧を
発生することができるようになる。
ＭＯＳＦＥＴのＷ／Ｌ比が大きくなるほど電源電圧の変
動に対する感度が高くなる一方、ｐチャネルＭＯＳＦＥ
ＴのＷ／Ｌ比が小さくなるほど電源電圧の変動に対する
感度が高くなるが、ｎチャネルＭＯＳＦＥＴのＷ／Ｌ比
とｐチャネルＭＯＳＦＥＴのＷ／Ｌ比をそれぞれ上記の
ように設定することにより、発生される基準電圧が電源
電圧の変動の影響を受けにくくし、安定した基準電圧を
発生することができるようになる。
【００１５】
【発明の実施の形態】以下、本発明の好適な実施例を図
面に基づいて説明する。
面に基づいて説明する。
【００１６】図１には、本発明に係る基準電圧発生回路
の実施例が示されている。この実施例の基準電圧発生回
路は、各々ゲートとドレインが結合されたダイオード接
続のｐチャネルＭＯＳＦＥＴ Ｑ１とｎチャネルＭＯＳ
ＦＥＴ Ｑ２がこの順で電源電圧端子と接地点との間に
直列形態に接続されてなる自己バイアス段１と、各々ゲ
ートとドレインが結合されたダイオード接続のｎチャネ
ルＭＯＳＦＥＴ Ｑ３とｐチャネルＭＯＳＦＥＴ Ｑ４
がこの順で電源電圧端子と接地点との間に直列形態に接
続されてなるＭＯＳ逆接続段２とからなり、上記自己バ
イアス段１とＭＯＳ逆接続段２のそれぞれの接続ノード
ｎ１，ｎ２を結合して出力端子ＯＵＴに接続し、電源電
圧端子側のＭＯＳＦＥＴ Ｑ１，Ｑ３の合成抵抗と接地
点側のＭＯＳＦＥＴ Ｑ２，Ｑ４の合成抵抗との比で電
源電圧Ｖｃｃを分圧した電圧を基準電圧Ｖｒｅｆとして
出力させるように構成されている。
の実施例が示されている。この実施例の基準電圧発生回
路は、各々ゲートとドレインが結合されたダイオード接
続のｐチャネルＭＯＳＦＥＴ Ｑ１とｎチャネルＭＯＳ
ＦＥＴ Ｑ２がこの順で電源電圧端子と接地点との間に
直列形態に接続されてなる自己バイアス段１と、各々ゲ
ートとドレインが結合されたダイオード接続のｎチャネ
ルＭＯＳＦＥＴ Ｑ３とｐチャネルＭＯＳＦＥＴ Ｑ４
がこの順で電源電圧端子と接地点との間に直列形態に接
続されてなるＭＯＳ逆接続段２とからなり、上記自己バ
イアス段１とＭＯＳ逆接続段２のそれぞれの接続ノード
ｎ１，ｎ２を結合して出力端子ＯＵＴに接続し、電源電
圧端子側のＭＯＳＦＥＴ Ｑ１，Ｑ３の合成抵抗と接地
点側のＭＯＳＦＥＴ Ｑ２，Ｑ４の合成抵抗との比で電
源電圧Ｖｃｃを分圧した電圧を基準電圧Ｖｒｅｆとして
出力させるように構成されている。
【００１７】図１の基準電圧発生回路においては、電源
電圧端子Ｖｃｃ側にｐチャネルＭＯＳＦＥＴ Ｑ１とｎ
チャネルＭＯＳＦＥＴ Ｑ３が、また接地点側にもｐチ
ャネルＭＯＳＦＥＴ Ｑ４とｎチャネルＭＯＳＦＥＴ
Ｑ２がそれぞれ接続されているため、プロセスばらつき
により特性がずれても電源電圧端子側のｐチャネルＭＯ
ＳＦＥＴ Ｑ１と接地点側のｐチャネルＭＯＳＦＥＴ
Ｑ４とが互いに補償しあうとともに、電源電圧端子側の
ｎチャネルＭＯＳＦＥＴ Ｑ３と接地点側のｎチャネル
ＭＯＳＦＥＴ Ｑ２とが互いに補償しあうことにより、
発生する基準電圧Ｖｒｅｆのばらつきが小さくなる。
電圧端子Ｖｃｃ側にｐチャネルＭＯＳＦＥＴ Ｑ１とｎ
チャネルＭＯＳＦＥＴ Ｑ３が、また接地点側にもｐチ
ャネルＭＯＳＦＥＴ Ｑ４とｎチャネルＭＯＳＦＥＴ
Ｑ２がそれぞれ接続されているため、プロセスばらつき
により特性がずれても電源電圧端子側のｐチャネルＭＯ
ＳＦＥＴ Ｑ１と接地点側のｐチャネルＭＯＳＦＥＴ
Ｑ４とが互いに補償しあうとともに、電源電圧端子側の
ｎチャネルＭＯＳＦＥＴ Ｑ３と接地点側のｎチャネル
ＭＯＳＦＥＴ Ｑ２とが互いに補償しあうことにより、
発生する基準電圧Ｖｒｅｆのばらつきが小さくなる。
【００１８】すなわち、例えばプロセスばらつきで電源
電圧端子Ｖｃｃ側のｐチャネルＭＯＳＦＥＴ Ｑ１の伝
達コンダクタンスが大きくなって接続ノードｎ１，ｎ２
の電位が高くなろうとした場合を考えると、このとき接
地点側のｐチャネルＭＯＳＦＥＴ Ｑ４もその伝達コン
ダクタンスが大きくなるため接続ノードｎ１，ｎ２の電
位を下げるように作用するので、互いに相殺しあって発
生する基準電圧Ｖｒｅｆのばらつきが小さくなる。
電圧端子Ｖｃｃ側のｐチャネルＭＯＳＦＥＴ Ｑ１の伝
達コンダクタンスが大きくなって接続ノードｎ１，ｎ２
の電位が高くなろうとした場合を考えると、このとき接
地点側のｐチャネルＭＯＳＦＥＴ Ｑ４もその伝達コン
ダクタンスが大きくなるため接続ノードｎ１，ｎ２の電
位を下げるように作用するので、互いに相殺しあって発
生する基準電圧Ｖｒｅｆのばらつきが小さくなる。
【００１９】また、プロセスばらつきでｎチャネルＭＯ
ＳＦＥＴ Ｑ２，Ｑ３の伝達コンダクタンスが大きくな
った場合には、このとき接地点側のｎチャネルＭＯＳＦ
ＥＴＱ２が接続ノードｎ１，ｎ２の電位を下げるように
作用するが、電源電圧端子Ｖｃｃ側のｎチャネルＭＯＳ
ＦＥＴ Ｑ３は接続ノードｎ１，ｎ２の電位を高くする
ように作用するので、互いに相殺しあって発生する基準
電圧Ｖｒｅｆのばらつきが小さくなる。
ＳＦＥＴ Ｑ２，Ｑ３の伝達コンダクタンスが大きくな
った場合には、このとき接地点側のｎチャネルＭＯＳＦ
ＥＴＱ２が接続ノードｎ１，ｎ２の電位を下げるように
作用するが、電源電圧端子Ｖｃｃ側のｎチャネルＭＯＳ
ＦＥＴ Ｑ３は接続ノードｎ１，ｎ２の電位を高くする
ように作用するので、互いに相殺しあって発生する基準
電圧Ｖｒｅｆのばらつきが小さくなる。
【００２０】図１の回路は、各ＭＯＳＦＥＴ Ｑ１〜Ｑ
４の配置を変えると、図２のような回路とみることもで
きる。すなわち、図２の回路は、各々ゲートとドレイン
が結合されたダイオード接続の２つのｐチャネルＭＯＳ
ＦＥＴ Ｑ１，Ｑ４が電源電圧端子と接地点との間に直
列形態に接続されてなる直列ｐ−ＭＯＳ段と、各々ゲー
トとドレインが結合されたダイオード接続の２つのｎチ
ャネルＭＯＳＦＥＴＱ３，Ｑ２が電源電圧端子と接地点
との間に直列形態に接続されてなる直列ｎ−ＭＯＳ段の
それぞれの接続ノードｎ１’，ｎ２’を結合して出力端
子ＯＵＴに接続し、各段で電源電圧Ｖｃｃを分圧した電
圧を合成して出力させるようにした回路である。
４の配置を変えると、図２のような回路とみることもで
きる。すなわち、図２の回路は、各々ゲートとドレイン
が結合されたダイオード接続の２つのｐチャネルＭＯＳ
ＦＥＴ Ｑ１，Ｑ４が電源電圧端子と接地点との間に直
列形態に接続されてなる直列ｐ−ＭＯＳ段と、各々ゲー
トとドレインが結合されたダイオード接続の２つのｎチ
ャネルＭＯＳＦＥＴＱ３，Ｑ２が電源電圧端子と接地点
との間に直列形態に接続されてなる直列ｎ−ＭＯＳ段の
それぞれの接続ノードｎ１’，ｎ２’を結合して出力端
子ＯＵＴに接続し、各段で電源電圧Ｖｃｃを分圧した電
圧を合成して出力させるようにした回路である。
【００２１】図２の基準電圧発生回路においても、図１
の回路と同様に、プロセスばらつきにより各ＭＯＳＦＥ
Ｔの特性がずれても電源電圧端子側のｐチャネルＭＯＳ
ＦＥＴ Ｑ１と接地点側のｐチャネルＭＯＳＦＥＴ Ｑ
４とが互いに補償しあうとともに、電源電圧端子側のｎ
チャネルＭＯＳＦＥＴ Ｑ３と接地点側のｎチャネルＭ
ＯＳＦＥＴ Ｑ２とが互いに補償しあうことにより、発
生する基準電圧Ｖｒｅｆのばらつきが小さくなる。
の回路と同様に、プロセスばらつきにより各ＭＯＳＦＥ
Ｔの特性がずれても電源電圧端子側のｐチャネルＭＯＳ
ＦＥＴ Ｑ１と接地点側のｐチャネルＭＯＳＦＥＴ Ｑ
４とが互いに補償しあうとともに、電源電圧端子側のｎ
チャネルＭＯＳＦＥＴ Ｑ３と接地点側のｎチャネルＭ
ＯＳＦＥＴ Ｑ２とが互いに補償しあうことにより、発
生する基準電圧Ｖｒｅｆのばらつきが小さくなる。
【００２２】表１に、図 の従来回路および図１または
図２の実施例回路について、発生される基準電圧に対す
るプロセス変動の影響をシミュレーションした結果を示
す。
図２の実施例回路について、発生される基準電圧に対す
るプロセス変動の影響をシミュレーションした結果を示
す。
【００２３】
【表１】 なお、表１において、ＶｔｈｎはｎチャネルＭＯＳＦＥ
Ｔのしきい値電圧、ＶｔｈｐはｐチャネルＭＯＳＦＥＴ
のしきい値電圧である。
Ｔのしきい値電圧、ＶｔｈｐはｐチャネルＭＯＳＦＥＴ
のしきい値電圧である。
【００２４】表１は、電源電圧Ｖｃｃ＝１．８Ｖ、発生
する基準電圧Ｖｒｅｆ＝０．８Ｖの条件下において、プ
ロセス変動として、しきい値電圧Ｖｔｈｎ，Ｖｔｈｐを
規定する基板電位及びドレイン電位を０Ｖとしたときの
しきい値電圧（ＶＴＯ）が±１００ｍＶ、しきい値電圧
の基板バイアス依存性係数（ＫＢＯおよびＫＢＢ）が±
３０％それぞれ変動したと仮定して、シミュレーション
を行なった結果である。表１より、従来回路では発生す
る基準電圧Ｖｒｅｆの変動が±８４ｍＶであるのに対
し、本発明の実施例回路では、基準電圧Ｖｒｅｆの変動
が±２４ｍＶとなり、プロセス変動による影響がかなり
小さくなってばらつきの少ない基準電圧を発生できるこ
とが分かる。
する基準電圧Ｖｒｅｆ＝０．８Ｖの条件下において、プ
ロセス変動として、しきい値電圧Ｖｔｈｎ，Ｖｔｈｐを
規定する基板電位及びドレイン電位を０Ｖとしたときの
しきい値電圧（ＶＴＯ）が±１００ｍＶ、しきい値電圧
の基板バイアス依存性係数（ＫＢＯおよびＫＢＢ）が±
３０％それぞれ変動したと仮定して、シミュレーション
を行なった結果である。表１より、従来回路では発生す
る基準電圧Ｖｒｅｆの変動が±８４ｍＶであるのに対
し、本発明の実施例回路では、基準電圧Ｖｒｅｆの変動
が±２４ｍＶとなり、プロセス変動による影響がかなり
小さくなってばらつきの少ない基準電圧を発生できるこ
とが分かる。
【００２５】なお、実施例の基準電圧発生回路を構成す
るＭＯＳＦＥＴ Ｑ１〜Ｑ４のコンダクタンスを変える
具体的な方法は、ゲート電極の幅や長さ、あるいはチャ
ネル部分の不純物の濃度、ゲート酸化膜の厚みを変える
方法など種々の方法が考えられるが、チャネル部分の不
純物の濃度やゲート酸化膜の厚みを変える方法は、他の
回路を構成するＭＯＳＦＥＴと異なる工程を必要とする
ので、ゲート電極の幅もしくは長さを変える方法がプロ
セス的に最も容易である。
るＭＯＳＦＥＴ Ｑ１〜Ｑ４のコンダクタンスを変える
具体的な方法は、ゲート電極の幅や長さ、あるいはチャ
ネル部分の不純物の濃度、ゲート酸化膜の厚みを変える
方法など種々の方法が考えられるが、チャネル部分の不
純物の濃度やゲート酸化膜の厚みを変える方法は、他の
回路を構成するＭＯＳＦＥＴと異なる工程を必要とする
ので、ゲート電極の幅もしくは長さを変える方法がプロ
セス的に最も容易である。
【００２６】図４および図５には、本発明の実施例回路
におけるｎチャネルＭＯＳＦＥＴＱ３とＱ２のゲート幅
Ｗの比と発生する基準電圧の電源変動感度との関係およ
びｐチャネルＭＯＳＦＥＴ Ｑ４とＱ１のゲート幅Ｗの
比と発生する基準電圧の電源変動感度との関係をシミュ
レーションした結果を示す。なお、ここで電源変動感度
とは、電源電圧の変動に対する基準電圧の変動と定義し
た。また、Ｑ３とＱ２のゲート長と、Ｑ４とＱ１のゲー
ト長はそれぞれ同一である。
におけるｎチャネルＭＯＳＦＥＴＱ３とＱ２のゲート幅
Ｗの比と発生する基準電圧の電源変動感度との関係およ
びｐチャネルＭＯＳＦＥＴ Ｑ４とＱ１のゲート幅Ｗの
比と発生する基準電圧の電源変動感度との関係をシミュ
レーションした結果を示す。なお、ここで電源変動感度
とは、電源電圧の変動に対する基準電圧の変動と定義し
た。また、Ｑ３とＱ２のゲート長と、Ｑ４とＱ１のゲー
ト長はそれぞれ同一である。
【００２７】図４より、本発明の基準電圧発生回路は、
ｎチャネルＭＯＳＦＥＴ Ｑ３とＱ２のゲート幅の比Ｗ
（Ｑ３）／Ｗ（Ｑ２）が大きくなるほど電源電圧の変動
に対する感度が高くなることが、また図５より、ｐチャ
ネルＭＯＳＦＥＴ Ｑ４とＱ１のゲート幅の比Ｗ（Ｑ
４）／Ｗ（Ｑ１）が小さくなるほど電源電圧の変動に対
する感度が高くなることが分かる。
ｎチャネルＭＯＳＦＥＴ Ｑ３とＱ２のゲート幅の比Ｗ
（Ｑ３）／Ｗ（Ｑ２）が大きくなるほど電源電圧の変動
に対する感度が高くなることが、また図５より、ｐチャ
ネルＭＯＳＦＥＴ Ｑ４とＱ１のゲート幅の比Ｗ（Ｑ
４）／Ｗ（Ｑ１）が小さくなるほど電源電圧の変動に対
する感度が高くなることが分かる。
【００２８】従って、本発明の基準電圧発生回路は、電
源電圧端子側のｎチャネルＭＯＳＦＥＴ Ｑ３と接地点
側のｎチャネルＭＯＳＦＥＴ Ｑ２のゲート幅の比は
１：１に近づける一方、電源電圧端子側のｐチャネルＭ
ＯＳＦＥＴ Ｑ１と接地点側のｐチャネルＭＯＳＦＥＴ
Ｑ４のゲート幅Ｗの比は１：ｉ（ｉ＞１）のように設
定するのが望ましい。これにより、発生される基準電圧
が電源電圧の変動の影響を受けにくくし、安定した基準
電圧を発生することができるようになる。なお、ここで
はＭＯＳＦＥＴ Ｑ３とＱ２のゲート長と、Ｑ４とＱ１
のゲート長がそれぞれ同一であるとして説明したが、ゲ
ート幅Ｗとゲート長Ｌとの比Ｗ／Ｌで表わした場合にも
同様なことがいえるので、Ｗ／Ｌ比をそれぞれ１：１と
１：ｉとしてもよい。
源電圧端子側のｎチャネルＭＯＳＦＥＴ Ｑ３と接地点
側のｎチャネルＭＯＳＦＥＴ Ｑ２のゲート幅の比は
１：１に近づける一方、電源電圧端子側のｐチャネルＭ
ＯＳＦＥＴ Ｑ１と接地点側のｐチャネルＭＯＳＦＥＴ
Ｑ４のゲート幅Ｗの比は１：ｉ（ｉ＞１）のように設
定するのが望ましい。これにより、発生される基準電圧
が電源電圧の変動の影響を受けにくくし、安定した基準
電圧を発生することができるようになる。なお、ここで
はＭＯＳＦＥＴ Ｑ３とＱ２のゲート長と、Ｑ４とＱ１
のゲート長がそれぞれ同一であるとして説明したが、ゲ
ート幅Ｗとゲート長Ｌとの比Ｗ／Ｌで表わした場合にも
同様なことがいえるので、Ｗ／Ｌ比をそれぞれ１：１と
１：ｉとしてもよい。
【００２９】図６には、本発明の基準電圧発生回路と従
来の基準電圧発生回路（図３参照）の電源電圧Ｖｃｃの
変動に対する基準電圧Ｖｒｅｆの変動の影響をシミュレ
ーションした結果を示す。なお、いずれの回路も供給さ
れる電源電圧Ｖｃｃは１．８Ｖで、発生する基準電圧Ｖ
ｒｅｆは０．８Ｖと仮定して設計された回路の場合を表
わしている。図６より、従来回路の基準電圧の変動感度
ΔＶｒｅｆ／ΔＶｃｃは６４０（ｍＶ／Ｖ）であるのに
対し、本発明回路では３９０（ｍＶ／Ｖ）と、かなり小
さくなっており、本発明の方が従来に比べて安定した基
準電圧を発生できることが分かる。
来の基準電圧発生回路（図３参照）の電源電圧Ｖｃｃの
変動に対する基準電圧Ｖｒｅｆの変動の影響をシミュレ
ーションした結果を示す。なお、いずれの回路も供給さ
れる電源電圧Ｖｃｃは１．８Ｖで、発生する基準電圧Ｖ
ｒｅｆは０．８Ｖと仮定して設計された回路の場合を表
わしている。図６より、従来回路の基準電圧の変動感度
ΔＶｒｅｆ／ΔＶｃｃは６４０（ｍＶ／Ｖ）であるのに
対し、本発明回路では３９０（ｍＶ／Ｖ）と、かなり小
さくなっており、本発明の方が従来に比べて安定した基
準電圧を発生できることが分かる。
【００３０】さらに、本発明の基準電圧発生回路は、電
源電圧端子側のｎチャネルＭＯＳＦＥＴ Ｑ３と接地点
側のｎチャネルＭＯＳＦＥＴ Ｑ２のゲート幅の比は
１：１に近づける一方、電源電圧端子側のｐチャネルＭ
ＯＳＦＥＴ Ｑ１と接地点側のｐチャネルＭＯＳＦＥＴ
Ｑ４のゲート幅Ｗの比は１：ｉ（ｉ＞１）に設定する
ことにより、発生される基準電圧が電源電圧の変動の影
響を受けにくくし、一層安定した基準電圧を発生するこ
とができるようになる。
源電圧端子側のｎチャネルＭＯＳＦＥＴ Ｑ３と接地点
側のｎチャネルＭＯＳＦＥＴ Ｑ２のゲート幅の比は
１：１に近づける一方、電源電圧端子側のｐチャネルＭ
ＯＳＦＥＴ Ｑ１と接地点側のｐチャネルＭＯＳＦＥＴ
Ｑ４のゲート幅Ｗの比は１：ｉ（ｉ＞１）に設定する
ことにより、発生される基準電圧が電源電圧の変動の影
響を受けにくくし、一層安定した基準電圧を発生するこ
とができるようになる。
【００３１】図７には、図１もしくは図２の基準電圧発
生回路で発生された基準電圧を用いた応用回路の一例と
してのレベルシフト回路を示す回路図である。
生回路で発生された基準電圧を用いた応用回路の一例と
してのレベルシフト回路を示す回路図である。
【００３２】このレベルシフト回路は、基準電圧Ｖｒｅ
ｆが供給される基準電圧端子と接地点との間に直列形態
に接続されたｐチャネルＭＯＳＦＥＴ Ｑ１１と抵抗Ｒ
１とｎチャネルＭＯＳＦＥＴ Ｑ１２と、電源電圧端子
Ｖｃｃと接地点との間に直列形態に接続されたｐチャネ
ルＭＯＳＦＥＴ Ｑ１３，Ｑ１４およびｎチャネルＭＯ
ＳＦＥＴ Ｑ１５と、上記ｐチャネルＭＯＳＦＥＴ Ｑ
１１と並列に接続されたｎチャネルＭＯＳＦＥＴ Ｑ１
６と、出力端子ＯＵＴに接続されたプルアップ抵抗Ｒ２
とから構成されている。
ｆが供給される基準電圧端子と接地点との間に直列形態
に接続されたｐチャネルＭＯＳＦＥＴ Ｑ１１と抵抗Ｒ
１とｎチャネルＭＯＳＦＥＴ Ｑ１２と、電源電圧端子
Ｖｃｃと接地点との間に直列形態に接続されたｐチャネ
ルＭＯＳＦＥＴ Ｑ１３，Ｑ１４およびｎチャネルＭＯ
ＳＦＥＴ Ｑ１５と、上記ｐチャネルＭＯＳＦＥＴ Ｑ
１１と並列に接続されたｎチャネルＭＯＳＦＥＴ Ｑ１
６と、出力端子ＯＵＴに接続されたプルアップ抵抗Ｒ２
とから構成されている。
【００３３】そして、上記ＭＯＳＦＥＴ Ｑ１２とＱ１
３，Ｑ１５のゲート端子が入力端子ＩＮに接続されると
ともに、この入力端子ＩＮに入力された信号をインバー
タＩＮＶで反転した信号がＭＯＳＦＥＴ Ｑ１６のゲー
ト端子に印加されている。また、ＭＯＳＦＥＴ Ｑ１１
はゲートとドレインが結合されたダイオード接続とさ
れ、Ｑ１１と抵抗Ｒ１との接続ノードＮ１に出力段のＭ
ＯＳＦＥＴ Ｑ１４のゲート端子が接続されている。
３，Ｑ１５のゲート端子が入力端子ＩＮに接続されると
ともに、この入力端子ＩＮに入力された信号をインバー
タＩＮＶで反転した信号がＭＯＳＦＥＴ Ｑ１６のゲー
ト端子に印加されている。また、ＭＯＳＦＥＴ Ｑ１１
はゲートとドレインが結合されたダイオード接続とさ
れ、Ｑ１１と抵抗Ｒ１との接続ノードＮ１に出力段のＭ
ＯＳＦＥＴ Ｑ１４のゲート端子が接続されている。
【００３４】次に、このレベルシフト回路の動作を説明
する。この実施例のレベルシフト回路の入力端子ＩＮに
は、０−Ｖｃｃ振幅の信号Ｖｉｎが入力される。この入
力信号Ｖｉｎがハイレベル（Ｖｃｃ）のときはＭＯＳＦ
ＥＴ Ｑ１２がオン、Ｑ１６がオフ状態にされるため、
Ｑ１１−Ｒ１−Ｑ１２に電流パスが形成され、ノードＮ
１の電位Ｖｎ１は基準電圧ＶｒｅｆよりもＭＯＳＦＥＴ
Ｑ１１のしきい値電圧分低い電位Ｖｒｅｆ−Ｖｔｈｐ
となる。このノードＮ１の電位が、出力段のＭＯＳＦＥ
Ｔ Ｑ１４のゲート端子に印加される一方、出力段のＭ
ＯＳＦＥＴは、ハイレベルの入力信号ＶｉｎによってＱ
１３がオフ、Ｑ１５がオンであるため、抵抗Ｒ２−Ｑ１
４−Ｑ１５に電流パスが形成される。
する。この実施例のレベルシフト回路の入力端子ＩＮに
は、０−Ｖｃｃ振幅の信号Ｖｉｎが入力される。この入
力信号Ｖｉｎがハイレベル（Ｖｃｃ）のときはＭＯＳＦ
ＥＴ Ｑ１２がオン、Ｑ１６がオフ状態にされるため、
Ｑ１１−Ｒ１−Ｑ１２に電流パスが形成され、ノードＮ
１の電位Ｖｎ１は基準電圧ＶｒｅｆよりもＭＯＳＦＥＴ
Ｑ１１のしきい値電圧分低い電位Ｖｒｅｆ−Ｖｔｈｐ
となる。このノードＮ１の電位が、出力段のＭＯＳＦＥ
Ｔ Ｑ１４のゲート端子に印加される一方、出力段のＭ
ＯＳＦＥＴは、ハイレベルの入力信号ＶｉｎによってＱ
１３がオフ、Ｑ１５がオンであるため、抵抗Ｒ２−Ｑ１
４−Ｑ１５に電流パスが形成される。
【００３５】その結果、出力ＶｏｕｔはノードＮ１の電
位Ｖｎ１よりもＭＯＳＦＥＴ Ｑ１４のしきい値電圧Ｖ
ｔｈｐ’だけ高い電位Ｖｎ１＋Ｖｔｈｐ’となる。ここ
で、ＭＯＳＦＥＴ Ｑ１１とＱ１４はその特性が同じに
なるように、基板電位が共にＶｃｃとされているため、
しきい値電圧ＶｔｈｐとＶｔｈｐ’とが等しくなる。そ
のため、入力信号Ｖｉｎがハイレベルのときの出力電圧
Ｖｏｕｔは、 Ｖｏｕｔ＝Ｖｒｅｆ−Ｖｔｈｐ＋Ｖｔｈｐ’＝Ｖｒｅｆ となる。
位Ｖｎ１よりもＭＯＳＦＥＴ Ｑ１４のしきい値電圧Ｖ
ｔｈｐ’だけ高い電位Ｖｎ１＋Ｖｔｈｐ’となる。ここ
で、ＭＯＳＦＥＴ Ｑ１１とＱ１４はその特性が同じに
なるように、基板電位が共にＶｃｃとされているため、
しきい値電圧ＶｔｈｐとＶｔｈｐ’とが等しくなる。そ
のため、入力信号Ｖｉｎがハイレベルのときの出力電圧
Ｖｏｕｔは、 Ｖｏｕｔ＝Ｖｒｅｆ−Ｖｔｈｐ＋Ｖｔｈｐ’＝Ｖｒｅｆ となる。
【００３６】一方、入力信号Ｖｉｎがロウレベル（０
Ｖ）のときは、ＭＯＳＦＥＴ Ｑ１２，Ｑ１５がオフ、
Ｑ１３がオン状態とされるため、出力電位Ｖｏｕｔは電
源電圧Ｖｃｃレベルとなる。つまり、この実施例のレベ
ルシフト回路は、０−Ｖｃｃ振幅の入力信号を反転して
Ｖｒｅｆ−Ｖｃｃ振幅の信号に変換して出力することが
できる。
Ｖ）のときは、ＭＯＳＦＥＴ Ｑ１２，Ｑ１５がオフ、
Ｑ１３がオン状態とされるため、出力電位Ｖｏｕｔは電
源電圧Ｖｃｃレベルとなる。つまり、この実施例のレベ
ルシフト回路は、０−Ｖｃｃ振幅の入力信号を反転して
Ｖｒｅｆ−Ｖｃｃ振幅の信号に変換して出力することが
できる。
【００３７】一般に電源電圧と接地電位との中間のレベ
ルを出力する場合には貫通電流が流れるため消費電流が
大きくなるが、この実施例の回路では、貫通電流を抵抗
Ｒ１，Ｒ２で抑えることができるため、低消費電流化が
可能となる。しかも、基準電圧ＶｒｅｆもＭＯＳＦＥＴ
のしきい値電圧分シフトした電圧を再びＭＯＳＦＥＴの
しきい値で元の方向へシフトし、しかもそのシフトを同
じ特性のＭＯＳＦＥＴで行なうようにしているため、Ｍ
ＯＳＦＥＴ特性がばらついてもキャンセルし合って、精
度の高い出力電位を得ることができる。
ルを出力する場合には貫通電流が流れるため消費電流が
大きくなるが、この実施例の回路では、貫通電流を抵抗
Ｒ１，Ｒ２で抑えることができるため、低消費電流化が
可能となる。しかも、基準電圧ＶｒｅｆもＭＯＳＦＥＴ
のしきい値電圧分シフトした電圧を再びＭＯＳＦＥＴの
しきい値で元の方向へシフトし、しかもそのシフトを同
じ特性のＭＯＳＦＥＴで行なうようにしているため、Ｍ
ＯＳＦＥＴ特性がばらついてもキャンセルし合って、精
度の高い出力電位を得ることができる。
【００３８】さらに、この実施例のレベルシフト回路
は、基準電圧Ｖｒｅｆを供給する回路の電流供給能力が
小さくてもよいため、システム全体の低消費電流化が可
能になる。しかも、基準電圧Ｖｒｅｆのレベルを変える
ことで任意の振幅の信号を出力させることができるとい
う利点がある。
は、基準電圧Ｖｒｅｆを供給する回路の電流供給能力が
小さくてもよいため、システム全体の低消費電流化が可
能になる。しかも、基準電圧Ｖｒｅｆのレベルを変える
ことで任意の振幅の信号を出力させることができるとい
う利点がある。
【００３９】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば上記
実施例では、電源電圧Ｖｃｃが１．８Ｖのような正電源
である場合について説明したが、負電源である場合にも
適用することができる。また、図７のレベルシフト回路
は、ｐ−ＭＯＳとｎ−ＭＯＳの関係を逆にすることによ
り、０−Ｖｃｃ振幅の信号を０−Ｖｒｅｆ振幅の信号に
変換して出力させるように構成することができる。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば上記
実施例では、電源電圧Ｖｃｃが１．８Ｖのような正電源
である場合について説明したが、負電源である場合にも
適用することができる。また、図７のレベルシフト回路
は、ｐ−ＭＯＳとｎ−ＭＯＳの関係を逆にすることによ
り、０−Ｖｃｃ振幅の信号を０−Ｖｒｅｆ振幅の信号に
変換して出力させるように構成することができる。
【００４０】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＭＯＳ
ＦＥＴを主体とする半導体集積回路について説明した
が、電界効果トランジスタを使用した半導体集積回路に
広く利用することができる。
なされた発明をその背景となった利用分野であるＭＯＳ
ＦＥＴを主体とする半導体集積回路について説明した
が、電界効果トランジスタを使用した半導体集積回路に
広く利用することができる。
【００４１】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
【００４２】すなわち、本発明によれば、プロセスばら
つきによる影響および電源電圧の変動による影響を受け
にくく、精度が高くかつ安定な基準電圧が得られ易い基
準電圧発生回路を実現することができる。
つきによる影響および電源電圧の変動による影響を受け
にくく、精度が高くかつ安定な基準電圧が得られ易い基
準電圧発生回路を実現することができる。
【図１】本発明に係る基準電圧発生回路の一実施例を示
す回路図である。
す回路図である。
【図２】図１の回路の各ＭＯＳＦＥＴ Ｑ１〜Ｑ４の配
置を変えた基準電圧発生回路を示す回路図である。
置を変えた基準電圧発生回路を示す回路図である。
【図３】従来の基準電圧発生回路の一例を示す回路図で
ある。
ある。
【図４】本発明の実施例回路におけるｎチャネルＭＯＳ
ＦＥＴ Ｑ３とＱ２のゲート幅Ｗの比と発生する基準電
圧の電源変動感度との関係をシミュレーションした結果
を示すグラフである。
ＦＥＴ Ｑ３とＱ２のゲート幅Ｗの比と発生する基準電
圧の電源変動感度との関係をシミュレーションした結果
を示すグラフである。
【図５】本発明の実施例回路におけるｐチャネルＭＯＳ
ＦＥＴ Ｑ４とＱ１のゲート幅Ｗの比と発生する基準電
圧の電源変動感度との関係をシミュレーションした結果
を示すグラフである。
ＦＥＴ Ｑ４とＱ１のゲート幅Ｗの比と発生する基準電
圧の電源変動感度との関係をシミュレーションした結果
を示すグラフである。
【図６】本発明の基準電圧発生回路と従来の基準電圧発
生回路（図３）の電源電圧Ｖｃｃの変動に対する基準電
圧Ｖｒｅｆの変動の影響をシミュレーションした結果を
示すグラフである。
生回路（図３）の電源電圧Ｖｃｃの変動に対する基準電
圧Ｖｒｅｆの変動の影響をシミュレーションした結果を
示すグラフである。
【図７】本発明の基準電圧発生回路で発生された基準電
圧を用いたレベルシフト回路の一例を示す回路図であ
る。
圧を用いたレベルシフト回路の一例を示す回路図であ
る。
１ 自己バイアス段 ２ 逆接続段 Ｑ１，Ｑ４ ｐチャネルＭＯＳＦＥＴ Ｑ２，Ｑ３ ｎチャネルＭＯＳＦＥＴ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０２Ｈ 7/20 Ｆターム(参考） 5F038 AR26 BB02 BB05 BG09 DF01 EZ10 EZ20 5F048 AB08 AC03 5G053 BA04 EA09 EC03 FA07 5H420 BB04 BB12 EA14 EA24 EA39 EA40 EA42 EA43 EB37 NA16 NA29 NB02 NB14 NB25 NB28 NC33
Claims (4)
- 【請求項１】 各々ゲートとドレインが結合されたダイ
オード接続のｐチャネルＭＯＳＦＥＴとｎチャネルＭＯ
ＳＦＥＴがこの順で電源電圧端子と接地点との間に直列
形態に接続されてなる自己バイアス段と、各々ゲートと
ドレインが結合されたダイオード接続のｎチャネルＭＯ
ＳＦＥＴとｐチャネルＭＯＳＦＥＴがこの順で第１の電
源電圧端子と第２の電源電圧端子との間に直列形態に接
続されてなるＭＯＳ逆接続段のそれぞれの接続ノードを
結合して出力端子に接続し、第１の電源電圧端子側のＭ
ＯＳＦＥＴの合成抵抗と第２の電源電圧端子側のＭＯＳ
ＦＥＴの合成抵抗との比で電源電圧を分圧した電圧を出
力させるようにしたことを特徴とする基準電圧発生回
路。 - 【請求項２】 各々ゲートとドレインが結合されたダイ
オード接続の２つのｐチャネルＭＯＳＦＥＴが電源電圧
端子と接地点との間に直列形態に接続されてなる直列ｐ
−ＭＯＳ段と、各々ゲートとドレインが結合されたダイ
オード接続の２つのｎチャネルＭＯＳＦＥＴが電源電圧
端子と接地点との間に直列形態に接続されてなる直列ｎ
−ＭＯＳ段のそれぞれの接続ノードを結合して出力端子
に接続し、各段で電源電圧を分圧した電圧を合成して出
力させるようにしたことを特徴とする基準電圧発生回
路。 - 【請求項３】 電源電圧端子側のｎチャネルＭＯＳＦＥ
Ｔと接地点側のｎチャネルＭＯＳＦＥＴのＷ／Ｌ（ゲー
ト幅／ゲート長）比は１：１に近い値に設定する一方、
電源電圧端子側のｐチャネルＭＯＳＦＥＴと接地点側の
ｐチャネルＭＯＳＦＥＴのＷ／Ｌ比は１：ｉ（ｉ＞１）
に設定したことを特徴とする請求項１または２に記載の
基準電圧発生回路。 - 【請求項４】 請求項１、２または３に記載の基準電圧
発生回路と、該基準電圧発生回路からの基準電圧に基づ
いて入力信号をレベルシフトした信号を出力可能なレベ
ルシフト回路とを備えたことを特徴とする半導体集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10223115A JP2000056846A (ja) | 1998-08-06 | 1998-08-06 | 基準電圧発生回路および半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10223115A JP2000056846A (ja) | 1998-08-06 | 1998-08-06 | 基準電圧発生回路および半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000056846A true JP2000056846A (ja) | 2000-02-25 |
Family
ID=16793065
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10223115A Pending JP2000056846A (ja) | 1998-08-06 | 1998-08-06 | 基準電圧発生回路および半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000056846A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003071373A1 (fr) * | 2002-02-22 | 2003-08-28 | Mitsubishi Denki Kabushiki Kaisha | Circuit generateur de tension |
| US6700363B2 (en) | 2001-09-14 | 2004-03-02 | Sony Corporation | Reference voltage generator |
| CN110673687A (zh) * | 2019-10-22 | 2020-01-10 | 广东工业大学 | 一种基准电压产生装置 |
-
1998
- 1998-08-06 JP JP10223115A patent/JP2000056846A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6700363B2 (en) | 2001-09-14 | 2004-03-02 | Sony Corporation | Reference voltage generator |
| WO2003071373A1 (fr) * | 2002-02-22 | 2003-08-28 | Mitsubishi Denki Kabushiki Kaisha | Circuit generateur de tension |
| CN110673687A (zh) * | 2019-10-22 | 2020-01-10 | 广东工业大学 | 一种基准电压产生装置 |
| CN110673687B (zh) * | 2019-10-22 | 2020-09-11 | 广东工业大学 | 一种基准电压产生装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4663584A (en) | Intermediate potential generation circuit | |
| KR920001634B1 (ko) | 중간전위 발생회로 | |
| US4394587A (en) | CMOS Differential comparator with hysteresis | |
| JPS58151124A (ja) | レベル変換回路 | |
| JP2724872B2 (ja) | 半導体集積回路用入力回路 | |
| JPH11353045A (ja) | バンドギャップ型基準電圧発生回路 | |
| JP4070533B2 (ja) | 半導体集積回路装置 | |
| KR0126911B1 (ko) | 기준전압 발생회로 및 발생방법 | |
| JPS598962B2 (ja) | Ｃｍｏｓ サドウゾウフクキカイロ | |
| KR100197998B1 (ko) | 반도체 장치의 저소비 전력 입력 버퍼 | |
| KR19980043784A (ko) | 외부전압에 둔감한 백바이어스전압 레벨 감지기 | |
| US7262638B2 (en) | Current sense amplifier | |
| WO2007109452A9 (en) | High speed voltage translator circuit | |
| JP2758893B2 (ja) | 半導体装置の定電圧発生回路 | |
| JP2689871B2 (ja) | ３値入力バッファ回路 | |
| JP2000056846A (ja) | 基準電圧発生回路および半導体集積回路 | |
| US6815997B2 (en) | Field effect transistor square multiplier | |
| JPH05250050A (ja) | 基準電圧発生回路 | |
| JP2007128553A (ja) | 半導体集積回路装置 | |
| JP2615005B2 (ja) | 半導体集積回路 | |
| JPH03230617A (ja) | 半導体集積回路 | |
| JPH09186294A (ja) | 電圧発生回路及び半導体装置 | |
| JPH0424813A (ja) | 定電圧回路 | |
| KR100197559B1 (ko) | 기준전압 발생회로 | |
| JPH03222195A (ja) | センス増幅回路 |