JP2007128553A - 半導体集積回路装置 - Google Patents
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Abstract
【解決手段】第1電源線Vdd1と第2電源線Vssとの間に接続された増幅部20と、第3電源線Vdd2と前記第2電源線Vssとの間に接続されたレベルシフト部50と、を備え、前記増幅部20は、ダイオード接続された第1トランジスタ221,222を含み、前記レベルシフト部50は、第2トランジスタ36,35を含み、前記第1トランジスタ221,222のドレインを前記第2トランジスタ36,35のゲートに接続するように構成する。
【選択図】図9
Description
しかしながら、例えば、トランジスタのソース−ドレイン間電圧Vdsとドレイン電流(ソース−ドレイン間電流)Idsとの間には図2に示すような特性があり、実際には、飽和領域であっても傾きがあるため、電源電圧(Vdd)が増えるとトランジスタ101および102のソース−ドレイン間電圧Vdsも増加して電流が増えてしまい、また、電源電圧が減るとトランジスタ101および102のソース−ドレイン間電圧Vdsが減少して電流が減り、或いは、線形領域に入ってしまう可能性もある。
さらに、図4に示されるように、レベルシフト部250の入力差動対(トランジスタ216,217)以外の部分も高電圧用のトランジスタ(トランジスタ208,209)は、電源電圧を低くするとしきい値電圧Vthが高いため、ゲート−ソース間電圧Vgsが低くなって意図した電流が流れにくく高速動作も難しくなる。
図5および図6の比較から明らかなように、図6に示す変形例は、図5に示す第1実施例において、pMOSトランジスタ1〜5をnMOSトランジスタ1’〜5’で構成し、nMOSトランジスタ6〜8をpMOSトランジスタ6’〜8’で構成し、高電位電源線Vddを低電位電源線Vssとし、そして、低電位電源線Vssを高電位電源線Vddとしたものに相当する。また、図6の本変形例において、図5の第1実施例における電流I0〜I4およびIoutは、それぞれ電流I0’〜I4’およびIout’に対応している。なお、図6の本変形例において、抵抗9’は、高電位電源線VddとpMOSトランジスタ8のソースとの間に接続されることになる。
図7に示されるように、本第2実施例の電流源回路(半導体集積回路装置)は、図5に示す第1実施例の電流源回路に対してnMOSトランジスタ6a,7a,8aを付加するようになっており、nMOSトランジスタ6のソースと低電位電源線Vssとの間にnMOSトランジスタ6aを設け、nMOSトランジスタ7のソースと低電位電源線Vssとの間にnMOSトランジスタ7aを設け、そして、nMOSトランジスタ8のソースと抵抗9(ノードN1)との間にnMOSトランジスタ8aを設けるようになっている。
図8に示されるように、本第3実施例の電流源回路は、図5に示す第1実施例と同様の構成とされている。ただし、第1実施例におけるpMOSトランジスタ3は、他のpMOSトランジスタ1,2,4および5と同様のものであるのに対して、図8に示す本第3実施例の電流源回路においては、種類の異なるpMOSトランジスタ3bにより構成するようになっている。
図9および図10の比較から明らかなように、図10に示す第5実施例の半導体集積回路装置は、図9に示す第4実施例におけるダイオード接続されたnMOSトランジスタ221および222を抵抗231および232で構成するようになっている。すなわち、ノードN11およびN12の電圧は、低い高電位電源電圧Vdd2より高い電圧にする必要がないため、第4実施例のトランジスタ221および222を抵抗231および232に置き換えることで、ゲインが上がり過ぎるのを防止してより高速化した回路とすることが可能になる。
図9および図11の比較から明らかなように、図11に示す第6実施例の半導体集積回路装置は、図9に示す第4実施例におけるダイオード接続されたnMOSトランジスタ221および222に対してクロスカップル接続されたnMOSトランジスタ241および242を設け、ゲインを上げるようになっている。すなわち、本第6実施例の半導体集積回路装置は、例えば、図9の第4実施例の回路ではゲインが足りない場合などに有効なものである。
図9および図12の比較から明らかなように、図12に示す第7実施例の半導体集積回路装置は、図9に示す第4実施例の回路におけるpMOSトランジスタ26および27に対して、入力信号IN,/INを受け取りドレインがクロス接続されたpMOSトランジスタ251および252を設けることで、トランジスタの反転速度を上げてより一層の高速動作を可能にしている。すなわち、前述した図9の第7実施例においては、入力信号INが低レベル『L』で入力信号/INが高レベル『H』のとき、トランジスタ26および221を介して電流が流れ、トランジスタ27および222は電流が流れないが、本第7実施例では、オンするトランジスタ251のドレインがトランジスタ27のドレインに接続されているため、電流パスができてトランジスタ27および222にも電流が流れることになる。これにより、図4を参照して前述したのと逆に、レベルシフト部50のトランジスタ36,35のゲート電圧はしきい値電圧Vthより先の電圧から入力されることになるため、より一層の高速動作が可能になる。
図13において、電流源回路301は、図5〜図8を参照して説明した本発明に係る半導体集積回路装置の第1〜第3実施例(電流源回路)を適用したものであり、また、差動増幅回路303は、図9〜図12を参照して説明した本発明に係る半導体集積回路装置の第4〜第7実施例(レベルシフト機能を有する差動増幅回路)を適用したものである。
ゲートが前記第1のMISトランジスタおよび前記第2のMISトランジスタの接続ノードに接続され、ドレインが前記第2のMISトランジスタおよび前記抵抗の接続ノードに接続された第1導電型の第3のMISトランジスタを備えることを特徴とする半導体集積回路装置。
前記第2のMISトランジスタとカレントミラー接続された第2導電型の第4および第5のMISトランジスタと、
該第4のトランジスタおよび前記第1の電源線に接続され、前記第1のMISトランジスタとカレントミラー接続された第1導電型の第6のMISトランジスタと、
前記第5のMISトランジスタおよび前記第1の電源線に接続され、ゲートが前記第1のMISトランジスタおよび前記第2のMISトランジスタの接続ノードに接続された第1導電型の第7のMISトランジスタと、を備えることを特徴とする半導体集積回路装置。
前記第2のMISトランジスタと前記抵抗との間に設けられた第2導電型の第9のMISトランジスタと、
前記第4および第5のMISトランジスタと前記第2の電源線との間に設けられた第2導電型の第10および第11のMISトランジスタとを備え、前記第2、第4および第5のMISトランジスタに対して前記第9、第10および第11のMISトランジスタをカスケード接続したことを特徴とする半導体集積回路装置。
前記増幅部は、ダイオード接続された第2導電型の高電圧用MISトランジスタを備え、
前記レベルシフト部は、前記ダイオード接続された第2導電型の高電圧用MISトランジスタとカレントミラー接続された第2導電型の高電圧用MISトランジスタ、および、第1導電型および第2導電型の低電圧用MISトランジスタを備えることを特徴とする半導体集積回路装置。
差動の入力信号を受け取る第1導電型の高電圧用MISトランジスタ対を有する第1の差動対と、
前記差動の入力信号を受け取る第2導電型の高電圧用MISトランジスタ対を有する第2の差動対とを備えることを特徴とする半導体集積回路装置。
付記7〜12のいずれか1項に記載の半導体集積回路装置を差動増幅回路とし、
前記電流源回路の出力電流を、カレントミラー回路を介して前記差動増幅回路における電流源のバイアス電圧に使用したことを特徴とする半導体集積回路装置。
1’〜5’;6〜8;6a〜8a;104,105 nチャネル型MOSトランジスタ(nMOSトランジスタ)
9;106;231,232 抵抗
20,200 増幅部(差動増幅部)
21〜27;201〜209;251,252;325 高電圧用pMOSトランジスタ
28〜31;210;321 低電圧用pMOSトランジスタ
32〜36;211〜217;221,222;241,242;323 高電圧用nMOSトランジスタ
37〜39;218;322,324 低電圧用nMOSトランジスタ
40,219 インバータ
50,250 レベルシフト部
301 電流源回路
302 カレントミラー回路
303 差動増幅回路
IN,/IN 差動入力信号
Vdd 高電位電源線(高電位電源電圧)
Vdd1 高い高電位電源電圧
Vdd2 低い高電位電源電圧
Vss 低電位電源線(低電位電源電圧)
Claims (8)
- 第1電源線と第2電源線との間に接続された増幅部と、
第3電源線と前記第2電源線との間に接続されたレベルシフト部と、を備え、
前記増幅部は、ダイオード接続された第1トランジスタを含み、
前記レベルシフト部は、第2トランジスタを含み、
前記第1トランジスタのドレインを前記第2トランジスタのゲートに接続することを特徴とする半導体集積回路装置。 - 前記増幅部は、差動信号が入力される増幅部であって、
該増幅部は、ダイオード接続された第3トランジスタを含み、
前記レベルシフト部は、第4トランジスタを含み、
前記第3トランジスタのドレインを前記第4トランジスタのゲートに接続することを特徴とする請求項1に記載の半導体集積回路装置。 - 前記増輻部は、前記差動信号の電圧レベルを、前記第1トランジスタおよび前記第3トランジスタに応じて、前記第1トランジスタのドレインの電圧および前記第3トランジスタのドレインの電圧に変換することを特徴とする請求項2に記載の半導体集積回路装置。
- 前記第2トランジスタおよび前記第4トランジスタは、高電圧用トランジスタであることを特徴とする請求項3に記載の半導体集積回路装置。
- 前記第1トランジスタと前記第3トランジスタとをクロスカップルすることを特徴とする請求項2〜4のいずれか1項に記載の半導体集積回路装置。
- 前記第1トランジスタ,前記第2トランジスタ,前記第3トランジスタおよび前記第4トランジスタは、同一導電型であることを特徴とする請求項2〜5のいずれか1項に記載の半導体集積回路装置。
- 前記レベルシフト部は、前記第1トランジスタと逆導電型であり、前記第1トランジスタよりも低電圧用のトランジスタを含むことを特徴とする請求項1〜6のいずれか1項に記載の半導体集積回路装置。
- 前記第1トランジスタと前記第3トランジスタとを抵抗に置き換えたことを特徴とする請求項2〜7のいずれか1項に記載の半導体集積回路装置。
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