JP2009207057A - 半導体集積回路 - Google Patents

Abstract

【課題】電源電圧や温度、トランジスタのプロセスパラメータに依存しない回路を実現可能な半導体集積回路を提供すること。
【解決手段】電源電圧を供給する第１電位線と、電源電圧より低い電位を有する第２電位線との間に設けられる半導体集積回路であって、電源電圧を入力し、等しい第１の電流値を有する複数の電流を出力する第１の定電流出力手段と、電源電圧を入力し、等しい第２の電流値を有する複数の電流を出力する第２の定電流出力手段と、第１の電流値と第２の電流値とが等しくなるよう調整する調整手段と、を含み、調整手段は、差動入力によって第１の電流値を有する電流が流れる電位と第２の電流値を有する電流が流れる電位とを等しくさせることで、第１の電流値と第２の電流値とが等しくなるよう調整することを特徴とする、半導体集積回路が提供される。
【選択図】図１

Description

本発明は、半導体集積回路に関し、より詳細には、抵抗負荷増幅器の利得を、電源電圧や温度、トランジスタのプロセスパラメータ等の変動に対して安定化させる半導体集積回路に関する。

カレントミラー回路は、入力した電流と同じ方向及び同じ電流値を有する電流を出力する回路である。カレントミラー回路を用いた電流源回路の基本的な考え方としては、電源電圧や温度、トランジスタのプロセスパラメータ等に依存することなく、安定した電流を生成することにある。このようなカレントミラー回路を電流源として用いて、トランジスタの相互コンダクタンスを補償する相互コンダクタンス補償回路を構成することができる。

図１０は、従来の相互コンダクタンス補償回路の一例を示す説明図である。図１０に示した相互コンダクタンス補償回路１０は、電源電圧に依存しない電流源回路の一例を示したものである。図１０に示したように、相互コンダクタンス補償回路１０は、４つのトランジスタＭ１、Ｍ２、Ｍ３、Ｍ４と、抵抗Ｒ_ｓと、を含んで構成される。トランジスタＭ１、Ｍ２は、Ｎチャネルトランジスタであり、トランジスタＭ３、Ｍ４はＰチャネルトランジスタである。またＶＤＤは電源電圧である。

図１０に示した相互コンダクタンス補償回路１０は、ＰチャネルトランジスタであるトランジスタＭ３、Ｍ４がカレントミラー接続されていることから、相互コンダクタンス補償回路１０に流れる電流はＩ１＝Ｉ２が成り立つ。また、ＮチャネルトランジスタＭ１のゲート−ソース間電圧をＶ_ｇｓ１、ドレイン−ソース間電圧をＶ_ｄｓ１、電流増幅率をβ_１（＝μ_ｎ×Ｃ_ｏｘ×（Ｗ／Ｌ）、μ_ｎ：移動度、Ｃ_ｏｘ：単位面積当たりのゲート静電容量、Ｗ：トランジスタのゲート幅、Ｌ：トランジスタのゲート長）、ＮチャネルトランジスタＭ２のゲート−ソース間電圧をＶ_ｇｓ２、ドレイン−ソース間電圧をＶ_ｄｓ２、電流増幅率をＫ×β_１として、ＮチャネルトランジスタＭ１、Ｍ２の閾値電圧Ｖ_ｔｈがそれぞれ等しいとすると、下記の数式が成り立つ。

この数式１〜３により、下記の数式が成り立つ。

この数式４により、図１０に示した回路は、Ｖ_ｄｓ１＝Ｖ_ｄｓ２において相互コンダクタンス補償回路となる。そして、上記数式４には電源電圧ＶＤＤが含まれていないので、図１０に示した回路は電流値が電源電圧に依存しない回路ということができる。

しかし、例えばトランジスタのドレイン−ソース間電圧Ｖ_ｄｓとドレイン−ソース間電流Ｉ_ｄｓとの間には、図１１に示したような特性がある。図１１は、トランジスタのＶ_ｄｓ−Ｉ_ｄｓ特性を概略的に示す説明図である。図１１に示したように、理想的なトランジスタでは、図１１の飽和領域において、Ｖ_ｄｓが増加してもＩ_ｄｓが増加しない筈であるが、実際には、図１１に示したように、Ｖ_ｄｓが増加するとＩ_ｄｓがなだらかに増加する。そのため、電源電圧ＶＤＤが増加する。

そのため、電源電圧ＶＤＤが増加すると、増加に伴って図１０に示した相互コンダクタンス補償回路１０における、ＰチャネルトランジスタＭ３、Ｍ４のドレイン−ソース間電圧も増加して、電流量が増加してしまう。逆に、電源電圧ＶＤＤが減少すると、ＰチャネルトランジスタＭ３、Ｍ４のドレイン−ソース間電圧も減少して、電流量が減少してしまい、条件によっては図１１に示した特性において線形領域に入ってしまうおそれもある。

図１０に示した相互コンダクタンス補償回路１０において、ＰチャネルトランジスタＭ４のゲート−ソース間電圧をＶ_ｇｓ４とすると、ＮチャネルトランジスタＭ２およびＰチャネルトランジスタＭ４のドレイン電圧Ｖ_ｄ２はＶＤＤ−Ｖ_ｇｓ４で決まり、ＮチャネルトランジスタＭ１およびＰチャネルトランジスタＭ３のドレイン電圧Ｖ_ｄ１はＶ_ｇｓ１で決まる。従って、Ｖ_ｄ１とＶ_ｄ２とが異なってしまう。これを考慮してＮチャネルトランジスタＭ２のドレイン−ソース間の抵抗成分Ｒ_ｄｓ２から電流値を算出すると以下の通りとなる。

数式５より、Ｉ２≠Ｉ１となり、電流値が正しくミラー出来なくなる現象が生じ、相互コンダクタンス補償回路１０はカレントミラー回路としての精度が劣化してしまう。また、各トランジスタ間の閾値電圧Ｖ_ｔｈや電流増幅率βのミスマッチ等の要因により、さらにカレントミラー回路としての精度が劣化してしまうおそれもある。

結果的に、図１０に示した従来の相互コンダクタンス補償回路１０は、理想的には電源電圧に依存せずに電流を流すことが出来るはずである。しかし、実際には電源電圧ＶＤＤに依存する可能性もあり、また温度依存性やトランジスタのプロセスパラメータ依存性が大きいことも考えられる。

従来においては、ある程度の電源電圧（電源マージン）を確保することが可能である場合には、複数のトランジスタを直列に接続し、カスコード構成にすることによって、カレントミラー回路としての精度を向上させる技術が開示されている。しかし、近年のトランジスタの繊細化、動作周波数の高速化、消費電力の低減化の要求等に伴って、電源電圧も低くする必要がある（例えば１．２Ｖ以下の電源電圧で動作させる必要があり）。従って、従来の方法ではカレントミラー回路としての精度の確保及び向上が困難になってきている問題があった。さらに、トランジスタのＶ_ｄｓ−Ｉ_ｄｓ特性の飽和領域における傾きも大きくなっており、安定した電流源の設計がさらに困難になってきている問題もある。

そこで、本発明は、上記問題に鑑みてなされたものであり、本発明の目的とするところは、低電源電圧や微細プロセスにおいても、精度が良いカレントミラー回路を実現し、電源電圧や温度、トランジスタのプロセスパラメータに依存しない回路を実現可能な、新規かつ改良された半導体集積回路を提供することにある。

上記課題を解決するために、本発明のある観点によれば、電源電圧を供給する第１電位線と、電源電圧より低い電位を有する第２電位線との間に設けられる半導体集積回路であって、電源電圧を入力し、第１の電流値を有する複数の電流を出力する第１の定電流出力手段と、電源電圧を入力し、第２の電流値を有する複数の電流を出力する第２の定電流出力手段と、第１の電流値と第２の電流値とが等しくなるよう調整する調整手段と、を含み、調整手段は、差動入力によって第１の電流値を有する電流が流れる電位と第２の電流値を有する電流が流れる電位とを等しくさせることで、第１の電流値と第２の電流値とが等しくなるよう調整することを特徴とする、半導体集積回路が提供される。

かかる構成によれば、第１の定電流出力手段は電源電圧を入力して第１の電流値を有する複数の電流を出力し、第２の定電流出力手段は電源電圧を入力して第２の電流値を有する複数の電流を出力する。そして、調整手段は、差動入力によって第１の電流値を有する電流が流れる電位と第２の電流値を有する電流が流れる電位とを等しくさせることで、第１の電流値と第２の電流値とが等しくなるよう調整する。その結果、低電源電圧や微細プロセスにおいても、電源電圧や温度、トランジスタのプロセスパラメータに依存せず、精度が良いカレントミラー回路を実現することができる。

第１の定電流出力手段は、ソース端子が第１電位線に接続され、カレントミラー接続される第１のトランジスタ及び第２のトランジスタを含み、第２の定電流出力手段は、ソース端子が第１電位線に接続され、カレントミラー接続される第３のトランジスタ及び第４のトランジスタを含み、調整手段は、ドレイン端子が第３のトランジスタのドレイン端子に接続される第５のトランジスタと、ドレイン端子が第２のトランジスタのドレイン端子に接続され、第５のトランジスタとカレントミラー接続される第６のトランジスタと、ドレイン端子が第１のトランジスタのドレイン端子に接続され、ゲート端子が第６のトランジスタのドレイン端子に接続される第７のトランジスタと、ドレイン端子が第４のトランジスタのドレイン端子に接続され、ゲート端子が第６のトランジスタのドレイン端子に接続され、第５のトランジスタと差動対を構成する第８のトランジスタと、を含んでいてもよい。その結果、カスコード構成を採らず、トランジスタによるフィードバック構成を用いることにより、低電源電圧や微細プロセスにおいても、精度が良い相互コンダクタンス補償回路を実現することができる。

上記半導体集積回路は、上記第５のトランジスタのソース端子に接続される抵抗をさらに含んでいてもよい。その結果、第５のトランジスタのドレイン電位と第６のトランジスタのドレイン電位とが等しくなるようにすることで、さらに精度が向上した相互コンダクタンス補償回路を実現することが可能となる。

また、第１の定電流出力手段は、カレントミラー接続される第１のトランジスタ及び第２のトランジスタを含み、第２の定電流出力手段は、カレントミラー接続される第３のトランジスタ及び第４のトランジスタを含み、調整手段は、ソース端子が第１電位線に接続され、ドレイン端子が第３のトランジスタのドレイン端子に接続される第５のトランジスタと、ソース端子が第１電位線に接続され、ドレイン端子が第２のトランジスタのドレイン端子に接続され、第５のトランジスタとカレントミラー接続される第６のトランジスタと、ソース端子が第１電位線に接続され、ドレイン端子が第１のトランジスタのドレイン端子に接続され、ゲート端子が第６のトランジスタのドレイン端子に接続され、第６のトランジスタと差動対を構成する第７のトランジスタと、ソース端子が第１電位線に接続され、ドレイン端子が第４のトランジスタのドレイン端子に接続され、ゲート端子が第６のトランジスタのドレイン端子に接続される第８のトランジスタと、を含んでいてもよい。その結果、カスコード構成を採らず、トランジスタによるフィードバック構成を用いることにより、低電源電圧や微細プロセスにおいても、精度が良い相互コンダクタンス補償回路を実現することができる。

上記半導体集積回路は、上記第４のトランジスタのソース端子または上記第８のトランジスタのソース端子に接続される第１の抵抗をさらに含んでいてもよい。ここで、第８のトランジスタのソース端子に抵抗を接続することで、Ｐチャネルトランジスタ入力構成を有する増幅器の相互コンダクタンスと、抵抗負荷補正との両方を兼ね備えた相互コンダクタンス補償回路を実現することができる。

また、上記半導体集積回路は、上記第５のトランジスタのソース端子に接続される第２の抵抗をさらに含んでいてもよい。その結果、第５のトランジスタのドレイン電位と第６のトランジスタのドレイン電位とが等しくなるようにすることで、さらに精度が向上した相互コンダクタンス補償回路を実現することが可能となる。

また、上記課題を解決するために、本発明の別の観点によれば、電源電圧を供給する第１電位線と、電源電圧より低い電位を有する第２電位線との間に設けられる半導体集積回路であって、電源電圧を入力し、第１の電流値を有する複数の第１の電流を出力する第１の定電流出力手段と、電源電圧を入力し、第２の電流値を有する複数の第２の電流を出力する第２の定電流出力手段と、第１の電流値と等しい第３の電流値を有する第３の電流を出力する第１の調整手段と、第２の電流値と第３の電流値とが等しくなるよう調整する第２の調整手段と、を含み、第１の調整手段は、差動入力によって第１の電流値を有する第１の電流が流れる電位と第３の電流値を有する第３の電流が流れる電位とを等しくさせることで、第１の電流値と第３の電流値とが等しくなるよう調整し、第２の調整手段は、差動入力によって第２の電流値を有する第２の電流が流れる電位と第３の電流値を有する第３の電流が流れる電位とを等しくさせることで、第２の電流値と第３の電流値とが等しくなるよう調整する、半導体集積回路が提供される。

かかる構成によれば、第１の定電流出力手段は電源電圧を入力して第１の電流値を有する複数の電流を出力し、第２の定電流出力手段は電源電圧を入力して第２の電流値を有する複数の電流を出力する。そして、第１の調整手段は、差動入力によって第１の電流値を有する第１の電流が流れる電位と第３の電流値を有する第３の電流が流れる電位とを等しくさせることで、第１の電流値と第３の電流値とが等しくなるよう調整し、第２の調整手段は、差動入力によって第２の電流値を有する第２の電流が流れる電位と第３の電流値を有する第３の電流が流れる電位とを等しくさせることで、第２の電流値と第３の電流値とが等しくなるよう調整する。その結果、低電源電圧や微細プロセスにおいても、電源電圧や温度、トランジスタのプロセスパラメータに依存せず、精度が良いカレントミラー回路を実現することができる。

第１の定電流出力手段は、ソース端子が第２電位線に接続され、カレントミラー接続される第１のトランジスタ及び第２のトランジスタを含み、第２の定電流出力手段は、ソース端子が第１電位線に接続され、カレントミラー接続される第３のトランジスタ及び第４のトランジスタを含み、第１の調整手段は、ソース端子が第１電位線に接続され、ドレイン端子が第１のトランジスタのドレイン端子に接続される第５のトランジスタと、ソース端子が第１電位線に接続され、第５のトランジスタとカレントミラー接続される第６のトランジスタと、ソース端子が第１電位線に接続され、ゲート端子が第６のトランジスタのドレイン端子に接続され、ドレイン端子が第１０のトランジスタのドレイン端子に接続されている第７のトランジスタと、ソース端子が第１電位線に接続され、ドレイン端子が第２のトランジスタのドレイン端子に接続され、ゲート端子が第６のトランジスタのドレイン端子に接続され、第５のトランジスタと差動対を構成する第８のトランジスタと、を含み、第２の調整手段は、ドレイン端子が第３のトランジスタのドレイン端子に接続される第９のトランジスタと、ドレイン端子が第８のトランジスタのドレイン端子に接続され、第９のトランジスタとカレントミラー接続される第１０のトランジスタと、ドレイン端子が第６のトランジスタのドレイン端子に接続され、ゲート端子が第１０のトランジスタのドレイン端子に接続される第１１のトランジスタと、ドレイン端子が第４のトランジスタのドレイン端子に接続され、ゲート端子が第１０のトランジスタのドレイン端子に接続され、第９のトランジスタと差動対を構成する第１２のトランジスタと、を含んでいてもよい。

上記半導体集積回路は、第１１のトランジスタのソース端子または第６のトランジスタのソース端子に接続される抵抗をさらに含んでいてもよい。ここで、第６のトランジスタのソース端子に抵抗を接続することで、Ｐチャネルトランジスタ入力構成を有する増幅器の相互コンダクタンス補償と、抵抗負荷補正との両方を兼ね備えた相互コンダクタンス補償回路を実現することができる。

以上説明したように本発明によれば、フィードバック構成を用いることにより、低電源電圧や微細プロセスにおいても、精度が良いカレントミラー回路を実現し、電源電圧や温度、トランジスタのプロセスパラメータに依存しない回路を実現可能な、新規かつ改良された半導体集積回路を提供することができる。

以下に添付図面を参照しながら、本発明の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。

（第１の実施形態）
まず、本発明の第１の実施形態にかかるカレントミラー回路１００について説明する。図１は、本発明の第１の実施形態にかかるカレントミラー回路１００の構成について説明する説明図である。以下、図１を用いて本発明の第１の実施形態にかかるカレントミラー回路１００について説明する。

図１に示したように、本発明の第１の実施形態にかかるカレントミラー回路１００は、８つのトランジスタＭ１〜Ｍ８と、抵抗Ｒ_ｓと、を含んで構成される。トランジスタＭ１、Ｍ２、Ｍ５、Ｍ６は、Ｎチャネルトランジスタであり、トランジスタＭ３、Ｍ４、Ｍ７、Ｍ８はＰチャネルトランジスタである。またＶＤＤは電源電圧である。

図１に示したカレントミラー回路１００は、図１０に示した相互コンダクタンス補償回路１０に、ＮチャネルトランジスタＭ５、Ｍ６およびＰチャネルトランジスタＭ７、Ｍ８を追加した構成となっている。なお、トランジスタＭ４、Ｍ８は本発明の第１の定電流出力手段の構成の一例であり、トランジスタＭ３、Ｍ７は本発明の第２の定電流出力手段の構成の一例であり、トランジスタＭ１、Ｍ２、Ｍ５、Ｍ６は本発明の調整手段の構成の一例である。

図２は、図１に示したカレントミラー回路１００から、トランジスタＭ１、Ｍ３、Ｍ５、Ｍ７を抜き出した回路図である。図２に示したように、カレントミラー回路１００は、トランジスタＭ１、Ｍ３、Ｍ５、Ｍ７によってオペアンプ１１０を構成していると考えることができる。図２に示した構成は、Ｎチャネルトランジスタ差動入力タイプのユニティゲインバッファの構成となっている。つまり、図１に示したカレントミラー回路１００は、ＮチャネルトランジスタＭ１、Ｍ５によるフィードバック構成を採っているといえる。従って、オペアンプ１１０の電圧利得をＡとし、Ａが十分大きいと仮定すると、以下の数式が成り立つ。

なお、Ｖ_ｇ１、Ｖ_ｇ５は、それぞれ図２に示したトランジスタＭ１、Ｍ５のゲート電位を表している。

図１に示したカレントミラー回路１００において、ＰチャネルトランジスタＭ４、Ｍ８の電流増幅率および閾値電圧がそれぞれ等しく、かつ、チャネル長変調効果を考慮して、チャネル長Ｌが十分大きいと仮定すると、ＰチャネルトランジスタＭ４、Ｍ８はカレントミラー接続されていることにより、電流値Ｉ１とＩ２との関係は、Ｉ１＝Ｉ２が成り立つ。

また、ＰチャネルトランジスタＭ３、Ｍ７についても同様に、電流増幅率および閾値電圧がそれぞれ等しく、チャネル長が十分大きいと仮定すると、ＰチャネルトランジスタＭ３、Ｍ７はカレントミラー接続されていることにより、電流値Ｉ３とＩ４との関係は、Ｉ３＝Ｉ４が成り立つ。

さらに、ＮチャネルトランジスタＭ５、Ｍ６についても同様に、電流増幅率および閾値電圧がそれぞれ等しく、チャネル長が十分大きいと仮定すると、ＮチャネルトランジスタＭ５、Ｍ６はカレントミラー接続されていることにより、Ｉ２＝Ｉ３が成り立つ。従って、図１に示したカレントミラー回路１００に流れる電流は、Ｉ１＝Ｉ２＝Ｉ３＝Ｉ４の関係が成立する。

ＮチャネルトランジスタＭ１のゲート−ソース間電圧をＶ_ｇｓ１、ドレイン−ソース間電圧をＶ_ｄｓ１、電流増幅率をβ_１（＝μ_ｎ×Ｃ_ｏｘ×（Ｗ／Ｌ）、μ_ｎ：移動度、Ｃ_ｏｘ：単位面積当たりのゲート静電容量、Ｗ：トランジスタのゲート幅、Ｌ：トランジスタのゲート長）、ＮチャネルトランジスタＭ２のゲート−ソース間電圧をＶ_ｇｓ２、ドレイン−ソース間電圧をＶ_ｄｓ２、電流増幅率をＫ×β_１として、ＮチャネルトランジスタＭ１、Ｍ２の閾値電圧Ｖ_ｔｈがそれぞれ等しいとすると、下記の数式が成り立つ。

この数式７〜９により、下記の数式が成り立つ。

上記数式１０は、上述した数式４と同様の式となっている。従って、図１に示したカレントミラー回路１００は、Ｖ_ｄｓ１＝Ｖ_ｄｓ２において相互コンダクタンス補償回路として成立することが分かる。また、図１に示したカレントミラー回路１００はＮチャネルトランジスタＭ１、Ｍ５によるフィードバック構成を採っていることから、仮にＮチャネルトランジスタＭ１のドレイン電位Ｖ_ｄ１が電源電圧ＶＤＤの変化によって上昇した場合であっても、ＮチャネルトランジスタＭ２のドレイン電位Ｖ_ｄ２と同等となるように動作する。

さらに、図１に示したカレントミラー回路１００においては、ＮチャネルトランジスタＭ１のドレイン電位Ｖ_ｄ１及びＮチャネルトランジスタＭ２のドレイン電位Ｖ_ｄ２は、それぞれＰチャネルトランジスタＭ３、Ｍ４のゲート−ソース間電圧Ｖ_ｇｓ３、Ｖ_ｇｓ４で決まる。従って、ＰチャネルトランジスタＭ３、Ｍ４のサイズがそれぞれ同じものであれば、Ｖ_ｇｓ３、Ｖ_ｇｓ４も同じ値となり、Ｖ_ｄ１及びＶ_ｄ２もそれぞれ等しくなる。

従って、図１に示したカレントミラー回路１００は、従来のカレントミラー回路よりも、カレントミラー回路としての精度は向上することになる。従って、本発明の第１の実施形態にかかるカレントミラー回路１００は、カスコード構成を採らず、Ｎチャネルトランジスタによるフィードバック構成を用いることにより、低電源電圧や微細プロセスにおいても、精度が良い相互コンダクタンス補償回路を実現することができる。

次に、本発明の第１の実施形態にかかるカレントミラー回路の変形例について説明する。図３は、本発明の第１の実施形態の変形例である、カレントミラー回路１０１の構成について説明する説明図である。以下、図３を用いて本発明の第１の実施形態の変形例にかかるカレントミラー回路１０１について説明する。

図１に示したカレントミラー回路１００において、ＮチャネルトランジスタＭ５、Ｍ６のドレイン電位Ｖ_ｄ５、Ｖ_ｄ６は理想的には等しい値となる筈である。しかし、電源電圧や温度、ドランジスタのプロセスパラメータ等の変動に対して、両者の間に若干の誤差が生じてしまう場合がある。図３はドレイン電位Ｖ_ｄ５、Ｖ_ｄ６に誤差が生じた場合の一例を示したものであり、ＮチャネルトランジスタＭ５の（Ｗ／Ｌ）の値がＮチャネルトランジスタＭ６の（Ｗ／Ｌ）の値のＫ倍になっていることを示している。

このような場合には、図３に示したように、ＮチャネルトランジスタＭ５のソース端子に、抵抗Ｒ_ｓａを接続する。抵抗Ｒ_ｓａは、ＮチャネルトランジスタＭ５、Ｍ６のドレイン電位Ｖ_ｄ５、Ｖ_ｄ６が等しくなるように接続されるものであり、抵抗Ｒ_ｓａの抵抗値はＮチャネルトランジスタＭ５のドレイン電位Ｖ_ｄ５がＮチャネルトランジスタＭ５のドレイン電位Ｖ_ｄ６に等しくなるように設定される。なお、抵抗Ｒ_ｓａの抵抗値は、抵抗Ｒ_ｓの抵抗値と等しい値であることが望ましい。

このように、ＮチャネルトランジスタＭ５のソース端子に、抵抗Ｒ_ｓａを接続して、ＮチャネルトランジスタＭ５、Ｍ６のドレイン電位Ｖ_ｄ５、Ｖ_ｄ６が等しくなるようにすることで、さらに精度が向上した相互コンダクタンス補償回路を実現することが可能となる。

（第２の実施形態）
本発明の第１の実施形態では、ＮチャネルトランジスタＭ５、Ｍ６によるフィードバックによって精度が向上した相互コンダクタンス補償回路を実現した。本発明の第２の実施形態では、Ｐチャネルトランジスタによるフィードバックによって精度が向上する相互コンダクタンス補償回路について説明する。

図４は、本発明の第２の実施形態にかかるカレントミラー回路２００の構成について説明する説明図である。以下、図４を用いて本発明の第２の実施形態にかかるカレントミラー回路２００について説明する。

図４に示したカレントミラー回路２００は、図１０に示した相互コンダクタンス補償回路１０に、ＮチャネルトランジスタＭ５、Ｍ６およびＰチャネルトランジスタＭ７、Ｍ８を追加した構成となっている。また、ＰチャネルトランジスタＭ７のドレイン端子とＰチャネルトランジスタＭ３、Ｍ４のゲート端子とを接続している。さらに、ＰチャネルトランジスタＭ８のドレイン端子と、ＰチャネルトランジスタＭ７のゲート端子とを接続しているので、ＰチャネルトランジスタＭ７、Ｍ８はカレントミラー接続されている。従って、図４に示したカレントミラー回路２００は、Ｐチャネルトランジスタによるフィードバック構成を有している。なお、トランジスタＭ１、Ｍ５は本発明の第１の定電流出力手段の構成の一例であり、トランジスタＭ２、Ｍ６は本発明の第２の定電流出力手段の構成の一例であり、トランジスタＭ３、Ｍ４、Ｍ７、Ｍ８は本発明の調整手段の構成の一例である。

図５は、図４に示したカレントミラー回路２００から、トランジスタＭ１、Ｍ３、Ｍ５、Ｍ７を抜き出した回路図である。図５に示したように、カレントミラー回路２００は、トランジスタＭ１、Ｍ３、Ｍ５、Ｍ７によってオペアンプ２１０を構成していると考えることができる。図５に示した構成は、Ｐチャネルトランジスタ差動入力タイプのユニティゲインバッファの構成となっている。つまり、図４に示したカレントミラー回路２００は、ＰチャネルトランジスタＭ３、Ｍ７によるフィードバック構成を採っているといえる。従って、オペアンプ２１０の電圧利得をＡとし、Ａが十分大きいと仮定すると、以下の数式が成り立つ。

なお、Ｖ_ｇ３、Ｖ_ｇ７は、それぞれ図５に示したトランジスタＭ３、Ｍ７のゲート電位を表している。

図４に示したカレントミラー回路２００において、及びＰチャネルトランジスタＭ４、Ｍ８の電流増幅率および閾値電圧がそれぞれ等しく、チャネル長が十分大きいと仮定すると、上記数式１１から、Ｉ１＝Ｉ２が成り立つ。

また、ＰチャネルトランジスタＭ７、Ｍ８についても同様に、電流増幅率および閾値電圧がそれぞれ等しく、チャネル長が十分大きいと仮定すると、ＰチャネルトランジスタＭ７、Ｍ８はカレントミラー接続されていることにより、Ｉ２＝Ｉ３が成り立つ。

さらに、ＮチャネルトランジスタＭ１、Ｍ５についても同様に、電流増幅率および閾値電圧がそれぞれ等しく、チャネル長が十分大きいと仮定すると、ＮチャネルトランジスタＭ１、Ｍ５はカレントミラー接続されていることにより、Ｉ３＝Ｉ４が成り立つ。従って、図４に示したカレントミラー回路２００に流れる電流は、Ｉ１＝Ｉ２＝Ｉ３＝Ｉ４の関係が成立する。

ＮチャネルトランジスタＭ１のゲート−ソース間電圧をＶ_ｇｓ１、ドレイン−ソース間電圧をＶ_ｄｓ１、電流増幅率をβ_１（＝μ_ｎ×Ｃ_ｏｘ×（Ｗ／Ｌ）、μ_ｎ：移動度、Ｃ_ｏｘ：単位面積当たりのゲート静電容量、Ｗ：トランジスタのゲート幅、Ｌ：トランジスタのゲート長）、ＮチャネルトランジスタＭ２のゲート−ソース間電圧をＶ_ｇｓ２、ドレイン−ソース間電圧をＶ_ｄｓ２、電流増幅率をＫ×β_１として、ＮチャネルトランジスタＭ１、Ｍ２の閾値電圧Ｖ_ｔｈがそれぞれ等しいとすると、下記の数式が成り立つ。

この数式１２〜１４により、下記の数式が成り立つ。

上記数式１５は、上述した数式４と同様の式となっている。従って、図４に示したカレントミラー回路２００は、Ｖ_ｄｓ１＝Ｖ_ｄｓ２において相互コンダクタンス補償回路として成立することが分かる。また、図４に示したカレントミラー回路２００はＰチャネルトランジスタによるフィードバック構成を採っていることから、仮にＮチャネルトランジスタＭ１のドレイン電位Ｖ_ｄ１が電源電圧ＶＤＤの変化によって上昇した場合であっても、ＮチャネルトランジスタＭ２のドレイン電位Ｖ_ｄ２と同等となるように動作する。

従って、図４に示したカレントミラー回路２００は、従来のカレントミラー回路よりも、カレントミラー回路としての精度は向上することになる。従って、本発明の第２の実施形態にかかるカレントミラー回路２００は、カスコード構成を採らず、Ｐチャネルトランジスタによるフィードバック構成を用いることにより、低電源電圧や微細プロセスにおいても、精度が良い相互コンダクタンス補償回路を実現することができる。

次に、本発明の第２の実施形態にかかるカレントミラー回路の変形例について説明する。図６は、本発明の第２の実施形態の第１の変形例である、カレントミラー回路２０１の構成について説明する説明図である。以下、図６を用いて本発明の第２の実施形態の変形例にかかるカレントミラー回路２０１について説明する。

図５に示したカレントミラー回路２００において、ＮチャネルトランジスタＭ５、Ｍ６のドレイン電位Ｖ_ｄ５、Ｖ_ｄ６は理想的には等しい値となる筈である。しかし、電源電圧や温度、ドランジスタのプロセスパラメータ等の変動に対して、両者の間に若干の誤差が生じてしまう場合がある。図６はドレイン電位Ｖ_ｄ５、Ｖ_ｄ６に誤差が生じた場合の一例を示したものであり、ＮチャネルトランジスタＭ５の（Ｗ／Ｌ）の値がＮチャネルトランジスタＭ６の（Ｗ／Ｌ）の値のＫ倍になっていることを示している。

このような場合には、上述した本発明の第１の実施形態の変形例と同様に、図６に示したように、ＮチャネルトランジスタＭ５のソース端子に、抵抗Ｒ_ｓａを接続する。抵抗Ｒ_ｓａは、ＮチャネルトランジスタＭ５、Ｍ６のドレイン電位Ｖ_ｄ５、Ｖ_ｄ６が等しくなるように接続されるものであり、抵抗Ｒ_ｓａの抵抗値はＮチャネルトランジスタＭ５のドレイン電位Ｖ_ｄ５がＮチャネルトランジスタＭ５のドレイン電位Ｖ_ｄ６に等しくなるように設定される。なお、抵抗Ｒ_ｓａの抵抗値は、抵抗Ｒ_ｓの抵抗値と等しい値であることが望ましい。

このように、ＮチャネルトランジスタＭ５のソース端子に、抵抗Ｒ_ｓａを接続して、ＮチャネルトランジスタＭ５、Ｍ６のドレイン電位Ｖ_ｄ５、Ｖ_ｄ６が等しくなるようにすることで、さらに精度が向上した相互コンダクタンス補償回路を実現することが可能となる。

図７は、本発明の第２の実施形態の第２の変形例である、カレントミラー回路２０２の構成について説明する説明図である。以下、図７を用いて本発明の第２の実施形態の変形例にかかるカレントミラー回路２０２について説明する

図７に示したカレントミラー回路２０２は、図５に示したカレントミラー回路２００においてＮチャネルトランジスタＭ２のソース端子に接続されていた抵抗Ｒ_ｓを、ＰチャネルトランジスタＭ４のソース端子に移動して接続したものである。

図７に示したように、抵抗Ｒ_ｓを、ＰチャネルトランジスタＭ４のソース端子に接続することで、Ｐチャネルトランジスタの入力構成を有する増幅器の相互コンダクタンス補償と、抵抗負荷補正との両方を兼ね備えたことを特徴とする相互コンダクタンス補償回路を実現することができる。

（第３の実施形態）
本発明の第１の実施形態では、ＮチャネルトランジスタＭ５、Ｍ６によるフィードバックによって精度が向上した相互コンダクタンス補償回路を実現し、本発明の第２の実施形態では、ＰチャネルトランジスタＭ７、Ｍ８によるフィードバックによって精度が向上した相互コンダクタンス補償回路を実現した。本発明の第３の実施形態では、双方のフィードバック構成によって精度が向上する相互コンダクタンス補償回路について説明する。

図８は、本発明の第３の実施形態にかかるカレントミラー回路３００の構成について説明する説明図である。以下、図８を用いて本発明の第３の実施形態にかかるカレントミラー回路３００について説明する。

図８に示したカレントミラー回路３００は、図１０に示した相互コンダクタンス補償回路１０に、ＮチャネルトランジスタＭ５、Ｍ６、Ｍ９、Ｍ１０およびＰチャネルトランジスタＭ７、Ｍ８、Ｍ１１、Ｍ１２を追加した構成となっている。また、ＮチャネルトランジスタＭ５のドレイン端子とゲート端子とを接続し、ＮチャネルトランジスタＭ６のドレイン端子と、ＮチャネルトランジスタＭ１、Ｍ２のゲート端子とを接続している。さらに、ＮチャネルトランジスタＭ５のドレイン端子と、ＮチャネルトランジスタＭ６のゲート端子とが接続されているので、ＮチャネルトランジスタＭ５、Ｍ６はカレントミラー接続されている。従って、図３に示したカレントミラー回路３００は、Ｎチャネルトランジスタによるフィードバック構成を有している。なお、トランジスタＭ９、Ｍ１０は本発明の第１の定電流出力手段の構成の一例であり、トランジスタＭ３、Ｍ７は本発明の第２の定電流出力手段の構成の一例であり、トランジスタＭ４、Ｍ８、Ｍ１１、Ｍ１２は本発明の第１の調整手段の構成の一例であり、トランジスタＭ１、Ｍ２、Ｍ５、Ｍ６は本発明の第１の調整手段の構成の一例である。

さらに、ＰチャネルトランジスタＭ４のドレイン端子とＰチャネルトランジスタＭ８、Ｍ１２のゲート端子とを接続している。さらに、ＰチャネルトランジスタＭ１１のドレイン端子と、ＰチャネルトランジスタＭ４のゲート端子とを接続しているので、ＰチャネルトランジスタＭ４、Ｍ１１はカレントミラー接続されている。従って、図８に示したカレントミラー回路３００は、Ｐチャネルトランジスタによるフィードバック構成も有している。

図８に示したカレントミラー回路３００は、トランジスタＭ１、Ｍ３、Ｍ５、Ｍ７及びトランジスタＭ９、Ｍ１０、Ｍ１１、Ｍ１２で、それぞれオペアンプを構成していると考えられる。トランジスタＭ１、Ｍ３、Ｍ５、Ｍ７はＮチャネルトランジスタ差動入力タイプのユニティゲインバッファの構成となっており、トランジスタＭ９、Ｍ１０、Ｍ１１、Ｍ１２はＰチャネルトランジスタ差動入力タイプのユニティゲインバッファの構成となっている。

まず、トランジスタＭ９、Ｍ１０、Ｍ１１、Ｍ１２で構成されるオペアンプの電圧利得をＡとして、Ａが十分大きいと仮定すると、以下の数式が成り立つ。

なお、Ｖ_ｇ１１、Ｖ_ｇ１２は、それぞれトランジスタＭ１１、Ｍ１２のゲート電位を表している。

次に、トランジスタＭ１、Ｍ３、Ｍ５、Ｍ７で構成されるオペアンプの電圧利得をＡとして、Ａが十分大きいと仮定すると、以下の数式が成り立つ。

なお、Ｖ_ｇ１、Ｖ_ｇ５は、それぞれトランジスタＭ１、Ｍ５のゲート電位を表している。

図８に示したカレントミラー回路３００において、ＮチャネルトランジスタＭ９、Ｍ１０の電流増幅率および閾値電圧がそれぞれ等しく、かつチャネル長Ｌが十分大きいと仮定すると、ＮチャネルトランジスタＭ９、Ｍ１０はカレントミラー接続されていることから、電流値Ｉ１とＩ２との関係は、Ｉ１＝Ｉ２が成り立つ。

また、ＮチャネルトランジスタＭ５、Ｍ６についても、電流増幅率および閾値電圧がそれぞれ等しく、かつチャネル長Ｌが十分大きいと仮定すると、ＮチャネルトランジスタＭ５、Ｍ６はカレントミラー接続されていることから、電流値Ｉ４とＩ５との関係は、Ｉ４＝Ｉ５が成り立つ。

次に、ＰチャネルトランジスタＭ３、Ｍ７についても、電流増幅率および閾値電圧がそれぞれ等しく、かつチャネル長Ｌが十分大きいと仮定すると、ＰチャネルトランジスタＭ３、Ｍ７はカレントミラー接続されていることから、電流値Ｉ５とＩ６との関係は、Ｉ５＝Ｉ６が成り立つ。

また、ＰチャネルトランジスタＭ４、Ｍ１１についても、電流増幅率および閾値電圧がそれぞれ等しく、かつチャネル長Ｌが十分大きいと仮定すると、ＰチャネルトランジスタＭ４、Ｍ１１はカレントミラー接続されていることから、電流値Ｉ２とＩ３との関係は、Ｉ２＝Ｉ３が成り立つ。

そして、ＰチャネルトランジスタＭ８、Ｍ１２についても、電流増幅率および閾値電圧がそれぞれ等しく、かつチャネル長Ｌが十分大きいと仮定すると、ＰチャネルトランジスタＭ８、Ｍ１２はカレントミラー接続されていることから、電流値Ｉ１とＩ４との関係は、Ｉ１＝Ｉ４が成り立つ。従って、図８に示したカレントミラー回路３００に流れる電流は、Ｉ１＝Ｉ２＝Ｉ３＝Ｉ４＝Ｉ５＝Ｉ６の関係が成立する。

ＮチャネルトランジスタＭ１のゲート−ソース間電圧をＶ_ｇｓ１、ドレイン−ソース間電圧をＶ_ｄｓ１、電流増幅率をβ_１（＝μ_ｎ×Ｃ_ｏｘ×（Ｗ／Ｌ）、μ_ｎ：移動度、Ｃ_ｏｘ：単位面積当たりのゲート静電容量、Ｗ：トランジスタのゲート幅、Ｌ：トランジスタのゲート長）、ＮチャネルトランジスタＭ２のゲート−ソース間電圧をＶ_ｇｓ２、ドレイン−ソース間電圧をＶ_ｄｓ２、電流増幅率をＫ×β_１として、ＮチャネルトランジスタＭ１、Ｍ２の閾値電圧Ｖ_ｔｈがそれぞれ等しいとすると、下記の数式が成り立つ。

この数式１８〜２０により、下記の数式が成り立つ。

上記数式２１は、上述した数式４と同様の式となっている。従って、図８に示したカレントミラー回路３００は、Ｖ_ｄｓ１＝Ｖ_ｄｓ２において相互コンダクタンス補償回路として成立することが分かる。また、図８に示したカレントミラー回路３００はＰチャネルトランジスタとＮチャネルトランジスタによるダブルフィードバック構成を採っていることから、仮にＮチャネルトランジスタＭ１のドレイン電位Ｖ_ｄ１が電源電圧ＶＤＤの変化によって上昇した場合であっても、ＮチャネルトランジスタＭ２のドレイン電位Ｖ_ｄ２と同等となるように動作する。

従って、図８に示したカレントミラー回路３００は、従来のカレントミラー回路よりも、カレントミラー回路としての精度は向上することになる。従って、本発明の第３の実施形態にかかるカレントミラー回路３００は、カスコード構成を採らず、ＰチャネルトランジスタおよびＮチャネルトランジスタによるダブルフィードバック構成を用いることにより、低電源電圧や微細プロセスにおいても、精度が良い相互コンダクタンス補償回路を実現することができる。

次に、本発明の第３の実施形態にかかるカレントミラー回路の変形例について説明する。図９は、本発明の第３の実施形態の変形例である、カレントミラー回路３０２の構成について説明する説明図である。以下、図９を用いて本発明の第２の実施形態の変形例にかかるカレントミラー回路３０２について説明する。

図９に示したカレントミラー回路３０２は、図８に示したカレントミラー回路３００においてＮチャネルトランジスタＭ２のソース端子に接続されていた抵抗Ｒ_ｓを、ＰチャネルトランジスタＭ４のソース端子に移動して接続したものである。

図９に示したように、抵抗Ｒ_ｓを、ＰチャネルトランジスタＭ４のソース端子に接続することで、Ｐチャネルトランジスタ入力構成増幅器の相互コンダクタンスと、抵抗負荷補正との両方を兼ね備えたことを特徴とする相互コンダクタンス補償回路を実現することができる。

以上説明したように、本発明の第１の実施形態〜第３の実施形態によれば、Ｐチャネルトランジスタおよび／またはＮチャネルトランジスタによるダブルフィードバック構成を用いることにより、低電源電圧や微細プロセスにおいても、精度が良い相互コンダクタンス補償回路を実現することができる。

また、従来においてはトランジスタの特性にばらつきが生じていれば、カレントミラー接続されている２つのトランジスタのドレイン電圧に誤差が生じていたが、本発明の第１の実施形態〜第３の実施形態によれば、トランジスタの特性にばらつきが生じていても、ばらつきが同じ程度であればカレントミラー接続されている２つのトランジスタのドレイン電圧も相対的にシフトし、ドレイン電圧に誤差が生じないので、カレントミラー回路としての精度を高めることができる。

以上、添付図面を参照しながら本発明の好適な実施形態について説明したが、本発明は係る例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。

本発明の第１の実施形態にかかるカレントミラー回路１００の構成について説明する説明図である。 図１に示したカレントミラー回路１００から、トランジスタＭ１、Ｍ３、Ｍ５、Ｍ７を抜き出した回路図である。 本発明の第１の実施形態の変形例であるカレントミラー回路１０１の構成について説明する説明図である。 本発明の第２の実施形態にかかるカレントミラー回路２００の構成について説明する説明図である。 図４に示したカレントミラー回路２００から、トランジスタＭ１、Ｍ３、Ｍ５、Ｍ７を抜き出した回路図である。 本発明の第２の実施形態の第１の変形例である、カレントミラー回路２０１の構成について説明する説明図である。 本発明の第２の実施形態の第２の変形例である、カレントミラー回路２０２の構成について説明する説明図である。 本発明の第３の実施形態にかかるカレントミラー回路３００の構成について説明する説明図である。 本発明の第３の実施形態の変形例である、カレントミラー回路３０２の構成について説明する説明図である。 従来の相互コンダクタンス補償回路の一例を示す説明図である。 トランジスタのドレイン−ソース間電圧Ｖ_ｄｓとゲート−ソース間電圧Ｖ_ｄｓとの間の特性を示す説明図である。

符号の説明

１００、２００、３００ カレントミラー回路

Claims (9)

1. 電源電圧を供給する第１電位線と、前記電源電圧より低い電位を有する第２電位線との間に設けられる半導体集積回路であって、
   前記電源電圧を入力し、第１の電流値を有する複数の第１の電流を出力する第１の定電流出力手段と、
   前記電源電圧を入力し、第２の電流値を有する複数の第２の電流を出力する第２の定電流出力手段と、
   前記第１の電流値と前記第２の電流値とが等しくなるよう調整する調整手段と、
   を含み、
   前記調整手段は、差動入力によって前記第１の電流値を有する前記第１の電流が流れる電位と前記第２の電流値を有する前記第２の電流が流れる電位とを等しくさせることで、前記第１の電流値と前記第２の電流値とが等しくなるよう調整することを特徴とする、半導体集積回路。
2. 前記第１の定電流出力手段は、ソース端子が前記第１電位線に接続され、カレントミラー接続される第１のトランジスタ及び第２のトランジスタを含み、
   前記第２の定電流出力手段は、ソース端子が前記第１電位線に接続され、カレントミラー接続される第３のトランジスタ及び第４のトランジスタを含み、
   前記調整手段は、
   ドレイン端子が前記第３のトランジスタのドレイン端子に接続される第５のトランジスタと、
   ドレイン端子が前記第２のトランジスタのドレイン端子に接続され、前記第５のトランジスタとカレントミラー接続される第６のトランジスタと、
   ドレイン端子が前記第１のトランジスタのドレイン端子に接続され、ゲート端子が前記第６のトランジスタのドレイン端子に接続される第７のトランジスタと、
   ドレイン端子が前記第４のトランジスタのドレイン端子に接続され、ゲート端子が前記第６のトランジスタのドレイン端子に接続され、前記第５のトランジスタと差動対を構成する第８のトランジスタと、
   を含むことを特徴とする、請求項１に記載の半導体集積回路。
3. 前記第５のトランジスタのソース端子に接続される抵抗をさらに含むことを特徴とする、請求項２に記載の半導体集積回路。
4. 前記第１の定電流出力手段は、カレントミラー接続される第１のトランジスタ及び第２のトランジスタを含み、
   前記第２の定電流出力手段は、カレントミラー接続される第３のトランジスタ及び第４のトランジスタを含み、
   前記調整手段は、
   ソース端子が前記第１電位線に接続され、ドレイン端子が前記第３のトランジスタのドレイン端子に接続される第５のトランジスタと、
   ソース端子が前記第１電位線に接続され、ドレイン端子が前記第２のトランジスタのドレイン端子に接続され、前記第５のトランジスタとカレントミラー接続される第６のトランジスタと、
   ソース端子が前記第１電位線に接続され、ドレイン端子が前記第１のトランジスタのドレイン端子に接続され、ゲート端子が前記第６のトランジスタのドレイン端子に接続され、前記第６のトランジスタと差動対を構成する第７のトランジスタと、
   ソース端子が前記第１電位線に接続され、ドレイン端子が前記第４のトランジスタのドレイン端子に接続され、ゲート端子が前記第６のトランジスタのドレイン端子に接続される第８のトランジスタと、
   を含むことを特徴とする、請求項１に記載の半導体集積回路。
5. 前記第４のトランジスタのソース端子または前記第８のトランジスタのソース端子に接続される第１の抵抗をさらに含むことを特徴とする、請求項４に記載の半導体集積回路。
6. 前記第５のトランジスタのソース端子に接続される第２の抵抗をさらに含むことを特徴とする、請求項４に記載の半導体集積回路。
7. 電源電圧を供給する第１電位線と、前記電源電圧より低い電位を有する第２電位線との間に設けられる半導体集積回路であって、
   前記電源電圧を入力し、第１の電流値を有する複数の第１の電流を出力する第１の定電流出力手段と、
   前記電源電圧を入力し、第２の電流値を有する複数の第２の電流を出力する第２の定電流出力手段と、
   前記第１の電流値と等しい第３の電流値を有する第３の電流を出力する第１の調整手段と、
   前記第２の電流値と前記第３の電流値とが等しくなるよう調整する第２の調整手段と、
   を含み、
   前記第１の調整手段は、差動入力によって前記第１の電流値を有する第１の電流が流れる電位と前記第３の電流値を有する第３の電流が流れる電位とを等しくさせることで、前記第１の電流値と前記第３の電流値とが等しくなるよう調整し、
   前記第２の調整手段は、差動入力によって前記第２の電流値を有する第２の電流が流れる電位と前記第３の電流値を有する第３の電流が流れる電位とを等しくさせることで、前記第２の電流値と前記第３の電流値とが等しくなるよう調整することを特徴とする、半導体集積回路。
8. 前記第１の定電流出力手段は、ソース端子が前記第２電位線に接続され、カレントミラー接続される第１のトランジスタ及び第２のトランジスタを含み、
   前記第２の定電流出力手段は、ソース端子が前記第１電位線に接続され、カレントミラー接続される第３のトランジスタ及び第４のトランジスタを含み、
   前記第１の調整手段は、
   ソース端子が前記第１電位線に接続され、ドレイン端子が前記第１のトランジスタのドレイン端子に接続される第５のトランジスタと、
   ソース端子が前記第１電位線に接続され、前記第５のトランジスタとカレントミラー接続される第６のトランジスタと、
   ソース端子が前記第１電位線に接続され、ゲート端子が前記第６のトランジスタのドレイン端子に接続され、ドレイン端子が第１０のトランジスタのドレイン端子に接続されている第７のトランジスタと、
   ソース端子が前記第１電位線に接続され、ドレイン端子が前記第２のトランジスタのドレイン端子に接続され、ゲート端子が前記第６のトランジスタのドレイン端子に接続され、前記第５のトランジスタと差動対を構成する第８のトランジスタと、
   を含み、
   前記第２の調整手段は、
   ドレイン端子が前記第３のトランジスタのドレイン端子に接続される第９のトランジスタと、
   ドレイン端子が前記第７のトランジスタのドレイン端子に接続され、前記第９のトランジスタとカレントミラー接続される第１０のトランジスタと、
   ドレイン端子が前記第６のトランジスタのドレイン端子に接続され、ゲート端子が前記第１０のトランジスタのドレイン端子に接続される第１１のトランジスタと、
   ドレイン端子が前記第４のトランジスタのドレイン端子に接続され、ゲート端子が前記第１０のトランジスタのドレイン端子に接続され、前記第９のトランジスタと差動対を構成する第１２のトランジスタと、
   を含むことを特徴とする、請求項７に記載の半導体集積回路。
9. 前記第１１のトランジスタのソース端子または前記第６のトランジスタのソース端子に接続される抵抗をさらに含むことを特徴とする、請求項７に記載の半導体集積回路。
   

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