JPH0159763B2 - - Google Patents
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- JPH0159763B2 JPH0159763B2 JP56025344A JP2534481A JPH0159763B2 JP H0159763 B2 JPH0159763 B2 JP H0159763B2 JP 56025344 A JP56025344 A JP 56025344A JP 2534481 A JP2534481 A JP 2534481A JP H0159763 B2 JPH0159763 B2 JP H0159763B2
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- differential amplifier
- amplifier circuit
- electrodes
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- 238000010168 coupling process Methods 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/34—DC amplifiers in which all stages are DC-coupled
- H03F3/343—DC amplifiers in which all stages are DC-coupled with semiconductor devices only
- H03F3/345—DC amplifiers in which all stages are DC-coupled with semiconductor devices only with field-effect devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
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-
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- H03F3/45632—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with FET transistors as the active amplifying circuit
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- H03F3/45641—Measuring at the loading circuit of the differential amplifier
- H03F3/45659—Controlling the loading circuit of the differential amplifier
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- H—ELECTRICITY
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- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45676—Indexing scheme relating to differential amplifiers the LC comprising one cascode current mirror
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
本発明は、第１導電型の第１、第２、第３及び
第４電界効果トランジスタを具え、第３及び第１
トランジスタのドレイン−ソース通路を第１端子
と共通端子との間に直列に配置し、第４及び第２
トランジスタのドレイン−ソース通路を第２端子
と共通端子との間に直列に配置し、第１、第２、
第３及び第４トランジスタのゲート電極を相互接
続して成る差動負荷回路と、 第２導電型の第５及び第６電界効果トランジス
タを具え、それらのゲート電極を入力信号供給用
入力端子に結合して成る差動増幅器とを具えた電
界効果トランジスタから成る差動増幅回路に関す
るものである。
第４電界効果トランジスタを具え、第３及び第１
トランジスタのドレイン−ソース通路を第１端子
と共通端子との間に直列に配置し、第４及び第２
トランジスタのドレイン−ソース通路を第２端子
と共通端子との間に直列に配置し、第１、第２、
第３及び第４トランジスタのゲート電極を相互接
続して成る差動負荷回路と、 第２導電型の第５及び第６電界効果トランジス
タを具え、それらのゲート電極を入力信号供給用
入力端子に結合して成る差動増幅器とを具えた電
界効果トランジスタから成る差動増幅回路に関す
るものである。
斯る増幅回路は特開昭53−135555号及び特開昭
54−79544号から既知であり、この既知の増幅回
路の負荷回路は第３トランジスタのドレイン電極
とゲート電極との間に正帰還路を設けて電流ミラ
ー回路として構成し、これを差動対として接続し
た２個のトランジスタのドレイン回路内に挿入し
て信号を取り出すよう構成されている。
54−79544号から既知であり、この既知の増幅回
路の負荷回路は第３トランジスタのドレイン電極
とゲート電極との間に正帰還路を設けて電流ミラ
ー回路として構成し、これを差動対として接続し
た２個のトランジスタのドレイン回路内に挿入し
て信号を取り出すよう構成されている。
斯る電流ミラー回路を負荷回路として使用する
ことには、少なくとも第３トランジスタのドレイ
ン電圧が第１トランジスタの比較的高いしきい値
電圧（例えば４ボルト）よりも高くなるという欠
点を有する。また、増幅器の正しい動作のために
は差動対のトランジスタは飽和領域外で、即ち三
極管領域内で動作させてはならないので、前記共
通端子に対するこれら増幅トランジスタのゲート
電極のコモンモード（同相）電圧を前記しきい値
電圧より著しく低く（例えば２ボルト以下に）し
てはならない。更に、出力端子を一方の増幅トラ
ンジスタのドレイン電極に直接結合するために出
力端子の電圧がコモンモード入力電圧と無関係に
ならないと共に出力電圧が負荷回路に比較的大き
な反作用を生ずる。この結果、既知の負荷回路は
比較的広範囲に亘つて変化するコモンモード入力
電圧を差動入力電圧の利得に著しい影響を与える
ことなく扱い得る入力増幅器に使用するには不適
切なものである。
ことには、少なくとも第３トランジスタのドレイ
ン電圧が第１トランジスタの比較的高いしきい値
電圧（例えば４ボルト）よりも高くなるという欠
点を有する。また、増幅器の正しい動作のために
は差動対のトランジスタは飽和領域外で、即ち三
極管領域内で動作させてはならないので、前記共
通端子に対するこれら増幅トランジスタのゲート
電極のコモンモード（同相）電圧を前記しきい値
電圧より著しく低く（例えば２ボルト以下に）し
てはならない。更に、出力端子を一方の増幅トラ
ンジスタのドレイン電極に直接結合するために出
力端子の電圧がコモンモード入力電圧と無関係に
ならないと共に出力電圧が負荷回路に比較的大き
な反作用を生ずる。この結果、既知の負荷回路は
比較的広範囲に亘つて変化するコモンモード入力
電圧を差動入力電圧の利得に著しい影響を与える
ことなく扱い得る入力増幅器に使用するには不適
切なものである。
本発明の目的は、広範囲に亘つて変化するコモ
ンモード入力電圧を差動入力電圧の利得に大きな
影響を与えることなく扱い得る差動入力段に使用
するのに好適な上述した種類の差動負荷回路を提
供することにある。
ンモード入力電圧を差動入力電圧の利得に大きな
影響を与えることなく扱い得る差動入力段に使用
するのに好適な上述した種類の差動負荷回路を提
供することにある。
この目的のために、本発明は頭書に記載したタ
イプの差動増幅回路において、前記第５及び第６
トランジスタのドレイン電極を前記第１及び第２
トランジスタのドレイン電極にそれぞれ接続し、 第１及び第２電流源回路を前記第３及び第４ト
ランジスタのドレイン電極にそれぞれ結合し、且
つ 前記第１、第２、第３及び第４トランジスタの
ゲート電極を、第３及び第４トランジスタが前記
第１及び第２電流源回路により供給される零入力
電流を流すようにバイアスするバイアス装置を設
けたことを特徴とする。
イプの差動増幅回路において、前記第５及び第６
トランジスタのドレイン電極を前記第１及び第２
トランジスタのドレイン電極にそれぞれ接続し、 第１及び第２電流源回路を前記第３及び第４ト
ランジスタのドレイン電極にそれぞれ結合し、且
つ 前記第１、第２、第３及び第４トランジスタの
ゲート電極を、第３及び第４トランジスタが前記
第１及び第２電流源回路により供給される零入力
電流を流すようにバイアスするバイアス装置を設
けたことを特徴とする。
この負荷回路は前記の要求を満足する。即ち、
この負荷回路では第１及び第２入力端子（第１及
び第２トランジスタのドレイン）の電圧は第１及
び第２トランジスタのゲート・ソース電圧から第
３及び第４トランジスタのゲート・ソース電圧を
それぞれ引算した値に等しくなり、第１及び第２
トランジスタが完全に不飽和になることはない。
実際上、負荷回路の入力端子上に例えば１ボルト
の電圧を残存させることが容易にできる。その理
由は、第４トランジスタのドレイン電極の電圧が
第２入力端子の電圧に小さな程度で依存するのみ
であるため及び第２トランジスタが第４トランジ
スタの高オームソースインピーダンスとして機能
するためであり、これにより第４トランジスタの
ドレイン電極における出力電圧の反作用が著しく
低減される。
この負荷回路では第１及び第２入力端子（第１及
び第２トランジスタのドレイン）の電圧は第１及
び第２トランジスタのゲート・ソース電圧から第
３及び第４トランジスタのゲート・ソース電圧を
それぞれ引算した値に等しくなり、第１及び第２
トランジスタが完全に不飽和になることはない。
実際上、負荷回路の入力端子上に例えば１ボルト
の電圧を残存させることが容易にできる。その理
由は、第４トランジスタのドレイン電極の電圧が
第２入力端子の電圧に小さな程度で依存するのみ
であるため及び第２トランジスタが第４トランジ
スタの高オームソースインピーダンスとして機能
するためであり、これにより第４トランジスタの
ドレイン電極における出力電圧の反作用が著しく
低減される。
前記バイアス装置に関しては、本発明負荷回路
の一例ではこれを第３トランジスタのドレイン電
極とゲート電極との間の正帰還路で構成する。
の一例ではこれを第３トランジスタのドレイン電
極とゲート電極との間の正帰還路で構成する。
本例は極めて簡単であり、且つシングルエンデ
ツド出力回路に好適である。第３トランジスタの
ドレイン電極に出力端子を付加して差動出力を得
る必要がある場合は第３トランジスタのドレイン
電極とゲート電極との間の正帰還（最も簡単な例
は短絡）を使用することはできない。
ツド出力回路に好適である。第３トランジスタの
ドレイン電極に出力端子を付加して差動出力を得
る必要がある場合は第３トランジスタのドレイン
電極とゲート電極との間の正帰還（最も簡単な例
は短絡）を使用することはできない。
差動出力回路に好適な負荷回路の一例では、第
１、第２、第３及び第４トランジスタのゲート電
極を電圧基準源に接続し、前記バイアス装置を、
第３及び第４トランジスタのドレイン電極のコモ
ンモード電圧レベルを受信し、第１及び第２電流
源回路をこれら電流源のコモンモード電流レベル
が第３及び第４トランジスタのコモンモードドレ
イン電流レベル追従するよう制御するコモンモー
ド増幅器で構成する。
１、第２、第３及び第４トランジスタのゲート電
極を電圧基準源に接続し、前記バイアス装置を、
第３及び第４トランジスタのドレイン電極のコモ
ンモード電圧レベルを受信し、第１及び第２電流
源回路をこれら電流源のコモンモード電流レベル
が第３及び第４トランジスタのコモンモードドレ
イン電流レベル追従するよう制御するコモンモー
ド増幅器で構成する。
差動出力回路に好適な負荷回路の他の例では、
バイアス装置を、第３及び第４トランジスタのド
レイン電極のコモンモード電圧レベルを受信し、
第１、第２、第３及び第４トランジスタを第３及
び第４トランジスタのコモンモード電流レベルが
第１及び第２電流源回路のコモンモード電流レベ
ルに追従するよう駆動するコモンモード増幅器で
構成する。
バイアス装置を、第３及び第４トランジスタのド
レイン電極のコモンモード電圧レベルを受信し、
第１、第２、第３及び第４トランジスタを第３及
び第４トランジスタのコモンモード電流レベルが
第１及び第２電流源回路のコモンモード電流レベ
ルに追従するよう駆動するコモンモード増幅器で
構成する。
差動対として接続された第２導電型（第１導電
型と反対の導電型）の第５及び第６トランジスタ
を具え、それらのゲート電極が入力端子を構成
し、第５トランジスタのドレイン電極が第１トラ
ンジスタのドレイン電極に、第６トランジスタの
ドレイン電極が第２トランジスタのドレイン電極
に接続された差動増幅器で第１及び第２入力端子
が駆動されるようにした本発明負荷回路の例にお
いては、第１及び第２電流源回路を第２導電型の
第７及び第９電界効果トランジスタのチヤンネル
の直列接続と第２導電型の第８及び第10電界効果
トランジスタのチヤンネルの直列接続で構成し、
第７及び第８トランジスタのソース電極は第２共
通端子に接続すると共にこれらトランジスタのゲ
ート電極は相互接続して第９及び第10トランジス
タのゲート電極に接続し、第９及び第10トランジ
スタのドレイン電極は第３及び第４トランジスタ
のドレイン電極にそれぞれ接続すると共にこれら
第９及び第10トランジスタのソース電極は第１導
電型の第11及び第12電界効果トランジスタのドレ
イン電極にそれぞれ接続し、これら第11及び第12
トランジスタのゲート電極は第５及び第６トラン
ジスタのゲート電極にそれぞれ接続すると共にこ
れら第11及び第12トランジスタのソース電極は共
通接続した構成とする。
型と反対の導電型）の第５及び第６トランジスタ
を具え、それらのゲート電極が入力端子を構成
し、第５トランジスタのドレイン電極が第１トラ
ンジスタのドレイン電極に、第６トランジスタの
ドレイン電極が第２トランジスタのドレイン電極
に接続された差動増幅器で第１及び第２入力端子
が駆動されるようにした本発明負荷回路の例にお
いては、第１及び第２電流源回路を第２導電型の
第７及び第９電界効果トランジスタのチヤンネル
の直列接続と第２導電型の第８及び第10電界効果
トランジスタのチヤンネルの直列接続で構成し、
第７及び第８トランジスタのソース電極は第２共
通端子に接続すると共にこれらトランジスタのゲ
ート電極は相互接続して第９及び第10トランジス
タのゲート電極に接続し、第９及び第10トランジ
スタのドレイン電極は第３及び第４トランジスタ
のドレイン電極にそれぞれ接続すると共にこれら
第９及び第10トランジスタのソース電極は第１導
電型の第11及び第12電界効果トランジスタのドレ
イン電極にそれぞれ接続し、これら第11及び第12
トランジスタのゲート電極は第５及び第６トラン
ジスタのゲート電極にそれぞれ接続すると共にこ
れら第11及び第12トランジスタのソース電極は共
通接続した構成とする。
斯る回路配置は本発明による負荷回路を具えた
互に反対導電型の２個の差動対を具え、各々の負
荷回路は他方の電流源を構成する。斯る回路配置
は２つの電源電圧（正及び負）の値を越えるコモ
ンモード入力レンジを有する。
互に反対導電型の２個の差動対を具え、各々の負
荷回路は他方の電流源を構成する。斯る回路配置
は２つの電源電圧（正及び負）の値を越えるコモ
ンモード入力レンジを有する。
図面につき本発明を詳細に説明する。
第１図は本発明による負荷回路を具える差動増
幅器の一例を示す。本列差動増幅器は、ｐチヤン
ネルトランジスタ５及び６のソース電極を電流
2Ilを供給する電流源２５に接続し、それらのゲ
ート電極を入力端子１７及び１８に接続して成る
差動増幅器を具える。その負荷回路はｎチヤネル
トランジスタ１，２，３及び４を具える。これら
トランジスタのゲート電極はトランジスタ３のド
レイン電極に直接接続する。電圧ホロワを介して
接続することもできる。トランジスタ１及び２の
ソース電極は負電源端子−Vssに接続する。これ
らトランジスタのドレイン電極はトランジスタ３
及び４のソース電極にそれぞれ接続すると共にト
ランジスタ５及び６のドレイン電極にそれぞれ接
続する。トランジスタ３及び４のドレイン電極は
各々電流IOを供給する零入力電流源２１及び２２
に接続する。シングルエンデツド出力端子１５を
トランジスタ４のドレイン電極に接続する。
幅器の一例を示す。本列差動増幅器は、ｐチヤン
ネルトランジスタ５及び６のソース電極を電流
2Ilを供給する電流源２５に接続し、それらのゲ
ート電極を入力端子１７及び１８に接続して成る
差動増幅器を具える。その負荷回路はｎチヤネル
トランジスタ１，２，３及び４を具える。これら
トランジスタのゲート電極はトランジスタ３のド
レイン電極に直接接続する。電圧ホロワを介して
接続することもできる。トランジスタ１及び２の
ソース電極は負電源端子−Vssに接続する。これ
らトランジスタのドレイン電極はトランジスタ３
及び４のソース電極にそれぞれ接続すると共にト
ランジスタ５及び６のドレイン電極にそれぞれ接
続する。トランジスタ３及び４のドレイン電極は
各々電流IOを供給する零入力電流源２１及び２２
に接続する。シングルエンデツド出力端子１５を
トランジスタ４のドレイン電極に接続する。
入力端子１７及び１８間の差動電圧は電流2Il
をトランジスタ５及び６のドレイン電極間に分配
せしめる。この場合、負荷回路の入力端子１３に
至るトランジスタ５のドレイン電流はIl＋ｉで、
負荷回路の入力端子１４に至るトランジスタ６の
ドレイン電流Il−ｉで表わすことができ、ここで
Ｉはコモンモード（同相）出力電流であり、ｉは
信号成分である。トランジスタ１は、トランジス
タ３のソース電極（トランジスタのドレイン電極
に対し低オーム）及びトランジスタ３のドレイン
電極とトランジスタ１のゲート電極との間の接続
を経て駆動されるので、このトランジスタは電流
Il＋ｉとともにトランジスタ３を流れる電流IOを
流す。このトランジスタ１を流れる電流IO＋Il＋
ｉはトランジスタ２に略々完全に“反映”される
（厳密にはトランジスタ１及び２が飽和領域の境
で作動するために僅かな差が生じ得る）。そして、
電流Il−ｉが負荷回路の入力端子１４に供給され
るために、IO＋2iに等しい電流がトランジスタ４
を流れることになり、その信号成分２ｉが出力端
子１５に得られる。
をトランジスタ５及び６のドレイン電極間に分配
せしめる。この場合、負荷回路の入力端子１３に
至るトランジスタ５のドレイン電流はIl＋ｉで、
負荷回路の入力端子１４に至るトランジスタ６の
ドレイン電流Il−ｉで表わすことができ、ここで
Ｉはコモンモード（同相）出力電流であり、ｉは
信号成分である。トランジスタ１は、トランジス
タ３のソース電極（トランジスタのドレイン電極
に対し低オーム）及びトランジスタ３のドレイン
電極とトランジスタ１のゲート電極との間の接続
を経て駆動されるので、このトランジスタは電流
Il＋ｉとともにトランジスタ３を流れる電流IOを
流す。このトランジスタ１を流れる電流IO＋Il＋
ｉはトランジスタ２に略々完全に“反映”される
（厳密にはトランジスタ１及び２が飽和領域の境
で作動するために僅かな差が生じ得る）。そして、
電流Il−ｉが負荷回路の入力端子１４に供給され
るために、IO＋2iに等しい電流がトランジスタ４
を流れることになり、その信号成分２ｉが出力端
子１５に得られる。
信号電流２ｉは出力端子１５に現われ、出力端
子１５の直流レベルは差動対５及び６の入力端子
１７及び１８のコモンモード電圧レベルによつて
制限されない（慣例の電流ミラー回路をトランジ
スタ５及び６のドレイン回路内に挿入した場合に
は出力端子をトランジスタ６のドレイン電極に接
続するので出力端子の直流レベルがコモンモード
入力電圧によつて制限される）。トランジスタ２
はトランジスタ４に対し比較的高オームのソース
負荷として機能するので、出力端子１５の信号電
圧の反作用は極めて小さくなる。
子１５の直流レベルは差動対５及び６の入力端子
１７及び１８のコモンモード電圧レベルによつて
制限されない（慣例の電流ミラー回路をトランジ
スタ５及び６のドレイン回路内に挿入した場合に
は出力端子をトランジスタ６のドレイン電極に接
続するので出力端子の直流レベルがコモンモード
入力電圧によつて制限される）。トランジスタ２
はトランジスタ４に対し比較的高オームのソース
負荷として機能するので、出力端子１５の信号電
圧の反作用は極めて小さくなる。
入力端子１７及び１８のコモンモードレンジに
関しては、負荷回路の動作は次の通りである。ト
ランジスタ３及び４のゲート電極にはトランジス
タ１のソース−ゲート電圧Vgslに等しい電圧が存
在する。トランジスタ３及び４はVgs3に等しいソ
ース−ゲート電圧を有するため、負荷回路の入力
端子１３及び１４の直流電圧はVsgl−Vgs3に等し
い。ソース−ゲート電圧Vgsl及びVgs3は使用する
電界効果トランジスタのしきい値（例えば３ボル
ト）より大きいけれども、電圧Vgsl−Vgs3はこれ
により著しく低い（例えば1V）。このことは、本
例では差動対の入力端子１７及び１８のコモンモ
ード電圧を、トランジスタ５及び６を非飽和にす
ることなく負にすることさえできることを意味
し、このことは慣例の電流ミラー回路をトランジ
スタ５及び６のドレイン回路内に挿入した場合に
は得られず、この場合にはトランジスタ５及び６
のドレイン電極の少くとも一方の電圧が使用する
トランジスタのしきい値電圧により例えば２ボル
トに制限される。第１図の回路の実際の例では差
動増幅器は負電源電圧−VSS以下のコモンモード
入力レベルでも満足に動作する。
関しては、負荷回路の動作は次の通りである。ト
ランジスタ３及び４のゲート電極にはトランジス
タ１のソース−ゲート電圧Vgslに等しい電圧が存
在する。トランジスタ３及び４はVgs3に等しいソ
ース−ゲート電圧を有するため、負荷回路の入力
端子１３及び１４の直流電圧はVsgl−Vgs3に等し
い。ソース−ゲート電圧Vgsl及びVgs3は使用する
電界効果トランジスタのしきい値（例えば３ボル
ト）より大きいけれども、電圧Vgsl−Vgs3はこれ
により著しく低い（例えば1V）。このことは、本
例では差動対の入力端子１７及び１８のコモンモ
ード電圧を、トランジスタ５及び６を非飽和にす
ることなく負にすることさえできることを意味
し、このことは慣例の電流ミラー回路をトランジ
スタ５及び６のドレイン回路内に挿入した場合に
は得られず、この場合にはトランジスタ５及び６
のドレイン電極の少くとも一方の電圧が使用する
トランジスタのしきい値電圧により例えば２ボル
トに制限される。第１図の回路の実際の例では差
動増幅器は負電源電圧−VSS以下のコモンモード
入力レベルでも満足に動作する。
トランジスタ１及び２が飽和領域で一層満足に
動作するようにするために、トランジスタ１及び
２のチヤンネルをトランジスタ３及び４のチヤン
ネルに対し縮小してトランジスタ１及び２のチヤ
ンネルの幅Ｗと長さＬの比Ｗ／Ｌがトランジスタ
３及び４のＷ／Ｌに対し小さくなるようにするこ
とによつて、換言すればトランジスタ１及び２が
同一の条件の下でトランジスタ３及び４より高い
直流インピーダンスを示すようにすることによつ
て負荷回路の入力端子１３及び１４の直流レベル
を制御することができる。
動作するようにするために、トランジスタ１及び
２のチヤンネルをトランジスタ３及び４のチヤン
ネルに対し縮小してトランジスタ１及び２のチヤ
ンネルの幅Ｗと長さＬの比Ｗ／Ｌがトランジスタ
３及び４のＷ／Ｌに対し小さくなるようにするこ
とによつて、換言すればトランジスタ１及び２が
同一の条件の下でトランジスタ３及び４より高い
直流インピーダンスを示すようにすることによつ
て負荷回路の入力端子１３及び１４の直流レベル
を制御することができる。
第２図は第１図の差動増幅器に使用される負荷
回路の変形例を示し、トランジスタ５及び６から
成る入力差動増幅器は図を簡単とするために図示
してない。
回路の変形例を示し、トランジスタ５及び６から
成る入力差動増幅器は図を簡単とするために図示
してない。
第２図の負荷回路においては、トランジスタ
１，２，３及び４のゲート電極はトランジスタ３
のドレイン電極から駆動されず、トランジスタ３
及び４のドレイン電極上のコモンモード電圧によ
り駆動される。トランジスタ３のドレイン電極を
出力端子１６に接続する。増幅器１９（このコモ
ンモード増幅器の一例は特許第97936号に開示さ
れている）によるコモンモード駆動のために、零
入力電流IOがトランジスタ１，２，３及び４を流
れると共に入力端子１３及び１４に供給される電
流のコモンモード成分Ilがトランジスタ１及び２
を流れる。入力端子１３及び１４に供給される電
流の信号成分＋ｉ及び−ｉはトランジスタ３及び
４の低オームソース電極を経て出力端子１５及び
１６へと流れる。
１，２，３及び４のゲート電極はトランジスタ３
のドレイン電極から駆動されず、トランジスタ３
及び４のドレイン電極上のコモンモード電圧によ
り駆動される。トランジスタ３のドレイン電極を
出力端子１６に接続する。増幅器１９（このコモ
ンモード増幅器の一例は特許第97936号に開示さ
れている）によるコモンモード駆動のために、零
入力電流IOがトランジスタ１，２，３及び４を流
れると共に入力端子１３及び１４に供給される電
流のコモンモード成分Ilがトランジスタ１及び２
を流れる。入力端子１３及び１４に供給される電
流の信号成分＋ｉ及び−ｉはトランジスタ３及び
４の低オームソース電極を経て出力端子１５及び
１６へと流れる。
第１図の負荷回路と比較して、本例ではトラン
ジスタ１及び２がコモンモード電流Il＋IOを流し、
信号電流が差動出力端子１５及び１６に流れるの
に対し、第１図の負荷回路ではトランジスタ１及
び２がコモンモード電流IO＋Ilと共にトランジス
タ５から得られた信号成分＋ｉを流し、2iに等し
い信号電流がシングルエンデツド出力端子１５に
流れる。
ジスタ１及び２がコモンモード電流Il＋IOを流し、
信号電流が差動出力端子１５及び１６に流れるの
に対し、第１図の負荷回路ではトランジスタ１及
び２がコモンモード電流IO＋Ilと共にトランジス
タ５から得られた信号成分＋ｉを流し、2iに等し
い信号電流がシングルエンデツド出力端子１５に
流れる。
第２図に点線で示すように、コモンモード増幅
器１９には電圧基準源３６を含ませる。この場
合、出力端子１５及び１６のコモンモードレベル
がこの基準源３６からの電圧に一致するようにな
る。斯る電圧基準は増幅器１９内で得られるよう
にすることもできる。
器１９には電圧基準源３６を含ませる。この場
合、出力端子１５及び１６のコモンモードレベル
がこの基準源３６からの電圧に一致するようにな
る。斯る電圧基準は増幅器１９内で得られるよう
にすることもできる。
第３図は第２図の負荷回路の変形例を示し、本
例ではトランジスタ１，２，３及び４のゲート電
極を電圧基準源２０からの固定電圧に固定する。
コモンモード増幅器１９は電流源２１及び２２
を、それらのコモンモード電流IOがトランジスタ
３及び４のドレイン回路のコモンモード電流に一
致するよう制御する。電流源２１及び２２はｐチ
ヤンネルトランジスタ７及び８で構成し、それら
のゲート電極を共通に接続して増幅器１９で制御
する。本例回路は第２図の回路と同様に作動す
る。
例ではトランジスタ１，２，３及び４のゲート電
極を電圧基準源２０からの固定電圧に固定する。
コモンモード増幅器１９は電流源２１及び２２
を、それらのコモンモード電流IOがトランジスタ
３及び４のドレイン回路のコモンモード電流に一
致するよう制御する。電流源２１及び２２はｐチ
ヤンネルトランジスタ７及び８で構成し、それら
のゲート電極を共通に接続して増幅器１９で制御
する。本例回路は第２図の回路と同様に作動す
る。
第１図の回路配置では、入力端子１７及び１８
におけるコモンモードレンジは少くとも負電源電
圧−VSSまで拡げられるが、正電源電圧Vddまで
は拡げられない。正方向のコモンモードレンジは
トランジスタ３のソース−ゲート電圧と、電流源
に必要とされる電圧（例えば合計４ボルト）によ
つて制限される。
におけるコモンモードレンジは少くとも負電源電
圧−VSSまで拡げられるが、正電源電圧Vddまで
は拡げられない。正方向のコモンモードレンジは
トランジスタ３のソース−ゲート電圧と、電流源
に必要とされる電圧（例えば合計４ボルト）によ
つて制限される。
両方向に最大コモンモードレンジを与える回路
配置を第４図に示す。本例では第１図の回路配置
の電流源２１及び２２を第１図の負荷回路と同様
の回路であるがこれに対しコンプリメンタリであ
る回路で構成する。このコンプリメンタリ回路配
置の半部の素子７，８，９，１０，１１，１２及
び点VDD、２３，２４，１５，１７，１８は素子
１，２，３，４，５，６及び点−VSS、１３，１
４，１５，１７，１８にそれぞれ対応し、トラン
ジスタ９及び１０のドレイン回路がトランジスタ
１〜４から成る負荷回路に対する零入力電流源を
構成し、トランジスタ３及び４のドレイン回路が
トランジスタ７〜１０から成る負荷回路に対する
零入力電流源を構成する。両半部はコンプリメン
タリに第１図の回路と全く同一に動作する。入力
端子１７及び１８間の差動電圧は出力端子１５に
出力信号電流を生ずる。本例回路の一方の半部は
負電源電圧−VSSを越えるコモンモード入力電圧
に対して作動でき、他方の半部は正電源電圧＋
VDDを越えるコモンモード入力電圧に対して作動
できる。
配置を第４図に示す。本例では第１図の回路配置
の電流源２１及び２２を第１図の負荷回路と同様
の回路であるがこれに対しコンプリメンタリであ
る回路で構成する。このコンプリメンタリ回路配
置の半部の素子７，８，９，１０，１１，１２及
び点VDD、２３，２４，１５，１７，１８は素子
１，２，３，４，５，６及び点−VSS、１３，１
４，１５，１７，１８にそれぞれ対応し、トラン
ジスタ９及び１０のドレイン回路がトランジスタ
１〜４から成る負荷回路に対する零入力電流源を
構成し、トランジスタ３及び４のドレイン回路が
トランジスタ７〜１０から成る負荷回路に対する
零入力電流源を構成する。両半部はコンプリメン
タリに第１図の回路と全く同一に動作する。入力
端子１７及び１８間の差動電圧は出力端子１５に
出力信号電流を生ずる。本例回路の一方の半部は
負電源電圧−VSSを越えるコモンモード入力電圧
に対して作動でき、他方の半部は正電源電圧＋
VDDを越えるコモンモード入力電圧に対して作動
できる。
所定の零入力電流を得るために、抵抗２７をト
ランジスタ３及び９のドレイン回路間に挿入して
これに（VDD＋VSS−2Vgs）／Ｒに等しい電流が
流れるようにする（ここで2Vgsはトランジスタ
１及び７のソース−ゲート電圧の和、Ｒは抵抗２
７の抵抗値である）。抵抗２７の代りに第４図に
破線で示すように電流源を用いることもできる。
ランジスタ３及び９のドレイン回路間に挿入して
これに（VDD＋VSS−2Vgs）／Ｒに等しい電流が
流れるようにする（ここで2Vgsはトランジスタ
１及び７のソース−ゲート電圧の和、Ｒは抵抗２
７の抵抗値である）。抵抗２７の代りに第４図に
破線で示すように電流源を用いることもできる。
第１図の回路の互にコンプリメンタにした２部
分を具える第４図の回路と同様に、第２及び第３
図の回路もそれらのコンプリメンタリ回路と合成
することができる。第３図の負荷回路のその一例
を第５図に示し、そのコンプリメンタリ部分はト
ランジスタ１，２，３及び４に対しコンプリメン
トタイプのトランジスタ７，８，９及び１０で構
成されている。第４図に示すようなトランジスタ
５，６，１１及び１２から成る入力差動段は図示
を省略してある。コモンモード増幅器１９はトラ
ジスタ７，８，９及び１０のゲート電極を駆動す
る。トランジスタ１，２，３及び４と電流源とし
てのトランジスタ７，９及び８，１０を具える負
荷回路は第３図の負荷回路に相当し、トランジス
タ７，８，９及び１０と電流源としてのトランジ
スタ１，３及び２，４を具える負荷回路から見る
と、これは第３図の負荷回路のコンプリメンタリ
回路に相当する。
分を具える第４図の回路と同様に、第２及び第３
図の回路もそれらのコンプリメンタリ回路と合成
することができる。第３図の負荷回路のその一例
を第５図に示し、そのコンプリメンタリ部分はト
ランジスタ１，２，３及び４に対しコンプリメン
トタイプのトランジスタ７，８，９及び１０で構
成されている。第４図に示すようなトランジスタ
５，６，１１及び１２から成る入力差動段は図示
を省略してある。コモンモード増幅器１９はトラ
ジスタ７，８，９及び１０のゲート電極を駆動す
る。トランジスタ１，２，３及び４と電流源とし
てのトランジスタ７，９及び８，１０を具える負
荷回路は第３図の負荷回路に相当し、トランジス
タ７，８，９及び１０と電流源としてのトランジ
スタ１，３及び２，４を具える負荷回路から見る
と、これは第３図の負荷回路のコンプリメンタリ
回路に相当する。
第６図は第３及び第５図の回路に使用し得ると
共に第２図の回路にコンプリメンタリに使用し得
るコモンモード増幅器の一例を示す。本例増幅器
は２個の並列接続トランジスタ２８及び２９を具
え、これらのゲート電極に出力端子１５及び１６
の電圧を受信する。従つて、トランジスタ２８及
び２９の共通ドレイン回路を流れる電流I2は出力
端子１５及び１６のコモンモード電圧の尺度とな
る。この場合、トランジスタ２８及び２９のゲー
ト−ソース電圧は内部基準電圧として作用する。
ゲートとドレインを相互接続したｐチヤンネルト
ランジスタ３４の両端間で電流I2電圧に変換され
てこの電圧がトランジスタ７及び８のゲート電極
に接続される点３５に現われる。トランジスタ３
４は第３及び第５図の回路内のトランジスタ７及
び８と相まつて電流ミラーとして作動する。
共に第２図の回路にコンプリメンタリに使用し得
るコモンモード増幅器の一例を示す。本例増幅器
は２個の並列接続トランジスタ２８及び２９を具
え、これらのゲート電極に出力端子１５及び１６
の電圧を受信する。従つて、トランジスタ２８及
び２９の共通ドレイン回路を流れる電流I2は出力
端子１５及び１６のコモンモード電圧の尺度とな
る。この場合、トランジスタ２８及び２９のゲー
ト−ソース電圧は内部基準電圧として作用する。
ゲートとドレインを相互接続したｐチヤンネルト
ランジスタ３４の両端間で電流I2電圧に変換され
てこの電圧がトランジスタ７及び８のゲート電極
に接続される点３５に現われる。トランジスタ３
４は第３及び第５図の回路内のトランジスタ７及
び８と相まつて電流ミラーとして作動する。
第１図は本発明差動増幅回路の第１の実施例の
回路図、第２図は第１図の回路配置に使用される
負荷回路の変形例の回路図、第３図は第１図の回
路配置に使用される負荷回路の他の変形例の回路
図、第４図は互いに反対導電型の第１図の２個の
差動増幅器を組み合わせた本発明差動増幅回路の
他の実施例の回路図、第５図は第４図の回路配置
に使用する負荷回路の変形例の回路図、第６図は
第３及び第５図の回路配置に使用するコモンモー
ドフイードフオワード増幅器の一例の回路図であ
る。 １〜１２……第１〜第12電界効果トランジス
タ、１３，１４……負荷回路の第１及び第２入力
端子、１５，１６……出力端子、１７，１８……
差動増幅器の入力端子、１９……コモンモード増
幅器、２０……基準電圧源、２１，２２……第
１、第２零入力電流源。
回路図、第２図は第１図の回路配置に使用される
負荷回路の変形例の回路図、第３図は第１図の回
路配置に使用される負荷回路の他の変形例の回路
図、第４図は互いに反対導電型の第１図の２個の
差動増幅器を組み合わせた本発明差動増幅回路の
他の実施例の回路図、第５図は第４図の回路配置
に使用する負荷回路の変形例の回路図、第６図は
第３及び第５図の回路配置に使用するコモンモー
ドフイードフオワード増幅器の一例の回路図であ
る。 １〜１２……第１〜第12電界効果トランジス
タ、１３，１４……負荷回路の第１及び第２入力
端子、１５，１６……出力端子、１７，１８……
差動増幅器の入力端子、１９……コモンモード増
幅器、２０……基準電圧源、２１，２２……第
１、第２零入力電流源。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型の第１、第２、第３及び第４電界
効果トランジスタを具え、第３及び第１トランジ
スタのドレイン−ソース通路を第１端子と共通端
子との間に直列に配置し、第４及び第２トランジ
スタのドレイン−ソース通路を第２端子と共通端
子との間に直列に配置し、第１、第２、第３及び
第４トランジスタのゲート電極を相互接続して成
る差動負荷回路と、 第２導電型の第５及び第６電界効果トランジス
タを具え、それらのゲート電極を入力信号供給用
入力端子に結合して成る差動増幅器とを具えた電
界効果トランジスタから成る差動増幅回路におい
て、 前記第５及び第６トランジスタのドレイン電極
を前記第１及び第２トランジスタのドレイン電極
にそれぞれ接続し、 第１及び第２電流源回路を前記第３及び第４ト
ランジスタのドレイン電極にそれぞれ結合し、且
つ 前記第１、第２、第３及び第４トランジスタの
ゲート電極を、第３及び第４トランジスタが前記
第１及び第２電流源回路により供給される零入力
電流を流すようにバイアスするバイアス装置を設
けたことを特徴とする差動増幅回路。 ２ 特許請求の範囲第１項記載の差動増幅回路に
おいて、前記バイアス装置は第３トランジスタの
ドレイン電極とゲート電極との間の正帰還路で構
成したことを特徴とする差動増幅回路。 ３ 特許請求の範囲第１項記載の差動増幅回路に
おいて、第１、第２、第３及び第４トランジスタ
のゲート電極を電圧基準源に接続し、前記バイア
ス装置を、第３及び第４トランジスタのドレイン
電極のコモンモード電圧レベルを受信し、第１及
び第２電流源回路をこれら電流源のコモンモード
電流レベルが第３及び第４トランジスタのコモン
モードドレイン電流レベルに追従するよう制御す
るコモンモード増幅器で構成したことを特徴とす
る差動増幅回路。 ４ 特許請求の範囲第１項記載の差動増幅回路に
おいて、前記バイアス装置を、第３及び第４トラ
ンジスタのドレイン電極のコモンモード電圧レベ
ルを受信し、第１、第２、第３及び第４トランジ
スタを第３及び第４トランジスタのコモンモード
電流レベルが第１及び第２電流源回路のコモンモ
ード電流レベルに追従するよう駆動するコモンモ
ード増幅器で構成したことを特徴とする差動増幅
回路。 ５ 特許請求の範囲第１項〜第４項の何れかに記
載の差動増幅回路において、第１及び第２電流源
回路を第２導電型の第７及び第９電界効果トラン
ジスタのチヤンネルの直列接続と第２導電型の第
８及び第10電界効果トランジスタのチヤンネルの
直列接続で構成し、第７及び第８トランジスタの
ソース電極は第２共通端子に接続すると共にこれ
らトランジスタのゲート電極は相互接続して第９
及び第10トランジスタのゲート電極に接続し、第
９及び第10トランジスタのドレイン電極は第３及
び第４トランジスタのドレイン電極にそれぞれ接
続すると共にこれら第９及び第10トランジスタの
ソース電極は第１導電型の第11及び第12電界効果
トランジスタのドレイン電極にそれぞれ接続し、
これら第11及び第12トランジスタのゲート電極は
第５及び第６トランジスタのゲート電極にそれぞ
れ接続すると共にこれら第11及び第12トランジス
タのソース電極は共通接続したことを特徴とする
差動増幅回路。 ６ 特許請求の範囲第２項に従続する特許請求の
範囲第５項記載の差動増幅回路において、第７、
第８、第９及び第10トランジスタのゲート電極は
第９トランジスタのドレイン電極に負極性に接続
し、第３及び第９トランジスタのドレイン電極間
に電流感知素子を挿入したことを特徴とする差動
増幅回路。 ７ 特許請求の範囲第３項に従続する特許請求の
範囲第５項記載の差動増幅回路において、コモン
モード増幅器の出力を第７、第８、第９及び第10
トランジスタの共通接続ゲート電極に供給するこ
とを特徴とする差動増幅回路。 ８ 特許請求の範囲第４項に従続する特許請求の
範囲第５項記載の差動増幅回路において、第７、
第８、第９及び第10トランジスタのゲート電極を
電圧基準源に接続したことを特徴とする差動増幅
回路。 ９ 特許請求の範囲第１項〜第８項の何れかに記
載の差動増幅回路において、第１及び第２トラン
ジスタのチヤンネルの幅と長さの比を第３及び第
４トランジスタのチヤンネルの幅と長さの比に比
較して小さくしたことを特徴とする差動増幅回
路。 １０ 特許請求の範囲第５項〜第８項の何れかに
記載の差動増幅回路において、第１、第２、第７
及び第８トランジスタのチヤンネルの幅と長さの
比を第３、第４、第９及び第10トランジスタのチ
ヤンネルの幅と長さの比に比較して小さくしたこ
とを特徴とする差動増幅回路。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8001120A NL8001120A (nl) | 1980-02-25 | 1980-02-25 | Differentiele belastingsschakeling uitgevoerd met veldeffecttransistoren. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56132803A JPS56132803A (en) | 1981-10-17 |
| JPH0159763B2 true JPH0159763B2 (ja) | 1989-12-19 |
Family
ID=19834884
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2534481A Granted JPS56132803A (en) | 1980-02-25 | 1981-02-23 | Differential load circuit with field effect transistor |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US4371844A (ja) |
| JP (1) | JPS56132803A (ja) |
| CA (1) | CA1169488A (ja) |
| DE (1) | DE3106524A1 (ja) |
| FR (1) | FR2476937A1 (ja) |
| GB (1) | GB2070376B (ja) |
| HK (1) | HK40685A (ja) |
| NL (1) | NL8001120A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009207057A (ja) * | 2008-02-29 | 2009-09-10 | Sony Corp | 半導体集積回路 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5943614A (ja) * | 1982-09-03 | 1984-03-10 | Hitachi Ltd | 差動増幅回路 |
| US4518926A (en) * | 1982-12-20 | 1985-05-21 | At&T Bell Laboratories | Gate-coupled field-effect transistor pair amplifier |
| US4555673A (en) * | 1984-04-19 | 1985-11-26 | Signetics Corporation | Differential amplifier with rail-to-rail input capability and controlled transconductance |
| US4554515A (en) * | 1984-07-06 | 1985-11-19 | At&T Laboratories | CMOS Operational amplifier |
| GB8913439D0 (en) * | 1989-06-12 | 1989-08-02 | Inmos Ltd | Current mirror circuit |
| US5386200A (en) * | 1993-12-14 | 1995-01-31 | Samsung Electronics Co., Ltd. | IGFET current mirror amplifiers with nested-cascode input and output stages |
| JP3907130B2 (ja) * | 1996-12-20 | 2007-04-18 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 改良された出力電圧範囲を有する増幅器 |
| US6377085B1 (en) | 2000-11-06 | 2002-04-23 | Oki Semiconductor | Precision bias for an transconductor |
| CN101091306B (zh) * | 2004-11-26 | 2010-05-26 | Nxp股份有限公司 | 单端到差分变换器电路 |
| JP6115991B2 (ja) * | 2013-03-15 | 2017-04-19 | 国立大学法人東京工業大学 | 差動増幅器 |
| JP2019096970A (ja) * | 2017-11-20 | 2019-06-20 | ローム株式会社 | オペアンプ、半導体装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3644838A (en) * | 1970-06-11 | 1972-02-22 | Rca Corp | Amplifier using bipolar and field-effect transistors |
| NL7303851A (ja) * | 1973-03-20 | 1974-09-24 | ||
| GB1518961A (en) * | 1975-02-24 | 1978-07-26 | Rca Corp | Amplifier circuits |
| US4010425A (en) * | 1975-10-02 | 1977-03-01 | Rca Corporation | Current mirror amplifier |
| US4004245A (en) * | 1976-05-03 | 1977-01-18 | National Semiconductor Corporation | Wide common mode range differential amplifier |
| GB1592800A (en) * | 1977-12-30 | 1981-07-08 | Philips Electronic Associated | Linear amplifier |
-
1980
- 1980-02-25 NL NL8001120A patent/NL8001120A/nl not_active Application Discontinuation
-
1981
- 1981-02-05 US US06/231,652 patent/US4371844A/en not_active Expired - Lifetime
- 1981-02-19 CA CA000371261A patent/CA1169488A/en not_active Expired
- 1981-02-20 GB GB8105458A patent/GB2070376B/en not_active Expired
- 1981-02-20 FR FR8103424A patent/FR2476937A1/fr active Granted
- 1981-02-21 DE DE19813106524 patent/DE3106524A1/de active Granted
- 1981-02-23 JP JP2534481A patent/JPS56132803A/ja active Granted
-
1985
- 1985-05-23 HK HK406/85A patent/HK40685A/xx not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009207057A (ja) * | 2008-02-29 | 2009-09-10 | Sony Corp | 半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3106524A1 (de) | 1981-12-24 |
| JPS56132803A (en) | 1981-10-17 |
| US4371844A (en) | 1983-02-01 |
| GB2070376A (en) | 1981-09-03 |
| FR2476937A1 (fr) | 1981-08-28 |
| FR2476937B1 (ja) | 1984-11-09 |
| DE3106524C2 (ja) | 1988-01-21 |
| CA1169488A (en) | 1984-06-19 |
| GB2070376B (en) | 1983-12-21 |
| HK40685A (en) | 1985-05-31 |
| NL8001120A (nl) | 1981-09-16 |
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