KR0131334B1 - 증폭기 회로 - Google Patents

증폭기 회로

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KR0131334B1
KR0131334B1 KR1019900010531A KR900010531A KR0131334B1 KR 0131334 B1 KR0131334 B1 KR 0131334B1 KR 1019900010531 A KR1019900010531 A KR 1019900010531A KR 900010531 A KR900010531 A KR 900010531A KR 0131334 B1 KR0131334 B1 KR 0131334B1
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디.아이.캡런
아메리칸텔리폰앤드텔레그라프캄파니
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Abstract

내용 없음.

Description

증폭기 회로
제1도는 본 발명에 따른, 고전압 이득단 및 저 임피던스 버퍼단으로 구성되는 증폭기 회로도.
＊도면의 주요부분에 대한 부호의 설명
10 : 고전압 이득단 20 : 버퍼단
A1,A2 : 연산 증폭기 M1,,M3,M5 : n-채널 MOS 트랜지스터
M2,M4,M6 : p-채널 MOS 트랜지스터
본 발명은 증폭기 회로, 특히 저출력 임피턴스를 갖는 증폭기 회로에 관한 것이다.
비교적 낮은 출력 임피던스를 갖는 증폭기 회로는, 통상 약 600옴 이하인 비교적 낮은 임피던스를 갖는 전화 회선과 같은 대용량성 또는 저항성 부하를 구동하는데에 필요하다. 종래 기술에서, 상기와 같은 증폭기 회로는 전형적으로 하나 이상의 전압 이득단에 의해 입력이 제공되는 저 임피던스 통일 이득 버퍼 출력단으로 구성되어 있다. 이런 증폭기 회로는 전형적으로 반도체 칩으로 집적되는데 반해, 부하는 칩 외부에 배치된다.
예컨대, P.R.Gray 및 R.G.Meyer 가 쓴 Analysis and Design of Analog Integrated Cirouits(John Wiley Sons가 1984년 발행한 제 2판)의 페이지 759 의 제 12.43도에 나타나 있는 바와 같이, B 급(푸시풀)동작을 위한 버퍼단은 통일 전압 이득이 얻어지도록 하는 식으로, 한쌍의 직렬 연결된 출력 트랜지스터로부터의 피드백을 수신하도록 연결된 한쌍의 에러 연산 증폭기(에러 op-amp)로 구성될 수 있다. 휴지(무신호)상태에서는 상기 두 개의 출력 트랜지스터가 전류를 도통시키지만, 입력 전얍이 전형적으로 접지 전위에서 약 ±0.5V의 범위인 좁은 범위를 벗어날 때 이들중의 하나가 어떠한 전류도 도통시키지 못하는 경우에 그 동작은 AB급(푸시풀) 동작이된다. 본 기술분야에 공지되어 있는 바와같이,예비 전압 소비를 낯게 하고 그리고 출력을 왜곡 시킬 수 있는 작은 입 력 신호(“데드 영역”없음)에 대한 출력 신호의 손실이 없도록 한다는 견지에서는 일반적으로 AB 급 동작이 바람직하다. 그러나,상기한 버퍼단의 회로 설계는 반도체 공정 변화에 바람직하지 못하리만큼 민감하여, 휴지 전류에 대한 불량한 피드백 제어에 의해 발생되는 과도한 전력 손실 또는 회로의 불안정(발진)중 어느하나 또는 이 둘다가 발생될 수도 있다. 즉, 휴지 전류가 너무 높으면 전력이 손실되며,휴지 전류가 너무 낮으면 상기한 회로의 불안정이 발생될 수 있다.
본 발명에 따른 반도체 공정 변화에 민감하지 않은 버퍼단은 다음의 각 요소를 포함한다.
(a)각각 출력 단자 및, 제 1, 제 2 입력 단자를 갖는 제 1 및 제 2연산 증폭기
(b)제 1 및 제 2저항 수단
(c)각각 제 1 및 제 2의 비교적 고전류 운반 제어 경로(소스-드레인 경로)와 제 1 및 제 2의 비교적 저전류 운반 제어 단자를 갖는 제 1 및 제2 트랜지스터 소자
(d)제 1 및 제 2 전력 레일
(e)제 1 전력 레일로부터 제 2 전력 레일을 향하여, 제 1 트랜지스터 소자의 제 1 의 고전류 경로와, 제 1 저항 수단과,제 2 저항 수단 및, 제 2 트랜지스터 소자의 제 2 의 고전류 경로를 직렬로 연결하는 제 1 연결 수단
(f)제 1 트랜지스터 소자와 제 1 저항 수단 사이에 위치한 제 1 노드를 제 1 연산 증폭기의 제 2 입력 단자에 연결하는 제 2 연결 수단
(g)제 2 트랜지스터 소자와 제 2 저항 수단 사이에 위치한 제 2 노드를 제 2 연산 증폭기의 제 2 입력 단자에 연결하는 제 3 연결 수단
(h)제 1 연산 증폭기의 출력 단자와 제 2 연산 증폭기의 출력 단자를 제 1 트랜지스터 소자의 제어 단자와 제 2 트랜지스터 소자의 제어 단자에 각각 연결하는 제 4 및 제 5 연결 수단
본 버퍼단은 AB급으로 동작될 수 있으며, 증폭기 회로의 고전압 이득단에 의해 입력이 제공되는 이점이 있다. 또한, 출력 전압 스윙이 레일간 전원 전압에 거의 근사하게 되도록 하기 위해, 제 1 및 제 2 트랜지스터보다 극히 높은 채널폭 대 길이비를 갖는 한쌍의 직렬 연결된 제 3 및 제 4 트랜지스터가 제 1 및 제 2 트랜지스터와 병렬로 연결된다. 더욱이, 완전한 레일간의 가능 출력을 위해서, 제 1, 제 2 레일과 제 1, 제 2 트랜지스터 사이에 개별 스위칭 트랜지스터가 삽입되는데 상기 각 스위칭 트랜지스터는 각각 제 1 및 제 2 노드에 연결되는 제어 단자를 갖는다.
제 1 도는 본 발명에 따른 저 임피던스 버퍼단(20)을 도시한다. 편리하게도, 고전압 이득단(10)에 의해 이 버퍼단(20)에 전압 V1 및 V2가 공급된다. 단(10) 및 (20)의 회로는 단일 실리콘 반도체 칩으로 집적될 수 있는데, 이것은 본 기술 분야에 공지되어 있으며 하기에 더 자세히 설명하기로 한다.
제 1 도에서, 전력선(레일) VDD및 VSS는 본 기술 분야에 공지된 바와 같이 통상 +5V 의 직류 전압 및 -5V의 직류 전압으로 각각 설정된다. 고이득단(10)을 형성하기 위해, 고정 전류원 Is가 전력 레일 사이에서 저항 Rs 와 n-채널 MOS 트랜지스터 M7과 직렬로 연결된다. 동작시, 상기 고이득단(10)은 입력 단자(11)에서 입력 전압 VIN을 수신하고 전압 V1 및 V2를 버퍼단(20)에 전송한다.
쌍을 이루는 op-amp A1 및 A2 각각(이들 각각은 간단한 차동쌍 트랜지스터로 형성될 수도 있다)은 단(20)에 연결되며, 그 음(-)의 입력 단자는 전압 V1 및 V2를 각각 수신한다. n-채널 MOS 트랜지스터 M5 및 M1과, 저항 R1과, 저항 R2 및, p-채널 트랜지스터 M2 및 M6이 레일 사이에서 직렬로 연결된다. 저항 R1과 저항 R2 사이의 노드는 단(20)의 출력 단자(21)에 출력 전압 Vout를 공급한다. 선택적으로, 하기에 설명하는 이유 때문에, 또 하나의 n-채널 MOS 트랜지스터 M3 및 또 하나의 p-채널MOS 트랜지스터 M4가 직렬 연결된 M5, M1, R1, R2, M2 및 M6 이 형성하는 가지와 평행으로 버퍼단(20)에 추가된다. 트랜지스터 M3 및 M4 는 레일 사이에서 직렬 연결된다. 상기 트랜지스터 M3 와 M4 사이의 노드는 출력 단자(21)에 연결된다.
편의상, 트랜지스터 M3 및 M4 의 파라메터는 이들 트랜지스터의 상호 컨덕턴스가 서로 같아 지도록 선택된다. 트랜지스터 M3 및 M4 각각의 채널의 폭 대 길이비(W/L)는 편의상 트랜지스터 M1 및 M2 각각의 채널의 폭 대 길이 비의 적어도 5배가 된다. 마찬가지로, 편의상 트랜지스터 M1 및 M2 도 상호 컨덕턴스가 서로 같게 형성된다. 저항 R1 및 R2는 편의상 정합쌍(R1=R2)을 이룬다. M1 및 M2, M3 및 M4의 상호 컨덕턴스를 동일하게 하고 R1 및 R2를 정합쌍으로 하는 필요 조건은 신호 왜곡이라는 약간의 불리함 때문에 반드시 만족시킬 필요는 없다. 실제로, 저항 R1 및 R2 중의 하나는 영(0)(단락회로)이 될 수도 있다.
M5 및 M6의 목적은 출력 단자(21)에서 전 레일간 출력 전압 스윙을 가능하게 하는 것인데, 왜냐하면 그런 전 레일간 동작은 R1 및 R2 양단간의 전압 강하(둘)에 의해 방해받는 경향이 있기 때문이다. 예컨대, R2 양단에서의 전압 강하 때문에, 출력 전압 Vout 는 R2를 통하여 전류가 흐르는한 V2가 얼마나 높게 상승하는가에 관계없이 VDD에 도달될 수 없다. 그러나, M6의 존재시에는,V2가 상승하여 노드 N2에서의 전위가 VDD이하의 임계치로 상승될 경우, 트랜지스터 M6이 턴오프되므로써 R2양단에서의 전압 강하가 사라지고 따라서 트랜지스터 M4는 출력 전압 Vout가 완전히 VDD에 도달되게 할 수 있다. 한편, 상기 전 레일간 출력이 팰요하지 않은 경우에는, M1 및 M2의 소스 단자를 각각 Vss 및 VDD에 직접 연결하므로써 트랜지스터 M5 및 M6을 제거할 수 있다.
op-amp A1 및 A2는 각각 M1 및 M3 쌍 및 M2 및 M4 쌍의 저전류 운반 제어 단자(게이트 단자)에 결합된 출력 단자를 갖는다.
실제로, op-amp A1 및 A2는 휴지(quiescent) 상태(신호 영역 없음) 부근에서 영(0)이 아닌 휴지 전류의 충분한 안전 마진(safety margin)이 존재하도록 바이어스(도시되지 않음)되므로써, 바이어스되지 않을 경우 입력 신호가 변한다 하더라도 출력에서 어떤 변화도 일어나지 않게 되는 데드 영역(dead zone)에 의해 야기되는 신호 왜곡 문제를 피할 수가 있다.
버퍼탄(20)은 다음과 같이 동작한다. 연산 증폭기인 op-amp A1및 A2 는 이들의 양(+)의 입력 단자와 음(-)의 입력 단자에 인가되는 전압이 큰 차이를 갖는 경우 이를 지지할 수 없기 때문에, R1 과 M1(또는 A1)사이에 있는 노드 N1 과 R2와 M2(또는 A2)사이에 있는 노드 N2에 의해 공급되는 이들의 양(+)의 입력 단자로의 피드백은 파라메터의 적절한 선택에 의해 요망값으로 조절할 수 있는 명확하게 제어된 휴지 전류 iQ를 야기한다. 특히, M5 및 M6 양단에서의 소스-드레인 전압 강하가 둘다 n-채널 및 p-채널 트랜지스터의 임계치보다 작은 경우를 가정하면, 휴지 전류 iQ는 다음 식으로 정해진다.
iQ= IsRs(1+a)/(R1+R2) (1)
여기서, Rs, R1, R2 는 각 저항의 저항값이며, a는 M3의 폭 대 길이비(W/L)₃와 M1의 폭 대 길이비(W/L)₁의 비율과 같으며 (정합쌍의 트랜지스터인 경우이면) M4의 폭 대 길이의 비 (W/L)₄와 M2의 폭 대 길이의 비(W/L)₂의 비율과 같다. 즉,
a = (W/L)₃/(W/L)₁= (W/L)₄/(W/L)₂ (2)
식 (1)로부터 휴지 전류 iQ가 제어 가능하게 되고 반도체 공정의 변형에 민감하지 않게되는바, W/L 비율과 마찬가지로, 저항의 저항값은 서로에 관련된다. 전류원에 의해 공급되는 전류 Is는 반도체 공정의 조건에 따라서 변하지만, 상당히 한정된 비임계적인 방식으로 변하게 되어, 휴지 전류는 반도체 공정 조건의 변화에 대해서 비교적 안정 상태를 유지하게 된다. 즉, 연산 증폭기에서의 피드백으로 주요 회로에 불안정성이 야기되지 않는다.
R1 = R2 = R 이라 정하면, 휴지 상태에서
Vout = (V₁+ V₂) / 2 (3)
이 된다. 즉, 버퍼단(20)의 출력 전압은 이 버퍼단에 인가되는 입력 V₁및 V₂의 공통 모드 전압과 같게 된다.
상기한 바와 같이, 트랜지스터 M6 및 M5 뿐 아나라 M3 및 M4도 제거 가능하지만, 그럴 경우 AB급 동작(푸시플)시에, 출력 전압 Vout는 상기 트랜지스터들을 생략하지 않았을 때 할 수 있는 것처럼 VDD에서 VSS로의 긴밀한 스윙은 할 수 없게 된다.
식 (2)에 주어진 a값이 크면 클수록, 출력 전압 스윙은 레일에서 레일까지와 더 비슷해진다.
충분한 휴지 전류를 갖는 안정한 동작을 보장하고 그러므로써 AB급 동작을 보장하기 위해서는, Is 및 Rs 는, A1 또는 A2, 또는 이 둘다에서 오프셋의 칩간 변화가 휴지 전류 iQ 에서의 칩간 변화를 바람직하지 않게 크게 하지 못하도록, 연산 증폭기 A₁및 A₂의 오프셋 전압의 최대 기대 절대값의 합보다 약 5배 내지 10배 혹은 그이상 더큰 IsRs를 얻을 수 있을 정도로 충분히 크게 선택되어야 한다.
저항 R1, R2, R3는 예컨데 반도체에서 표준 확산 영역으로 또는 표준 침착 폴리실리콘 저항으로 형성될 수 있다. 전류원 Is는 본 기술 분야에 공지된 바와 같이 포화 영역에서 바이어스되는 MOS 트랜지스터로 형성될 수 있다.
M7의 게이트 단자에 인가되는 신호의 존재로 Rs 양단에서의 전압 강하(V2-V1)가 고정(IsRs) 상태로 유지된다. 즉, 차동 모드(V2-V1)/2는 고정되지만 반면에 공통 모드(V2+V1)/2는 신호에 따라 변한다.
실시예에서, 여러 가지 파라메터들의 대략적인 값은 댜음과 같다.
R1 = R2 = 2000 ohm
Rs = 1000 ohm
Is = 50 microamp
a = 30
신호에 따라, 출력 단자(21)에서의 출력 전류는 10mA 정도 높아질 수 있다.
VIN이 인가되는 M7의 게이트 단자는 예컨데 차동 이득단(도시않됨)의 출력 단자에 연결될 수 있고, 그럴 경우 단(20)의 출력 단자(21)는 피드백을 목적으로 차동 이득단의 음(-)의 입력 단자에 연결될 수 있다. 이러한 방식으로 해서, 큰 전류를 큰 부하(선로 구동기)내로 구동하기 위해 증폭기 회로에서 요망되는 바와 같이, 전반적인 고입력 임피던스 및 저출력 임피던스와의 조합과 더불어 차동 이득단의 양(+)의 입력 단자에 인가되는 입력 전압에 비례하는 전반적인 통일 이득을 갖는 Vout가 얻어질 수 있다.
본 발명은 상기한 특정 실시예에 따라서 상세히 설명하였지만은 본 말명의 범부를 벗어나지 않는 범위에서 여러 가지 변형이 가해질 수 있다. 예컨데, n-채널 및 p-체널 MOS 트랜지스터 대신에 npn 및 pnp 바이폴라 트랜지스터가 이용될 수도 있다.

Claims (9)

  1. 각각 출력 단자와 제 1 및 제 2 입력 단자를 갖는 제 1 및 제 2 증폭기(A1,A2)와, 제 1 및 제 2 연결 수단(R1, R2)과, 각각 제 1 및 제 2의 비교적 고전류 운반 제어 경로 및 제 1 및 제 2의 비교적 저전류 운반 제어 단자를 갖는 제 1 및 제 2 트랜지스터 소자(M1, M2)와, 제 1 및 제 2 전력 레일(VSS, VDD)과, 상기 제 1 트랜지스터 소자(M1)의 제어 단자에 상기 제 1 증폭기의 출력 단자를 연결하는 수단 및, 상기 제 2 트랜지스터 소자(M2)의 제어 단자에 상기 제 2 증폭기의 출력 단자를 연결하는 수단을 포함하되, 상기 제 1 트랜지스터 소자(M1)의 제 1 의 고전류 경로, 상기 제 1 연결 수단(R1), 상기 제 2 연결 수단(R2) 및, 상기 제 2 트랜지스터 소자 (M2)의 제 2 의 고전류 경로가 상기 제 1 전력 레일과 상기 제 2 전력 레일 사이의 경로내에 직렬로 연결되어 있는 버퍼단(20)을 포함하는 증폭기 회로에 있어서, 상기 제 1 및 제 2 증폭기(A1,A2)는 연산 증폭기이고 상기 제 1 및 제 2 연결 수단중 적어도 하나는 저항(R1,R2)을 포함하고, 여기에, 상기 제 1 트랜지스터 소자(M1)와 상기 제 1 연결 수단(R1)사이에 위치한 제 1 노드(N1)를 상기 제 1 증폭기의 제 2 입력 단자에 연결하는 수단 및, 상기 제 2 트랜지스터 소자(M2)와 상기 제 2 연결 수단(R2)사이에 위치한 제 2 노드(N2)를 상기 제 2 증폭기(A2)의 제 2 입력 단자에 연결하는 수단이 제공되고, 여기에, 정정류를 공급하는 전류원 수단(Is)과, 제 1 및 제 2 단자(V₁,V₂)를 갖는 저항 수단(Rs)과, 회로 입력 단자(11)에 연결되어 입력 신호 전압을 수신하는 제어 단자를 가짐과 아울러 상기 정전류를 운반하기에 적합한 고전류 경로를 갖는 또 다른 트랜지스터 소자(M7)와, 상기 제 1 레일로부터 상기 제 2 레일을 향하여, 상기 전류원 수단과, 상기 저항 수단 및, 상기 또 다른 트랜지스터 소자를 직렬로 연결하는 연결 수단 및,상기 저항 수단의 제 1 및 제 2 단자를 상기 제 1 및 제 2 연산 증폭기의 제 1 입력 단자에 각각 연결하는 연결 수단을 포함하는 전압 이득단(10)이 더 제공되는 것을 특징으로 하는 증폭기 회로.
  2. 제 1 항에 있어서, 상기 제 1 및 제 2 연결 수단 각각에는 독립된 저항(R1,R2)이 포함되고; 상기 제 1 및 제 2 연결 수단 사이에 위치한 노드를 상기 버퍼단의 출력 단자에 연결하는 수단이 제공되는 것을 특징으로 하는 증폭기 회로.
  3. 제 1항 또는 제 2 항에 있어서, 상기 제 1 및 제 2 트랜지스터 소자의 제 1 및 제 2 제어 단자에 각각 결합되는 제 3 및 제 4의 비교적 저전류 운반 제어 단자를 갖는 제 3 및 제 4 트랜지스터 소자(M3,M4)로서, 제 1 전력 레일로부터 제 2 전력 레일을 향해 직렬 연결되는 제 3 및 제 4의 비교적 고전류 경로를 각각 갖는 제 3 및 제 4 트랜지스터 소자를 포함하는 것을 특징으로 하는 증폭기 회로.
  4. 제 3항에 있어서, 상기 제 3 트랜지스터 소자와 상기 제 4 트랜지스터 소자의 채널폭 대 길이비가 각각 상기 제 1 트랜지스터 소자와 상기 제 2 트랜지스터 소자의 채널폭 대 길이비에 적어도 5배가 되는 것을 특징으로 하는 증폭기 회로.
  5. 제 4항에 있어서, 고전류 경로가 각각 상기 제 1 및 제 2 트랜지스터 소자의 고전류 경로와 직렬로 연결되고, 제어 단자는 각각 상기 제 1 및 제 2 노드(N1,N2)에 연결되는 제 5 및 제 6 트랜지스터 소자(M5,M6)를 포함하는 것을 특징으로 하는 증폭기 회로.
  6. 제 3항에 있어서, 고전류 경로가 각각 상기 제 1 및 제 2 트랜지스터 소자의 고전류 경로와 직렬로 연결되고, 제어 단자는 각각 상기 제 1 및 제 2 노드(N1,N2)에 연결되는 제 5 및 제 6 트랜지스터 소자(M5,M6)를 포함하는 것을 특징으로 하는 증폭기 회로.
  7. 제 3항에 있어서, 상기 저항 수단(Rs)의 저항치로 승산된 정전류가 상기 제 1 및 제 2 증폭기의 입력 오프셋 전압의 적어도 5배인 것을 특징으로 하는 증폭기 회로.
  8. 제 1항 또는 제 2항에 있어서, 상기 저항 수단(Rs)의 저항치로 승산된 정전류가 상기 제 1 및 제 2 증폭기의 입력 오프셋 전압의 적어도 5배인 것을 특징으로 하는 증폭기 회로.
  9. 제 1항 내지 제 8항중 어느 한 항에 정구된 바와 같은 증폭기 회로를 포함하는 것을 특징으로 하는 반도체 집적 회로.
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