JPS60257610A - 能動負荷回路 - Google Patents
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- JPS60257610A JPS60257610A JP59198397A JP19839784A JPS60257610A JP S60257610 A JPS60257610 A JP S60257610A JP 59198397 A JP59198397 A JP 59198397A JP 19839784 A JP19839784 A JP 19839784A JP S60257610 A JPS60257610 A JP S60257610A
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- Power Engineering (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は、電子回路に関し、更に詳細には演算増幅器等
のための能動負荷回路に関する。
のための能動負荷回路に関する。
（従来技術）
能動負荷回路は、近年のリニア回路、特に演算増幅器及
びコンパレータの性能を高め、その設計を簡単にするた
め大きく貢献してきた。共通抵抗負荷の代シに使用する
ことができ、あるいはそれを補足する電流源である能動
負荷は、いくつかの顕著な利点を有する。その１つは、
大きな抵抗値を必要とせずに低電流動作が可能であるこ
とである。このことは、インピーダンスを上げ、電力消
費を低下させる点で重要である。第２に、非常に広い電
圧範囲で動作し、リニアな大きい電圧振幅で、小さな電
圧降下で、６５ながら大きいゲインを与えることである
。これによって、段あたりのゲイン火非常に大きくする
ことができるので、段数を少なくすることが可能となる
。
びコンパレータの性能を高め、その設計を簡単にするた
め大きく貢献してきた。共通抵抗負荷の代シに使用する
ことができ、あるいはそれを補足する電流源である能動
負荷は、いくつかの顕著な利点を有する。その１つは、
大きな抵抗値を必要とせずに低電流動作が可能であるこ
とである。このことは、インピーダンスを上げ、電力消
費を低下させる点で重要である。第２に、非常に広い電
圧範囲で動作し、リニアな大きい電圧振幅で、小さな電
圧降下で、６５ながら大きいゲインを与えることである
。これによって、段あたりのゲイン火非常に大きくする
ことができるので、段数を少なくすることが可能となる
。
簡単な抵抗負荷に対し利点があるけれども、演算増幅器
及び他の回路の入力段に使用きれるとき、能動負荷回路
に関連してまだいくつかの大きな制約がある。例えば、
理想的演算増幅器は、同一の信号が両方の差動入力に加
えられる「コモン・モード」であるとき、両入力端子の
共通人力信号に不感動である純正な差動増幅器として考
えることができる。理想的には、コモン・モード（同相
）入力信号が加えられるとき、出力信号は生じないはず
である。この同相除去比（ＣＭＲＲ）は、増幅器が理想
にいかに接近しているかを示す尺度であり、１００％の
ＣＭ ＲＲは理想動作に対応する。
及び他の回路の入力段に使用きれるとき、能動負荷回路
に関連してまだいくつかの大きな制約がある。例えば、
理想的演算増幅器は、同一の信号が両方の差動入力に加
えられる「コモン・モード」であるとき、両入力端子の
共通人力信号に不感動である純正な差動増幅器として考
えることができる。理想的には、コモン・モード（同相
）入力信号が加えられるとき、出力信号は生じないはず
である。この同相除去比（ＣＭＲＲ）は、増幅器が理想
にいかに接近しているかを示す尺度であり、１００％の
ＣＭ ＲＲは理想動作に対応する。
コモン・モード人力に対して不応答でなくなるとＣＭ
ＲＲは低くなる。この理想的でない特性は、その増幅器
が製造される構成要素の品質及びその回路の本質的バラ
ンスに基いて決まる。能動負荷演算増幅器のｃ ｙ ｉ
ｔ Ｒ＊高めることは重重しいことである。
ＲＲは低くなる。この理想的でない特性は、その増幅器
が製造される構成要素の品質及びその回路の本質的バラ
ンスに基いて決まる。能動負荷演算増幅器のｃ ｙ ｉ
ｔ Ｒ＊高めることは重重しいことである。
能動負荷回路用する現在の演算増幅器は、まだ、同相電
圧範囲（ＣＭＶＲ）が制限されている。このＣＭＶＲは
増幅器の必要とてれる性能仕様が満される入力電圧範囲
である。現在の回路の別の問題ハ、最大スルーレート（
「スルーレート」ハ出力電圧変化の大信号駆動状態にお
いてこの変化をもたらすのに必要な最小時間に対する比
である〕において、飽和又はカット・オフになることで
ある。
圧範囲（ＣＭＶＲ）が制限されている。このＣＭＶＲは
増幅器の必要とてれる性能仕様が満される入力電圧範囲
である。現在の回路の別の問題ハ、最大スルーレート（
「スルーレート」ハ出力電圧変化の大信号駆動状態にお
いてこの変化をもたらすのに必要な最小時間に対する比
である〕において、飽和又はカット・オフになることで
ある。
（目的）
前述した従来技術に関連した問題に鑑み、本発明の目的
は改善されたＣＭＥＲを与える演算増幅器又は類似の回
路の入力段のための能動負荷回路を提供することである
。
は改善されたＣＭＥＲを与える演算増幅器又は類似の回
路の入力段のための能動負荷回路を提供することである
。
本発明の他の目的は、ＣＭＶＲを改善した能動負荷回路
を提供することである。
を提供することである。
本発明の更に他の目的は、高スレーレイトにおいて現在
入手可能な回路よりも飽和又はカットオフにならない能
動負荷回路を提供することである。
入手可能な回路よりも飽和又はカットオフにならない能
動負荷回路を提供することである。
（発明の概要）
本発明のこれらの目的乞達成するため、相互に逆方向に
変化する一対の可変電流駆動を有する演算増幅器等の入
力段に能動負荷回路が設けられる。
変化する一対の可変電流駆動を有する演算増幅器等の入
力段に能動負荷回路が設けられる。
その能動負荷回路は、２つの電流駆動から夫々電流を受
けるように接続された第１及び第２抵抗と、一対のバイ
ポーラ・トランジスタを介して前記抵抗に電流を送出す
るように接続された一対の電流源と、を含む。そのトラ
ンジスタは、ベース・バイアス電圧の絶対値がそのトラ
ンジスタの各抵抗を流れる全電流によって変化するとと
もに、抵抗に伝送された電流がそれらの抵抗の電比降下
をほぼ等しくさせるようなレベルで、バイアス回路がト
ランジスタへのコモン・モード・ベース・バイアスを維
持するように、接続される。出力端子は電流源の一方と
それ（関連のトランジスタとの間に接続され、駆動電流
の相対的不平衡に従って変化する出力信号乞供給する。
けるように接続された第１及び第２抵抗と、一対のバイ
ポーラ・トランジスタを介して前記抵抗に電流を送出す
るように接続された一対の電流源と、を含む。そのトラ
ンジスタは、ベース・バイアス電圧の絶対値がそのトラ
ンジスタの各抵抗を流れる全電流によって変化するとと
もに、抵抗に伝送された電流がそれらの抵抗の電比降下
をほぼ等しくさせるようなレベルで、バイアス回路がト
ランジスタへのコモン・モード・ベース・バイアスを維
持するように、接続される。出力端子は電流源の一方と
それ（関連のトランジスタとの間に接続され、駆動電流
の相対的不平衡に従って変化する出力信号乞供給する。
好適実施例においては、２つのトランジスタのベースは
共通バイアス・レベルに維持され、２つの電流源は２つ
の抵抗と同様に等しくされる。２つのトランジスタは好
適にはｎｐｎ形で、それらのエミッタは夫々２つの抵抗
に接続され、トランジスタのベース・バイアス電圧が抵
抗を流れる電流及びトランジスタのベース・エミッタ電
圧によって決定される。演算増幅器又は他の負荷のかか
った回路からの電流駆動はトランジスタを流れずに抵抗
に直接的に接続され、能動負荷に平衡電圧を加えてＣＭ
ＶＲを改善し、負荷回路への電流駆動入力の電圧レベル
を減少させてＣＭＲＲを改善する。
共通バイアス・レベルに維持され、２つの電流源は２つ
の抵抗と同様に等しくされる。２つのトランジスタは好
適にはｎｐｎ形で、それらのエミッタは夫々２つの抵抗
に接続され、トランジスタのベース・バイアス電圧が抵
抗を流れる電流及びトランジスタのベース・エミッタ電
圧によって決定される。演算増幅器又は他の負荷のかか
った回路からの電流駆動はトランジスタを流れずに抵抗
に直接的に接続され、能動負荷に平衡電圧を加えてＣＭ
ＶＲを改善し、負荷回路への電流駆動入力の電圧レベル
を減少させてＣＭＲＲを改善する。
（実施例の説明）
第１図は、従来の能動負荷を採用した演算増幅器の入力
段を示す。この増幅器は、一対の接合形電界効果トラン
ジスタ（ＪＦＥＴ）Ｊｌ及びＪ２を有する。それらのＪ
ＦＥＴのソースは一緒に接続され、正電圧バスから供給
される電流源１１から電流ケ受け、ドレーンは能動負荷
に駆動電流を供給する。Ｊｌ及びＪ２のゲートは、夫々
入力端子Ｔ１及び７゛２に接続され、差動入力信号を受
ける。
段を示す。この増幅器は、一対の接合形電界効果トラン
ジスタ（ＪＦＥＴ）Ｊｌ及びＪ２を有する。それらのＪ
ＦＥＴのソースは一緒に接続され、正電圧バスから供給
される電流源１１から電流ケ受け、ドレーンは能動負荷
に駆動電流を供給する。Ｊｌ及びＪ２のゲートは、夫々
入力端子Ｔ１及び７゛２に接続され、差動入力信号を受
ける。
差動増幅器の特性に従って、Ｊｌ及びＪ２は相互に逆比
例１〜て１１からの電流を分割し、各ＪＦＥＴを流れる
電流の量はそれらのゲートに加えられる相対的入力電圧
信号に比例して変化する。もし、一方のＪＦＥＴのゲー
トに一定の既知のバイアスが加えられると、他方のＪ
Ｆ Ｅ １’のゲー）・の信号の大きさは、そのＪＦＥ
Ｔを流れる電流の量によって決定することができる。バ
イポーラ・トランジスタを増幅器に使用することも可能
であるが、ＪＦＥＴの方が多くの応用において望ましい
ことがわかった。それは、入力バイアス電流がより低く
、スルーレートがよジ大きく、そして帯域幅がより広い
からである。しかし、本発明の新規な能動負荷はバイポ
ーラ・トランジスタ及びＪＦＥＴのいずれを使用する演
算増幅器及び類似回路に等しく適用可能である。
例１〜て１１からの電流を分割し、各ＪＦＥＴを流れる
電流の量はそれらのゲートに加えられる相対的入力電圧
信号に比例して変化する。もし、一方のＪＦＥＴのゲー
トに一定の既知のバイアスが加えられると、他方のＪ
Ｆ Ｅ １’のゲー）・の信号の大きさは、そのＪＦＥ
Ｔを流れる電流の量によって決定することができる。バ
イポーラ・トランジスタを増幅器に使用することも可能
であるが、ＪＦＥＴの方が多くの応用において望ましい
ことがわかった。それは、入力バイアス電流がより低く
、スルーレートがよジ大きく、そして帯域幅がより広い
からである。しかし、本発明の新規な能動負荷はバイポ
ーラ・トランジスタ及びＪＦＥＴのいずれを使用する演
算増幅器及び類似回路に等しく適用可能である。
増幅段の能動負荷は、一対のバイポーラ・トランジスタ
Ｑ１及びＱ２から成り、それらのコレクタ・エミッタ回
路は夫々Ｊ１及びＪ２がら電流を受けるように接続され
、Ｑｌ及びＱ２のエミッタと負電圧バスとの間には抵抗
Ｒ１及びＲ２が接続される。
Ｑ１及びＱ２から成り、それらのコレクタ・エミッタ回
路は夫々Ｊ１及びＪ２がら電流を受けるように接続され
、Ｑｌ及びＱ２のエミッタと負電圧バスとの間には抵抗
Ｒ１及びＲ２が接続される。
Ｑｌ及びＱ２のベースは共通バイアスとするため一緒に
接続される。バイアス回路は、（１）コレクタが正電圧
バスに、エミッタがＱｌ及びＱ２のべ−スに、そしてベ
ースがＪｌのドレーンとＱｌのコレクタの間に接続され
るバイポーラ・トランジスタＱ３と、（２）共通ペース
接合から負電圧バスに電流を流す電流源Ｉ２と、から成
る。入力段の出力はＱ２のコレクタから取り出され、そ
のＱ２は出力トランジスタＱ４のベースに接続される。
接続される。バイアス回路は、（１）コレクタが正電圧
バスに、エミッタがＱｌ及びＱ２のべ−スに、そしてベ
ースがＪｌのドレーンとＱｌのコレクタの間に接続され
るバイポーラ・トランジスタＱ３と、（２）共通ペース
接合から負電圧バスに電流を流す電流源Ｉ２と、から成
る。入力段の出力はＱ２のコレクタから取り出され、そ
のＱ２は出力トランジスタＱ４のベースに接続される。
Ｑ４のコレクタは正電圧バスに接続され、そのエミッタ
は別の出カドランジスＱ５のベース及び別の電流源Ｉ３
に接続され、この電流源はＱ４から負電圧バスに電流を
流す。Ｑ５のコレクタは電流源Ｉ４から電流を受け、そ
の電流源の他方側は正電圧バスに接続され、Ｑ５のエミ
ッタは負電圧バスに接続される。最終出力端子Ｔ３はＱ
５のコレクタと１４との接続点に接続される。
は別の出カドランジスＱ５のベース及び別の電流源Ｉ３
に接続され、この電流源はＱ４から負電圧バスに電流を
流す。Ｑ５のコレクタは電流源Ｉ４から電流を受け、そ
の電流源の他方側は正電圧バスに接続され、Ｑ５のエミ
ッタは負電圧バスに接続される。最終出力端子Ｔ３はＱ
５のコレクタと１４との接続点に接続される。
動作において、１１からの電流はＴ１及びＴ２に加えら
れるバイヤス電圧に従ってＪｌとＴ２に向けられる。Ｔ
２の電圧の方が太きいと、それに応じてＪｌに流れる電
流が大きくなる。これによって、Ｑｌを流れる電流より
もＱ２を流れる電流が増大する。こうして、Ｑ２はＴ６
よりも大きい電流を流すことになる。この０２の電流変
化は、Ｑ２のコレクタ及びＱ４のベースにおける電圧変
化をもたらす。この電圧変化は、Ｑ５のベースに伝達さ
れ、結果としてＴ３における電圧上昇となる。負帰還回
路（図示せず）が１３をＪｌとＴ２の入力に接続し、Ｑ
４のベースにおける不平衡を減少させるように平衡をと
る。その結果、Ｑ４のベース及びＴ３ｔｆＣおける電圧
スイングは緩和されるが、それでもまだＪｌとＴ２のゲ
ート電圧差に影響を与える。
れるバイヤス電圧に従ってＪｌとＴ２に向けられる。Ｔ
２の電圧の方が太きいと、それに応じてＪｌに流れる電
流が大きくなる。これによって、Ｑｌを流れる電流より
もＱ２を流れる電流が増大する。こうして、Ｑ２はＴ６
よりも大きい電流を流すことになる。この０２の電流変
化は、Ｑ２のコレクタ及びＱ４のベースにおける電圧変
化をもたらす。この電圧変化は、Ｑ５のベースに伝達さ
れ、結果としてＴ３における電圧上昇となる。負帰還回
路（図示せず）が１３をＪｌとＴ２の入力に接続し、Ｑ
４のベースにおける不平衡を減少させるように平衡をと
る。その結果、Ｑ４のベース及びＴ３ｔｆＣおける電圧
スイングは緩和されるが、それでもまだＪｌとＴ２のゲ
ート電圧差に影響を与える。
Ｊｌのゲートの電圧がＴ２のゲート電圧よシも太ぎくさ
れると、Ｔ２の電流が対応してＪｌよりも大きくなる。
れると、Ｔ２の電流が対応してＪｌよりも大きくなる。
これによって、Ｑ２の電流がＴ６に対して減少し、Ｑ２
のコレクタ及びＱ４のベースの電圧が上昇する。Ｑ４の
ベースにおけるこの電圧変化は、Ｑ５のベースに伝達さ
れ、７“３の電圧の低下となる。
のコレクタ及びＱ４のベースの電圧が上昇する。Ｑ４の
ベースにおけるこの電圧変化は、Ｑ５のベースに伝達さ
れ、７“３の電圧の低下となる。
第１図の回路のＣＭＲＲは、Ｊｌ及びＴ２のトレーン電
圧が一般に不平衡であるために制限される。もしドレー
ン電圧が等しければＣＭＲＲは太きくなるであろう。Ｊ
ｌ及びＴ２のドレーン電圧は、夫々相互に独立して確立
されるので、不平衡となる。Ｊｌのドレーン電圧は、（
１）Ｒの電圧降下と、（ｚＱｌのベース・エミッタ電圧
１．Ｖｂｅ）ト、（３）Ｑ３のＶｂｅの和に等しい。一
方、Ｔ２のドレーン電圧は、（１）Ｑ５のＶｂｅと（２
）Ｑ４のＶｂｅの和によって確立される。このようなド
レーン電圧の独立性によって、これらの電圧は、Ｊｌと
Ｔ２のゲートにコモン・モード即ち等しい入力信号が加
えられたとき、全く不平衡になってしまう。
圧が一般に不平衡であるために制限される。もしドレー
ン電圧が等しければＣＭＲＲは太きくなるであろう。Ｊ
ｌ及びＴ２のドレーン電圧は、夫々相互に独立して確立
されるので、不平衡となる。Ｊｌのドレーン電圧は、（
１）Ｒの電圧降下と、（ｚＱｌのベース・エミッタ電圧
１．Ｖｂｅ）ト、（３）Ｑ３のＶｂｅの和に等しい。一
方、Ｔ２のドレーン電圧は、（１）Ｑ５のＶｂｅと（２
）Ｑ４のＶｂｅの和によって確立される。このようなド
レーン電圧の独立性によって、これらの電圧は、Ｊｌと
Ｔ２のゲートにコモン・モード即ち等しい入力信号が加
えられたとき、全く不平衡になってしまう。
第１図の回路は、また、ＣＭＶＲが制限される。
Ｊ Ｆ’ Ｅ Ｔ増幅器のＣＭＶノｔはＪＦＩ！；Ｔが
飽和モードで動作する必要性によって制限される。この
必要性に適合させるために、ＪＦＥＴのゲート・ドレー
ン電圧はそれのピンチ・オフ電圧に等しいか又はそれよ
りも太きくなければならない。一定のゲート電圧に対し
、ＣＭＶＲはドレーン電圧の上昇と共に直線的に減少す
る。第１図に回路では、Ｊｌ及びＴ２のドレーン電圧は
、常に少なくとも２Ｖｂ、、即ち約１４ボルトになるで
あろう。この回路の動作は、また、最大スルーレートに
おいて制約され、能動負荷を飽和させ、あるいはカット
・オフ状態にする可能性がろる。
飽和モードで動作する必要性によって制限される。この
必要性に適合させるために、ＪＦＥＴのゲート・ドレー
ン電圧はそれのピンチ・オフ電圧に等しいか又はそれよ
りも太きくなければならない。一定のゲート電圧に対し
、ＣＭＶＲはドレーン電圧の上昇と共に直線的に減少す
る。第１図に回路では、Ｊｌ及びＴ２のドレーン電圧は
、常に少なくとも２Ｖｂ、、即ち約１４ボルトになるで
あろう。この回路の動作は、また、最大スルーレートに
おいて制約され、能動負荷を飽和させ、あるいはカット
・オフ状態にする可能性がろる。
これらの問題は、本発明の能動負荷回路によって実質上
解消される。その一実施例が第２図に示される。第２図
において、第１図の構成要素に対応するものは同じ参照
符号を用いている。第１図に示す従来の回路との基本的
差異は、第１図においてはＪｌ及びＴ２は２つの目的、
即ち、−緒に差動増幅器として機能するとともに、能動
負荷トランジスタＱ１及びＱ２に必要な電流乞供給する
電流源として作用するということである。第２図の回路
においては、Ｊｌ及びＴ２の電流源としての機能はなく
な９、Ｑｌ及びＱ２への必要な電流は、ＪｌとＴ２とは
独立して動作する別個の電流源回路によって与えられる
。この差異の結果、ＪｌとＴ２のドレーン間の電圧オフ
セットが減少してＣＭ ＲＲが改善され、ＪｌとＴ２の
トレーン電圧レベルを低くしてＣＭＶＲが改善され、そ
して高スルーレートにおける動作が改善される。
解消される。その一実施例が第２図に示される。第２図
において、第１図の構成要素に対応するものは同じ参照
符号を用いている。第１図に示す従来の回路との基本的
差異は、第１図においてはＪｌ及びＴ２は２つの目的、
即ち、−緒に差動増幅器として機能するとともに、能動
負荷トランジスタＱ１及びＱ２に必要な電流乞供給する
電流源として作用するということである。第２図の回路
においては、Ｊｌ及びＴ２の電流源としての機能はなく
な９、Ｑｌ及びＱ２への必要な電流は、ＪｌとＴ２とは
独立して動作する別個の電流源回路によって与えられる
。この差異の結果、ＪｌとＴ２のドレーン間の電圧オフ
セットが減少してＣＭ ＲＲが改善され、ＪｌとＴ２の
トレーン電圧レベルを低くしてＣＭＶＲが改善され、そ
して高スルーレートにおける動作が改善される。
これらの特徴は、一対の電流源Ｉ５及び１６を付加する
ことによって達成され、その電流源は、正電圧バスから
夫々Ｑ１及びＱ２のコレクタに供給する。ＪｌとＪ２の
ドレーンは、ＱｌとＱ２には接続されずに、夫々Ｒ１と
Ｒ２に直接に接続される。Ｑｌ及びＱ２のエミッタは夫
々Ｒ１及びＲ２に接続され、これらのトランジスタはＪ
ｌ及びＪ２からではなく、電流源Ｉ５及びＩ６がらＲ１
及びＲ２に電流を供給する。Ｑ３はＱｌのコレクタによ
ってバイアスされるが、その接続点はＪｌのドレーンと
は接続されない。同様に、出力トランジスタＱ４のベー
スはＱ２のコレクタによってバイアスされるが、その接
続点はＪ２のトレーンとは接続されない。第１図及び第
２図の回路のその他の点は本質的に同じである。
ことによって達成され、その電流源は、正電圧バスから
夫々Ｑ１及びＱ２のコレクタに供給する。ＪｌとＪ２の
ドレーンは、ＱｌとＱ２には接続されずに、夫々Ｒ１と
Ｒ２に直接に接続される。Ｑｌ及びＱ２のエミッタは夫
々Ｒ１及びＲ２に接続され、これらのトランジスタはＪ
ｌ及びＪ２からではなく、電流源Ｉ５及びＩ６がらＲ１
及びＲ２に電流を供給する。Ｑ３はＱｌのコレクタによ
ってバイアスされるが、その接続点はＪｌのドレーンと
は接続されない。同様に、出力トランジスタＱ４のベー
スはＱ２のコレクタによってバイアスされるが、その接
続点はＪ２のトレーンとは接続されない。第１図及び第
２図の回路のその他の点は本質的に同じである。
コモン・モードにおいて、Ｊｌ及びＪ２は等しくバイア
スされ、等しい電流を流し、Ｊｌ及びＪ２のドレーンに
生じる電圧は実質上等しくなり、第１図の回路と比較し
てＣＭＲＲが著しく改善される。これは、Ｒ１及びＲ２
が等しい抵抗値な有し、等しい電流を流すからである。
スされ、等しい電流を流し、Ｊｌ及びＪ２のドレーンに
生じる電圧は実質上等しくなり、第１図の回路と比較し
てＣＭＲＲが著しく改善される。これは、Ｒ１及びＲ２
が等しい抵抗値な有し、等しい電流を流すからである。
Ｒ１に流れる電流は、トランジスタのベース電流の二次
的効果を無視すると、Ｊｌを流れる電流（１１が２０μ
Ａに等しいとき、コモン・モードで１０μＡ）と、Ｑｌ
のコレクタ・エミッタ電流（Ｉ５”１２５μＡとしたと
き２５μＡ）との和で、３５マイクロアンペア（μＡ）
となる。８２を流れる電流はＪ２及びＱ２を流れる電流
に等しく、その電流もＩ６が２５μＡとすれば全体で３
５μＡとなる。
的効果を無視すると、Ｊｌを流れる電流（１１が２０μ
Ａに等しいとき、コモン・モードで１０μＡ）と、Ｑｌ
のコレクタ・エミッタ電流（Ｉ５”１２５μＡとしたと
き２５μＡ）との和で、３５マイクロアンペア（μＡ）
となる。８２を流れる電流はＪ２及びＱ２を流れる電流
に等しく、その電流もＩ６が２５μＡとすれば全体で３
５μＡとなる。
従って、電圧の平衡はＦＥＴのドレーンにおいて維持さ
れる。
れる。
第２図の回路は、Ｒ１及びＲ２を等しい抵抗値にし、電
流源Ｉ５及びＩ６を等しい電流レベルにし、そしてトラ
ンジスタＱｌ及びＱ２が整合され共通にバイアスされる
ことによって平衡となるが、この回路が不平衡となって
も第２図の回路の利点が維持される。例えば、Ｒ１及び
Ｒ２は異なった抵抗値になっても、Ｉ５及びＩ６が等し
くされずＲ１とＲ２の電圧降下をはぼ等しいコモン・モ
ード電圧降下とする適切な電流を供給する。Ｑｌ及びＱ
２に対して別個のバイアス回路を設けることも可能であ
り、回路の極性及びバイアスを適当に調整し、適切なＦ
ＥＴドレーン電圧の平衡が保持されれば、バイポーラ・
トランジスタｒｇｎｐｎではなく ｐｎｐて構成するこ
ともできる。
流源Ｉ５及びＩ６を等しい電流レベルにし、そしてトラ
ンジスタＱｌ及びＱ２が整合され共通にバイアスされる
ことによって平衡となるが、この回路が不平衡となって
も第２図の回路の利点が維持される。例えば、Ｒ１及び
Ｒ２は異なった抵抗値になっても、Ｉ５及びＩ６が等し
くされずＲ１とＲ２の電圧降下をはぼ等しいコモン・モ
ード電圧降下とする適切な電流を供給する。Ｑｌ及びＱ
２に対して別個のバイアス回路を設けることも可能であ
り、回路の極性及びバイアスを適当に調整し、適切なＦ
ＥＴドレーン電圧の平衡が保持されれば、バイポーラ・
トランジスタｒｇｎｐｎではなく ｐｎｐて構成するこ
ともできる。
ここで、第３図を参照すると、第１図の従来の回路で生
じる温度係数の問題を考慮した修正された従来の回路が
示される。この問題は、集積回路の電流源及び抵抗は典
型的には零に近い温度係数を有するが、トランジスタの
ベース・エミッタ電圧は温度によって非常に変化すると
いう事実によって生じる。第１図において、負電圧バス
に対するＱ２のコレクタ電圧は、Ｑ４及びＱ５のベース
・エミッタ電圧に等しく、負電圧バス電圧に対するＱ２
のベース電圧はＱ２のベース・エミッタ電圧とＲ２の′
電圧降下を加えたものである。１１！２の電圧は１１の
値によって決まり、コモン・モードにおいてはＲ２の抵
抗値に１１の３Ａ’を掛けたものに等しい。従って、Ｑ
２のコレクタ電圧はトランジスタのベース・エミッタ電
圧だけに依存するが、Ｑ２のベース電圧は部分的に電流
源１１の値に的存する。もし、１１の温度係数がトラン
ジスタのベース・エミッタ電圧の温度係数と均衡がとれ
ていないと、Ｑ２のコレクタ電圧はベース電圧以下に下
る可能性がｈシ、その場合にはＱ２は飽和してもはや適
切に動作しなくなる。
じる温度係数の問題を考慮した修正された従来の回路が
示される。この問題は、集積回路の電流源及び抵抗は典
型的には零に近い温度係数を有するが、トランジスタの
ベース・エミッタ電圧は温度によって非常に変化すると
いう事実によって生じる。第１図において、負電圧バス
に対するＱ２のコレクタ電圧は、Ｑ４及びＱ５のベース
・エミッタ電圧に等しく、負電圧バス電圧に対するＱ２
のベース電圧はＱ２のベース・エミッタ電圧とＲ２の′
電圧降下を加えたものである。１１！２の電圧は１１の
値によって決まり、コモン・モードにおいてはＲ２の抵
抗値に１１の３Ａ’を掛けたものに等しい。従って、Ｑ
２のコレクタ電圧はトランジスタのベース・エミッタ電
圧だけに依存するが、Ｑ２のベース電圧は部分的に電流
源１１の値に的存する。もし、１１の温度係数がトラン
ジスタのベース・エミッタ電圧の温度係数と均衡がとれ
ていないと、Ｑ２のコレクタ電圧はベース電圧以下に下
る可能性がｈシ、その場合にはＱ２は飽和してもはや適
切に動作しなくなる。
この問題を解消するため、第３図に示す従来の回路は、
Ｑ４のエミツク乞Ｑ１及びＱ２の共通ベース接続ＫＮ接
結合して、Ｑ２のコレクタ電圧をＱ２のベース電圧より
も１つのベース・エミッタ電圧だけ高く維持する。第４
図は、第３図の回路に本発明を適用した例を示す。第２
図の回路のように、別個の電流源Ｉ５及びＩ６が設けら
れ又、Ｑｌ及びＱ２の電流を維持し、Ｊｌ及びＪ２のド
レーン電圧間の平衡を、そのトレーンをＲ１及びＲ２を
弁して負電圧バスに結合させることによって、維持する
。
Ｑ４のエミツク乞Ｑ１及びＱ２の共通ベース接続ＫＮ接
結合して、Ｑ２のコレクタ電圧をＱ２のベース電圧より
も１つのベース・エミッタ電圧だけ高く維持する。第４
図は、第３図の回路に本発明を適用した例を示す。第２
図の回路のように、別個の電流源Ｉ５及びＩ６が設けら
れ又、Ｑｌ及びＱ２の電流を維持し、Ｊｌ及びＪ２のド
レーン電圧間の平衡を、そのトレーンをＲ１及びＲ２を
弁して負電圧バスに結合させることによって、維持する
。
以上、本発明を実施例に従って説明したが、本発明の範
囲内で多くの修正及び他の実施例が可能であることは、
当業者には明らかである。
囲内で多くの修正及び他の実施例が可能であることは、
当業者には明らかである。
第１図は、従来の能動負荷ケ使用する演算増幅器の入力
段の回路図である。 第２図は本発明による能動負荷を使用する第１図の演算
増幅器の入力段の回路図である。 第３図は従来の能動負荷を使用する別の演算増＠器の入
力段の回路図である。 第４図は本発明による能動負荷を使用する第３図の演算
増幅器の入力段の回路図である。 代 理 人 弁理士 湯 浅 恭 三 （外５名〕
段の回路図である。 第２図は本発明による能動負荷を使用する第１図の演算
増幅器の入力段の回路図である。 第３図は従来の能動負荷を使用する別の演算増＠器の入
力段の回路図である。 第４図は本発明による能動負荷を使用する第３図の演算
増幅器の入力段の回路図である。 代 理 人 弁理士 湯 浅 恭 三 （外５名〕
Claims (9)
- （１）第１電流源と、 差動増幅器として接続される第１及び第２増幅トランジ
スタであって、各トランジスタに加えられるバイアスに
よって決定される比率で前記電流源からの電流をそれら
のトランジスタに流す第１及び第２トランジスタと、 夫々前記第１及び第２トランジスタに対する負荷として
接続される第１及び第２抵抗と、夫々前記第１及び第２
抵抗に電流を伝送するように接続される第１及び第２負
荷トランジスタと、前記第１及び第２負荷トランジスタ
のためのバイアス回路と、 前記第１及び第２負荷トランジスタを介して夫々前記第
１及び第２抵抗に電流を供給するように接続される第２
電流源と、 前記負荷トランジスタの一方に接続される出力回路と、 から構成される能動負荷入力段。 - （２）前記第１及び第２増幅トランジスタが接合形電界
効果トランジスタから成る特許請求の範囲第１項記載の
能動負荷入力段。 - （３）前記第２電流源が前記第１及び第２負荷トランジ
スタ表接続される一対の電流源から成る特許請求の範囲
第２項記載の能動負荷入力段。 - （４）前記一対の電流源が実質上等しい電流を供給し、
前記第１及び第２抵抗が実質上等しい抵抗値の抵抗から
成る特許請求の範囲第３項記載の能動負荷入力段。 - （５） 反対極性の第１及び第２電圧バスと、前記第１
電圧バスによって供給されるように接続される第１電流
源と、 第１及び第２接合形電界効果トランジスタ（ＪＦＥＴ）
でろって、各々がソース、ドレーン及びゲートを有し、
ソースが前記第１電流源から電流を受けるように共通に
接続され、ゲートが各差動増幅器入力端子に接続され、
ドレーンが負荷駆動電流を供給するＪＦＥＴと、 夫々前記第１及び第２ＪＦＥＴのドレーンと前記第２電
圧バスとの間に接続され、実質上等しい抵抗値を有する
第１及び第２負荷抵抗と、前記第１電圧バスによって供
給されるように接続され、実質上等しい第２及び第３電
流源と、第１及び第２バイポーラ負荷トラ／シタであっ
て、それらのコレクタ・エミッタ回路が前記第２電流源
から前記第１抵抗に、そして前記第３電流源から前記第
２抵抗に電流を流すように接続されるトランジスタと、 前記第１及び第２負荷トランジスタに共通バイアス信号
を供給して導通させる装置と、から構成され、コモン・
モード動作において実質上等しい電流が前記２つの負荷
トランジスタを介して伝送され、前記２つのＪＦＥＴの
ドレーンが実質上等しい電圧に維持される能動負荷入力
回路。 - （６）前記第１及び第２負荷トランジスタがｎｐｎ ト
ランジスタから成り、それらのコレクタが夫々前記第２
及び第３電流源からの電流を受けるように接続され、そ
れらのエミッタが夫々第１及び第２負荷抵抗に電流を流
すように接続される、特許請求の範囲第５項記載の能動
負荷入力回路。 - （７）前記負荷トランジスタの一方のコレクタに出力回
路が接続される特許請求の範囲第６項記載の能動負荷入
力回路。 - （８）前記第１及び第２負荷トランジスタに共通バイア
ス信号を供給する装置が、該トランジスタのベースから
電流を引き出すように接続される第４電流源と、第３の
バイポーラ・トランジスタから成り、該第３トランジス
タのベースが前記第１及び第２負荷トランジスタの他方
のコレクタにバイアスのため接続され、コレクタ・エミ
ッタ回路が前記負荷トランジスタのベースに電流を供給
するように接続される、特許請求の範囲第７項記載の能
動負荷入力回路。 - （９）前記第２及び第３電流源がほぼ等しい電流を供給
する特許請求の範囲第７項記載の能動負荷入力回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US615996 | 1984-05-31 | ||
| US06/615,996 US4687984A (en) | 1984-05-31 | 1984-05-31 | JFET active load input stage |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60257610A true JPS60257610A (ja) | 1985-12-19 |
| JPH0369441B2 JPH0369441B2 (ja) | 1991-11-01 |
Family
ID=24467632
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59198397A Granted JPS60257610A (ja) | 1984-05-31 | 1984-09-21 | 能動負荷回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4687984A (ja) |
| EP (1) | EP0164182B1 (ja) |
| JP (1) | JPS60257610A (ja) |
| DE (1) | DE3567135D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007184895A (ja) * | 2006-01-09 | 2007-07-19 | Samsung Electronics Co Ltd | 増幅器および信号増幅方法 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4868427A (en) * | 1987-10-30 | 1989-09-19 | Gazelle Microcircuits, Inc. | ECL to TTL circuit |
| US5323121A (en) * | 1993-06-29 | 1994-06-21 | Analog Devices, Inc. | Folded cascode operational amplifier with gain enhancing base current compensation |
| US5420540A (en) * | 1994-08-03 | 1995-05-30 | Analog Devices, Inc. | Double-folded cascode operational amplifier |
| US5523718A (en) * | 1994-08-03 | 1996-06-04 | Analog Devices, Inc. | Balanced double-folded cascode operational amplifier |
| US5952882A (en) * | 1998-01-22 | 1999-09-14 | Maxim Integrated Products, Inc. | Gain enhancement for operational amplifiers |
| KR101072611B1 (ko) * | 2003-05-23 | 2011-10-11 | 페어차일드코리아반도체 주식회사 | 온도에 독립적인 전류전원 회로 |
| US8786359B2 (en) * | 2007-12-12 | 2014-07-22 | Sandisk Technologies Inc. | Current mirror device and method |
| CN113641206B (zh) * | 2021-10-15 | 2021-12-28 | 成都时识科技有限公司 | 配置滤波功能的集成电路 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3851270A (en) * | 1968-03-06 | 1974-11-26 | R Vosteen | Transistorized operational amplifier |
| US3852679A (en) * | 1972-12-26 | 1974-12-03 | Rca Corp | Current mirror amplifiers |
| US3873933A (en) * | 1973-11-08 | 1975-03-25 | Rca Corp | Circuit with adjustable gain current mirror amplifier |
| US3947778A (en) * | 1974-09-11 | 1976-03-30 | Motorola, Inc. | Differential amplifier |
| JPS5297046U (ja) * | 1976-01-19 | 1977-07-20 | ||
| JPS59103409A (ja) * | 1982-12-03 | 1984-06-14 | Toshiba Corp | カレントミラ−回路 |
| JPS59119909A (ja) * | 1982-12-25 | 1984-07-11 | Fujitsu Ltd | 能動負荷回路 |
| IT1212748B (it) * | 1983-06-03 | 1989-11-30 | Ates Componenti Elettron | Stadio differenziale perfezionato, in particolare per filtri attivi. |
-
1984
- 1984-05-31 US US06/615,996 patent/US4687984A/en not_active Expired - Lifetime
- 1984-09-21 JP JP59198397A patent/JPS60257610A/ja active Granted
-
1985
- 1985-03-19 DE DE8585301899T patent/DE3567135D1/de not_active Expired
- 1985-03-19 EP EP85301899A patent/EP0164182B1/en not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007184895A (ja) * | 2006-01-09 | 2007-07-19 | Samsung Electronics Co Ltd | 増幅器および信号増幅方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0164182A1 (en) | 1985-12-11 |
| EP0164182B1 (en) | 1988-12-28 |
| DE3567135D1 (en) | 1989-02-02 |
| US4687984A (en) | 1987-08-18 |
| JPH0369441B2 (ja) | 1991-11-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |