JPS59119909A - 能動負荷回路 - Google Patents
能動負荷回路Info
- Publication number
- JPS59119909A JPS59119909A JP57233262A JP23326282A JPS59119909A JP S59119909 A JPS59119909 A JP S59119909A JP 57233262 A JP57233262 A JP 57233262A JP 23326282 A JP23326282 A JP 23326282A JP S59119909 A JPS59119909 A JP S59119909A
- Authority
- JP
- Japan
- Prior art keywords
- collector
- transistor
- current
- emitter
- transistors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/34—Dc amplifiers in which all stages are dc-coupled
- H03F3/343—Dc amplifiers in which all stages are dc-coupled with semiconductor devices only
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、例えば差動電流増幅回路の負荷に用いられて
その動作を安定化するに有効な能動負荷回路に関する。
その動作を安定化するに有効な能動負荷回路に関する。
従来技術と問題点
第１図に示す回路は、差動入力ＩＮを受けるトランジス
タ対Ｑ５．Ｑ６と定電流源Ｉ５で差動増幅回路ＤＡを構
成し、それが取込む電流ＩＩ、Ｉ２をトランジスタＱ１
〜Ｑ４および定電流源■３からなる能動負荷回路（バイ
アス回路）に流して出力電流Ｉ４を得る構成である。ト
ランジスタＱ１〜Ｑ３はカレントミラー回路を構成し、
増幅回路１）Ａに対する能動負荷として機能する。残り
のトランジスタＱ４は出力段のエミッタホロワで、その
コレクタはＱ３と同様に接地されている。
タ対Ｑ５．Ｑ６と定電流源Ｉ５で差動増幅回路ＤＡを構
成し、それが取込む電流ＩＩ、Ｉ２をトランジスタＱ１
〜Ｑ４および定電流源■３からなる能動負荷回路（バイ
アス回路）に流して出力電流Ｉ４を得る構成である。ト
ランジスタＱ１〜Ｑ３はカレントミラー回路を構成し、
増幅回路１）Ａに対する能動負荷として機能する。残り
のトランジスタＱ４は出力段のエミッタホロワで、その
コレクタはＱ３と同様に接地されている。
この回路の各ｆ）ＯＰ ）ランジスタＱ Ｉ−Ｑ ４の
電流増幅率をβとすると、 ｐｎｐ トランジスタのエ
ミッタ電流ＩＢ、ベース電流ＩＢ、コレクタ電流ＩｃＩ
Ｅの関係があるから差動入力電流１＋、ｊ２はそれぞれ
下式で示される。
電流増幅率をβとすると、 ｐｎｐ トランジスタのエ
ミッタ電流ＩＢ、ベース電流ＩＢ、コレクタ電流ＩｃＩ
Ｅの関係があるから差動入力電流１＋、ｊ２はそれぞれ
下式で示される。
ここでＩｃｌ、Ｉｃ２はトランジスタＱｌ、Ｑ２のコレ
クタ電流であるが、これらはカレントミラーの性質上等
しいので Ｉｃｌ ＝Ｉｃ２ ＝Ｉｃ と置ける。従って、（１１，（２１式から・・・・・・
（３） なる関係が導びき出される。この（３）式から明らかな
ように出力電流Ｉ４はＴ Ｉ＝ Ｉ ２つまり入力零で
もＩ３にならず、本回路では（３）式右辺第１項のオフ
セット電流が存在する。つまりこの回路では該オフセン
ト電流たりずれて平衡を保っている。
クタ電流であるが、これらはカレントミラーの性質上等
しいので Ｉｃｌ ＝Ｉｃ２ ＝Ｉｃ と置ける。従って、（１１，（２１式から・・・・・・
（３） なる関係が導びき出される。この（３）式から明らかな
ように出力電流Ｉ４はＴ Ｉ＝ Ｉ ２つまり入力零で
もＩ３にならず、本回路では（３）式右辺第１項のオフ
セット電流が存在する。つまりこの回路では該オフセン
ト電流たりずれて平衡を保っている。
上述したバイアス回路の欠点は、上記のオフセント電流
発生の他に、出力電流■４の変化分が入力（ＩＩ−Ｉ２
）の概ね３倍（通数βは数１０の値をとる）に過ぎない
ので、充分な値のＩ４つまり増幅率を得られない点であ
る。
発生の他に、出力電流■４の変化分が入力（ＩＩ−Ｉ２
）の概ね３倍（通数βは数１０の値をとる）に過ぎない
ので、充分な値のＩ４つまり増幅率を得られない点であ
る。
発明の目的
本発明は、構成素子数を増加することなく、単に接続関
係を変更するだけで動作の安定化を図り、且つ入力電流
に対する出力電流つまり利得を高めようとするものであ
る。
係を変更するだけで動作の安定化を図り、且つ入力電流
に対する出力電流つまり利得を高めようとするものであ
る。
発明の構成
本発明の能動負荷回路はコレクタ、エミッタ間にそれぞ
れ第１および第２の電流が流れる第１および第２の負荷
用トランジスタと、該第１および第２の負荷用トランジ
スタのベースにエミッタが接続され、これらの負荷用ト
ランジスタの一方のコレクタにベースが接続されて第１
．第２の負荷用トランジスタのコレクタに等しい電流を
流す第３のバッファ用トランジスタと、前記第１および
第２の負荷用トランジスタの他方のコレクタにベースが
接続されて前記第１および第２の電流の差に応じた出力
電流を生じる、エミッタホロワ接続された第４の出力用
トランジスタと、該第４の出力用トランジスタのエミッ
タ負荷となる定電流源とを備え、該第４の出力用トラン
ジスタのコレクタを前記第３バツフア用のトランジスタ
のエミッタに接続してこれら第３．第４のトランジスタ
に等しい電流を流すように構成してなることを特徴とす
るが、以下図示の実施例を参照しながらこれを詳細に説
明する。
れ第１および第２の電流が流れる第１および第２の負荷
用トランジスタと、該第１および第２の負荷用トランジ
スタのベースにエミッタが接続され、これらの負荷用ト
ランジスタの一方のコレクタにベースが接続されて第１
．第２の負荷用トランジスタのコレクタに等しい電流を
流す第３のバッファ用トランジスタと、前記第１および
第２の負荷用トランジスタの他方のコレクタにベースが
接続されて前記第１および第２の電流の差に応じた出力
電流を生じる、エミッタホロワ接続された第４の出力用
トランジスタと、該第４の出力用トランジスタのエミッ
タ負荷となる定電流源とを備え、該第４の出力用トラン
ジスタのコレクタを前記第３バツフア用のトランジスタ
のエミッタに接続してこれら第３．第４のトランジスタ
に等しい電流を流すように構成してなることを特徴とす
るが、以下図示の実施例を参照しながらこれを詳細に説
明する。
発明の実施例
第２図は本発明の一実施例を示す要部回路図で、第１図
と同一部分には同一記号が付しである。本例の回路が第
１図と異なる点は、出力段のエミッタホロワ接続された
トランジスタＱ４のコレクタを接地せず、代りにトラン
ジスタＱ３のエミッタに接続した点である。尚、電流Ｉ
Ｉ、Ｉ２は例えば第１図と同様の増幅器ＤＡの出力であ
るが、必ずしもこれに限られない。
と同一部分には同一記号が付しである。本例の回路が第
１図と異なる点は、出力段のエミッタホロワ接続された
トランジスタＱ４のコレクタを接地せず、代りにトラン
ジスタＱ３のエミッタに接続した点である。尚、電流Ｉ
Ｉ、Ｉ２は例えば第１図と同様の増幅器ＤＡの出力であ
るが、必ずしもこれに限られない。
上記の回路でトランジスタＱ４のコレクタ電流をＩ Ｃ
４、またトランジスタＱ３のエミッタ電流となる。ここ
で第１図と同様に Ｉ Ｃ１＝Ｉ Ｃ２、＝Ｉ ｃ と置くと（４１（６１（７）式から となり、また（５）式から して が得られる。この（１０１式を（３）式と比較すると本
発明による００）式の方が利得が改善されることが判る
。
４、またトランジスタＱ３のエミッタ電流となる。ここ
で第１図と同様に Ｉ Ｃ１＝Ｉ Ｃ２、＝Ｉ ｃ と置くと（４１（６１（７）式から となり、また（５）式から して が得られる。この（１０１式を（３）式と比較すると本
発明による００）式の方が利得が改善されることが判る
。
またＩ１とＩ２のバランス度が改善される。これは、ト
ランジスタＱ４のコレクタ電流をトランジスタＱ３のエ
ミッタへ流したので、両トランジスタＱ３とＣ４の動作
電流かは＼等しくなるためである。つまり、」ニスでは
トランジスタの増幅率は全て同じとして計算したが、増
幅率は電流によって変り、コレクタ電流が小から大へ変
るにつれて増幅率βは小、大２小と山を画く。従って増
幅率を等しくするには動作電流を等しくする必要がある
。トランジスタＱ１．Ｑ２は定電流源Ｉ５により、また
１−ランジスタＱ４ば定電流源Ｉ３により、それぞれの
βが同じ値になるようにコレクタ電流を調整できるが、
第１図の回路ではトランジスタＱ３のコレクタ電流はト
ランジスタＱｌ、Ｑ２のベース電流の和であるから小さ
い。このため同しトランジスタを使用してもトランジス
タＱ３のβをトランジスタＱｌ、Ｑ２．Ｑ６のβに等し
くすることは難しく、これにより前記式は成立せず、実
際にはオフセット電流大、バランス悪化の可能性がある
。これに対し本発明の回路ではトランジスタＱ４のコレ
クタ電流１ｃ４を調整すれば、トランジスタＱ３のエミ
ッタ電流はは一該電流■ｃ４に等しいので、全トランジ
スタＱ１〜Ｑ４の動作電流をは一゛等しくすることがで
き、これによりＩｔ、１２のバランス度が改善される。
ランジスタＱ４のコレクタ電流をトランジスタＱ３のエ
ミッタへ流したので、両トランジスタＱ３とＣ４の動作
電流かは＼等しくなるためである。つまり、」ニスでは
トランジスタの増幅率は全て同じとして計算したが、増
幅率は電流によって変り、コレクタ電流が小から大へ変
るにつれて増幅率βは小、大２小と山を画く。従って増
幅率を等しくするには動作電流を等しくする必要がある
。トランジスタＱ１．Ｑ２は定電流源Ｉ５により、また
１−ランジスタＱ４ば定電流源Ｉ３により、それぞれの
βが同じ値になるようにコレクタ電流を調整できるが、
第１図の回路ではトランジスタＱ３のコレクタ電流はト
ランジスタＱｌ、Ｑ２のベース電流の和であるから小さ
い。このため同しトランジスタを使用してもトランジス
タＱ３のβをトランジスタＱｌ、Ｑ２．Ｑ６のβに等し
くすることは難しく、これにより前記式は成立せず、実
際にはオフセット電流大、バランス悪化の可能性がある
。これに対し本発明の回路ではトランジスタＱ４のコレ
クタ電流１ｃ４を調整すれば、トランジスタＱ３のエミ
ッタ電流はは一該電流■ｃ４に等しいので、全トランジ
スタＱ１〜Ｑ４の動作電流をは一゛等しくすることがで
き、これによりＩｔ、１２のバランス度が改善される。
また、本発明の回路では、出力電流Ｉ４が（ＩＩ １
２）の概ねβ２倍となるので、高利得である。
２）の概ねβ２倍となるので、高利得である。
本例で示すカレントミラー回路はトランジスタＱ１〜Ｑ
３からなるが、最も簡単にはトランジスタＱ３を省略し
トランジスタＱｌ、Ｑ２のベースをトランジスタＱ５ま
たばＱ６のコレクタへ接続することでもカレントミラー
を構成できる。しかし、この構成ではバランスが良くな
い（トランジスタＱ５．Ｑｌ、のコレクタ電流に差が生
じる）ので一般にトランジスタＱ３がバッファとして追
加される。これによりコレクタ電流■１のうち、１−ラ
ンジスタＱｌ、Ｑ２のベースから供給される分は、トラ
ンジスタＱ３の１／βになり、バランスが改善される。
３からなるが、最も簡単にはトランジスタＱ３を省略し
トランジスタＱｌ、Ｑ２のベースをトランジスタＱ５ま
たばＱ６のコレクタへ接続することでもカレントミラー
を構成できる。しかし、この構成ではバランスが良くな
い（トランジスタＱ５．Ｑｌ、のコレクタ電流に差が生
じる）ので一般にトランジスタＱ３がバッファとして追
加される。これによりコレクタ電流■１のうち、１−ラ
ンジスタＱｌ、Ｑ２のベースから供給される分は、トラ
ンジスタＱ３の１／βになり、バランスが改善される。
しかし、このようにしても出力トランジスタＱ４が第１
図のように独立しているとバランス悪化要因となる。本
発明はこれを改善したものである。
図のように独立しているとバランス悪化要因となる。本
発明はこれを改善したものである。
発明の効果
以上述べたように本発明では、カレントミラーのバッフ
ァとして使用されるトランジスタＱ３のコレクタ、エミ
ッタ間に、負荷トランジスタＱ ＋ 。
ァとして使用されるトランジスタＱ３のコレクタ、エミ
ッタ間に、負荷トランジスタＱ ＋ 。
Ｑ２のベース電流の和だけでな（、出力トランジスタＱ
４のコレクタ電流をも流すようにしたので、回路のバラ
ンスが安定化されると共に出力電流に対する増幅度が増
す利点がある。
４のコレクタ電流をも流すようにしたので、回路のバラ
ンスが安定化されると共に出力電流に対する増幅度が増
す利点がある。
第１図は従来の能動負荷回路の一例を示す回路図、第２
図は本発明の一実施例を示す回路図である。 図中、Ｑｌ、Ｑ２は負荷トランジスタ、Ｑ３はバッファ
１−ランジスク、Ｑ４は出力トランジスタ、Ｉ３ば定電
流源である。 出願人 富士通株式会社 代理人弁理士 青 柳 稔
図は本発明の一実施例を示す回路図である。 図中、Ｑｌ、Ｑ２は負荷トランジスタ、Ｑ３はバッファ
１−ランジスク、Ｑ４は出力トランジスタ、Ｉ３ば定電
流源である。 出願人 富士通株式会社 代理人弁理士 青 柳 稔
Claims (1)
- コレクタ、エミッタ間にそれぞれ第１および第２の電流
が流れる第１および第２の負荷用トランジスタと、該第
１および第２の負荷用トランジスタのベースにエミッタ
が接続され、これらの負荷用トランジスタの一方のコレ
クタにベースが接続されて第１．第２の負荷用トランジ
スタのコレクタに等しい電流を流す第３のバッファ用ト
ランジスタと、前記第１および第２の負荷用トランジス
タの他方のコレクタにベースが接続されて前記第１およ
び第２の電流の差に応じた出力電流を生じる、エミッタ
ホロワ接続された第４の出力用トランジスタと、該第４
の出力用トランジスタのエミッタ負荷となる定電流源と
を備え、該第４の出力用トランジスタのコレクタを前記
第３バツフア用のトランジスタのエミッタに接続してこ
れら第３゜第４のトランジスタに等しい電流を流すよう
に構成してなることを特徴とする能動負荷回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57233262A JPS59119909A (ja) | 1982-12-25 | 1982-12-25 | 能動負荷回路 |
| US06/561,966 US4513252A (en) | 1982-12-25 | 1983-12-15 | Active load circuit |
| EP83307789A EP0115165B1 (en) | 1982-12-25 | 1983-12-21 | Active load circuit |
| DE8383307789T DE3381275D1 (de) | 1982-12-25 | 1983-12-21 | Aktive lastschaltung. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57233262A JPS59119909A (ja) | 1982-12-25 | 1982-12-25 | 能動負荷回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59119909A true JPS59119909A (ja) | 1984-07-11 |
| JPS6252488B2 JPS6252488B2 (ja) | 1987-11-05 |
Family
ID=16952319
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57233262A Granted JPS59119909A (ja) | 1982-12-25 | 1982-12-25 | 能動負荷回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4513252A (ja) |
| EP (1) | EP0115165B1 (ja) |
| JP (1) | JPS59119909A (ja) |
| DE (1) | DE3381275D1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59117815A (ja) * | 1982-12-25 | 1984-07-07 | Nippon Gakki Seizo Kk | 電気抵抗制御回路 |
| JPS59154614A (ja) * | 1983-02-23 | 1984-09-03 | Hitachi Ltd | 電流駆動回路 |
| US4687984A (en) * | 1984-05-31 | 1987-08-18 | Precision Monolithics, Inc. | JFET active load input stage |
| US4818929A (en) * | 1988-07-01 | 1989-04-04 | American Telephone And Telegraph Company, At&T Bell Laboratories | Fully differential analog comparator |
| GB2222496B (en) * | 1988-09-02 | 1992-09-09 | Sgs Thomson Microelectronics | An audio amplifier |
| GB2222497A (en) * | 1988-09-05 | 1990-03-07 | Philips Electronic Associated | Operational amplifier |
| US10906303B2 (en) | 2018-09-28 | 2021-02-02 | Ricoh Company, Ltd. | Liquid discharging apparatus, liquid discharging head, and method for driving liquid discharging head |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3351865A (en) * | 1964-04-01 | 1967-11-07 | Westinghouse Electric Corp | Operational amplifier |
| US4055774A (en) * | 1975-09-26 | 1977-10-25 | Rca Corporation | Current scaling apparatus |
| US4250460A (en) * | 1979-01-30 | 1981-02-10 | Harris Corporation | Slew rate control |
| US4398160A (en) * | 1980-11-13 | 1983-08-09 | Motorola, Inc. | Current mirror circuits with field effect transistor feedback |
-
1982
- 1982-12-25 JP JP57233262A patent/JPS59119909A/ja active Granted
-
1983
- 1983-12-15 US US06/561,966 patent/US4513252A/en not_active Expired - Lifetime
- 1983-12-21 EP EP83307789A patent/EP0115165B1/en not_active Expired - Lifetime
- 1983-12-21 DE DE8383307789T patent/DE3381275D1/de not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE3381275D1 (de) | 1990-04-05 |
| US4513252A (en) | 1985-04-23 |
| JPS6252488B2 (ja) | 1987-11-05 |
| EP0115165A3 (en) | 1986-11-20 |
| EP0115165A2 (en) | 1984-08-08 |
| EP0115165B1 (en) | 1990-02-28 |
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