KR890001892B1 - 전압가산회로 - Google Patents

Abstract

내용 없음.

Description

전압가산회로

제1도는 종래예를 표시한 회로도.

제2도 내지 제5도는 본 발명의 실시예를 각각 표시한 회로도.

제6도는 본 발명의 회로의 응용예를 표시한 회로도.

제7도는 제6도의 회로의 변형예를 표시한 회로도.

* 도면의 주요부분에 대한 부호의 설명

Q_1a: 제1트랜지스터 Q_1b: 제2트랜지스터

Q_2a, Q_2b, Q_3a, Q_3b, Q_4a, Q_4b, Q₆, Q₇: 트랜지스터

IN₁: 불평형입력단자 OUT : 출력단자

IN₂ ⁺, IN₂ ^-, IN₃ ⁺, IN₃ ^-: 평형입력단자

본 발명은 전압가산회로에 관한 것이다.

종래의 전압가산회로로서는 제1도에 표시한 바와같이 연산증폭기(A)의 병렬귀환을 이용한 것이 일반적이다. 연산증폭기(A)의 반전입력에는 입력단자(IN₁, IN₂, IN₃)가 저항(R₁, R₂, R₃)을 각각 통하여 접속됨과 동시에 출력단자(OUT)로부터 저항(R₄)을 통하여 병렬부(負)귀환이 형성되고 있다. 도시회로는 그 출력전압(Vo)이

로 되어 전압 Vi₁, Vi₂, Vi₃의가산기를 구성하고 있다.

그런데 제1도의 회로에서는 모든 입력(Vi₁, Vi₂, Vi₃)이 한쪽을 접지로 하는 불평형(不平衡)입력의 경우이외에는 이 회로는 사용할 수 없다.

본 발명은 상술한 점을 감안하여 이루어진 것으로 그 목적으로 하는 바는 접지로부터 플로우팅된 평형입력에 대하여도 가산기로서 작용하도록 한 전압가산회로를 제공함에 있다.

이하 본 발명을 도면에 의거하여 설명한다.

제2도는 본 발명에 의한 전압가산회로의 1실시예를 표시한 것이다. 도면에 있어서 트랜지스터(Q_1a,Q_1b)는 전압 발생기를 형성하고 이들의 트랜지스터(Q_1a,Q_1b)의 콜렉터는 상호접속되며 각 트랜지스터의 콜렉터와 베이스간에는 저항(R)이 접속되어 있다. 트랜지스터(Q_2a, Q_2b와 Q_3a, Q_3b)는 차동증폭기를 각각 형성하며, 트랜지스터(Q_2a, Q_3a)의 콜렉터는 함께 트렌지스터(Q_1a)의 베이스에, 트랜지스터(Q_2b,Q_3b)의 콜렉터는 트랜지스터(Q_1b)의 베이스가 각각 접속되어 있다. 트랜지스터(Q_2a, Q_2b)의 베이스가 평형입력인 제2단자(IN₂ ⁺, IN₂ ^-)에, 트랜지스터(Q_3a, Q_3b)의 베이스가 평형입력인 제3단자(IN₃ ⁺, IN₃ ^-)에, 트랜지스터(Q_1a)의 에미터가 불평형입력인 제1단자(IN₁)에 각각 접속되고 그리고 트랜지스터(Q_1b)의 에미터가 가산출력단자로 되어 있다.

더욱이 트랜지스터(Q_1a, Q_1b)의 콜렉터와 트랜지스터(Q_2a, Q_2b, Q_3a, Q_3b)의 공통접속 에미터에는 직류전류원(I₁, I₂)이 각각 접속되어 가산회로 전체가 접지로부터 플로우팅되어 있다. 또 직류전류원(I₃)을 구비함에 의해, (I₁, I₂)/2와 거의 동일한 전류가 트랜지스터(Q_1b)를 통해서 흐르게 하며, 한편 나머지(I₁-C₂)/2전류가 트랜지스터(Q_1a)를 통하여 신호원(Vi₁)에 흐르도록 함으로써 이에 의해 회로 밸런스를 유지된다. 또한 Vi₂, Vi₃은 평형교류신호원이다.

이상과 같은 구성에 있어서, 트랜지스터(Q_1a, Q_1b, Q_2a, Q_2b, Q_3a, Q_3b)의 특성이 동일하다고 가정하고, 트랜지스터(Q_2a, Q_2b와 Q_3a, Q_3b)의 전달 콘덕턴스를 각각 gm₂, gm₃로 표시하면 교류가산 출력전압(Vo)은 다음식으로 표시되게 된다.

Vo=Vo₁+(i_2a+i_3a)R+(i_2b+i_3b)R ……………………………………………… (2)

여기서 (i_2a+i_2b)/Vi₂=gm₂, (i_3a+i_3b)/Vi₃=gm₃이므로,

Vo=Vi₁+R(gm₂Vi₂+gm₃Vi₃) ……………………………………………… (3)

로 된다. 결국 제2도에 표시한 회로는 Vi₁, Vi₂, Vi₃에 대한 가산기로 된다.

식(3)에서 분명한 바와같이 제2도에 표시한 회로는 불평형입력(Vi₁)에 대해, 어떤 이득을 평형입력(Vi₂, Vi₃)에 곱하여 직렬가산하는 구성으로 되어 있다. 이때, Vi₂, Vi₃에 의해서 야기되는 트랜지스터(Q_2a, Q_2b, Q_3a, Q_3b)의 출력전류는 차동전류이므로 입력 Vi₂와 Vi₃는 Vi₁에 대하여 아무런 영향도 줄수없음은 분명하다. 따라서 Vi₁내지 Vi₃는 완전히 독립해서 취급할 수가 있다.

제3도는 본 발명의 다른 실시예를 표시한 것이며 차동증폭기에 트랜지스터(Q_4a, Q_4b)를 인버어티드다알링톤 접속하는 것으로 100%부귀환을 걸어 콘덕턴스(gm)의 직선성을 대폭으로 개설하고 있다.

제4도는 또다른 실시예를 표시한 것이며 트랜지스터(Q_1a', Q_1b', Q_2a', Q_2b'), 저항(R)등을 추가하여 콤플리멘터리에 의한 대칭회로를 구성하므로써 제2단자(IN₂ ⁺, IN₂ ^-)에 있어서의 다이나믹 동작 레이지를 확대하고 있다. 또한 본 예는 제3도에 표시한 예와 마찬가지로 평형입력단자는 하나만으로 제2도에 있어서는 제3입력단자(IN₃ ⁺, IN₃ ^-)에 관련하는 부분이 생략되어 있다.

제5도는 다른 실시예를 표시한 것이며 제2도에 있어서의 정전류원(I₂)을 분할하고 각 차동증폭기에 대하여 각각 독립의 정전류원(I₂", I₂")으로 하므로써 각 입력의 직류레벨스프트의 제약을 완전히 없애고 있다.

이상 이외에 전압발생기나 차동증폭기를 캐스코우드접속, 다단의 다알링통접속으로 하여도 되며 FET소오스폴로우어에 의해서 입력 임피이던스를 올리는 것도 생각할 수 있다.

상술한 본 발명에 의한 전압가산회로는 일반적인 가산기로서의 용도외에 감산기, 오차증폭기, 왜곡저감회로등 많은 회로에 적응할 수가 있다. 또 IC화된 경우에는 다(多)입력을 갖는 고성능 가산기를 싼값으로 얻을수가 있다.

제6도는 왜곡저감회로에 응용된 예를 표시한 것이다.

즉 도시회로에 있어서 R₁/R₂≒R₃/R₄로 하면 트랜지스터(Q_2a, Q_2b)는 증폭기(Ao)에서 발생하는 왜곡성분만을 증폭하고, 이 증폭된 성분은 트랜지스터(Q_1a, Q_1b)로 이루어진 전압발생기에 의해서 입력전압(Vi)에 직렬가산되어서 피이드백한다. 따라서 왜곡이 현저하게 작게된다.

지금 R₁/(R₁+R₂)=β, R₃/(R₃+R₄)=K롸 가정하고, 전체의 이득(A_F)을 구하면

Vo=(Vi+△Vi)(

) ………………………………………… (4)

△Vi=(KVo)·gmR …………………………………………………… (5)

또한 gm은 트랜지스터(Q_2a, Q_2b)의 전달콘덕턴스이다. 식 (4), (5)에서,

Vo={Vi+(Vi-KVo)gmr}(

) ……………………………… (6)

이 얻어진다.

A_F=Vo/Vi이므로

A_F={1+(1-KA_F)gmR}·(

) ……………………………… (7)

로 되며, 따라서

A_F=

…………………………………………… (8)

에서 1<<Ao, 1>>gmR로 하면,

A_F=

………………………………… (9)

로 되며 다시 β/gmR<<K로 하며,

으로 된다.

즉, 이득(A_F)은 증폭기(Ao)의 폐(閉)루우프 이득인 Ao/(1+Ao β)와는 무관계로 저항(R₃, R₄)의 비에 따라서 결정된다. 환언하면 증폭기(Ao)가 큰 왜곡을 발생시켜도 아주 작게 억제된다.

지금 Ao/(1+Ao β))=Ao_F, 1<<gmR로 하면 상기식(8)은,

로 되며, 왜곡억압률(F)을

F=1+Ao_FKgmR ……………………………………………………… (12)

로 규정하고, Ao_F=1/K, 즉 β≒K로 하면

F=1+gmR≒gmR ……………………………………………………… (13)

로 되어서 이것이 왜곡억압률로 된다 이 저감회로 루우프와 증폭기(Ao)의 루우프와는 완전히 독립적이므로 전체의 안정도를 악화시키는 일없이 종래 귀환의 한계이상으로 왜곡이나 잡음을 용이하게 저감가능하다. 또한 직류전류원(I₁내지 I₄)은 Vi의 진폭이 작으면 저항으로 치환 가능한다.

제7도는 제6도에 표시한 회로의 변형예를 표시한 것이며 차동증폭기의 저항부하(R)의 대신으로 트랜지스터(Q₆, Q₇)에 의한 커런트 미러(current mirror)부하회로에 부가하므로써 제6도의 경우보다도 식(13)에 상당하는 루우프게인을 대단히 크게함과 동시에 차동회로의 밸런스를 잡어 온도특성이나 변별비(弁別比)(CMR)를 향상시킨다. 더우기 저항에 의한 손실전압이 최소한으로 억제되기 때문에 다이나믹 동작 레이지도 증대된다. 또한 R_S는 직류 오프셋조정용 저항이며(Q_1b)는 단지 직류 레벨시프트의 역활을 하고 있다. 또 제7도의 회로에서는 상기식(12)의 귀환량(F)은 루우프게인과 거의 같으며 트랜지스터(Q_1a)의 전류증폭율을 h_fel, 증폭기(Ao)의 입력 임피이던스를 Zi로 하면

F≒gmh_felZi ………………………………………………………… (14)

로 되어서 아주 크게되므로 전체의 왜곡도 대단히 작게된다.

이상과 같이 본 발명에 의하면 전압발생기와 적어도 하나의 차동증폭기를 조합시켜 차동증폭기의 출력을 전압발생기에 직렬가산하도록 하고 있기 때문에 제2의 입력단자 이후를 평형입력으로 할 수가 있으므로 직류레벨시프트의 제약을 받지 않는 전압가산회로를 얻을 수가 있다.

Claims (1)

1. 평형형태로 공급되는 적어도 하나의 신호(Vi₂, Vi₃)를 불평형 형태로 공급되는 적어도 하나의 신호(Vi₁)에 가산하기 위한 전압가산회로에 있어서, 각 쌍 트랜지스터(Q_2a, Q_2b, Q_3a, Q_3b)의 콜렉터에 부하(R)가 접속되고, 상기 쌍 트랜지스터(Q_2a, Q_2b, Q_3a, Q_3b)의 베이스사이에 상기 평형신호(Vi₂, Vi₃)가 공급되는 적어도 하나의 차동 트랜지스터 쌍(Q_2a, Q_2b, Q_3a, Q_3b) ; 및 상기 부하(R)중 하나의 적어도 일부분의 양단에 베이스-콜랙터가 접속되며, 에미터에 상기 불평형 신호(Vi₁)가 인가되는 입력트랜지스터(Q_1a)로 구성되며, 상기 전압가산회로의 출력(Vo)은 상기 부하(R)중 다른 하나에서 발생하는 신호로부터 유도되는 것을 특징으로 하는 전압가산회로.

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