KR950005172B1 - 3-단자 연산증폭기 - Google Patents

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KR950005172B1
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Abstract

내용 없음.

Description

3-단자 연산증폭기
제1도는 종래의 OP앰프의 개략도.
제2도는 본 발명에 따른 3-단자 OP앰프용으로 적용된 회로 심벌도.
제3도는 새로운 OP앰프의 양호한 실시예를 예시하는 블록도.
제4도는 제3도의 블록도를 실행하기 위해 사용된 회로의 개략도.
제5도는 새로운 OP앰프의 변형 실시예 대한 블록도.
제6도는 피드백 저항기가 비선형 피드백 회로로 대체되는 제5도 회로에 대한 변형으로 나타내는 개략도.
제7도는 종래의 가산증폭기의 개략도.
제8도는 새로운 3-단자 OP앰프를 이용하는 가산 증폭기의 개략도.
제9도는 새로운 3-단자 OP앰프를 이용하는 전압증폭기의 개략도.
제10도는 종래의 계측 증폭기의 개략도.
제11도, 제12도 및 제13도는 새로운 3-단자 OP앰프를 이용하는 계측증폭기, 적분회로 및 미분회로를 사용하는 각각의 개략도.
* 도면의 주요부분에 대한 부호의 설명
R1,R2 : 내부 피드백회로 A1 : 제1증폭기
A2 : 제2증폭기 6 : 3-단자 연산증폭기
8 : 반전 입력단자 10 : 비-반전 입력단자
12 : 전류입력단
본 발명은 연산증폭회로에 관한 것으로서, 보다 구체적으로는 연산증폭기를 이용하는 복합회로에 관한 것이다.
연산증폭기(이하 OP앰프라함)는 아날로그 시스템에 대해 보편적으로 빌딩 블록형이 된다. 이러한 이유는 연산증폭기의 전체 특성이 단순 피드백 소자를 사용해 정확히 정의될 수 있기 때문이다. 이것은 가산, 감산, 승산, 적분, 미분 및 대수와 같은 여러 산술 동작을 수행함에 있어서 기본 요소처럼 사용된다.
제1도는 종래의 OP앰프의 기본 개략도를 나타내는데, 다르게 접속된 한쌍의 트랜지스터(Q1,Q2)는 전류 소오스(I1)로부터, 역으로는 포지티브 전압 버스 V+로부터 공급되는 전류를 분리시킨다. 반전 입력단은 트랜지스터(Q1)의 베이스에서 제공되고 비반전 입력단은 트랜지스터(Q2)의 베이스에서 제공된다.
트래지스터(Q1)에 접속된 다이오드-접속 트랜지스터(Q3)에 의해 트랜지스터(Q1 및 Q2)의 콜렉터-에미터 회로를 통해 동일한 전류가 흐른다. 트랜지스터(Q3 및 Q4)의 에미터는 각기 동일한 값의 저항기(R1,R2)를 통해 네가티브 전압 버스(V-)이 접속된다.
트랜지스터(Q4)의 콜렉터로부터 제2이득단 트랜지스터(Q5)로 출력이 취해지는데, 바꾸어 말하면 출력단(2)에 공급된다는 것이다. 출력단에 취해지는 출력단자(4)는 출력전압 Vo을 제공한다.
전류 소오스 트랜지스터(Q6)는 다르게 접속된 입력 트랜지스터(Q1,Q2)로 전류를 공급한다. 2개의 입력브랜치가 균형을 이뤄 동일한 전류를 전송하기 때문에, 반전 입력 전압은 비-반전 입력 전압을 트랙한다. 공지된 방법으로 다양한 OP앰프 기능을 실행하도록 출력단자(4) 및 반전 입력단 사이에 피드백 회로를 결합하여 여러가지 입력 포맷들을 OP앰프에 적용할 수 있다.
그렇지만 피드백이 적용될때, 반전 및 비-반전 입력단 사이의 피상대칭이 파괴되어, 비-반전 입력단에서 높은 임피던스가 생기고, 반전 입력단에서 낮은 임피던스가 생기게 된다. 이러한 결과는 반전만 되어야 하는 선트 피드백 근방에 중심지어지고, 비-반전 되어야 하는 직렬 피드백 근방에 중심지어지기 때문이다. 이러한 제한 때문에, 사실상 계측증폭기와 같은 미분회로들은 보통 다중 OP앰프 및 추가 외부소자로 구성된다.
그러나 상기와 같은 적용에 있어서 매치되는 증폭기, 광범위한 트리밍 및 복잡한 주파수 보상 기술에 대한 필요성 없이 대칭을 유지하는 것은 어려운 일이다. 더욱이, 상기 회로는 몇가지의 OP앰프 적용을 복잡하게 할 필요가 있으므로 이것은 단순화하는 방법이 요구된다.
상기와 같은 문제점의 관점에서, 본 발명은 종래의 OP앰프보다 더높은 대칭도를 이루며, 종래의 대칭회로와 관련된 복잡성을 없애는 연산증폭기 기능을 제공하는 것이다. 본 발명의 목적은 종래의 OP앰프 기능을 전부 실행할 수 있으며, 비교적 복잡한 회로 변형이 요구되는 추가 기능들을 조절할 수 있는 유용성을 갖는 새로운 형태의 OP앰프를 제공하기 위한 것이다.
본 발명은 3-단자 OP앰프로 구성되는데, 전류 입력단은 통상 반전 및 비-반전 입력단에서 추가해 제공된다. 사실상 새로운 OP앰프는 전류 입력단으로부터 전류를 반전시켜 소정의 단일 또는 비-단일 이득으로써 반전 입력 전류에 더 해진다. 새로운 증폭기 회로는 반전 및 비-반전 입력으로서 공통 전압 레벨로 전류 입력단의 전압을 강압한다.
3-단자 OP앰프는 한쌍의 2-단자 OP앰프로 충족된다. 제1OP앰프는 종래의 반전 및 비-반전 입력을 가지며, 제2OP앰프는 상기 입력들중의 하나와 공통으로 제1OP앰프에 접속된 전류 입력단 및 제2입력단을 가지고 있다. 제1피드백 회로는 OP앰프의 한 출력 및 제1OP앰프의 반전 입력단 사이에 접속되고, 제2피드백 회로는 상기 하나의 OP앰프의 출력과 제2OP앰프에 대한 전류 입력단 사이에 접속되고 ; 상기 회로출력은 OP앰프의 출력으로부터 취해지지만 내부 피드백 회로에 접속되지는 않는다.
상기 2개의 OP앰프가 상호적으로 분리할 수 있으며, 이것들이 서로 양호하게 일체화할 수 있으므로 제2OP앰프의 제2입력단 및 제1OP앰프에 대한 그 공통 입력단은 전체 증폭기 내의 공통 입력단자 및 공통회로를 분할한다. 상기 내부 피드백 회로는 저항기로 구성되지만, 증폭기로부터 이용할 수 있는 전류에 대한 제한을 감소시키지 않으며, 또한 피드백 회로는 비선형 회로로 실행될 수 있다.
또한 본 발명은 가산증폭기, 전압증폭기, 계측증폭기, 적분기 및 미분기를 포함하는 새로운 3-단자 OP앰프에 대한 다양한 응용을 포함할 수 있다.
본 발명에 대한 특징 및 장점에 대하여는 첨부된 도면을 참조로하여 더욱 자세히 이하에서 설명되어 진다.
제2도에는 새로운 3-단자 OP앰프가 도시되어 있다. 이 장치는 반전 및 비반전 입력단과 전류신호 입력단을 가지고 있다. 이 전류신호 입력단을 무시하는 경우, 본 증폭기의 기능은 종래의 2-단자 OP앰프와 동일하며, 피드백은 통상적인 방식인 출력으로부터 반전 입력단에 인가될 수 있다. 전율 입력단을 추가한 것은 상기 장치에 대한 새로운 사용 가능성을 생기게 하며, 현재 가지고 있는 몇가지의 2-단자 OP앰프 기능을 실현하기 위해 회로를 단순화시킨다. 그 기본 동작은 전류 입력단에서 전류를 반전시킬 수 있고, 이 반전된 전류를 반전 입력단에 가할 수 있으며, 상기 전류입력단에서의 전압을 다른 2개의 입력단의 전압레벨로 유지할 수 있다. 특정 회로 실행에 따라, 전류반전은 단일 또는 비-단일 이득으로 발생할 수 있다.
제3도는 새로운 3-단자 OP앰프의 한 실시예를 나타내는 기능적 블록도이다. 상기 회로는 한쌍의 종래 2-단자 OP앰프(A1 및 A2)의 조합처럼 생각될 수도 있다. OP앰프(A1)는 종래의 반전 및 비반전 입력단자(8,10)를 가지고 있는 반면, OP앰프(A2)는 그 비반전 입력에 접속된 전류 신호 입력단자(12) 및 상기 반전 입력영역과 공통으로 OP앰프(A1)에 접속된 그 반전 입력단(14)을 가지고 있다. 제1피드백 레지스터(R1)은 OP앰프(A1)의 출력 및 그 반전 입력단 사이에 접속되고, 제2피드백레지스터(R2)는 OP앰프(A1)의 출력 및 OP앰프(A2)의 비반전 입력단 사이에 접속된다. 전체 회로에 대한 출력단자(16)는 OP앰프(A2)의 출력으로부터 취해진다.
전류입력단(12)에서의 전류는 R2를 거쳐 OP앰프(A1)로 전달된다. 이것은 전류가 OP앰프(A1)의 반전입력단으로부터 R1을 통해 흐르는 것을 경감시키며, 사실상 반전 입력 전류로 반전되어 가산된다. 상기 R1 및 R2의 저항값이 동일한 경우, 반전 입력단에서 감산된 전류량은 전류입력단(12)에서의 전류와 동일하다. 상기 R1 및 R2의 저항값이 동일하지 않은 경우, 반전 입력단에서 감산된 전류량은 전류 입력 신호에 대해 비-단일 이득을 가질 것이다.
OP앰프(A1)는 통상적으로 그 반전 입력단에서의 전압을 그 비반전 입력단에서의 전압과 동일한 값으로 되게 한다. OP앰프(A2)의 반전 입력단자 OP앰프(A1)의 반전 입력단에 접속되기 때문에, 그것은 OP앰프(A1)의 비-반전 입력단에서의 전압을 따른다. OP앰프(A2)의 정상적인 OP앰프 동작을 통해, 전류 입력단(12)에서의 전압은 OP앰프(A1)의 반전 및 비반전 입력 전압 레벨을 지나가게 된다.
제3도의 회로 형태는 본 발명의 정신내에서 변화될 수 있으며, 상술한 변화에 대한 특정예가 이하에 언급되어 있다. 상술한 변화의 공통적 특성은 다음과 같다.
1) 서로 분리되었거나 일체로된 한쌍의 2-입력 OP앰프이다.
2) 제1OP앰프는 반전 및 비반전 입력들을 가지고 있으며, 제2OP앰프는 상기 제1OP앰프에 대해 입력단중의 하나와 공통으로 접속된 전류 입력 및 제2입력을 가지고 있다.
3) 제1피드백 회로는 OP앰프중의 한 출력 및 제1OP앰프의 반전 입력단 사이에 접속된다.
4) 제2피드백 회로는 제1OP앰프의 출력 및 제2OP앰프의 전류입력단 사이에 접속된다.
5) 3단자 OP앰프 출력은 내부 피드백 회로가 접속되지 않는 2-단자 앰프의 출력에서 취해진다.
사용상에 있어서, 외부 피드백 회로는 3-단자 OP앰프의 출력 및 그 반전 입력단 사이에 통상 접속된다. 이것은 내부 피드백 회로중의 하나에 접속되는 반전 입력과 전류입력에 대해 비교적 낮은 입력 임피던스를 산출하고, 비반전 입력단에서 높은 입력 임피던스를 산출한다.
제3도에 나타낸 실시예는 2-단자 OP앰프의 부분들을 서로 일체화 함으로써 단순화시킬 수 있다. 제4도는 이러한 것을 이루기 위한 기능방법을 나타내는 상세 개략도이다. 사실상 이러한 설계는 제3도에서 나타낸 OP앰프(A1 및 A2)의 반전 입력용 단일 공통 입력단을 제공하기 때문에, 이들 입력단은 어떤 방법으로든 공통으로 접속된다.
제4도 회로는 OP앰프(A1 및 A2)의 공통반전 입력단, OP앰프(A1)의 비반전 입력단 및 OP앰프(A2)의 전류 입력단에 대해 각기 3개의 입력 트랜지스터(Q7,Q8 및 Q9)를 사용한다. 상대적 트랜지스터 비율은 상기 회로도에서 제공된 ＂X＂문자에 의해 도시되었다. 3개의 트랜지스터(Q7,Q8,Q9)는 다르게 접속되어 공통전류 소오스 트랜지스터(Q10)에 의해 공급되며 ; 트랜지스터(Q10)는 바이어스 전압 VB에 의해 바이어스되어, 포지티브 전압 버스 V+에 접속된다.
3-트랜지스터 전류 미러회로(18)에 의해 거의 동일한 전류가 3입력 트랜지스터(Q7,Q8,Q9)를 통해 흐른다. 이것은 단일 입력 트랜지스터(Q7)가 반전 입력단의 공통 입력 기능을 OP앰프(A1 및 A2)로 실행하여, 제3도에서 나타낸 바와 같이 서로 접속된 것으로 보여질 수 있다.
트랜지스터(Q10)는 비-반전 입력 트랜지스터(Q8)의 콜렉터에 접속된 베이스를 가지며, 제3도에서 나타낸 2-단자 OP앰프(A1)에 대해 제2이득단과 같은 기능을 한다. OP앰프(A1)에 대한 출력단은 점선(20)으로 표시되었다. OP앰프(A2)에 대한 출력단은 점선(22)으로 표시되었다. 출력단(20)의 출력 및 트랜지스터(Q7 및 Q9)의 베이스들 사이의 내부 피드백 레지스터(R1 및 R2)에 대한 접속을 제4도에서 나타냈다.
제5도에서 나타낸 것은 새로운 3-단자 OP앰프용 변화된 회로이다. 이 회로는 제3도와 유사한 방법에서 한쌍의 분리 2-단자 OP앰프처럼 예시되었으나, 2-단자 OP앰프는 제4도의 적용방법과 유사하게 서로 일체화시킬 수 있다.
제5도의 실시예에 있어서, OP앰프(A1 및 A2)의 비-반전 입력단은 공통으로 서로 연결된다. 전류입력단(12)은 OP앰프(A2)의 반전입력단에 접속된다. 내부 피드백 레지스터(R1 및 R2)는 OP앰프(A2)의 출력에 접속된다. 내부 피드백 레지스터(R1)는 OP앰프(A2)의 출력 및 전류 입력단 사이에 접속되는 반면, 내부 피드백 레지스터(R2)는 OP앰프(A2)의 출력 및 반전 입력단 사이에 접속된다.
제5도의 회로 변환처럼, OP앰프(A2)의 비-반전 입력단은 반전 입력단(8)에 접속될 수 있다. 이러한 변환이 제5도 회로와 동일한 중요한 작업인 반면, 그 주변의 것들이 접하게 되는 발진 불안정 문제는 크다.
지금까지 논의된 회로의 한 단점은 제3도에서의 OP앰프(A1) 및 제5도에서의 OP앰프(A2)에서의 전체출력 전류가 피드백 레지스터(R1 및 R2)를 통해 흐른다는 것이다. 이것은 전류입력단에서 이용할 수 있는 전류에 따라 공급-종속 제한을 이용하는 것이며, 몇가지 주의할 것은 이러한 제한을 초과하는 것을 피하기 위해 상기 장치를 사용하여 수행하여야만 한다. 이러한 제한은 피드백 저항기들을 단순히 작게함으로써 정류시킬 수 있지만, 상기와 같은 적용은 사실상 일반적이지 않기 때문에 이것은 피드백 저항기를 취하므로써 증폭기에서 증폭에러 효과를 가진다.
이러한 제한을 제거하는 한 방법은 다이오드나 트랜지스터 등과 같은 비선형 소자로써 피드백 저항기(R1,R2)를 대체하는 것이고, 이것은 효과적인 AB급 증폭 동작에 따른 것이다. 만일 비선형 소자가 완전하게 매치되는 것이 아니라, 이것이 모노릴틱장치로써 극히 작은 경우 상기와 같은 동작은 비선형성을 따른다. 제6도는 이러한 타입의 동작을 이루기 위한 제5도의 변형을 나타낸다.
제6도에 있어서, 비선형 회로(24)는 OP앰프(A2)의 출력 및 전류입력단(12)사이의 R1 대신에 접속되는 반면, 비선형 회로(26)는 OP앰프(A2)의 출력 및 반전 입력단(8)사이의 R2 대신에 접속된다. 비선형회로(26)에서 트랜지스터(Q12,Q13,Q14,Q15)는 거의 단일 이득을 갖는 개방 루프 버퍼를 형성하고, 적응 출력 임피던스를 부하전류로써 감소된다. 이 버퍼는 전류를 3-단자 OP앰프의 반전 입력단에 공급한다. 이 전류에 대한 한계는 전류 소오스(I1 및 I2)를 통하여 동일 전류와 동일하며, 출력 트랜지스터의 이득에 의해 배가된다. 전압/소오스(V1)는 버퍼 지연 전류를 감소시키고, 저 전류단에서 높은 출력 임피던스를 확실케 한다.
비선형회로(24)는 이상적으로 회로(26)와 동일하다. 트랜지스터(Q16,Q17,Q18,Q19)는 OP앰프(A2)의 피드백 경로에서 동일한 버퍼를 형성하고, 회로(26)에서 제1버퍼의 비선형성을 보상한다. 제6도의 회로의 시뮬레이션에 있어서, 100마이크로 앰프의 값이 전압소오스(V1 및 V2)에 대한 120aV인 전류 소오스에 대한 선택된다.
새로운 3-단자 OP앰프의 여러가지 응용이 이제 논의될 것이다. 그 첫번째는 가산증폭기이다. 종래의 2-단자 OP앰프(A3)의 출력 및 반전 입력단 사이에 접속된 피드백 저항기(Rfb)를 갖는 종래의 가산증폭기를 제7도에 나타냈으며, 서로 가산되는 한 세트의 입력들은 각각의 저항기(Ra,Rb 및 Rc)를 통해 반전 OP앰프 입력단에 접속된다. 이 회로는 신호들간의 상호작용 없이 승산신호의 가산 및 스케일링을 제공한다. 이것은 션트 피드백 시스템으로 결과적으로 반전 전송함수를 제공한다. 비-반전이 접지되어, 가상접지에서 반전 입력을 홀드한다.
제8도에는 가산 증폭기에 대한 본 발명의 3-단자 OP앰프의 치환을 예시하고 있다. 반전 입력단과 연결된 피드백 및 가산 입력단은 제7도의 종래 회로와 동일하며, 비-반전 입력단은 접지되어 있다. 전류입력단이 접속되어 있지 않은 경우, 상기 회로는 제7도 회로와 동일한 방식으로 기능한다. 추가 가산 입력단들은 각각의 저항기 Rd,Re,Rf를 통해 전류 입력단에 접속된다. 상기 전류 입력단에서 가상 접지는 비-반전 전달함수를 증폭기 출력에 가한다. 따라서, 증폭기 출력에서 감산된 반전 입력단에서 제공되고 증폭기 출력에서 가산된 전류 입력단에 제공된 신호로써, 상기 회로는 일반적으로 ＂가산＂기능처럼 도시된 범용 가산기/감산기로 허용될 수 있다. 3-단자 OP앰프는 몇몇 아날로그 승산기 및 많은 디지털-아날로그 컨버터처럼, 보상 전류 출력을 갖는 장치로부터 전압 변환을 실행하도록 사용될 수 있다.
제9도에서 나타낸 것은 비-반전 입력단에서 전압 신호의 반전 증폭을 제공할 수 있는 증폭기이다. 이것은 2-단자 장치용 직렬 피드백 접속과 등가인 3-단자 OP앰프을 사용한다. 피드백 저항기(R)는 3-단자 OP앰프(6)의 출력 및 그 반전 입력 사이에 접속된다. 통상 접지되어 있는 제2레지스터(R4)는 OP앰프(6)의 전류입력단 및 기준전압 사이에 접속된다. 상기 전체 전달 함수는 Vo=Vin(I-R3/R4)이다.
또한 본 발명은 계측 증폭기들에 이용할 수 있다. 통상 접지되어 있는 이들 계측 증폭기는 정의된 이득을 갖는 2개의 입력 사이의 차이를 증폭하고, 공지된 기준점과 관련된 단일-중단 출력을 감소시키도록 설계된 장치이다. 일반적인 방법에서 계측 증폭기를 실행함에 있어서, 종래의 OP앰프를 사용하는데는 몇가지 문제가 있다. 제10도에 나타낸 것은 전형적인 3단자 OP앰프이다. 2-단자 OP앰프(A4 및 A5)의 한쌍의 입력은 그 각각의 비-반전 입력단에서 입력 신호들 Vinp 및 Vinn을 수신하는 반면, 그 반전 입력들은 이득 저항기(Rg)를 통해 서로 결합된다. 각각의 OP앰프(A4,A5)는 그 출력 및 반전 입력 사이에 접속된 각각의 피드백 저항기(Rfb)를 가지고 있다. OP앰프(A4 및 A5)의 출력은 각각의 저항기(R5 및 R7)를 통해 기준전압에 대해 OP앰프(A6)의 비반전 입력을 탭오프한 또다른 저항기(R6)를 갖는 2-단자 OP앰프(A6)의 비반전 및 반전 입력단에 접속된다. 상기 회로 출력은 2-단자 OP앰프(A6)에서 취해지는데, 그 반전 입력에 대해 피드백 저항기(R8)를 포함하고 있다.
저항기 R5,R6,R7 및 R8이 동일하다고 가정하면, 제10도 회로에 대한 전체 전달함수는 Vo=Vref=(Vinp-Vinn)(2Rfb/Rg+1)이다.
이 전달함수는 저항값 관점에서는 불편하며, 단일값보다 작은 이득을 가질 수 없다. 이 회로의 중요한 두가지 단점은 공통모드 입력 범위가 미분 신호의 존재를 감소시키고, 저항기(R5-R8)는 극히 양호한 공통모드 기각을 매치할 수 있고 ; 트리밍(trimming)은 이득 방정식으로 상호 작용하는 이들 저항기로 실행된다.
제11도에서 나타낸 것은 계측 증폭기의 3-단자 OP앰프인데, 실제로 이들 모든 단점들을 제거하였다. 상기 회로는 그 출력 및 반전 입력 사이의 피드백 저항기(Rfb)를 갖는 3-단자 OP앰프(6)을 포함하고 있다. 그 전류 입력은 기준 저항기(Rref)를 통해 Vref에 접속되고, 공통모드기각비(CMRR)의 쇄화(degradation)를 피하기 위해 Rfb와 동일하다. Vinp는 3-단자 OP앰프(6)의 비반전 입력에 직접 접속되는 반면, Vinn은 2-단자 OP앰프(A6)의 비반전 입력에 접속된다.
OP앰프(A6)의 출력은 그 반전 입력에 역으로 결합되고, 이득 저항기(Rg)를 통해 3-단자 OP앰프(6)의 반전 입력에 접속된다. 이 회로의 전달함수는 Vo-Vref=(Vinp-Vinn)(Rfb.Rg)이다.
이 함수는 Rref에 독립적으로, 공통모드 기각비를 삭제하기 위해 사용될 수 있다. 또한 버퍼메모리(A6)는 필요한 경우 대칭용으로 다른 3-단자 OP앰프로써 실행될 수 있다.
제12도는 본 발명에 대한 적분기를 나타내고, 있다. 보통 접지되는 피드백 커패시터(C1)는 반전 입력단 및 기준 전압 사이에 접속된 적분 저항기(Ri)로써, 3-단자, OP앰프(6)의 출력 및 그 반전 입력단 사이에 접속된다. 다른 커패시터(C2)는 상기 OP앰프에 대한 전류 입력 및 소안정 저항기(R5)를 통한 접지 사이에 접속되는 반면, 입력전압 신호는 비-반전 OP앰프 입력단에 인가된다. 커패시터 C1 및 C2가 동일하다고 가정하면, 상기 회로에 대한 전달함수는 :
Vo=1/RiC/Vin dt이다.
커패시터 C1 및 C2가 미분값을 갖는 경우, 상기 회로는 함수에 따르지만, 추가항목은 전달함수로 유도되지만 복잡하게 된다.
제13도는 미분회로를 예시하고 있다. 피드백 저항기(R9)는 반전 입력단과 접지와 같은 기준전압 사이에 직렬로 접속된 커패시터(C3) 및 소안정 저항기(R5)로써 3-단자 OP앰프(6)의 출력 및 반전입력단 사이에 접속되어 있다. 다른 저항기(R10)는 비-반전 입력단에 연결된 입력 전압 신호를 가지고, OP앰프 전류 입력단 및 접지 사이에 접속된다. 저항기(R9)가 R10과 동일하다고 가정하면, 이 회로에 대한 전달함수는
이다.
만일 R9가 R10과 동일하지 않은 경우는 전달함수가 더욱 복잡해진다.
본 발명은 본 발명의 기술적 범주를 벗어나지 않은 범위내에서 당업계의 전문가들에 의해 더 많은 수정과 변형을 가져올 수 있다.

Claims (4)

  1. 반전입력 단자(8) 및 비-반전 입력단자(10), 출력단자(16)와, 상기 반전 및 비-반전 입력단자를 공통전압 레벨로 감압하는 회로(A1)를 포함하는 연산증폭기(6)에 있어서, 전류신호를 상기 연산증폭기로 공급하기 위한 제3입력단자(12)와 ; 상기 입력 전류 신호와 대등하며 상기 반전 입력단자(8)에서 공급된 전류에 대해 반전된 제2전류를 가산하며, 상기 제3입력단자(12)를 상기 반전 입력단자(8) 및 비-반전 입력단자(10)에 대해 공통전압 레벨로 강압하는 회호수단(A2)을 구비하는 것을 특징으로 하는 연산증폭기.
  2. 반전 입력단자(8), 비-반전 입력단자(10) 및 출력단을 갖는 제1연산증폭기(A1)와 ; 전류입력단(12)과, 상기 제1연산증폭기(A1) 및 출력단자(16)에 상기 입력단자(8,10)중의 하나와 공통으로 접속된 제2입력단(14)을 갖는 제2연산증폭기(A2)와 ; 상기 연산증폭기중의 한 출력단 및 상기 제1연산증폭기(A1)의 반전 입력단(8)사이에 접속된 제1피드백 회로(R1)와, 상기 연산증폭기중의 한 출력단 및 상기 제2연산증폭기(A2)에 대한 전류 입력단(12)사이에 접속된 제2피드백 회로(R2)와, 상기 연산증폭기의 출력에서 상기 피드백 회로(R1,R2)에 접속되지 않은 출력단자를 구비하는 것을 특징으로 하는 3-단자 연산증폭기.
  3. 제2항에 있어서, 상기 제1 및 제2연산증폭기(A1,A2)가 서로 분리되는 것을 특징으로 하는 3단자 연산증폭기.
  4. 제2항에 있어서, 상기 제1 및 제2연산증폭기(A1,A2)가 서로 일체화되고, 상기 제2연산증폭기(A2)의 제2입력단(14) 및 상기 제1연산증폭기(A1)에 대한 그 공통 입력단이 상기 증폭기내의 공통입력단자 및 공통회로를 분리시키는 것을 특징으로 하는 3-단자 연산증폭기.
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