KR910019320A - 3-단자 연산 증폭기 - Google Patents

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KR910019320A
KR910019320A KR1019910006555A KR910006555A KR910019320A KR 910019320 A KR910019320 A KR 910019320A KR 1019910006555 A KR1019910006555 A KR 1019910006555A KR 910006555 A KR910006555 A KR 910006555A KR 910019320 A KR910019320 A KR 910019320A
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보우워스 드랙
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게랄드 오.도노반
프리시슨 모놀리틱스, 인코오포레이티드
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Abstract

내용 없음

Description

3-단자 연산 증폭기
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 2 도는 본 발명에 따른 3-단자 OP 앰프용으로 적용된 회로 심벌도, 제 3 도는 새로운 OP 앰프의 양호한 실시예를 예시하는 블록도.

Claims (4)

  1. 반전입력 단자(8) 및 비-반전 입력단자(10), 출력단자(16)와 상기 반전 및 비-반전 입력단자를 공통전압레벨로 강압하는 회로(A1)를 포함하는 연산증폭기(6)에 있어서, 전류신호를 상기 연산증폭기로 공급하기 위한 제 3 입력단자(12)와: 상기 입력 전ㄹ 신호와 대등하며 상기 반전 입력단자(8)에서 공급된 전류에 대해 반전된 제 2 전류를 가산하며, 상기 제 3 입력단자(12)를 상기 반전 입력단자(8) 및 비-반전 입력단자(10)에 대해 공통전압레벨로 강압하는 회로수단(A2)을 구비하는 것을 특징으로 하는 연산증폭기.
  2. 반전 입력단자(8), 비-반전 입력단자(10) 및 출력단을 갖는 제 1 연산증폭기(A1)와: 전류입력단(12)과, 상기 제 1 연산증폭기(A1) 및 출력단(16)에 상기 입력단자(8,10)중의 하나와 공통으로 접속된 제 2 입력단자(14)을 갖는 제 2 연산증폭기(A2)와: 상기 연산증폭기중의 한 출력단 및 상기 제1연산증폭기(A1)의 반전 입력단(8) 사이에 접속된 제1피드백회로(R1)와, 상기 연산 증폭기중의 한 출력단 및 상기 제 2 연산 증폭기(A2)에 대한 전류 입력단(12)사이에 접속된 제 2 피드백 회로(R2)와, 상기 연산증폭기의 출력에서 상기 피드백 회로(R1, R2)에 접속되지 않은 출력단자를 구비하는 것을 특징으로 하는 3-단자 연산증폭기.
  3. 제 2 항에 있어서, 상기 제 1 및 제 2 연산증폭기(A1,A2)가 서로 분리되는 것을 특징으로 하는 3-단자 연산증폭기.
  4. 제 2 항에 있어서, 상기 제 1 및 제 2 연산증폭기(A1,A2)가 서로 일체화되고, 상기 제 2 연산증폭기(A2)의 제 2 입력단(14) 및 상기 제 1 연산 증폭기(A1)에 대한 그 공통 입력단이 상기 증폭기내의 공통 입력단자 및 공통회로를 분리시키는 것을 특징으로 하는 3-단자 연산증폭기.
    ※ 참고사항 : 최초출원내용에 의하여 공개하는 것임.
KR1019910006555A 1990-04-27 1991-04-24 3-단자 연산증폭기 KR950005172B1 (ko)

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JPH077890B2 (ja) 1995-01-30
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