JP2591301B2 - 折れ線特性回路 - Google Patents
折れ線特性回路Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は折れ線特性回路に関し、特に入力電圧が小さ
い時には利得が大きく、入力電圧が大きい時には利得が
小さくなるような特性をもつ折れ線特性回路に関する。
い時には利得が大きく、入力電圧が大きい時には利得が
小さくなるような特性をもつ折れ線特性回路に関する。
従来は第８図に示すように、演算増幅器33の反転入力
端子と出力端子69を共通接続してこれを出力とし、また
正転入力端子を信号入力端子68に接続する、所謂電圧フ
ォロアがバッファアンプとして使用されている。第８図
における入出力の利得は１であり、この時のVINとVOUT
の入出力特性は、第９図に示すように、入力信号と同じ
電圧が出力端子に出力され、あるところでアンプの出力
ダイナミックレンジて飽和してしまう。これは、正側電
源電圧に依存する特性である。
端子と出力端子69を共通接続してこれを出力とし、また
正転入力端子を信号入力端子68に接続する、所謂電圧フ
ォロアがバッファアンプとして使用されている。第８図
における入出力の利得は１であり、この時のVINとVOUT
の入出力特性は、第９図に示すように、入力信号と同じ
電圧が出力端子に出力され、あるところでアンプの出力
ダイナミックレンジて飽和してしまう。これは、正側電
源電圧に依存する特性である。
この従来の電圧フォロア型バッファアンプを用いる折
れ線特性回路は、アンプの出力ダイナミックレンジで出
力電圧が制限されてしまい、ある入力信号レベル以上
は、アンプの最大出力電圧により制約される一定電圧と
なってしまうという欠点がある。
れ線特性回路は、アンプの出力ダイナミックレンジで出
力電圧が制限されてしまい、ある入力信号レベル以上
は、アンプの最大出力電圧により制約される一定電圧と
なってしまうという欠点がある。
第１の発明の折れ線特性回路は、所定の入力電圧を第
１の正転入力端子に入力し、所定の基準電圧を第２の正
転入力端子に入力して、前記第１および第２の正転入力
端子に入力される電圧値の内の低いレベルの電圧値を選
択して出力する最小値電圧弁別回路と、前記最小値電圧
弁別回路の出力電圧を第３の正転入力端子に入力し、前
記入力電圧の分圧電圧を第４の正転入力端子に入力し
て、前記第３および第４の正転入力端子に入力される電
圧値の内の高いレベルの電圧値を選択して出力する最大
値電圧弁別回路と、を備えて構成され、前記最大値電圧
弁別回路の出力端子を介して、前記入力電圧に対応する
折れ線特性電圧を出力することを特徴としている。
１の正転入力端子に入力し、所定の基準電圧を第２の正
転入力端子に入力して、前記第１および第２の正転入力
端子に入力される電圧値の内の低いレベルの電圧値を選
択して出力する最小値電圧弁別回路と、前記最小値電圧
弁別回路の出力電圧を第３の正転入力端子に入力し、前
記入力電圧の分圧電圧を第４の正転入力端子に入力し
て、前記第３および第４の正転入力端子に入力される電
圧値の内の高いレベルの電圧値を選択して出力する最大
値電圧弁別回路と、を備えて構成され、前記最大値電圧
弁別回路の出力端子を介して、前記入力電圧に対応する
折れ線特性電圧を出力することを特徴としている。
また、第２の発明の折れ線特性回路は、所定の入力電
圧を第１の正転入力端子に入力し、所定の基準電圧を第
２の正転入力端子に入力して、前記第１および第２の正
転入力端子に入力される電圧値の内の低いレベルの電圧
値を選択して出力する最小値電圧弁別回路と、前記最小
値電圧弁別回路の出力電圧を第３の正転入力端子に入力
し、前記入力電圧を第４の正転入力端子に入力して、前
記第３および第４の正転入力端子に入力される電圧値の
内の高いレベルの電圧値を選択して出力する最大値電圧
弁別回路と、を備えて構成され、前記最大値電圧弁別回
路の出力端子を介して、前記入力電圧に対応する折れ線
特性電圧を出力することを特徴としている。
圧を第１の正転入力端子に入力し、所定の基準電圧を第
２の正転入力端子に入力して、前記第１および第２の正
転入力端子に入力される電圧値の内の低いレベルの電圧
値を選択して出力する最小値電圧弁別回路と、前記最小
値電圧弁別回路の出力電圧を第３の正転入力端子に入力
し、前記入力電圧を第４の正転入力端子に入力して、前
記第３および第４の正転入力端子に入力される電圧値の
内の高いレベルの電圧値を選択して出力する最大値電圧
弁別回路と、を備えて構成され、前記最大値電圧弁別回
路の出力端子を介して、前記入力電圧に対応する折れ線
特性電圧を出力することを特徴としている。
なお、前記第１の発明において、前記最小値電圧弁別
回路は、ベースが前記第１の正転入力端子に接続され、
エミッタが第１の定電流源を介して高電位電源に接続さ
れる第１のPNPトランジスタと、ベースが前記第２の正
転入力端子に接続され、エミッタおよびコレクタがそれ
ぞれ前記第１のPNPトランジスタのエミッタおよびコレ
クタに共通接続される第２のPNPトランジスタと、入力
側が前記第１および第２のPNPトランジスタのコレクタ
に共通接続され、出力側が当該最小値電圧弁別回路の出
力端子に接続される第１のバッファアンプと、ベースが
当該最小値電圧弁別回路の出力端子に接続され、エミッ
タが前記第１および第２のPNPトランジスタのエミッタ
に共通接続される第３のPNPトランジスタと、出力側が
前記第１および第２のPNPトランジスタのコレクタに共
通接続され、入力側が前記第３のPNPトランジスタのコ
レクタに接続される第１のカレントミラー回路とを備え
て構成し、前記最大値電圧弁別回路が、ベースが第３の
正転入力端子に接続され、エミッタが第２の定電流源を
介して低電位電源に接続される第１のNPNトランジスタ
と、ベースが第４の正転入力端子に接続され、エミッタ
およびコレクタがそれぞれ前記第１のNPNトランジスタ
のエミッタおよびコレクタに共通接続される第２のNPN
トランジスタと、入力側が前記第１および第２のNPNト
ランジスタのコレクタに共通接続され、出力側が当該最
大値電圧弁別回路の出力端子に接続される第２のバッフ
ァアンプと、ベースが当該最大値電圧弁別回路の出力端
子に接続され、エミッタが前記第１および第２のNPNト
ランジスタのエミッタに共通接続される第３のNPNトラ
ンジスタと、出力側が前記第１および第２のNPNトラン
ジスタのコレクタに共通接続され、入力側が前記第３の
NPNトランジスタのコレクタに接続される第２のカレン
トミラー回路とを備えて構成してもよい。
回路は、ベースが前記第１の正転入力端子に接続され、
エミッタが第１の定電流源を介して高電位電源に接続さ
れる第１のPNPトランジスタと、ベースが前記第２の正
転入力端子に接続され、エミッタおよびコレクタがそれ
ぞれ前記第１のPNPトランジスタのエミッタおよびコレ
クタに共通接続される第２のPNPトランジスタと、入力
側が前記第１および第２のPNPトランジスタのコレクタ
に共通接続され、出力側が当該最小値電圧弁別回路の出
力端子に接続される第１のバッファアンプと、ベースが
当該最小値電圧弁別回路の出力端子に接続され、エミッ
タが前記第１および第２のPNPトランジスタのエミッタ
に共通接続される第３のPNPトランジスタと、出力側が
前記第１および第２のPNPトランジスタのコレクタに共
通接続され、入力側が前記第３のPNPトランジスタのコ
レクタに接続される第１のカレントミラー回路とを備え
て構成し、前記最大値電圧弁別回路が、ベースが第３の
正転入力端子に接続され、エミッタが第２の定電流源を
介して低電位電源に接続される第１のNPNトランジスタ
と、ベースが第４の正転入力端子に接続され、エミッタ
およびコレクタがそれぞれ前記第１のNPNトランジスタ
のエミッタおよびコレクタに共通接続される第２のNPN
トランジスタと、入力側が前記第１および第２のNPNト
ランジスタのコレクタに共通接続され、出力側が当該最
大値電圧弁別回路の出力端子に接続される第２のバッフ
ァアンプと、ベースが当該最大値電圧弁別回路の出力端
子に接続され、エミッタが前記第１および第２のNPNト
ランジスタのエミッタに共通接続される第３のNPNトラ
ンジスタと、出力側が前記第１および第２のNPNトラン
ジスタのコレクタに共通接続され、入力側が前記第３の
NPNトランジスタのコレクタに接続される第２のカレン
トミラー回路とを備えて構成してもよい。
また、前記第１発明において、前記最小値電圧弁別回
路が、ベースが前記第２の正転入力端子に接続され、コ
レクタが高電位電源が接続されて、エミッタが第３の定
電流源を介して低電位電源に接続される第４のNPNトラ
ンジスタと、ベースが前記第４のNPNトランジスタのエ
ミッタ接続され、エミッタが所定の抵抗を介して前記第
１の正転入力端子に接続されとともに前記第１の出力端
子に接続されて、コレクタが低電位電源に接続される第
４のPNPトランジスタと、を備えて構成してもよい。
路が、ベースが前記第２の正転入力端子に接続され、コ
レクタが高電位電源が接続されて、エミッタが第３の定
電流源を介して低電位電源に接続される第４のNPNトラ
ンジスタと、ベースが前記第４のNPNトランジスタのエ
ミッタ接続され、エミッタが所定の抵抗を介して前記第
１の正転入力端子に接続されとともに前記第１の出力端
子に接続されて、コレクタが低電位電源に接続される第
４のPNPトランジスタと、を備えて構成してもよい。
なお、前記第２発明においては、前記最小値電圧弁別
回路は、ベースが前記第１の正転入力端子に接続され、
エミッタが第１の定電流源を介して高電位電源に接続さ
れる第１のPNPトランジスタと、ベースが前記第２の正
転入力端子に接続され、エミッタおよびコレクタがそれ
ぞれ前記第１のPNPトランジスタのエミッタおよびコレ
クタに共通接続される第２のPNPトランジスタと、入力
側が前記第１および第２のPNPトランジスタのコレクタ
に共通接続され、出力側が当該最大値電圧弁別回路の出
力端子に接続される第２のバッファアンプと、ベースが
前記バッファアンプ出力電圧の分圧電圧が供給され、エ
ミッタが前記第１および第２のPNPトランジスタのエミ
ッタに共通接続される第３のPNPトランジスタと、出力
側が前記第１および第２のPNPトランジスタのコレクタ
に共通接続され、入力側が前記第３のPNPトランジスタ
のコレクタに接続される第１のカレントミラー回路とを
備えて構成し、前記最大値電圧弁別回路は、ベースが第
３の正転入力端子に接続され、エミッタが第２の定電流
源を介して低電位電源に接続される第１のNPNトランジ
スタと、ベースが第４の正転入力端子に接続され、エミ
ッタおよびコレクタがそれぞれ前記第１のNPNトランジ
スタのエミッタおよびコレクタに共通接続される第２の
NPNトランジスタと、入力側が前記第１および第２のNPN
トランジスタのコレクタに共通接続され、出力側が当該
最大値電圧弁別回路の出力端子に接続される第２のバッ
ファアンプと、ベースが当該最大値電圧弁別回路の出力
端子に接続され、エミッタが前記第１および第２のNPN
トランジスタのエミッタに共通接続される第３のNPNト
ランジスタと、出力側が前記第１および第２のNPNトラ
ンジスタのコレクタに共通接続され、入力側が前記第３
のNPNトランジスタのコレクタに接続される第２のカレ
ントミラー回路と、を備えて構成してもよい。
回路は、ベースが前記第１の正転入力端子に接続され、
エミッタが第１の定電流源を介して高電位電源に接続さ
れる第１のPNPトランジスタと、ベースが前記第２の正
転入力端子に接続され、エミッタおよびコレクタがそれ
ぞれ前記第１のPNPトランジスタのエミッタおよびコレ
クタに共通接続される第２のPNPトランジスタと、入力
側が前記第１および第２のPNPトランジスタのコレクタ
に共通接続され、出力側が当該最大値電圧弁別回路の出
力端子に接続される第２のバッファアンプと、ベースが
前記バッファアンプ出力電圧の分圧電圧が供給され、エ
ミッタが前記第１および第２のPNPトランジスタのエミ
ッタに共通接続される第３のPNPトランジスタと、出力
側が前記第１および第２のPNPトランジスタのコレクタ
に共通接続され、入力側が前記第３のPNPトランジスタ
のコレクタに接続される第１のカレントミラー回路とを
備えて構成し、前記最大値電圧弁別回路は、ベースが第
３の正転入力端子に接続され、エミッタが第２の定電流
源を介して低電位電源に接続される第１のNPNトランジ
スタと、ベースが第４の正転入力端子に接続され、エミ
ッタおよびコレクタがそれぞれ前記第１のNPNトランジ
スタのエミッタおよびコレクタに共通接続される第２の
NPNトランジスタと、入力側が前記第１および第２のNPN
トランジスタのコレクタに共通接続され、出力側が当該
最大値電圧弁別回路の出力端子に接続される第２のバッ
ファアンプと、ベースが当該最大値電圧弁別回路の出力
端子に接続され、エミッタが前記第１および第２のNPN
トランジスタのエミッタに共通接続される第３のNPNト
ランジスタと、出力側が前記第１および第２のNPNトラ
ンジスタのコレクタに共通接続され、入力側が前記第３
のNPNトランジスタのコレクタに接続される第２のカレ
ントミラー回路と、を備えて構成してもよい。
次に第１の発明について図面を参照して説明する。
図１は第１の発明の１実施例を示す回路図である。最
小値電圧弁別回路１は、二つの正転入力端子と一つの反
転入力端子とを有しており、二つの正転入力端子の内、
一方の正転入力端子は信号入力端子50に接続され、他方
の正転入力端子には、入力端子51より基準電圧VREFが供
給されている。最大値電圧弁別回路２は、同じく二つの
正転入力端子を有しており、反転入力端子と出力端子は
共通接続されている。そして、二つの正転入力端子の
内、一方の入力端子には最小値電圧弁別回路１の出力が
接続されている。また、他方の入力端子には、入力電圧
VINを抵抗３および４により抵抗分割した接点が接続さ
れる。そして最大値電圧弁別回路２の出力は、最終出力
VOUTとして出力端子52から出力される。
小値電圧弁別回路１は、二つの正転入力端子と一つの反
転入力端子とを有しており、二つの正転入力端子の内、
一方の正転入力端子は信号入力端子50に接続され、他方
の正転入力端子には、入力端子51より基準電圧VREFが供
給されている。最大値電圧弁別回路２は、同じく二つの
正転入力端子を有しており、反転入力端子と出力端子は
共通接続されている。そして、二つの正転入力端子の
内、一方の入力端子には最小値電圧弁別回路１の出力が
接続されている。また、他方の入力端子には、入力電圧
VINを抵抗３および４により抵抗分割した接点が接続さ
れる。そして最大値電圧弁別回路２の出力は、最終出力
VOUTとして出力端子52から出力される。
第１図において、最小値電圧弁別回路１に入力される
VREFとVINの２入力の内、小さい方の電圧が最小値電圧
弁別回路１から出力される。即ち、VREF＞VINの時に
は、最小値電圧弁別回路１の出力電圧Ｖ′OUTは、 Ｖ′OUT＝VIN ……（１） となり、入力と同じ電圧がＶ′OUTとして出力される。
次に、VREF＜VINの時には、 Ｖ′OUT＝VREF ……（２） となり、基準電圧VREFがＶ′OUTとして出力されて、入
力信号の如何にかかわらずＶ′OUTは一定となる。
VREFとVINの２入力の内、小さい方の電圧が最小値電圧
弁別回路１から出力される。即ち、VREF＞VINの時に
は、最小値電圧弁別回路１の出力電圧Ｖ′OUTは、 Ｖ′OUT＝VIN ……（１） となり、入力と同じ電圧がＶ′OUTとして出力される。
次に、VREF＜VINの時には、 Ｖ′OUT＝VREF ……（２） となり、基準電圧VREFがＶ′OUTとして出力されて、入
力信号の如何にかかわらずＶ′OUTは一定となる。
次に、最大値電圧弁別回路２に入力される二つの入
力、即ち最小値電圧弁別回路１の出力電圧Ｖ′OUTと、V
INの抵抗３（抵抗値R1）および抵抗４（抵抗値R2）によ
る抵抗分割電圧VIN×〔R1/（R1＋R2）〕の内、大きい方
の電圧が出力端子52から出力される。即ち、VIN×〔R1/
（R1＋R2）〕＜Ｖ′OUTの時には、最大値電圧弁別回路
２の出力電圧VOUTは、 VOUT＝Ｖ′OUT ……（３） となり、また、VIN×〔R1/（R1＋R2）〕＞Ｖ′OUTの時
には、 VOUT＝VIN〔R1/（R1＋R2）〕 ……（４） となる。上式の（１）〜（４）をまとめて、VINとVOUT
の入出力特性をグラフ化すると、第２図のようになり、
所望の折れ線特性が得られる。
力、即ち最小値電圧弁別回路１の出力電圧Ｖ′OUTと、V
INの抵抗３（抵抗値R1）および抵抗４（抵抗値R2）によ
る抵抗分割電圧VIN×〔R1/（R1＋R2）〕の内、大きい方
の電圧が出力端子52から出力される。即ち、VIN×〔R1/
（R1＋R2）〕＜Ｖ′OUTの時には、最大値電圧弁別回路
２の出力電圧VOUTは、 VOUT＝Ｖ′OUT ……（３） となり、また、VIN×〔R1/（R1＋R2）〕＞Ｖ′OUTの時
には、 VOUT＝VIN〔R1/（R1＋R2）〕 ……（４） となる。上式の（１）〜（４）をまとめて、VINとVOUT
の入出力特性をグラフ化すると、第２図のようになり、
所望の折れ線特性が得られる。
次に、本実施例における、二つの入力の内の最小電圧
を検出する最小値電圧弁別回路１の具体回路例を第３図
に示す。エミッタが共通接続された三つのPNPトランジ
スタ６、７および８と、上記共通接続されたエミッタと
電源間に接続された定電流源５と、出力端子がPNPトラ
ンジスタ６および７のコレクタに接続され、入力端子が
PNPトランジスタ８のコレクタに接続されて能動負荷と
して動作するカレントミラー回路９と、入力が上記カレ
ントミラー回路９の出力に接続され、出力が反転入力端
子を形成するPNPトランジスタ８のベース、および出力
端子55に接続される反転用のバッファアンプ10とを備え
て構成される。そして、PNPトランジスタ６および７の
ベースが各々二つの正転入力端子53および54に接続さ
れ、反転入力端子を形成するPNPトランジスタ８のベー
スと、上記バッファアンプ10の出力が共通接続されて、
本最小値電圧弁別回路１の出力端子55に接続される。
を検出する最小値電圧弁別回路１の具体回路例を第３図
に示す。エミッタが共通接続された三つのPNPトランジ
スタ６、７および８と、上記共通接続されたエミッタと
電源間に接続された定電流源５と、出力端子がPNPトラ
ンジスタ６および７のコレクタに接続され、入力端子が
PNPトランジスタ８のコレクタに接続されて能動負荷と
して動作するカレントミラー回路９と、入力が上記カレ
ントミラー回路９の出力に接続され、出力が反転入力端
子を形成するPNPトランジスタ８のベース、および出力
端子55に接続される反転用のバッファアンプ10とを備え
て構成される。そして、PNPトランジスタ６および７の
ベースが各々二つの正転入力端子53および54に接続さ
れ、反転入力端子を形成するPNPトランジスタ８のベー
スと、上記バッファアンプ10の出力が共通接続されて、
本最小値電圧弁別回路１の出力端子55に接続される。
ここにおいて、PNPトランジスタ６および７のエミッ
タは共通接続されているので、各々のベースに入力され
る二つの入力電圧の内、低い電圧の方のPNPトランジス
タが能動状態となり、他方のPNPトランジスタは遮断状
態となる。そして、その能動状態となった方のPNPトラ
ンジスタとPNPトランジスタ８とにより差動増幅器が構
成される。そして、反転入力端子を形成するPNPトラン
ジスタ８のベースと、上記バッファアンプ10の出力が接
続されているので電圧フォロア構成となり、結果とし
て、二つの入力の内の最小電圧がそのまま出力される。
タは共通接続されているので、各々のベースに入力され
る二つの入力電圧の内、低い電圧の方のPNPトランジス
タが能動状態となり、他方のPNPトランジスタは遮断状
態となる。そして、その能動状態となった方のPNPトラ
ンジスタとPNPトランジスタ８とにより差動増幅器が構
成される。そして、反転入力端子を形成するPNPトラン
ジスタ８のベースと、上記バッファアンプ10の出力が接
続されているので電圧フォロア構成となり、結果とし
て、二つの入力の内の最小電圧がそのまま出力される。
次に、本実施例における、二つの入力の内の最大電圧
を検出する最大値電圧弁別回路２の具体回路例を第４図
に示す。当該回路の接続関係は、第３図におけるPNPト
ランジスタがNPNトランジスタに置換えられている他
に、電流源とカレントミラー回路の極性および接続関係
が逆になっている以外については、同様の動作関係であ
るのでその動作説明は省略する。なお、第３図の場合と
の相違点として、エミッタが共通接続されている入力ト
ランジスタがNPNトランジスタにより構成されているの
で、この場合には、二つの入力の内の高い電圧が印加さ
れた方のNPNトランジスタが能動状態となる。従って、
最大値電圧弁別回路２の出力端子からは、二つの入力の
内の最大電圧が出力されることになる。
を検出する最大値電圧弁別回路２の具体回路例を第４図
に示す。当該回路の接続関係は、第３図におけるPNPト
ランジスタがNPNトランジスタに置換えられている他
に、電流源とカレントミラー回路の極性および接続関係
が逆になっている以外については、同様の動作関係であ
るのでその動作説明は省略する。なお、第３図の場合と
の相違点として、エミッタが共通接続されている入力ト
ランジスタがNPNトランジスタにより構成されているの
で、この場合には、二つの入力の内の高い電圧が印加さ
れた方のNPNトランジスタが能動状態となる。従って、
最大値電圧弁別回路２の出力端子からは、二つの入力の
内の最大電圧が出力されることになる。
第５図は第１の発明の他の実施例の回路図である。本
実施例は、第１図における最小値電圧弁別回路１を簡単
な回路構成により実現している例であり、抵抗20と、PN
Pトランジスタ19と、NPNトランジスタ17と、定電流源18
とにより最小値電圧弁別回路23を構成している。即ち、
最大値電圧弁別回路２の二つの正転入力端子の内、一方
の入力VIN1には、一端が入力端子59に接続されている抵
抗20の他端と、PNPトランジスタ19のエミッタが共通接
続されている。そして、PNPトランジスタ19のベースに
は、NPNトランジスタ17のエミッタと電流源18とが接続
され、PNPトランジスタ19のコレクタは接地電位GNDに接
続されている。また、NPNトランジスタ17のコレクタは
正電源電圧V+に接続されており、ベースには基準電圧V
REFが供給されている。
実施例は、第１図における最小値電圧弁別回路１を簡単
な回路構成により実現している例であり、抵抗20と、PN
Pトランジスタ19と、NPNトランジスタ17と、定電流源18
とにより最小値電圧弁別回路23を構成している。即ち、
最大値電圧弁別回路２の二つの正転入力端子の内、一方
の入力VIN1には、一端が入力端子59に接続されている抵
抗20の他端と、PNPトランジスタ19のエミッタが共通接
続されている。そして、PNPトランジスタ19のベースに
は、NPNトランジスタ17のエミッタと電流源18とが接続
され、PNPトランジスタ19のコレクタは接地電位GNDに接
続されている。また、NPNトランジスタ17のコレクタは
正電源電圧V+に接続されており、ベースには基準電圧V
REFが供給されている。
ここにおいて、PNPトランジスタ19のエミッタ・ベー
ス間電圧と、NPNトランジスタ17ベース・エミッタ間電
圧とが等しいものと仮定すると、VIN＜VREFの時には、P
NPトランジスタ19が遮断状態となり、抵抗20には電流が
流れないので、VIN1としてはVIN電圧が印加される。次
に、VIN＞VREFの時には、PNPトランジスタ19が導通状態
となり、一方の正転入力VIN1には一定の基準電圧VREFが
印加される状態となる。従って、動作的には、最小値電
圧弁別回路と同様の働きをすることが分る。最小値電圧
弁別回路２の他方の正転入力VIN2については、第１図の
場合と同様であるので、その説明は省略する。以上説明
したように、本実施例においては、最小値電圧弁別回路
を３個の素子のみにより構成することができるという利
点がある。
ス間電圧と、NPNトランジスタ17ベース・エミッタ間電
圧とが等しいものと仮定すると、VIN＜VREFの時には、P
NPトランジスタ19が遮断状態となり、抵抗20には電流が
流れないので、VIN1としてはVIN電圧が印加される。次
に、VIN＞VREFの時には、PNPトランジスタ19が導通状態
となり、一方の正転入力VIN1には一定の基準電圧VREFが
印加される状態となる。従って、動作的には、最小値電
圧弁別回路と同様の働きをすることが分る。最小値電圧
弁別回路２の他方の正転入力VIN2については、第１図の
場合と同様であるので、その説明は省略する。以上説明
したように、本実施例においては、最小値電圧弁別回路
を３個の素子のみにより構成することができるという利
点がある。
第６図は第２の発明の一実施例の回路図である。本実
施例においては、定電流源24と、PNPトランジスタ25、2
6および27と、カレントミラー回路28と、バッファアン
プ29と、抵抗30および31とにより最小値電圧弁別回路32
を構成しており、また最大値電圧弁別回路２は、電圧利
得は異なるものの回路構成は第４図の最大値電圧弁別回
路と同様である。従って、図６においては、第１図の場
合と同様に、同一符号“2"を付している。本実施例の最
小値電圧弁別回路32の電圧利得を、最大値電圧弁別回路
２の利得よりも大きくするために、本実施例において
は、最小値電圧弁別回路32の電圧利得を上げ、最大値電
圧弁別回路２利得を“1"としている。即ち、最小値電圧
弁別回路32の反転入力端子を形成するPNPトランジスタ2
7のベースと出力端子67の間には、抵抗31（抵抗値R5）
が接続され、また同じく最小値電圧弁別回路32の反転入
力端子を形成するPNPトランジスタ27のベースと基準電
圧（GND）の間には抵抗30（抵抗値R4）が接続されてい
る。そして、二つの正転入力端子65および66の内、正転
入力端子65に信号入力端子62が接続され、正転入力端子
66には、基準電圧VREFが入力される入力端子63が接続さ
れている。
施例においては、定電流源24と、PNPトランジスタ25、2
6および27と、カレントミラー回路28と、バッファアン
プ29と、抵抗30および31とにより最小値電圧弁別回路32
を構成しており、また最大値電圧弁別回路２は、電圧利
得は異なるものの回路構成は第４図の最大値電圧弁別回
路と同様である。従って、図６においては、第１図の場
合と同様に、同一符号“2"を付している。本実施例の最
小値電圧弁別回路32の電圧利得を、最大値電圧弁別回路
２の利得よりも大きくするために、本実施例において
は、最小値電圧弁別回路32の電圧利得を上げ、最大値電
圧弁別回路２利得を“1"としている。即ち、最小値電圧
弁別回路32の反転入力端子を形成するPNPトランジスタ2
7のベースと出力端子67の間には、抵抗31（抵抗値R5）
が接続され、また同じく最小値電圧弁別回路32の反転入
力端子を形成するPNPトランジスタ27のベースと基準電
圧（GND）の間には抵抗30（抵抗値R4）が接続されてい
る。そして、二つの正転入力端子65および66の内、正転
入力端子65に信号入力端子62が接続され、正転入力端子
66には、基準電圧VREFが入力される入力端子63が接続さ
れている。
また、最大値電圧弁別回路２の電圧利得を“1"にする
ために、第４図の最大値電圧弁別回路２の内部回路図に
示されるように、反転入力端子を形成するNPNトランジ
スタ16のベースは出力端子58に共通接続される。なお、
この出力端子58は、第６図の折れ線特性回路の出力端子
64に接続されている。そして、最大値電圧弁別回路２の
二つの正転入力端子の内、正転入力端子端子56には信号
入力端子62が接続され、また他方の正転入力端子端子57
には最小値電圧弁別回路32の出力端子67が接続されてい
る。ここにおいて、最小値電圧弁別回路32の電圧利得Av
minは、抵抗値R4およびR5により決まり、次式により当
えられる。
ために、第４図の最大値電圧弁別回路２の内部回路図に
示されるように、反転入力端子を形成するNPNトランジ
スタ16のベースは出力端子58に共通接続される。なお、
この出力端子58は、第６図の折れ線特性回路の出力端子
64に接続されている。そして、最大値電圧弁別回路２の
二つの正転入力端子の内、正転入力端子端子56には信号
入力端子62が接続され、また他方の正転入力端子端子57
には最小値電圧弁別回路32の出力端子67が接続されてい
る。ここにおいて、最小値電圧弁別回路32の電圧利得Av
minは、抵抗値R4およびR5により決まり、次式により当
えられる。
Avmin＝１＋R5/R4 ……（５） 第６図において、最小値電圧弁別回路32の出力として
は、基準電圧VREFとVINの二つの入力の内、小さい方の
電圧が上記（５）式によりAvmin倍されて出力される。
即ち、VIN＜VREFの時には、出力電圧Ｖ′OUTは、 Ｖ′OUT＝VIN・Avmin ……（６） となり、入力VINのAvmin倍の電圧がＶ′OUTとして出力
される。また、VIN＞VREFの時には、出力電圧Ｖ′
OUTは、 Ｖ′OUT＝VREF・Avmin ……（７） となり、入力信号にかかわらず一定の電圧が出力され
る。
は、基準電圧VREFとVINの二つの入力の内、小さい方の
電圧が上記（５）式によりAvmin倍されて出力される。
即ち、VIN＜VREFの時には、出力電圧Ｖ′OUTは、 Ｖ′OUT＝VIN・Avmin ……（６） となり、入力VINのAvmin倍の電圧がＶ′OUTとして出力
される。また、VIN＞VREFの時には、出力電圧Ｖ′
OUTは、 Ｖ′OUT＝VREF・Avmin ……（７） となり、入力信号にかかわらず一定の電圧が出力され
る。
次に、最大値電圧弁別回路２の出力としては、前記出
力電圧Ｖ′OUTと入力電圧VINの二つの入力の内、大きい
方の電圧が出力端子64に出力される。即ち、VIN＜Ｖ′
OUTの時には、出力端子64の出力電圧VOUTは、次式によ
り与えられる。
力電圧Ｖ′OUTと入力電圧VINの二つの入力の内、大きい
方の電圧が出力端子64に出力される。即ち、VIN＜Ｖ′
OUTの時には、出力端子64の出力電圧VOUTは、次式によ
り与えられる。
VOUT＝Ｖ′OUT ……（８） またVIN＞Ｖ′OUTの時には、出力端子64の出力電圧V
OUTは、次式のようになる。
OUTは、次式のようになる。
VOUT＝VIN ……（９） 上記の（６）〜（９）式をまとめて、VINとVOUTの入
出力特性をグラフ化すると第７図のようになり、所望の
折れ線特性が得られる。
出力特性をグラフ化すると第７図のようになり、所望の
折れ線特性が得られる。
以上説明したように、本発明は、大きな入力電圧に対
しては利得を下げ、バッファアンプの最大出力電圧を越
えないようにすることにより、入力ダイナミックレンジ
を大きくとることができるという効果がある。
しては利得を下げ、バッファアンプの最大出力電圧を越
えないようにすることにより、入力ダイナミックレンジ
を大きくとることができるという効果がある。
第１図は、第１の発明の一実施例の構成図、第２図は、
前記第１の発明の一実施例の入出力特性を示す図、第３
図は、前記一実施例における最小値電圧弁別回路の１例
を示す回路図、第４図は、前記一実施例および第２の発
明における最大値電圧弁別回路の１例を示す回路図、第
５図は、前記一実施例における最小値電圧弁別回路の他
の回路例を含む構成図、第６図は、最小値電圧弁別回路
の回路例を含む第２の発明の一実施例の構成図、第７図
は、前記第２の発明の一実施例の入出力特性を示す図、
第８図は従来例の構成図、第９図は、従来例の入出力特
性を示す図である。 図において、1,23,32……最小値電圧弁別回路、２……
最大値電圧弁別回路、3,4,20〜22,31,31……抵抗、5,1
3,18,24……定電流源、６〜8,19,25〜27……PNPトラン
ジスタ、9,11,28……カレントミラー回路、10,12,29…
…バッファアンプ、14〜16,17……NPNトランジスタ、33
……演算増幅器。
前記第１の発明の一実施例の入出力特性を示す図、第３
図は、前記一実施例における最小値電圧弁別回路の１例
を示す回路図、第４図は、前記一実施例および第２の発
明における最大値電圧弁別回路の１例を示す回路図、第
５図は、前記一実施例における最小値電圧弁別回路の他
の回路例を含む構成図、第６図は、最小値電圧弁別回路
の回路例を含む第２の発明の一実施例の構成図、第７図
は、前記第２の発明の一実施例の入出力特性を示す図、
第８図は従来例の構成図、第９図は、従来例の入出力特
性を示す図である。 図において、1,23,32……最小値電圧弁別回路、２……
最大値電圧弁別回路、3,4,20〜22,31,31……抵抗、5,1
3,18,24……定電流源、６〜8,19,25〜27……PNPトラン
ジスタ、9,11,28……カレントミラー回路、10,12,29…
…バッファアンプ、14〜16,17……NPNトランジスタ、33
……演算増幅器。
Claims (5)
- 【請求項１】所定の入力電圧を第１の正転入力端子に入
力し、所定の基準電圧を第２の正転入力端子に入力し
て、前記第１および第２の正転入力端子に入力される電
圧値の内の低いレベルの電圧値を選択して出力する最小
値電圧弁別回路と、 前記最小値電圧弁別回路の出力電圧を第３の正転入力端
子に入力し、前記入力電圧の分圧電圧を第４の正転入力
端子に入力して、前記第３および第４の正転入力端子に
入力される電圧値の内の高いレベルの電圧値を選択して
出力する最大値電圧弁別回路と、 を備えて構成され、前記最大値電圧弁別回路の出力端子
を介して、前記入力電圧に対応する折れ線特性電圧を出
力することを特徴とする折れ線特性回路。 - 【請求項２】所定の入力電圧を第１の正転入力端子に入
力し、所定の基準電圧を第２の正転入力端子に入力し
て、前記第１および第２の正転入力端子に入力される電
圧値の内の低いレベルの電圧値を選択して出力する最小
値電圧弁別回路と、 前記最小値電圧弁別回路の出力電圧を第３の正転入力端
子に入力し、前記入力電圧を第４の正転入力端子に入力
して、前記第３および第４の正転入力端子に入力される
電圧値の内の高いレベルの電圧値を選択して出力する最
大値電圧弁別回路と、 を備えて構成され、前記最大値電圧弁別回路の出力端子
を介して、前記入力電圧に対応する折れ線特性電圧を出
力することを特徴とする折れ線特性回路。 - 【請求項３】前記最小値電圧弁別回路が、ベースが前記
第１の正転入力端子に接続され、エミッタが第１の定電
流源を介して高電位電源に接続される第１のPNPトラン
ジスタと、 ベースが前記第２の正転入力端子に接続され、エミッタ
およびコレクタがそれぞれ前記第１のPNPトランジスタ
のエミッタおよびコレクタに共通接続される第２のPNP
トランジスタと、 入力側が前記第１および第２のPNPトランジスタのコレ
クタに共通接続され、出力側が当該最小値電圧弁別回路
の出力端子に接続される第１のバッファアンプと、 ベースが当該最小値電圧弁別回路の出力端子に接続さ
れ、エミッタが前記第１および第２のPNPトランジスタ
のエミッタに共通接続される第３のPNPトランジスタ
と、 出力側が前記第１および第２のPNPトランジスタのコレ
クタに共通接続され、入力側が前記第３のPNPトランジ
スタのコレクタに接続される第１のカレントミラー回路
と、を備えて構成され、 前記最大値電圧弁別回路が、ベースが第３の正転入力端
子に接続され、エミッタが第２の定電流源を介して低電
位電源に接続される第１のNPNトランジスタと、 ベースが第４の正転入力端子に接続され、エミッタおよ
びコレクタがそれぞれ前記第１のNPNトランジスタのエ
ミッタおよびコレクタに共通接続される第２のNPNトラ
ンジスタと、 入力側が前記第１および第２のNPNトランジスタのコレ
クタに共通接続され、出力側が当該最大値電圧弁別回路
の出力端子に接続される第２のバッファアンプと、 ベースが当該最大値電圧弁別回路の出力端子に接続さ
れ、エミッタが前記第１および第２のNPNトランジスタ
のエミッタに共通接続される第３のNPNトランジスタ
と、 出力側が前記第１および第２のNPNトランジスタのコレ
クタに共通接続され、入力側が前記第３のNPNトランジ
スタのコレクタに接続される第２のカレントミラー回路
と、を備えて構成される請求項１記載の折れ線特性回
路。 - 【請求項４】前記最小値電圧弁別回路が、ベースが前記
第２の正転入力端子に接続され、コレクタが高電位電源
が接続されて、エミッタが第３の定電流源を介して低電
位電源に接続される第４のNPNトランジスタと、 ベースが前記第４のNPNトランジスタのエミッタ接続さ
れ、エミッタが所定の抵抗を介して前記第１の正転入力
端子に接続されとともに前記第１の出力端子に接続され
て、コレクタが低電位電源に接続される第４のPNPトラ
ンジスタと、を備えて構成される請求項１記載の折れ線
特性回路。 - 【請求項５】前記最小値電圧弁別回路が、ベースが前記
第１の正転入力端子に接続され、エミッタが第１の定電
流源を介して高電位電源に接続される第１のPNPトラン
ジスタと、 ベースが前記第２の正転入力端子に接続され、エミッタ
およびコレクタがそれぞれ前記第１のPNPトランジスタ
のエミッタおよびコレクタに共通接続される第２のPNP
トランジスタと、 入力側が前記第１および第２のPNPトランジスタのコレ
クタに共通接続され、出力側が当該最大値電圧弁別回路
の出力端子に接続される第２のバッファアンプと、 ベースに前記バッファアンプ出力電圧の分圧電圧が供給
され、エミッタが前記第１および第２のPNPトランジス
タのエミッタに共通接続される第３のPNPトランジスタ
と、 出力側が前記第１および第２のPNPトランジスタのコレ
クタに共通接続され、入力側が前記第３のPNPトランジ
スタのコレクタに接続される第１のカレントミラー回路
と、を備えて構成され、 前記最大値電圧弁別回路が、ベースが第３の正転入力端
子に接続され、エミッタが第２の定電流源を介して低電
位電源に接続される第１のNPNトランジスタと、 ベースが第４の正転入力端子に接続され、エミッタおよ
びコレクタがそれぞれ前記第１のNPNトランジスタのエ
ミッタおよびコレクタに共通接続される第２のNPNトラ
ンジスタと、 入力側が前記第１および第２のNPNトランジスタのコレ
クタに共通接続され、出力側が当該最大値電圧弁別回路
の出力端子に接続される第２のバッファアンプと、 ベースが当該最大値電圧弁別回路の出力端子に接続さ
れ、エミッタが前記第１および第２のNPNトランジスタ
のエミッタに共通接続される第３のNPNトランジスタ
と、 出力側が前記第１および第２のNPNトランジスタのコレ
クタに共通接続され、入力側が前記第３のNPNトランジ
スタのコレクタに接続される第２のカレントミラー回路
と、を備えて構成される請求項２記載の折れ線特性回
路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2257781A JP2591301B2 (ja) | 1990-09-27 | 1990-09-27 | 折れ線特性回路 |
| DE69132380T DE69132380T2 (de) | 1990-09-27 | 1991-09-27 | Verstärker mit polygonförmiger Ausgangscharakteristik |
| EP91308904A EP0478389B1 (en) | 1990-09-27 | 1991-09-27 | Amplifier having polygonal-line characteristics |
| US07/766,768 US5115152A (en) | 1990-09-27 | 1991-09-27 | Amplifier having polygonal-line characteristics employing two comparators |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2257781A JP2591301B2 (ja) | 1990-09-27 | 1990-09-27 | 折れ線特性回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04135307A JPH04135307A (ja) | 1992-05-08 |
| JP2591301B2 true JP2591301B2 (ja) | 1997-03-19 |
Family
ID=17311013
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2257781A Expired - Fee Related JP2591301B2 (ja) | 1990-09-27 | 1990-09-27 | 折れ線特性回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5115152A (ja) |
| EP (1) | EP0478389B1 (ja) |
| JP (1) | JP2591301B2 (ja) |
| DE (1) | DE69132380T2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5327021A (en) * | 1991-06-10 | 1994-07-05 | Shinko Electric Ind., Co., Ltd. | Waveform synthesizing circuit |
| JPH0590924A (ja) * | 1991-06-21 | 1993-04-09 | Iwatsu Electric Co Ltd | 広帯域サンプリング・ゲート回路 |
| FR2726706B1 (fr) * | 1994-11-07 | 1997-01-03 | Thomson Consumer Electronics | Dispositif de generation de fonctions de transfert definies par intervalles |
| US5502416A (en) * | 1995-03-31 | 1996-03-26 | Sgs-Thomson Microelectronics, Inc. | Adjustable reset threshold for an integrated regulator |
| US5650747A (en) * | 1995-10-05 | 1997-07-22 | Chen; Xiaole | Circuit technique for implementing programmable zeros in high speed CMOS filters |
| US7508228B2 (en) * | 2004-12-21 | 2009-03-24 | Teradyne, Inc. | Method and system for monitoring test signals for semiconductor devices |
| JP5825260B2 (ja) * | 2010-09-15 | 2015-12-02 | ミツミ電機株式会社 | 差動回路 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3743950A (en) * | 1972-03-03 | 1973-07-03 | Itt | Threshold detector for a voice frequency receiver |
| AU517998B2 (en) * | 1977-05-06 | 1981-09-10 | Commonwealth Of Australia, The | Signal processing system |
| JPH01140805A (ja) * | 1987-11-27 | 1989-06-02 | Nec Corp | 直流直流変換装置 |
| JPH01268263A (ja) * | 1988-04-19 | 1989-10-25 | Fuji Photo Film Co Ltd | クリップ回路 |
| US4998026A (en) * | 1989-04-19 | 1991-03-05 | Hewlett-Packard Company | Driver circuit for in-circuit overdrive/functional tester |
| US5041795A (en) * | 1990-04-27 | 1991-08-20 | Analog Devices, Inc. | Three-terminal operational amplifier and applications thereof |
-
1990
- 1990-09-27 JP JP2257781A patent/JP2591301B2/ja not_active Expired - Fee Related
-
1991
- 1991-09-27 DE DE69132380T patent/DE69132380T2/de not_active Expired - Fee Related
- 1991-09-27 EP EP91308904A patent/EP0478389B1/en not_active Expired - Lifetime
- 1991-09-27 US US07/766,768 patent/US5115152A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5115152A (en) | 1992-05-19 |
| DE69132380D1 (de) | 2000-09-28 |
| DE69132380T2 (de) | 2000-12-28 |
| JPH04135307A (ja) | 1992-05-08 |
| EP0478389B1 (en) | 2000-08-23 |
| EP0478389A1 (en) | 1992-04-01 |
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| Date | Code | Title | Description |
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|
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