JP3140399B2 - 演算増幅器を有する回路装置 - Google Patents
演算増幅器を有する回路装置Info
- Publication number
- JP3140399B2 JP3140399B2 JP09200419A JP20041997A JP3140399B2 JP 3140399 B2 JP3140399 B2 JP 3140399B2 JP 09200419 A JP09200419 A JP 09200419A JP 20041997 A JP20041997 A JP 20041997A JP 3140399 B2 JP3140399 B2 JP 3140399B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- current
- output
- input
- operational amplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G1/00—Details of arrangements for controlling amplification
- H03G1/0005—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
- H03G1/0088—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal using discontinuously variable devices, e.g. switch-operated
Landscapes
- Amplifiers (AREA)
- Analogue/Digital Conversion (AREA)
Description
【0001】
【発明の属する技術分野】本発明は、1つの入力側と、
1つの出力側と、第1の演算増幅器と、電流コピー回路
とを有する回路装置であって、前記電流コピー回路は、
電流入力側と電流出力側とを有し、当該回路装置は、固
定または調整可能な非反転利得を備えた増幅器の特性を
有する形式の回路装置に関する。
1つの出力側と、第1の演算増幅器と、電流コピー回路
とを有する回路装置であって、前記電流コピー回路は、
電流入力側と電流出力側とを有し、当該回路装置は、固
定または調整可能な非反転利得を備えた増幅器の特性を
有する形式の回路装置に関する。
【0002】
【従来の技術】すでに公知のように、演算増幅器は差動
増幅器の原理に基づいた増幅器であり、集積形態、とり
わけモノリシック集積半導体回路の形態で実現される。
T.TietzeとCh.Schenk著の刊行物「Electronic Circuit
s, Design and Applicatons」,1991, ISBN 0-387-50475
-4, pp132-137には、非反転増幅器の特性を有する回路
構成、または反転増幅器の特性を有する回路構成を1つ
の演算増幅器により、その2つの入力側と出力側との抵
抗回路によって実現することが記載されている。
増幅器の原理に基づいた増幅器であり、集積形態、とり
わけモノリシック集積半導体回路の形態で実現される。
T.TietzeとCh.Schenk著の刊行物「Electronic Circuit
s, Design and Applicatons」,1991, ISBN 0-387-50475
-4, pp132-137には、非反転増幅器の特性を有する回路
構成、または反転増幅器の特性を有する回路構成を1つ
の演算増幅器により、その2つの入力側と出力側との抵
抗回路によって実現することが記載されている。
【0003】ここでの反転増幅器の場合は、値r1を有
する第1の抵抗が演算増幅器の出力側をこれの反転入力
側に接続する。さらに値r2を有する第2の抵抗がこの
回路構成の入力側と演算増幅器の反転入力側との間に接
続されている。従って2つの抵抗の共通接続点は演算増
幅器の反転入力側に接続されている。その非反転入力側
は回路ゼロ点に接続されている。
する第1の抵抗が演算増幅器の出力側をこれの反転入力
側に接続する。さらに値r2を有する第2の抵抗がこの
回路構成の入力側と演算増幅器の反転入力側との間に接
続されている。従って2つの抵抗の共通接続点は演算増
幅器の反転入力側に接続されている。その非反転入力側
は回路ゼロ点に接続されている。
【0004】この反転増幅器の利得vは次のとおりであ
る。負の符号は入力信号と出力信号との間での180゜
の位相シフトを表す。
る。負の符号は入力信号と出力信号との間での180゜
の位相シフトを表す。
【0005】v=−r1/r2 (1) 一方非反転増幅器の場合は、値r1’を有する第1の抵
抗が演算増幅器の出力側に接続されている。値r2’を
有する第2の抵抗が回路ゼロ点に接続されており、かつ
前記の第1の抵抗に直列に接続されている。2つの抵抗
の共通接続点は演算増幅器の反転入力側に接続されてお
り、この演算増幅器の入力側は非反転増幅器の入力側と
同じである。この増幅器の利得v’は次のとおりであ
る。
抗が演算増幅器の出力側に接続されている。値r2’を
有する第2の抵抗が回路ゼロ点に接続されており、かつ
前記の第1の抵抗に直列に接続されている。2つの抵抗
の共通接続点は演算増幅器の反転入力側に接続されてお
り、この演算増幅器の入力側は非反転増幅器の入力側と
同じである。この増幅器の利得v’は次のとおりであ
る。
【0006】v’=1+r1’/r2’ (2) 言い替えると、正の符号は入力信号と出力信号との位相
が一致していることを示す。
が一致していることを示す。
【0007】上に説明した反転増幅器と比較すると、非
反転増幅器はその利得が1と等しいかまたは1以上であ
るという欠点を有する。
反転増幅器はその利得が1と等しいかまたは1以上であ
るという欠点を有する。
【0008】2つの抵抗が上記のように1つの集積半導
体回路に組み込まれている場合はさらに、1から1.2
5の間の利得値を得ることが困難である。なぜなら、そ
のために不利な抵抗値が必要だからである。
体回路に組み込まれている場合はさらに、1から1.2
5の間の利得値を得ることが困難である。なぜなら、そ
のために不利な抵抗値が必要だからである。
【0009】さらにこのように利得が小さい場合には、
次のような非反転増幅器の欠点が生じる。すなわち、2
つの入力側のそれぞれの電位が増幅器の入力電圧に等し
いという非反転増幅器の特性に基づく欠点が生じる。そ
のため各入力は入力電圧に追従しなければならないが、
この入力電圧の最大値はかなりの大きさになることがあ
る。さらに、増幅器によってちゃんと処理することので
きる入力電圧範囲はそのコモンモード入力レンジを基準
にする。
次のような非反転増幅器の欠点が生じる。すなわち、2
つの入力側のそれぞれの電位が増幅器の入力電圧に等し
いという非反転増幅器の特性に基づく欠点が生じる。そ
のため各入力は入力電圧に追従しなければならないが、
この入力電圧の最大値はかなりの大きさになることがあ
る。さらに、増幅器によってちゃんと処理することので
きる入力電圧範囲はそのコモンモード入力レンジを基準
にする。
【0010】利得が小さい場合には、コモンモード入力
レンジの大きな値を実現するのは可能であるにしても非
常に困難である。さらに、今日の集積半導体回路はしば
しばデジタルサブ回路とアナログサブ回路を有し、この
デジタルサブ回路はデジタル信号を処理し、第1の基準
電位に相応するデジタルゼロ点を有し、アナログサブ回
路はアナログ信号を処理し、第2の基準電位に相応する
アナログ回路ゼロ点を有し、非反転増幅器の場合、第2
の抵抗の電流はアナログ回路ゼロ点の電位に流れる。
レンジの大きな値を実現するのは可能であるにしても非
常に困難である。さらに、今日の集積半導体回路はしば
しばデジタルサブ回路とアナログサブ回路を有し、この
デジタルサブ回路はデジタル信号を処理し、第1の基準
電位に相応するデジタルゼロ点を有し、アナログサブ回
路はアナログ信号を処理し、第2の基準電位に相応する
アナログ回路ゼロ点を有し、非反転増幅器の場合、第2
の抵抗の電流はアナログ回路ゼロ点の電位に流れる。
【0011】アナログ回路が、集積半導体回路のメイン
回路ゼロ点を基準にして十分に低い直列抵抗を有する場
合だけ、電流がこの中に流れ、アナログ回路ゼロ点の所
望の電位に重畳される干渉電圧を引き起こすことがな
い。しかし必要な低直列抵抗は集積半導体回路の(従わ
なければならない)他の条件のためしばしば実現するこ
とができない。
回路ゼロ点を基準にして十分に低い直列抵抗を有する場
合だけ、電流がこの中に流れ、アナログ回路ゼロ点の所
望の電位に重畳される干渉電圧を引き起こすことがな
い。しかし必要な低直列抵抗は集積半導体回路の(従わ
なければならない)他の条件のためしばしば実現するこ
とができない。
【0012】
【発明が解決しようとする課題】本発明の課題は、これ
ら4つの異なる問題点を解決する回路装置を提供するこ
とである。
ら4つの異なる問題点を解決する回路装置を提供するこ
とである。
【0013】
【課題を解決するための手段】上記課題は本発明によ
り、1つの入力側と、1つの出力側と、第1の演算増幅
器と、電流コピー回路とを有する回路装置であって、前
記電流コピー回路は、電流入力側と電流出力側とを有
し、当該回路装置は、固定または調整可能な非反転利得
を備えた増幅器の特性を有する形式のものにおいて、第
1の演算増幅器は、反転入力側と非反転入力側を有し、
さらに1つの出力側を有し、該出力側はまた当該回路装
置の信号出力側であり、前記非反転入力側は第1の基準
電位に接続されており、前記出力側は第1の抵抗を介し
て反転入力側に接続されており、当該回路装置の入力側
は第2の抵抗を介して電流コピー回路の電流入力側に接
続されており、電流コピー回路の電流出力側は第1の演
算増幅器の反転入力側と接続されており、電流コピー回
路の出力側部分は第2の基準電位に接続されており、電
流コピー回路の入力側部分は第1の基準電位に接続され
ているように構成して解決される。
り、1つの入力側と、1つの出力側と、第1の演算増幅
器と、電流コピー回路とを有する回路装置であって、前
記電流コピー回路は、電流入力側と電流出力側とを有
し、当該回路装置は、固定または調整可能な非反転利得
を備えた増幅器の特性を有する形式のものにおいて、第
1の演算増幅器は、反転入力側と非反転入力側を有し、
さらに1つの出力側を有し、該出力側はまた当該回路装
置の信号出力側であり、前記非反転入力側は第1の基準
電位に接続されており、前記出力側は第1の抵抗を介し
て反転入力側に接続されており、当該回路装置の入力側
は第2の抵抗を介して電流コピー回路の電流入力側に接
続されており、電流コピー回路の電流出力側は第1の演
算増幅器の反転入力側と接続されており、電流コピー回
路の出力側部分は第2の基準電位に接続されており、電
流コピー回路の入力側部分は第1の基準電位に接続され
ているように構成して解決される。
【0014】
【発明の実施の形態】本発明の第1の有利な実施例によ
れば、第2の抵抗は第1および第2の部分抵抗からな
り、当該部分抵抗は直列に相互に接続されており、第1
のスイッチが電流コピー回路の電流入力側と第1の部分
抵抗との間に配置されており、第2のスイッチが電流入
力側と部分抵抗の接続点との間に配置されている。
れば、第2の抵抗は第1および第2の部分抵抗からな
り、当該部分抵抗は直列に相互に接続されており、第1
のスイッチが電流コピー回路の電流入力側と第1の部分
抵抗との間に配置されており、第2のスイッチが電流入
力側と部分抵抗の接続点との間に配置されている。
【0015】本発明の第2の有利な実施例によれば、電
流コピー回路の入力側部分は第2の演算増幅器を有して
おり、該演算増幅器は反転入力側と、非反転入力側と、
出力側を有し、前記出力側は、電流コピー回路の電流入
力側であり、かつ反転入力側と接続されており、非反転
入力側は第1の基準電位に接続されている。
流コピー回路の入力側部分は第2の演算増幅器を有して
おり、該演算増幅器は反転入力側と、非反転入力側と、
出力側を有し、前記出力側は、電流コピー回路の電流入
力側であり、かつ反転入力側と接続されており、非反転
入力側は第1の基準電位に接続されている。
【0016】本発明の第3の有利な実施例によれば、電
流コピー回路の入力側部分は第2の演算増幅器を有し、
該第2の演算増幅器は、反転入力側と、非反転入力側
と、出力側を有し、該出力側は、電流コピー回路の電流
入力側であり、前記非反転入力側は第1の基準電位に接
続されており、第1の直列回路が第3および第4のスイ
ッチにより形成され、第2の直列回路が第5および第6
のスイッチにより形成され、前記第1および第2の直列
回路は電流コピー回路の入力側と反転入力側との間に接
続されており、第1の部分抵抗は、第3および第4のス
イッチの接続点と、第5および第6のスイッチの接続点
との間に接続されており、第2の部分抵抗は、第5およ
び第6のスイッチの接続点に接続されており、第3と第
4のスイッチが同時に閉成されるか、または第5と第6
のスイッチが同時に閉成され、電流コピー回路の電流出
力側は、第1の演算増幅器の反転入力側と、恒久的に閉
じたスイッチを介して接続されている。
流コピー回路の入力側部分は第2の演算増幅器を有し、
該第2の演算増幅器は、反転入力側と、非反転入力側
と、出力側を有し、該出力側は、電流コピー回路の電流
入力側であり、前記非反転入力側は第1の基準電位に接
続されており、第1の直列回路が第3および第4のスイ
ッチにより形成され、第2の直列回路が第5および第6
のスイッチにより形成され、前記第1および第2の直列
回路は電流コピー回路の入力側と反転入力側との間に接
続されており、第1の部分抵抗は、第3および第4のス
イッチの接続点と、第5および第6のスイッチの接続点
との間に接続されており、第2の部分抵抗は、第5およ
び第6のスイッチの接続点に接続されており、第3と第
4のスイッチが同時に閉成されるか、または第5と第6
のスイッチが同時に閉成され、電流コピー回路の電流出
力側は、第1の演算増幅器の反転入力側と、恒久的に閉
じたスイッチを介して接続されている。
【0017】本発明の利点は、第1および第2の抵抗の
それぞれの値がR1およびR2によってそれぞれ表され
る場合、本発明の非反転増幅器の利得VがR1/R2に
等しくなることである。
それぞれの値がR1およびR2によってそれぞれ表され
る場合、本発明の非反転増幅器の利得VがR1/R2に
等しくなることである。
【0018】V=+R1/R2 (3) その結果、式(2)から生じる利得が1に等しいかまた
は1より大きくという制限が重要でなくなり、0と1と
の間の利得値を実現することができる。
は1より大きくという制限が重要でなくなり、0と1と
の間の利得値を実現することができる。
【0019】本発明のさらなる利点は、今や簡単に1か
ら1.25の間の利得を実現できることである。付加的
に、回路ゼロ点には抵抗が接続されておらず、その結果
これを流れる電流がなく、従ってアナログ回路ゼロ点の
電位はこれによって影響を受けない。
ら1.25の間の利得を実現できることである。付加的
に、回路ゼロ点には抵抗が接続されておらず、その結果
これを流れる電流がなく、従ってアナログ回路ゼロ点の
電位はこれによって影響を受けない。
【0020】
【実施例】次に本発明を図示の実施例に付き図面を用い
て詳細に説明する。
て詳細に説明する。
【0021】本発明が基礎としているところの原理を説
明するために、図1のブロック回路には、セットまたは
調整可能な非反転利得Vを有する増幅器の回路装置が示
されている。この回路装置は入力側Eおよび出力側Aを
有し、結果的に、入力側Eに加えられた信号は、第1の
基準電位P1に関して、セット利得Vによって増幅され
た後に、出力側Aに現れる。
明するために、図1のブロック回路には、セットまたは
調整可能な非反転利得Vを有する増幅器の回路装置が示
されている。この回路装置は入力側Eおよび出力側Aを
有し、結果的に、入力側Eに加えられた信号は、第1の
基準電位P1に関して、セット利得Vによって増幅され
た後に、出力側Aに現れる。
【0022】増幅器の重要な部分は、第1の演算増幅器
3と、電流入力側および電流出力側を有する電流コピー
回路8と、抵抗値R1を有する抵抗1と、抵抗値R2を
有する抵抗2とである。電流コピー回路8は、共通に使
用される、電流源の記号である円を2つ重ねることによ
って表されている。
3と、電流入力側および電流出力側を有する電流コピー
回路8と、抵抗値R1を有する抵抗1と、抵抗値R2を
有する抵抗2とである。電流コピー回路8は、共通に使
用される、電流源の記号である円を2つ重ねることによ
って表されている。
【0023】演算増幅器3は、演算増幅器のブロック回
路図において一般に使用されているようなプラス記号を
備えている非反転入力側31と、マイナス記号を備えて
いる反転入力側32とを有している。演算増幅器3の出
力側33は同時に、回路装置の出力側Aである。非反転
入力側31は、第1の基準電位P1に接続されている。
路図において一般に使用されているようなプラス記号を
備えている非反転入力側31と、マイナス記号を備えて
いる反転入力側32とを有している。演算増幅器3の出
力側33は同時に、回路装置の出力側Aである。非反転
入力側31は、第1の基準電位P1に接続されている。
【0024】出力側33は第1の抵抗1を介して反転入
力側32に接続されており、反転入力側は電流コピー回
路8の電流出力側に接続されている。この電流コピー回
路8の電流入力側は、第2の抵抗2を介して回路装置の
入力側Eに接続されている。
力側32に接続されており、反転入力側は電流コピー回
路8の電流出力側に接続されている。この電流コピー回
路8の電流入力側は、第2の抵抗2を介して回路装置の
入力側Eに接続されている。
【0025】図1および図2の実施例における第2の演
算増幅器である、電流コピー回路8の入力部は、第1の
基準電位P1に接続されている。精確に言えば、演算増
幅器80の場合、この接続は非反転入力側において行わ
れている。演算増幅器80の反転入力側および出力側は
相互に接続されておりかつカーレントミラー8の電流入
力側である。電流コピー回路8の出力部は、第2の基準
電位P2に接続されている。
算増幅器である、電流コピー回路8の入力部は、第1の
基準電位P1に接続されている。精確に言えば、演算増
幅器80の場合、この接続は非反転入力側において行わ
れている。演算増幅器80の反転入力側および出力側は
相互に接続されておりかつカーレントミラー8の電流入
力側である。電流コピー回路8の出力部は、第2の基準
電位P2に接続されている。
【0026】第2の抵抗2を介して流れかつ電流コピー
回路8の入力回路に入りかつ電流値Iを有している電流
は、電流コピー回路の本来の特性に応じて、電流コピー
回路の出力回路に、同じ電流値Iを以て現れかつ同様に
この電流コピー回路の出力回路に流れ込む。換言すれ
ば、この電流は「コピーされる」。
回路8の入力回路に入りかつ電流値Iを有している電流
は、電流コピー回路の本来の特性に応じて、電流コピー
回路の出力回路に、同じ電流値Iを以て現れかつ同様に
この電流コピー回路の出力回路に流れ込む。換言すれ
ば、この電流は「コピーされる」。
【0027】入力抵抗は演算増幅器の場合理想的には無
限大に等しいが、実際にはメガオームの範囲にあるの
で、電流値Iを有するコピーされた電流は専ら、第1の
抵抗1を介して流れる。従って、上式(3)は有効であ
る。
限大に等しいが、実際にはメガオームの範囲にあるの
で、電流値Iを有するコピーされた電流は専ら、第1の
抵抗1を介して流れる。従って、上式(3)は有効であ
る。
【0028】図2の図示の本発明の実施例の場合、図1
の第2の抵抗2は、それぞれ抵抗値R21,R22を有
する第1および第2の抵抗21,22によって置換され
ている。これらの部分抵抗は直列に接続されている。電
流コピー回路80の電流入力側と第1の部分抵抗21と
の間に第1のスイッチ51が設けられておりかつこの電
流入力側と部分抵抗21,22間の接続点との間に第2
のスイッチ61が設けられている。
の第2の抵抗2は、それぞれ抵抗値R21,R22を有
する第1および第2の抵抗21,22によって置換され
ている。これらの部分抵抗は直列に接続されている。電
流コピー回路80の電流入力側と第1の部分抵抗21と
の間に第1のスイッチ51が設けられておりかつこの電
流入力側と部分抵抗21,22間の接続点との間に第2
のスイッチ61が設けられている。
【0029】従って、それぞれのスイッチ51,61を
相応に閉成することによって利得Vの2つの異なった値
をセットすることができる: −スイッチ61が図示のように開放しておりかつスイッ
チ51が図示のように閉成されているとき、抵抗値R
21,R22の和R21+R22は有効であり、かつ −スイッチ51が開放しておりかつスイッチ61が閉成
されているか、または両方のスイッチ51,61が閉成
されているとき、抵抗値R22のみが有効である。
相応に閉成することによって利得Vの2つの異なった値
をセットすることができる: −スイッチ61が図示のように開放しておりかつスイッ
チ51が図示のように閉成されているとき、抵抗値R
21,R22の和R21+R22は有効であり、かつ −スイッチ51が開放しておりかつスイッチ61が閉成
されているか、または両方のスイッチ51,61が閉成
されているとき、抵抗値R22のみが有効である。
【0030】図3には、電流コピー回路のみならず、ス
イッチ51,61も集積半導体回路の部分に向いたもの
であるとき、図2の実施例より一層有利である、本発明
の別の実施例が示されている。この場合スイッチ51,
61はトランジスタの形の電子スイッチであり、かつオ
ン状態におけるこれらそれぞれの内部抵抗値、所謂ON
抵抗値は電圧に依存しており、かつ更に、無視できるも
のではない。特に、図2の回路装置の場合、値Iを有す
る電流はスイッチ51,61を介して流れるので、この
ON抵抗値は抵抗値R21,R22に加算される。
イッチ51,61も集積半導体回路の部分に向いたもの
であるとき、図2の実施例より一層有利である、本発明
の別の実施例が示されている。この場合スイッチ51,
61はトランジスタの形の電子スイッチであり、かつオ
ン状態におけるこれらそれぞれの内部抵抗値、所謂ON
抵抗値は電圧に依存しており、かつ更に、無視できるも
のではない。特に、図2の回路装置の場合、値Iを有す
る電流はスイッチ51,61を介して流れるので、この
ON抵抗値は抵抗値R21,R22に加算される。
【0031】図3の回路装置はこの欠点を有していな
い。このために、電流コピー回路8′においてまず第1
に、図2に示されている接続のような、第2の演算増幅
器80′の反転入力側とその出力側との間の接続が省略
されておりかつ反転入力側それ自体が接続形成されてい
る。
い。このために、電流コピー回路8′においてまず第1
に、図2に示されている接続のような、第2の演算増幅
器80′の反転入力側とその出力側との間の接続が省略
されておりかつ反転入力側それ自体が接続形成されてい
る。
【0032】このために、別のスイッチ52が、スイッ
チ51と部分抵抗21との接続点と、演算増幅器80′
の反転入力側との間に設けられている。同様に、この反
転入力側と、部分抵抗21,22の接続点との間に別の
スイッチ62が接続されている。従って、抵抗51およ
び52、および61および62はそれぞれ、スイッチの
第1および第2の直列回路を形成している。これら直列
回路のそれぞれにおいて、スイッチは同時に閉成または
開放されなければならない。
チ51と部分抵抗21との接続点と、演算増幅器80′
の反転入力側との間に設けられている。同様に、この反
転入力側と、部分抵抗21,22の接続点との間に別の
スイッチ62が接続されている。従って、抵抗51およ
び52、および61および62はそれぞれ、スイッチの
第1および第2の直列回路を形成している。これら直列
回路のそれぞれにおいて、スイッチは同時に閉成または
開放されなければならない。
【0033】この場合も、それぞれのスイッチ51,5
2および/または61,62を相応に閉成することによ
って利得Vの2つの異なった値をセットすることが可能
である: −スイッチ61,62が図示のように開放しておりかつ
スイッチ51,52が図示のように閉成されていると
き、抵抗値R21,R22の和R21+R22は有効で
あり、かつ −スイッチ51,52が開放しておりかつスイッチ6
1,62が閉成されているか、または4つすべてのスイ
ッチが閉成されているとき、抵抗値R22のみが有効で
ある。
2および/または61,62を相応に閉成することによ
って利得Vの2つの異なった値をセットすることが可能
である: −スイッチ61,62が図示のように開放しておりかつ
スイッチ51,52が図示のように閉成されていると
き、抵抗値R21,R22の和R21+R22は有効で
あり、かつ −スイッチ51,52が開放しておりかつスイッチ6
1,62が閉成されているか、または4つすべてのスイ
ッチが閉成されているとき、抵抗値R22のみが有効で
ある。
【0034】図3の回路装置も、図示の状態において、
スイッチ51を流れかつ値Iを有している電流によって
発生される、スイッチ51のON抵抗値に基づいた電圧
降下を有しているが、この電圧降下は、スイッチ51と
部分抵抗21との接続点において生じる電圧に不都合に
作用しない。というのは、明らかにこの接続点は、スイ
ッチ52を介して第1の基準電位P1に仮想接続されて
いるからである。同じことは、スイッチ61,62が閉
成されているときにも相応のことが成り立つ。このこと
は、上述した電圧降下が演算増幅器80′の出力電圧を
制限しないかまたはそれを飽和状態に駆動しない限り、
当てはまる。
スイッチ51を流れかつ値Iを有している電流によって
発生される、スイッチ51のON抵抗値に基づいた電圧
降下を有しているが、この電圧降下は、スイッチ51と
部分抵抗21との接続点において生じる電圧に不都合に
作用しない。というのは、明らかにこの接続点は、スイ
ッチ52を介して第1の基準電位P1に仮想接続されて
いるからである。同じことは、スイッチ61,62が閉
成されているときにも相応のことが成り立つ。このこと
は、上述した電圧降下が演算増幅器80′の出力電圧を
制限しないかまたはそれを飽和状態に駆動しない限り、
当てはまる。
【0035】電流コピー回路8′の電流入力側および電
流出力側におけるそれぞれの電圧が同一であることを保
証するために、持続的に閉成されているスイッチ34を
設けるという手段がとられている。このスイッチは第1
の演算増幅器3の反転入力側32を電流コピー回路8′
の電流出力側に接続し、かつ勿論、その他のスイッチと
同様に、半導体素子によって実現されている。スイッチ
34は、必要であれば、図1および図2の回路に挿入す
ることもできる。
流出力側におけるそれぞれの電圧が同一であることを保
証するために、持続的に閉成されているスイッチ34を
設けるという手段がとられている。このスイッチは第1
の演算増幅器3の反転入力側32を電流コピー回路8′
の電流出力側に接続し、かつ勿論、その他のスイッチと
同様に、半導体素子によって実現されている。スイッチ
34は、必要であれば、図1および図2の回路に挿入す
ることもできる。
【0036】スイッチとして絶縁ゲート電界効果トラン
ジスタの場合、スイッチ34,61,62を実現する電
界効果トランジスタのゲート電極のそれぞれの幅対長さ
比、即ち所謂W/L比は同一にされなければならない。
ジスタの場合、スイッチ34,61,62を実現する電
界効果トランジスタのゲート電極のそれぞれの幅対長さ
比、即ち所謂W/L比は同一にされなければならない。
【0037】部分抵抗21が十分に低い値を有している
ならば、別のスイッチ52,62は省略することができ
かつ演算増幅器80′の反転入力側は、部分抵抗21と
スイッチ51との接続点に接続することができる。
ならば、別のスイッチ52,62は省略することができ
かつ演算増幅器80′の反転入力側は、部分抵抗21と
スイッチ51との接続点に接続することができる。
【0038】2つより多くの利得値をセットすることが
できるようにしたならば、図2および図3の実施例に示
されているように部分抵抗21,22によって形成され
る直列回路は勿論、該直列回路に付加された別の部分抵
抗を有することができ、その場合これら部分抵抗には相
応に別のスイッチが割り当てられなければならない。
できるようにしたならば、図2および図3の実施例に示
されているように部分抵抗21,22によって形成され
る直列回路は勿論、該直列回路に付加された別の部分抵
抗を有することができ、その場合これら部分抵抗には相
応に別のスイッチが割り当てられなければならない。
【0039】図4には、集積された相補エンハンスメン
トモード絶縁ゲート電界効果トランジスタの技術、即ち
所謂CMOS技術を使用して実現されている電流コピー
回路8のブロック回路図が示されている。
トモード絶縁ゲート電界効果トランジスタの技術、即ち
所謂CMOS技術を使用して実現されている電流コピー
回路8のブロック回路図が示されている。
【0040】詳細には、図4のブロック回路は、2つの
トランジスタ83,84によって形成されている第1の
直列回路81を示している。これらトランジスタは、作
動電位Uと第2の基準電位P2との間に接続されてお
り、直列に接続された制御される電流路を有しておりか
つ相互に相補的な導電形である。
トランジスタ83,84によって形成されている第1の
直列回路81を示している。これらトランジスタは、作
動電位Uと第2の基準電位P2との間に接続されてお
り、直列に接続された制御される電流路を有しておりか
つ相互に相補的な導電形である。
【0041】更に、2つのトランジスタ85,86によ
って形成されている第2の直列回路82が存在してい
る。これらトランジスタは、作動電位Uと第2の基準電
位P2との間に接続されており、直列に接続された制御
される電流路を有しておりかつ相互に相補的な導電形で
ある。トランジスタ83および85はpチャネルトラン
ジスタでありかつトランジスタ84および86はnチャ
ネルトランジスタである。2つのトランジスタ83,8
5の制御端子は相互に接続されており、2つのトランジ
スタ84,86の制御端子も同様に相互に接続されてい
る。
って形成されている第2の直列回路82が存在してい
る。これらトランジスタは、作動電位Uと第2の基準電
位P2との間に接続されており、直列に接続された制御
される電流路を有しておりかつ相互に相補的な導電形で
ある。トランジスタ83および85はpチャネルトラン
ジスタでありかつトランジスタ84および86はnチャ
ネルトランジスタである。2つのトランジスタ83,8
5の制御端子は相互に接続されており、2つのトランジ
スタ84,86の制御端子も同様に相互に接続されてい
る。
【0042】第1の直列回路81のトランジスタ83,
84の制御される電流路の間の接続点は、別の演算増幅
器87の非反転入力側に接続されており、その反転入力
側は第1の基準電位P1に接続されている。
84の制御される電流路の間の接続点は、別の演算増幅
器87の非反転入力側に接続されており、その反転入力
側は第1の基準電位P1に接続されている。
【0043】演算増幅器87は差動出力側を有してお
り、その一方の端子は2つのトランジスタ84,86の
制御端子間の接続点に接続されておりかつその他方の端
子は2つのトランジスタ83,85の制御端子間の接続
点に接続されている。
り、その一方の端子は2つのトランジスタ84,86の
制御端子間の接続点に接続されておりかつその他方の端
子は2つのトランジスタ83,85の制御端子間の接続
点に接続されている。
【0044】更に、これら端子のそれぞれは、それぞれ
のコンデンサ88および89を介して、第1の直列回路
81のトランジスタの制御される電流路間の接続点に接
続されている。別の演算増幅器87の固有の内部回路に
依存して、コンデンサ88またはコンデンサ89を設け
るようにすることもできる。
のコンデンサ88および89を介して、第1の直列回路
81のトランジスタの制御される電流路間の接続点に接
続されている。別の演算増幅器87の固有の内部回路に
依存して、コンデンサ88またはコンデンサ89を設け
るようにすることもできる。
【0045】図4には、値Iを有する電流に関して電流
コピー回路8の特性も示されている。この電流は、トラ
ンジスタ83を流れる「正」の電流IPとトランジスタ
84を流れる「負」の電流INとに分割されている。相
応に、同一の、コピーされた電流I′PおよびI′Nが
それぞれ、第2の直列回路82のトランジスタ85,8
6に流れかつ値Iを有しているコピーされた電流に加算
される。
コピー回路8の特性も示されている。この電流は、トラ
ンジスタ83を流れる「正」の電流IPとトランジスタ
84を流れる「負」の電流INとに分割されている。相
応に、同一の、コピーされた電流I′PおよびI′Nが
それぞれ、第2の直列回路82のトランジスタ85,8
6に流れかつ値Iを有しているコピーされた電流に加算
される。
【0046】更に、次のことを指摘しておく:通例、専
らデジタル信号を処理する集積された半導体回路は作動
電圧源によって給電される。この作動電圧源のマイナス
極は回路零点として用いられ、従ってデジタル回路零点
とも称される。製造者のデータにおいて、このデジタル
回路零点の電位はしばしば、VSSと短縮されかつ正の
電位はしばしばVddまたはVccと表される。更に、
デジタル回路零点に関して負の電圧を有する作動電圧源
は必要でない。作動電圧の今日普及しておりかつ通例そ
うである値VddまたはVccは+5Vである。
らデジタル信号を処理する集積された半導体回路は作動
電圧源によって給電される。この作動電圧源のマイナス
極は回路零点として用いられ、従ってデジタル回路零点
とも称される。製造者のデータにおいて、このデジタル
回路零点の電位はしばしば、VSSと短縮されかつ正の
電位はしばしばVddまたはVccと表される。更に、
デジタル回路零点に関して負の電圧を有する作動電圧源
は必要でない。作動電圧の今日普及しておりかつ通例そ
うである値VddまたはVccは+5Vである。
【0047】アナログ信号は、アナログ回路零点と見な
すことができる基準電位に関して正および負の値をとる
可能性があるので、アナログ信号を処理する集積された
半導体回路は、このアナログ回路零点に関して正および
負の値の両方を有している作動電圧源、換言すればバイ
ポーラ作動電圧源を必要とする。その場合基準電位が0
Vに選択されているとすれば、それは文字通り、アナロ
グ回路「零点」である。しかしその場合、VSSは例え
ば値−2.5Vを有していなければならず、かつVdd
またはVccは値+2.5Vを有していなければならな
い。
すことができる基準電位に関して正および負の値をとる
可能性があるので、アナログ信号を処理する集積された
半導体回路は、このアナログ回路零点に関して正および
負の値の両方を有している作動電圧源、換言すればバイ
ポーラ作動電圧源を必要とする。その場合基準電位が0
Vに選択されているとすれば、それは文字通り、アナロ
グ回路「零点」である。しかしその場合、VSSは例え
ば値−2.5Vを有していなければならず、かつVdd
またはVccは値+2.5Vを有していなければならな
い。
【0048】以下にハイブリッド回路と称する、アナロ
グおよびデジタル信号の両方を処理する集積された半導
体回路に対して、このことは、例えば、デジタル回路零
点が−2.5Vの電位VSSを有し、一方アナログ回路
零点が0Vを有していることを意味している。しかし、
このためには、上述したバイポーラ作動電圧源が必要で
ある。このことを回避するために、アナログ回路零点が
+2.5Vに設定されかつデジタル回路「零点」が0V
に設定されることが、混合回路では頻繁に行われてい
る。
グおよびデジタル信号の両方を処理する集積された半導
体回路に対して、このことは、例えば、デジタル回路零
点が−2.5Vの電位VSSを有し、一方アナログ回路
零点が0Vを有していることを意味している。しかし、
このためには、上述したバイポーラ作動電圧源が必要で
ある。このことを回避するために、アナログ回路零点が
+2.5Vに設定されかつデジタル回路「零点」が0V
に設定されることが、混合回路では頻繁に行われてい
る。
【0049】この選択および挙げられた電圧値は必須と
いうことではないので、これまでの説明は、第1および
第2の基準電位P1,P2について述べることで一般化
される。上述の電圧値およびその極性に対して、第1お
よび第2の基準電位P1,P2はそれぞれ、いずれの場
合も、上述したアナログ回路零点およびデジタル回路零
点に対応するものである。
いうことではないので、これまでの説明は、第1および
第2の基準電位P1,P2について述べることで一般化
される。上述の電圧値およびその極性に対して、第1お
よび第2の基準電位P1,P2はそれぞれ、いずれの場
合も、上述したアナログ回路零点およびデジタル回路零
点に対応するものである。
【図1】本発明が基礎としているところの原理を説明す
るためのブロック回路図である。
るためのブロック回路図である。
【図2】本発明の1つの有利な実施例のブロック回路図
である。
である。
【図3】本発明の別つの有利な実施例のブロック回路図
である。
である。
【図4】CMOS技術を使用して実現された電流コピー
回路のブロック回路図である。
回路のブロック回路図である。
1,2,21,22 抵抗、 3,80 演算増幅器、
8,8′ コピー回路、 34,51,52,61,
62 電子スイッチ、 P1,P2 基準電位、 81
〜84 トランジスタ、 87 差動増幅器
8,8′ コピー回路、 34,51,52,61,
62 電子スイッチ、 P1,P2 基準電位、 81
〜84 トランジスタ、 87 差動増幅器
───────────────────────────────────────────────────── フロントページの続き (73)特許権者 594204055 エンヴェック メス− ウント レーゲ ルテヒニク ゲゼルシャフト ミット ベシュレンクテル ハフツング ウント コンパニー ドイツ連邦共和国 ヴァイル アム ラ イン コルマーラーシュトラーセ 6 Colmarer Strasse6, D−79576Weil am Rhein, Germany (73)特許権者 595158245 ヴェガ グリースハーバー コマンディ トゲゼルシャフト ドイツ連邦共和国 ヴォルフアッハ ハ ウプトシュトラーセ 1−7 (73)特許権者 595158256 カヴリコ コーポレイション アメリカ合衆国 カリフォルニア ムー アパーク ロスアンジェルス アヴェニ ュー 14501 (72)発明者 ペートルス ハー セーシンク オランダ国 ベスト グレンスフューフ ェル 9 (56)参考文献 特開 平5−226945(JP,A) (58)調査した分野(Int.Cl.7,DB名) H03F 1/00 - 3/72 H03G 3/00 - 3/34
Claims (4)
- 【請求項1】 1つの入力側と、1つの出力側と、第1
の演算増幅器と、電流コピー回路とを有する回路装置で
あって、 前記電流コピー回路は、電流入力側と電流出力側とを有
し、 当該回路装置は、固定または調整可能な非反転利得を備
えた増幅器の特性を有する形式のものにおいて、 第1の演算増幅器は、反転入力側と非反転入力側を有
し、さらに1つの出力側を有し、該出力側はまた当該回
路装置の信号出力側であり、 前記非反転入力側は第1の基準電位に接続されており、 前記出力側は第1の抵抗を介して反転入力側に接続され
ており、 当該回路装置の入力側は第2の抵抗を介して電流コピー
回路の電流入力側に接続されており、 電流コピー回路の電流出力側は第1の演算増幅器の反転
入力側と接続されており、 電流コピー回路の出力側部分は第2の基準電位に接続さ
れており、 電流コピー回路の入力側部分は第1の基準電位に接続さ
れている、ことを特徴とする回路装置。 - 【請求項2】 第2の抵抗は第1および第2の部分抵抗
からなり、 当該部分抵抗は直列に相互に接続されており、 第1のスイッチが電流コピー回路の電流入力側と第1の
部分抵抗との間に配置されており、 第2のスイッチが電流入力側と部分抵抗の接続点との間
に配置されている、請求項1記載の回路装置。 - 【請求項3】 電流コピー回路の入力側部分は第2の演
算増幅器を有しており、 該演算増幅器は反転入力側と、非反転入力側と、出力側
を有し、 前記出力側は、電流コピー回路の電流入力側であり、か
つ反転入力側と接続されており、 非反転入力側は第1の基準電位に接続されている、請求
項1記載の回路装置。 - 【請求項4】 電流コピー回路の入力側部分は第2の演
算増幅器を有し、 該第2の演算増幅器は、反転入力側と、非反転入力側
と、出力側を有し、 該出力側は、電流コピー回路の電流入力側であり、 前記非反転入力側は第1の基準電位に接続されており、第1の直列回路が第3および第4のスイッチにより形成
され、 第2の直列回路が第5および第6のスイッチにより形成
され、 前記第1および第2の直列回路は電流コピー回路の入力
側と反転入力側との間に接続されており、 第1の部分抵抗は、第3および第4のスイッチの接続点
と、第5および第6のスイッチの接続点との間に接続さ
れており、 第2の部分抵抗は、第5および第6のスイッチの接続点
に接続されており、 第3と第4のスイッチが同時に閉成されるか、または第
5と第6のスイッチが同時に閉成され、 電流コピー回路の電流出力側は、第1の演算増幅器の反
転入力側と、恒久的に閉じたスイッチを介して接続され
ている、 請求項2記載の回路装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
EP96112035A EP0822656B1 (de) | 1996-07-25 | 1996-07-25 | Schaltungsanordnung mit einem Operationsverstärker |
DE96112035.9 | 1996-07-25 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10117112A JPH10117112A (ja) | 1998-05-06 |
JP3140399B2 true JP3140399B2 (ja) | 2001-03-05 |
Family
ID=8223043
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP09200419A Expired - Fee Related JP3140399B2 (ja) | 1996-07-25 | 1997-07-25 | 演算増幅器を有する回路装置 |
Country Status (8)
Country | Link |
---|---|
EP (1) | EP0822656B1 (ja) |
JP (1) | JP3140399B2 (ja) |
CN (1) | CN1092419C (ja) |
AT (1) | ATE175298T1 (ja) |
CA (1) | CA2211276C (ja) |
DE (1) | DE59601083D1 (ja) |
DK (1) | DK0822656T3 (ja) |
ES (1) | ES2127592T3 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2010005843A3 (en) * | 2008-07-10 | 2010-03-25 | 3M Innovative Properties Company | Conversion assemblage for a surface modifying apparatus and method thereof |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4215317A (en) * | 1978-11-27 | 1980-07-29 | Omni Spectra, Inc. | Compensated operational amplifier circuit |
JPS55165009A (en) * | 1979-06-11 | 1980-12-23 | Hitachi Ltd | Signal transmission circuit |
DE3478730D1 (en) * | 1983-12-15 | 1989-07-20 | Matsushita Graphic Communic | Logarithmically linearly controlled variable gain amplifier |
FR2674706B1 (fr) * | 1991-03-26 | 1997-01-03 | Cit Alcatel | Dispositif de reglage automatique de niveau d'un signal. |
JPH05226945A (ja) * | 1991-04-09 | 1993-09-03 | Olympus Optical Co Ltd | 電圧電流変換回路及び該回路を有する差動増幅回路 |
-
1996
- 1996-07-25 EP EP96112035A patent/EP0822656B1/de not_active Expired - Lifetime
- 1996-07-25 AT AT96112035T patent/ATE175298T1/de active
- 1996-07-25 DK DK96112035T patent/DK0822656T3/da active
- 1996-07-25 DE DE59601083T patent/DE59601083D1/de not_active Expired - Lifetime
- 1996-07-25 ES ES96112035T patent/ES2127592T3/es not_active Expired - Lifetime
-
1997
- 1997-07-24 CA CA002211276A patent/CA2211276C/en not_active Expired - Fee Related
- 1997-07-25 CN CN97117968.9A patent/CN1092419C/zh not_active Expired - Fee Related
- 1997-07-25 JP JP09200419A patent/JP3140399B2/ja not_active Expired - Fee Related
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2010005843A3 (en) * | 2008-07-10 | 2010-03-25 | 3M Innovative Properties Company | Conversion assemblage for a surface modifying apparatus and method thereof |
US8469775B2 (en) | 2008-07-10 | 2013-06-25 | 3M Innovative Properties Company | Conversion assemblage adaptable for use in combination with a surface modifying apparatus and method thereof |
Also Published As
Publication number | Publication date |
---|---|
ES2127592T3 (es) | 1999-04-16 |
EP0822656B1 (de) | 1998-12-30 |
EP0822656A1 (de) | 1998-02-04 |
ATE175298T1 (de) | 1999-01-15 |
CA2211276C (en) | 2000-05-02 |
CN1178414A (zh) | 1998-04-08 |
CA2211276A1 (en) | 1998-01-25 |
JPH10117112A (ja) | 1998-05-06 |
DE59601083D1 (de) | 1999-02-11 |
CN1092419C (zh) | 2002-10-09 |
DK0822656T3 (da) | 1999-07-05 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7049860B2 (en) | Method and circuit for controlling a resistance of a field effect transistor configured to conduct a signal with a varying voltage | |
KR100346989B1 (ko) | 차동전압을 전평형전류로 변환하는 장치 및 방법 | |
JP2003198345A (ja) | 集積アナログマルチプレクサ | |
JP3497495B2 (ja) | サンプルホールド回路 | |
US5321370A (en) | Operational amplifier with common-mode feedback amplifier circuit | |
JP2005244276A (ja) | 差動増幅回路 | |
KR950005172B1 (ko) | 3-단자 연산증폭기 | |
KR100891221B1 (ko) | 가변이득 증폭기 및 필터회로 | |
US5043652A (en) | Differential voltage to differential current conversion circuit having linear output | |
EP0711033B1 (en) | An operational amplifier which can be switched to different configurations | |
US5539339A (en) | Differential load stage with stepwise variable impedance, and clocked comparator comprising such a load stage | |
EP1811653A1 (en) | Amplifier input switch configuration with improved PSRR | |
JP3140399B2 (ja) | 演算増幅器を有する回路装置 | |
JPH06260856A (ja) | 共通モード阻止性能を有する差動増幅器 | |
US6529036B1 (en) | Low noise, reduced swing differential output buffer design | |
JP2002237730A (ja) | 電力増幅回路 | |
JP2969203B2 (ja) | 絶対値回路 | |
US20070170974A1 (en) | Amplifier feedback switch configuration with improved PSRR | |
US5949288A (en) | Circuit arrangement with an operational amplifier | |
JP3980937B2 (ja) | ボツ音防止回路 | |
JP3200152B2 (ja) | 差動入力回路 | |
JPH09148855A (ja) | 差動演算増幅器 | |
JP3074972B2 (ja) | ヒステリシス回路 | |
JPH09139642A (ja) | 増幅器 | |
JPH0738393A (ja) | 負荷段及びこれを具えるクロック動作比較器 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071215 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081215 Year of fee payment: 8 |
|
LAPS | Cancellation because of no payment of annual fees |