JP2002237730A - 電力増幅回路 - Google Patents
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Abstract
(57)【要約】
【課題】入力端子にバイアス電圧を中心として交流信号
を印加した際にプッシュプル出力回路に大きな貫通電流
を発生させることなく、かつ、出力電流のクロスオーバ
ー歪を低減することが可能な電力増幅回路を提供する。 【解決手段】差動増幅器８’からの出力電圧Ｕに応答し
て、第１の駆動電圧とこれより低い第２の駆動電圧をそ
れぞれプッシュプル出力回路９とプッシュプル出力回路
１４に出力するプリドライバ１２と、出力電圧Ｕに応答
して第３の駆動電圧とこれより高い第４の駆動電圧をそ
れぞれプッシュプル出力回路９とプッシュプル出力回路
１４に出力するプリドライバ１３とを備え、プッシュプ
ル出力回路９，１４の共通出力端子５が中間電位にあっ
ても、プッシュプル出力回路１４には微少の電流が流れ
クロスオーバー歪みが発生しない。
を印加した際にプッシュプル出力回路に大きな貫通電流
を発生させることなく、かつ、出力電流のクロスオーバ
ー歪を低減することが可能な電力増幅回路を提供する。 【解決手段】差動増幅器８’からの出力電圧Ｕに応答し
て、第１の駆動電圧とこれより低い第２の駆動電圧をそ
れぞれプッシュプル出力回路９とプッシュプル出力回路
１４に出力するプリドライバ１２と、出力電圧Ｕに応答
して第３の駆動電圧とこれより高い第４の駆動電圧をそ
れぞれプッシュプル出力回路９とプッシュプル出力回路
１４に出力するプリドライバ１３とを備え、プッシュプ
ル出力回路９，１４の共通出力端子５が中間電位にあっ
ても、プッシュプル出力回路１４には微少の電流が流れ
クロスオーバー歪みが発生しない。
Description
【０００１】
【発明の属する技術分野】本発明は電力増幅回路回路に
関し、特に動作時における貫通電流の発生を防止すると
共にクロスオーバー歪みを低減した電力増幅回路に関す
る。
関し、特に動作時における貫通電流の発生を防止すると
共にクロスオーバー歪みを低減した電力増幅回路に関す
る。
【０００２】
【従来の技術】最近ＭＯＳトランジスタを用いて構成し
た電力増幅回路は多様な装置に搭載されており、ハード
ディスク装置のリード／ライトを行うヘッド駆動のため
のＶＣＭ（Ｖｏｉｃｅ Ｃｏｉｌ Ｍｏｔｏｒ）ドライ
バにも用いられている。ハードディスク装置のＶＣＭド
ライバに用いられている電力増幅回路は、ノートパソコ
ンなどの消費電流化の要求に対応して消費電力を低減す
ることが求められ、かつハードディスクに記録された信
号を読みとるためのヘッドを高精度で位置制御するため
に、歪みを極力小さくすることが求められている。
た電力増幅回路は多様な装置に搭載されており、ハード
ディスク装置のリード／ライトを行うヘッド駆動のため
のＶＣＭ（Ｖｏｉｃｅ Ｃｏｉｌ Ｍｏｔｏｒ）ドライ
バにも用いられている。ハードディスク装置のＶＣＭド
ライバに用いられている電力増幅回路は、ノートパソコ
ンなどの消費電流化の要求に対応して消費電力を低減す
ることが求められ、かつハードディスクに記録された信
号を読みとるためのヘッドを高精度で位置制御するため
に、歪みを極力小さくすることが求められている。
【０００３】低消費電力と低歪の２つの要求を満たす従
来の電力増幅回路が特開平８−２９３７４０号公報に記
載されており、この公報記載の電力増幅回路を図５〜図
７を参照して説明する。
来の電力増幅回路が特開平８−２９３７４０号公報に記
載されており、この公報記載の電力増幅回路を図５〜図
７を参照して説明する。
【０００４】図５は上記公報記載の電力増幅回路の回路
図であり、この電力増幅回路はオペアンプ８と、カレン
トミラー回路６，７と、プリドライバ１０，１１と、プ
ッシュプル出力回路９とから構成される。以下に図５に
示す電力増幅回路の動作について説明する。
図であり、この電力増幅回路はオペアンプ８と、カレン
トミラー回路６，７と、プリドライバ１０，１１と、プ
ッシュプル出力回路９とから構成される。以下に図５に
示す電力増幅回路の動作について説明する。
【０００５】オペアンプ８の反転入力端子４の電位Ｖ−
を固定し、非反転入力端子３の電位Ｖ＋を反転入力端子
４の電位Ｖ−よりも高くすると、オペアンプ８からハイ
レベル信号が出力される。そのハイレベル信号はプリド
ライバ１０とプリドライバ１１の共通入力端子に出力さ
れ、これによりプリドライバ１０はロウレベルを出力
し、プッシュプル出力回路９を構成するＰＭＯＳトラン
ジスタＱＰ３をオンさせる。
を固定し、非反転入力端子３の電位Ｖ＋を反転入力端子
４の電位Ｖ−よりも高くすると、オペアンプ８からハイ
レベル信号が出力される。そのハイレベル信号はプリド
ライバ１０とプリドライバ１１の共通入力端子に出力さ
れ、これによりプリドライバ１０はロウレベルを出力
し、プッシュプル出力回路９を構成するＰＭＯＳトラン
ジスタＱＰ３をオンさせる。
【０００６】一方プリドライバ１１は、オペアンプ８か
らハイレベル信号が入力するとロウレベルを出力し、プ
ッシュプル出力回路９を構成するＮＭＯＳトランジスタ
ＱＮ３をオフさせる。その結果、電力増幅回路の出力端
子５の出力電圧Ｖｏｕｔはハイレベルとなる。オペアン
プ８の非反転入力端子３の電位Ｖ＋を反転入力端子４の
電位Ｖ−よりも低くすると、上記とは逆の動作により電
力増幅回路の出力端子５のＶｏｕｔはロウレベルとな
る。
らハイレベル信号が入力するとロウレベルを出力し、プ
ッシュプル出力回路９を構成するＮＭＯＳトランジスタ
ＱＮ３をオフさせる。その結果、電力増幅回路の出力端
子５の出力電圧Ｖｏｕｔはハイレベルとなる。オペアン
プ８の非反転入力端子３の電位Ｖ＋を反転入力端子４の
電位Ｖ−よりも低くすると、上記とは逆の動作により電
力増幅回路の出力端子５のＶｏｕｔはロウレベルとな
る。
【０００７】次に、オペアンプ８の非反転入力端子３と
反転入力端子４の各電位Ｖ＋，Ｖ−が互いに等しい場合
の動作について、図５と同一の回路図に回路定数と各バ
イアス点のバイアス電圧を記した図６を参照して説明す
る。説明を簡単にするために電源電圧はＶＤＤ＝５Ｖ、
各トランジスタのしきい値電圧Ｖｔは１Ｖとする。
反転入力端子４の各電位Ｖ＋，Ｖ−が互いに等しい場合
の動作について、図５と同一の回路図に回路定数と各バ
イアス点のバイアス電圧を記した図６を参照して説明す
る。説明を簡単にするために電源電圧はＶＤＤ＝５Ｖ、
各トランジスタのしきい値電圧Ｖｔは１Ｖとする。
【０００８】オペアンプ８の非反転入力端子３と反転入
力端子４の各電位Ｖ＋，Ｖ−が互いに等しいと、オペア
ンプ８は電源電圧Ｖｄ（＝５Ｖ）の半分の電位、すなわ
ち２．５Ｖを出力する。このときカレントミラー回路６
を構成するＰＭＯＳトランジスタＱＰ１と、プリドライ
バ１０を構成する抵抗Ｒ１には、それぞれ１Ｖと１．５
Ｖが印加される。
力端子４の各電位Ｖ＋，Ｖ−が互いに等しいと、オペア
ンプ８は電源電圧Ｖｄ（＝５Ｖ）の半分の電位、すなわ
ち２．５Ｖを出力する。このときカレントミラー回路６
を構成するＰＭＯＳトランジスタＱＰ１と、プリドライ
バ１０を構成する抵抗Ｒ１には、それぞれ１Ｖと１．５
Ｖが印加される。
【０００９】ＰＭＯＳトランジスタＱＰ１、ＱＰ２がカ
レントミラーを構成しているため、トランジスタサイズ
を等しくすると、抵抗Ｒ１と抵抗Ｒ２には同じ大きさの
電流が流れる。そこで、抵抗Ｒ１と抵抗Ｒ２の抵抗値の
比Ｒ１対Ｒ２を１５ＫΩ対４０ＫΩ、すなわち１．５対
４に設定しておくと、抵抗Ｒ２には４Ｖが印加される。
また、プッシュプル出力回路９を構成するＰＭＯＳトラ
ンジスタＱＰ３のソース・ゲート間には１Ｖが印加さ
れ、ＰＭＯＳトランジスタＱＰ３はちょうどオンし始め
の状態となる。
レントミラーを構成しているため、トランジスタサイズ
を等しくすると、抵抗Ｒ１と抵抗Ｒ２には同じ大きさの
電流が流れる。そこで、抵抗Ｒ１と抵抗Ｒ２の抵抗値の
比Ｒ１対Ｒ２を１５ＫΩ対４０ＫΩ、すなわち１．５対
４に設定しておくと、抵抗Ｒ２には４Ｖが印加される。
また、プッシュプル出力回路９を構成するＰＭＯＳトラ
ンジスタＱＰ３のソース・ゲート間には１Ｖが印加さ
れ、ＰＭＯＳトランジスタＱＰ３はちょうどオンし始め
の状態となる。
【００１０】一方、カレントミラー回路７を構成するＮ
ＭＯＳトランジスタＱＮ１とプリドライバ１１を構成す
る抵抗Ｒ１１には、それぞれ１Ｖと１．５Ｖが印加され
る。ＮＭＯＳトランジスタＱＮ１、ＱＮ２がカレントミ
ラーを構成しているため、トランジスタサイズを等しく
すると抵抗Ｒ１１と抵抗Ｒ１２には同じ大きさの電流が
流れる。
ＭＯＳトランジスタＱＮ１とプリドライバ１１を構成す
る抵抗Ｒ１１には、それぞれ１Ｖと１．５Ｖが印加され
る。ＮＭＯＳトランジスタＱＮ１、ＱＮ２がカレントミ
ラーを構成しているため、トランジスタサイズを等しく
すると抵抗Ｒ１１と抵抗Ｒ１２には同じ大きさの電流が
流れる。
【００１１】そこで、抵抗Ｒ１１と抵抗Ｒ１２との抵抗
値の比Ｒ１１対Ｒ１２を１５ＫΩ対４０ＫΩ、すなわち
１．５対４に設定しておくと、抵抗Ｒ１２には４Ｖが印
加される。また、プッシュプル出力回路９を構成するＮ
ＭＯＳトランジスタＱＮ３のソース・ゲート間には１Ｖ
が印加され、このトランジスタＱＮ３はちょうどオンし
始めの状態となる。ＰＭＯＳトランジスタＱＰ３及びＮ
ＭＯＳトランジスタＱＮ３の両方がまだ完全にオンして
いないため、貫通電流が流れることはない。このとき、
この電力増幅回路の出力端子５の出力電圧Ｖｏｕｔは電
源電圧Ｖｄの半分の電位Ｖｄ／２を出力する。
値の比Ｒ１１対Ｒ１２を１５ＫΩ対４０ＫΩ、すなわち
１．５対４に設定しておくと、抵抗Ｒ１２には４Ｖが印
加される。また、プッシュプル出力回路９を構成するＮ
ＭＯＳトランジスタＱＮ３のソース・ゲート間には１Ｖ
が印加され、このトランジスタＱＮ３はちょうどオンし
始めの状態となる。ＰＭＯＳトランジスタＱＰ３及びＮ
ＭＯＳトランジスタＱＮ３の両方がまだ完全にオンして
いないため、貫通電流が流れることはない。このとき、
この電力増幅回路の出力端子５の出力電圧Ｖｏｕｔは電
源電圧Ｖｄの半分の電位Ｖｄ／２を出力する。
【００１２】上記のとおり、従来の電力増幅回路は、出
力電圧がハイレベル、中間レベル、ロウレベルのいずれ
においても、ＰＭＯＳトランジスタＱＰ３またはＮＭＯ
ＳトランジスタＱＮ３のどちらか一方はオフしているた
め、電源端子１からＧＮＤ端子２に向かって貫通電流が
流れないＢ級の電力増幅回路を構成している。
力電圧がハイレベル、中間レベル、ロウレベルのいずれ
においても、ＰＭＯＳトランジスタＱＰ３またはＮＭＯ
ＳトランジスタＱＮ３のどちらか一方はオフしているた
め、電源端子１からＧＮＤ端子２に向かって貫通電流が
流れないＢ級の電力増幅回路を構成している。
【００１３】
【発明が解決しようとする課題】しかしながら、上述し
た従来の電力増幅回路は、入力電圧を急激に切り換える
と貫通電流が流れてしまい、貫通電流が流れないように
回路定数を設定すると、今度は出力電流のクロスオーバ
ー歪みが大きくなるという別の問題が発生した。次に図
５の回路図と図７に示す信号波形図とを参照して、貫通
電流の発生メカニズムを説明する。
た従来の電力増幅回路は、入力電圧を急激に切り換える
と貫通電流が流れてしまい、貫通電流が流れないように
回路定数を設定すると、今度は出力電流のクロスオーバ
ー歪みが大きくなるという別の問題が発生した。次に図
５の回路図と図７に示す信号波形図とを参照して、貫通
電流の発生メカニズムを説明する。
【００１４】図７は、図５の電力増幅回路を構成するＭ
ＯＳトランジスタ及び抵抗の各しきい値、各抵抗値がそ
れぞれ設計中心値である場合の出力電圧Ｖｏｕｔ、ＰＭ
ＯＳトランジスタＱＰ３のゲート電圧Ｖｇ（ＱＰ３）、
ＮＭＯＳトランジスタＱＮ３のゲート電圧Ｖｇ（ＱＮ
３）についての時間変化を示した信号波形図である。こ
こで、反転入力端子４に印加された入力電圧Ｖ−は一定
とし、非反転入力端子３に印加された入力電圧Ｖ＋は０
Ｖから電源電圧Ｖｄまで直線的に増加するとしている。
ＯＳトランジスタ及び抵抗の各しきい値、各抵抗値がそ
れぞれ設計中心値である場合の出力電圧Ｖｏｕｔ、ＰＭ
ＯＳトランジスタＱＰ３のゲート電圧Ｖｇ（ＱＰ３）、
ＮＭＯＳトランジスタＱＮ３のゲート電圧Ｖｇ（ＱＮ
３）についての時間変化を示した信号波形図である。こ
こで、反転入力端子４に印加された入力電圧Ｖ−は一定
とし、非反転入力端子３に印加された入力電圧Ｖ＋は０
Ｖから電源電圧Ｖｄまで直線的に増加するとしている。
【００１５】オペアンプ８の出力電圧はプリドライバ１
０とプリドライバ１１に入力し、カレントミラー回路６
の出力は抵抗Ｒ２で電圧に変換され、この電圧によりプ
ッシュプル出力回路９を構成するＰＭＯＳトランジスタ
ＱＰ３のゲートを駆動する。カレントミラー回路７の出
力は抵抗Ｒ１２で電圧に変換され、この電圧によりプッ
シュプル出力回路９を構成するＮＭＯＳトランジスタＱ
Ｎ３のゲートを駆動する。
０とプリドライバ１１に入力し、カレントミラー回路６
の出力は抵抗Ｒ２で電圧に変換され、この電圧によりプ
ッシュプル出力回路９を構成するＰＭＯＳトランジスタ
ＱＰ３のゲートを駆動する。カレントミラー回路７の出
力は抵抗Ｒ１２で電圧に変換され、この電圧によりプッ
シュプル出力回路９を構成するＮＭＯＳトランジスタＱ
Ｎ３のゲートを駆動する。
【００１６】オペアンプ８の出力電圧がロウレベルから
ハイレベルに直線的に増加すると、図７（ａ）に示すと
おり、プッシュプル出力回路９を構成するＮＭＯＳトラ
ンジスタＱＮ３のゲート電圧Ｖｇ（ＱＮ３）がＶＤＤレ
ベルからＧＮＤレベルに減少する。
ハイレベルに直線的に増加すると、図７（ａ）に示すと
おり、プッシュプル出力回路９を構成するＮＭＯＳトラ
ンジスタＱＮ３のゲート電圧Ｖｇ（ＱＮ３）がＶＤＤレ
ベルからＧＮＤレベルに減少する。
【００１７】一方プッシュプル出力回路９のＰＭＯＳト
ランジスタＱＰ３のゲート電圧Ｖｇ（ＱＰ３）も遅れて
ＶＤＤレベルからＧＮＤレベルまで減少する。具体的に
説明すると、プッシュプル出力回路９を構成するＮＭＯ
ＳトランジスタＱＮ３のゲート電圧Ｖｇ（ＱＮ３）がＮ
ＭＯＳトランジスタＱＮ３のしきい値Ｖｔｎに到達する
と同時に、プッシュプル出力回路９のＰＭＯＳトランジ
スタＱＰ３のゲート電圧Ｖｇ（ＱＰ３）がＰＭＯＳトラ
ンジスタＱＰ３のしきい値Ｖｔｐに到達することで、電
力増幅回路の出力電圧Ｖｏｕｔが直線的にロウレベルか
らハイレベルに増大する。このとき図７（ｂ）に示すよ
うに、プッシュプル出力回路には貫通電流が流れない。
ランジスタＱＰ３のゲート電圧Ｖｇ（ＱＰ３）も遅れて
ＶＤＤレベルからＧＮＤレベルまで減少する。具体的に
説明すると、プッシュプル出力回路９を構成するＮＭＯ
ＳトランジスタＱＮ３のゲート電圧Ｖｇ（ＱＮ３）がＮ
ＭＯＳトランジスタＱＮ３のしきい値Ｖｔｎに到達する
と同時に、プッシュプル出力回路９のＰＭＯＳトランジ
スタＱＰ３のゲート電圧Ｖｇ（ＱＰ３）がＰＭＯＳトラ
ンジスタＱＰ３のしきい値Ｖｔｐに到達することで、電
力増幅回路の出力電圧Ｖｏｕｔが直線的にロウレベルか
らハイレベルに増大する。このとき図７（ｂ）に示すよ
うに、プッシュプル出力回路には貫通電流が流れない。
【００１８】すなわちＮＭＯＳトランジスタＱＮ３のゲ
ート電圧Ｖｇ（ＱＮ３）に着目すると、太線で示す時刻
ｔ１から時刻ｔ２の間は、ゲート電圧Ｖｇ（ＱＮ３）が
しきい値Ｖｔｎよりも高いのでＮＭＯＳトランジスタＱ
Ｎ３はオンし続け、時刻ｔ２から時刻ｔ３の間は、ゲー
ト電圧Ｖｇ（ＱＮ３）がしきい値Ｖｔｎよりも低いので
ＮＭＯＳトランジスタＱＮ３はオフする。
ート電圧Ｖｇ（ＱＮ３）に着目すると、太線で示す時刻
ｔ１から時刻ｔ２の間は、ゲート電圧Ｖｇ（ＱＮ３）が
しきい値Ｖｔｎよりも高いのでＮＭＯＳトランジスタＱ
Ｎ３はオンし続け、時刻ｔ２から時刻ｔ３の間は、ゲー
ト電圧Ｖｇ（ＱＮ３）がしきい値Ｖｔｎよりも低いので
ＮＭＯＳトランジスタＱＮ３はオフする。
【００１９】一方、ＰＭＯＳトランジスタＰＮ３のゲー
ト電圧Ｖｇ（ＱＰ３）に着目すると、太線で示す時刻ｔ
１から時刻ｔ２の間は、ゲート電圧Ｖｇ（ＱＰ３）がし
きい値Ｖｔｐよりも高いのでＰＭＯＳトランジスタＱＰ
３はオフし続け、時刻ｔ２から時刻ｔ３の間は、ゲート
電圧Ｖｇ（ＱＰ３）がしきい値Ｖｔｐよりも低いのでＰ
ＭＯＳトランジスタＱＰ３はオンする。
ト電圧Ｖｇ（ＱＰ３）に着目すると、太線で示す時刻ｔ
１から時刻ｔ２の間は、ゲート電圧Ｖｇ（ＱＰ３）がし
きい値Ｖｔｐよりも高いのでＰＭＯＳトランジスタＱＰ
３はオフし続け、時刻ｔ２から時刻ｔ３の間は、ゲート
電圧Ｖｇ（ＱＰ３）がしきい値Ｖｔｐよりも低いのでＰ
ＭＯＳトランジスタＱＰ３はオンする。
【００２０】従ってＰＭＯＳトランジスタＱＰ３とＮＭ
ＯＳトランジスタＱＮ３のオン／オフは、時刻ｔ２で相
互に切り替わり、同時にオンすることはないので貫通電
流は流れない。
ＯＳトランジスタＱＮ３のオン／オフは、時刻ｔ２で相
互に切り替わり、同時にオンすることはないので貫通電
流は流れない。
【００２１】ところが実際は、電力増幅回路を構成する
ＭＯＳトランジスタ及び抵抗の各しきい値、各抵抗値は
それぞれ設計中心値からのばらつきがあるため、貫通電
流が発生する。
ＭＯＳトランジスタ及び抵抗の各しきい値、各抵抗値は
それぞれ設計中心値からのばらつきがあるため、貫通電
流が発生する。
【００２２】次に電力増幅回路を構成する回路素子にば
らつきがある場合の電力増幅回路の動作について、図８
に示す信号波形図を参照して説明する。
らつきがある場合の電力増幅回路の動作について、図８
に示す信号波形図を参照して説明する。
【００２３】図８は、ＰＭＯＳトランジスタＱＰ３のし
きい値Ｖｔｐ’が図７のしきい値Ｖｔｐよりも小さい場
合の電力増幅回路の動作を示した信号波形図である。Ｎ
ＭＯＳトランジスタＱＮ３は図７と同様に時刻ｔ１から
時刻ｔ２まではオンし続け、時刻ｔ２から時刻ｔ３まで
はオフとなる。一方、ＰＭＯＳトランジスタＱＰ３は、
しきい値Ｖｔｐ’がしきい値Ｖｔｐよりも小さいため、
時刻ｔ１から時刻ｔ２よりも早い時刻ｔ２’まではオフ
となり、時刻ｔ２’から時刻ｔ３まではオンし続ける。
きい値Ｖｔｐ’が図７のしきい値Ｖｔｐよりも小さい場
合の電力増幅回路の動作を示した信号波形図である。Ｎ
ＭＯＳトランジスタＱＮ３は図７と同様に時刻ｔ１から
時刻ｔ２まではオンし続け、時刻ｔ２から時刻ｔ３まで
はオフとなる。一方、ＰＭＯＳトランジスタＱＰ３は、
しきい値Ｖｔｐ’がしきい値Ｖｔｐよりも小さいため、
時刻ｔ１から時刻ｔ２よりも早い時刻ｔ２’まではオフ
となり、時刻ｔ２’から時刻ｔ３まではオンし続ける。
【００２４】従って、時刻ｔ２’から時刻ｔ２間では、
太線で示すようにＰＭＯＳトランジスタＱＰ３とＮＭＯ
ＳトランジスタＱＮ３とが同時にオンするため、図８
（ｂ）に示すような大きな貫通電流が流れる。
太線で示すようにＰＭＯＳトランジスタＱＰ３とＮＭＯ
ＳトランジスタＱＮ３とが同時にオンするため、図８
（ｂ）に示すような大きな貫通電流が流れる。
【００２５】上述した貫通電流対策としては、プッシュ
プル出力回路９を構成するＰＭＯＳトランジスタＱＰ３
とＮＭＯＳトランジスタＱＮ３とが同時にオンしないよ
うに、抵抗Ｒ２や抵抗Ｒ１２の抵抗値を大きく設定する
ことが考えられる。このときの信号波形図を図９に示
す。
プル出力回路９を構成するＰＭＯＳトランジスタＱＰ３
とＮＭＯＳトランジスタＱＮ３とが同時にオンしないよ
うに、抵抗Ｒ２や抵抗Ｒ１２の抵抗値を大きく設定する
ことが考えられる。このときの信号波形図を図９に示
す。
【００２６】製造ばらつき、電源電圧範囲、温度範囲等
を考慮して貫通電流が発生しないように設計を行った場
合、ばらつきの中心条件に対応する時刻ｔ２の前後の時
刻ｔ２１〜ｔ２２間では、プッシュプル出力回路９を構
成するＰＭＯＳトランジスタＱＰ３とＮＭＯＳトランジ
スタＱＮ３が同時にオフしてしまうことになる。
を考慮して貫通電流が発生しないように設計を行った場
合、ばらつきの中心条件に対応する時刻ｔ２の前後の時
刻ｔ２１〜ｔ２２間では、プッシュプル出力回路９を構
成するＰＭＯＳトランジスタＱＰ３とＮＭＯＳトランジ
スタＱＮ３が同時にオフしてしまうことになる。
【００２７】その結果、時刻ｔ２１〜ｔ２２間で電力増
幅回路の出力電圧Ｖｏｕｔが直線的にならないために、
出力電流のクロスオーバー歪みが発生するという別の問
題が生じる。
幅回路の出力電圧Ｖｏｕｔが直線的にならないために、
出力電流のクロスオーバー歪みが発生するという別の問
題が生じる。
【００２８】このため本発明の目的は、入力端子にバイ
アス電圧を中心として交流信号を印加した際にプッシュ
プル出力回路に大きな貫通電流を発生させることなく、
かつ、出力電流のクロスオーバー歪みを低減することが
可能な電力増幅回路を提供することにある。
アス電圧を中心として交流信号を印加した際にプッシュ
プル出力回路に大きな貫通電流を発生させることなく、
かつ、出力電流のクロスオーバー歪みを低減することが
可能な電力増幅回路を提供することにある。
【００２９】
【課題を解決するための手段】そのため、本発明による
電力増幅回路は、入力電圧を増幅し、第１の駆動電圧と
この第１の駆動電圧よりも低い第２の駆動電圧とを出力
する第１のプリドライバと、前記入力電圧を増幅し、第
３の駆動電圧とこの第３の駆動電圧よりも高い第４の駆
動電圧とを出力する第２のプリドライバと、前記第１の
駆動電圧と前記第３の駆動電圧とをそれぞれゲートに入
力する第１のＰＭＯＳトランジスタ及び第１のＮＭＯＳ
トランジスタとを含んで構成される第１のプッシュプル
出力回路と、前記第２の駆動電圧と前記第４の駆動電圧
とをそれぞれゲートに入力する第２のＰＭＯＳトランジ
スタ及び第２のＮＭＯＳトランジスタとを含んで構成さ
れる第２のプッシュプル出力回路と、を備え前記第１の
プッシュプル出力回路の出力端子と前記第２のプッシュ
プル出力回路の出力端子とは共通接続され、この共通出
力端子から出力を取り出すようにしたことを特徴として
いる。
電力増幅回路は、入力電圧を増幅し、第１の駆動電圧と
この第１の駆動電圧よりも低い第２の駆動電圧とを出力
する第１のプリドライバと、前記入力電圧を増幅し、第
３の駆動電圧とこの第３の駆動電圧よりも高い第４の駆
動電圧とを出力する第２のプリドライバと、前記第１の
駆動電圧と前記第３の駆動電圧とをそれぞれゲートに入
力する第１のＰＭＯＳトランジスタ及び第１のＮＭＯＳ
トランジスタとを含んで構成される第１のプッシュプル
出力回路と、前記第２の駆動電圧と前記第４の駆動電圧
とをそれぞれゲートに入力する第２のＰＭＯＳトランジ
スタ及び第２のＮＭＯＳトランジスタとを含んで構成さ
れる第２のプッシュプル出力回路と、を備え前記第１の
プッシュプル出力回路の出力端子と前記第２のプッシュ
プル出力回路の出力端子とは共通接続され、この共通出
力端子から出力を取り出すようにしたことを特徴として
いる。
【００３０】
【発明の実施の形態】次に、本発明の電力増幅回路の実
施の形態について図面を参照して説明する。
施の形態について図面を参照して説明する。
【００３１】図１は、本発明の電力増幅回路の第１の実
施の形態を示す回路図であり、オペアンプなどの差動増
幅器８’と、プリドライバ１２，１３と、プッシュプル
出力回路９、１４とを含んで構成される。
施の形態を示す回路図であり、オペアンプなどの差動増
幅器８’と、プリドライバ１２，１３と、プッシュプル
出力回路９、１４とを含んで構成される。
【００３２】またプリドライバ１２は、カレントミラー
回路６と、抵抗Ｒ1，Ｒ２，Ｒ３とを含んで構成され、
プリドライバ１３は、カレントミラー回路７と、抵抗Ｒ
1１，Ｒ１２，Ｒ１３とを含んで構成され、さらにカレ
ントミラー回路６は、ＰＭＯＳトランジスタ対ＱＰ１，
ＱＰ２とを含んで構成される。またカレントミラー回路
７は、ＮＭＯＳトランジスタ対ＱＮ１，ＱＮ２とを含ん
で構成される。
回路６と、抵抗Ｒ1，Ｒ２，Ｒ３とを含んで構成され、
プリドライバ１３は、カレントミラー回路７と、抵抗Ｒ
1１，Ｒ１２，Ｒ１３とを含んで構成され、さらにカレ
ントミラー回路６は、ＰＭＯＳトランジスタ対ＱＰ１，
ＱＰ２とを含んで構成される。またカレントミラー回路
７は、ＮＭＯＳトランジスタ対ＱＮ１，ＱＮ２とを含ん
で構成される。
【００３３】プッシュプル出力回路９は、ＰＭＯＳトラ
ンジスタＱＰ３とＮＭＯＳトランジスタＱＮ３とから構
成され、プッシュプル出力回路１４は、ＰＭＯＳトラン
ジスタＱＰ４とＮＭＯＳトランジスタＱＮ４とから構成
され、プッシュプル出力回路９，１４の各出力端は出力
端子５に共通接続されてこの端子に出力電圧Ｖｏｕｔを
出力する。
ンジスタＱＰ３とＮＭＯＳトランジスタＱＮ３とから構
成され、プッシュプル出力回路１４は、ＰＭＯＳトラン
ジスタＱＰ４とＮＭＯＳトランジスタＱＮ４とから構成
され、プッシュプル出力回路９，１４の各出力端は出力
端子５に共通接続されてこの端子に出力電圧Ｖｏｕｔを
出力する。
【００３４】プッシュプル出力回路９を構成するＰＭＯ
ＳトランジスタＱＰ３とプッシュプル出力回路１４を構
成するＰＭＯＳトランジスタＱＰ４の各相互コンダクタ
ンスｇｍ（ＱＰ３），ｇｍ（ＱＰ４）をｎ：１とし、ｎ
を１に比して十分大きく、例えばｎを１０〜１００００
程度に設定する。具体的には、ＰＭＯＳトランジスタＱ
Ｐ３，ＱＰ４のチャネル長を同一とし、ＰＭＯＳトラン
ジスタＱＰ３のチャネル幅Ｗ（ＱＰ３）をＰＭＯＳトラ
ンジスタＱＰ４のチャネル幅Ｗ（ＱＰ４）のｎ倍に設定
する。
ＳトランジスタＱＰ３とプッシュプル出力回路１４を構
成するＰＭＯＳトランジスタＱＰ４の各相互コンダクタ
ンスｇｍ（ＱＰ３），ｇｍ（ＱＰ４）をｎ：１とし、ｎ
を１に比して十分大きく、例えばｎを１０〜１００００
程度に設定する。具体的には、ＰＭＯＳトランジスタＱ
Ｐ３，ＱＰ４のチャネル長を同一とし、ＰＭＯＳトラン
ジスタＱＰ３のチャネル幅Ｗ（ＱＰ３）をＰＭＯＳトラ
ンジスタＱＰ４のチャネル幅Ｗ（ＱＰ４）のｎ倍に設定
する。
【００３５】同様に、プッシュプル出力回路９を構成す
るＮＭＯＳトランジスタＱＮ３とプッシュプル出力回路
１４を構成するＮＭＯＳトランジスタＱＮ４の相互コン
ダクタンスｇｍ（ＱＮ３），ｇｍ（ＱＮ４）をｎ：１と
し、ｎを１に比して十分大きく、例えばｎを１０〜１０
０００程度に設定する。具体的には、ＮＭＯＳトランジ
スタＱＮ３，ＱＮ４のチャネル長を同一とし、ＮＭＯＳ
トランジスタＱＮ３のチャネル幅Ｗ（ＱＮ３）をＮＭＯ
ＳトランジスタＱＮ４のチャネル幅Ｗ（ＱＮ４）のｎ倍
に設定する。
るＮＭＯＳトランジスタＱＮ３とプッシュプル出力回路
１４を構成するＮＭＯＳトランジスタＱＮ４の相互コン
ダクタンスｇｍ（ＱＮ３），ｇｍ（ＱＮ４）をｎ：１と
し、ｎを１に比して十分大きく、例えばｎを１０〜１０
０００程度に設定する。具体的には、ＮＭＯＳトランジ
スタＱＮ３，ＱＮ４のチャネル長を同一とし、ＮＭＯＳ
トランジスタＱＮ３のチャネル幅Ｗ（ＱＮ３）をＮＭＯ
ＳトランジスタＱＮ４のチャネル幅Ｗ（ＱＮ４）のｎ倍
に設定する。
【００３６】差動増幅器８’は、入力電圧Ｖ＋が印加さ
れる非反転入力端子３と入力電圧Ｖ−が印加される反転
入力端子４とを有し出力電圧Ｕをプリドライバ１２，１
３の各入力端に印加する。またプリドライバ１２の第１
の出力点Ｎ１はプッシュプル出力回路９を構成するＰＭ
ＯＳトランジスタＱＰ３のゲートに接続され、プリドラ
イバ１２の第２の出力点Ｎ２はプッシュプル出力回路１
４を構成するＰＭＯＳトランジスタＱＰ４のゲートに接
続される。
れる非反転入力端子３と入力電圧Ｖ−が印加される反転
入力端子４とを有し出力電圧Ｕをプリドライバ１２，１
３の各入力端に印加する。またプリドライバ１２の第１
の出力点Ｎ１はプッシュプル出力回路９を構成するＰＭ
ＯＳトランジスタＱＰ３のゲートに接続され、プリドラ
イバ１２の第２の出力点Ｎ２はプッシュプル出力回路１
４を構成するＰＭＯＳトランジスタＱＰ４のゲートに接
続される。
【００３７】同様に、プリドライバ１３の第１の出力点
Ｎ１１はプッシュプル出力回路９を構成するＮＭＯＳト
ランジスタＱＮ３のゲートに接続され、プリドライバ１
３の第２の出力点Ｎ１２はプッシュプル出力回路１４を
構成するＮＭＯＳトランジスタＱＮ４のゲートに接続さ
れる。
Ｎ１１はプッシュプル出力回路９を構成するＮＭＯＳト
ランジスタＱＮ３のゲートに接続され、プリドライバ１
３の第２の出力点Ｎ１２はプッシュプル出力回路１４を
構成するＮＭＯＳトランジスタＱＮ４のゲートに接続さ
れる。
【００３８】次に本発明の第１の実施の形態による電力
増幅回路の動作について説明する。
増幅回路の動作について説明する。
【００３９】差動増幅器８’の反転入力端子４の電位Ｖ
−を固定し、非反転入力端子３の電位Ｖ＋を反転入力端
子４の電位よりも高くすると、ハイレベル信号が出力さ
れる。そのハイレベル信号はプリドライバ１２とプリド
ライバ１３の共通入力端に印加される。
−を固定し、非反転入力端子３の電位Ｖ＋を反転入力端
子４の電位よりも高くすると、ハイレベル信号が出力さ
れる。そのハイレベル信号はプリドライバ１２とプリド
ライバ１３の共通入力端に印加される。
【００４０】従って抵抗Ｒ１を流れる電流が減少するの
で、ＰＭＯＳトランジスタＱＰ１，ＱＰ２を流れる電流
も減少し、プリドライバ１２の第１及び第２の出力点Ｎ
１、Ｎ２はロウレベルとなる。これにより、プッシュプ
ル出力回路９，１４のＰＭＯＳトランジスタＱＰ３、Ｑ
Ｐ４はオンとなる。
で、ＰＭＯＳトランジスタＱＰ１，ＱＰ２を流れる電流
も減少し、プリドライバ１２の第１及び第２の出力点Ｎ
１、Ｎ２はロウレベルとなる。これにより、プッシュプ
ル出力回路９，１４のＰＭＯＳトランジスタＱＰ３、Ｑ
Ｐ４はオンとなる。
【００４１】このときプリドライバ１３を構成する抵抗
Ｒ１１を流れる電流は、上記とは逆に増加するので、Ｎ
ＭＯＳトランジスタＱＮ１，ＱＮ２を流れる電流も増加
し、プリドライバ１３の第１及び第２の出力点Ｎ１１、
Ｎ１２はロウレベルとなる。これにより、プッシュプル
出力回路９，１４のＮＭＯＳトランジスタＱＮ３、ＱＮ
４はオフとなる。
Ｒ１１を流れる電流は、上記とは逆に増加するので、Ｎ
ＭＯＳトランジスタＱＮ１，ＱＮ２を流れる電流も増加
し、プリドライバ１３の第１及び第２の出力点Ｎ１１、
Ｎ１２はロウレベルとなる。これにより、プッシュプル
出力回路９，１４のＮＭＯＳトランジスタＱＮ３、ＱＮ
４はオフとなる。
【００４２】上記に説明したようにＰＭＯＳトランジス
タＱＰ３，ＱＰ４はオンとなり、ＮＭＯＳトランジスタ
ＱＮ３，ＱＮ４はオフとなるため、電力増幅回路の出力
端子５の出力電圧Ｖｏｕｔはハイレベルとなる。差動増
幅器８’の非反転入力端子３の電位を反転入力端子４の
電位よりも低くすると、上記とは逆の動作により電力増
幅回路の出力端子５の出力電圧Ｖｏｕｔはロウレベルと
なる。
タＱＰ３，ＱＰ４はオンとなり、ＮＭＯＳトランジスタ
ＱＮ３，ＱＮ４はオフとなるため、電力増幅回路の出力
端子５の出力電圧Ｖｏｕｔはハイレベルとなる。差動増
幅器８’の非反転入力端子３の電位を反転入力端子４の
電位よりも低くすると、上記とは逆の動作により電力増
幅回路の出力端子５の出力電圧Ｖｏｕｔはロウレベルと
なる。
【００４３】次に、差動増幅器８’の非入力端子３と反
転入力端子４の各電位Ｖ＋，Ｖ−が互いに等しい場合の
動作について、図１と同一の回路図に回路定数と各バイ
アス点のバイアス電圧を記した図２を参照して説明す
る。説明を簡略化するために、電源電圧Ｖｄを５Ｖと
し、各ＭＯＳトランジスタのしきい値Ｖｔを１Ｖとす
る。
転入力端子４の各電位Ｖ＋，Ｖ−が互いに等しい場合の
動作について、図１と同一の回路図に回路定数と各バイ
アス点のバイアス電圧を記した図２を参照して説明す
る。説明を簡略化するために、電源電圧Ｖｄを５Ｖと
し、各ＭＯＳトランジスタのしきい値Ｖｔを１Ｖとす
る。
【００４４】差動増幅器８’の非反転入力端子３と反転
入力端子４の各電位Ｖ＋，Ｖ−が互いに等しいと、差動
増幅器８’は電源電圧Ｖｄ（＝５Ｖ）の半分の電位、す
なわち２．５Ｖを出力する。このとき、プリドライバ１
２を構成するＰＭＯＳトランジスタＱＰ１と抵抗Ｒ１に
は、それぞれ１Ｖと１．５Ｖが印加される。ＰＭＯＳト
ランジスタＱＰ１、ＱＰ２がカレントミラーを構成して
いるため、トランジスタサイズすなわちチャネル長とチ
ャネル幅を等しくすると、抵抗Ｒ１，Ｒ２，Ｒ３には同
じ大きさの電流が流れる。
入力端子４の各電位Ｖ＋，Ｖ−が互いに等しいと、差動
増幅器８’は電源電圧Ｖｄ（＝５Ｖ）の半分の電位、す
なわち２．５Ｖを出力する。このとき、プリドライバ１
２を構成するＰＭＯＳトランジスタＱＰ１と抵抗Ｒ１に
は、それぞれ１Ｖと１．５Ｖが印加される。ＰＭＯＳト
ランジスタＱＰ１、ＱＰ２がカレントミラーを構成して
いるため、トランジスタサイズすなわちチャネル長とチ
ャネル幅を等しくすると、抵抗Ｒ１，Ｒ２，Ｒ３には同
じ大きさの電流が流れる。
【００４５】そこで、抵抗Ｒ１，Ｒ２，Ｒ３の各抵抗値
の比を１５ＫΩ対２Ｋ対３９ＫΩ、すなわち１．５対
０．２対３．９に設定すると、抵抗Ｒ２，Ｒ３にそれぞ
れ０．２Ｖと３．９Ｖが印加される。また、プッシュプ
ル出力回路９を構成するＰＭＯＳトランジスタＱＰ３の
ソース・ゲート間には０．９Ｖが印加され、ＰＭＯＳト
ランジスタＱＰ３のしきい値が１Ｖであるので、ＰＭＯ
ＳトランジスタＱＰ３はオフとなる。
の比を１５ＫΩ対２Ｋ対３９ＫΩ、すなわち１．５対
０．２対３．９に設定すると、抵抗Ｒ２，Ｒ３にそれぞ
れ０．２Ｖと３．９Ｖが印加される。また、プッシュプ
ル出力回路９を構成するＰＭＯＳトランジスタＱＰ３の
ソース・ゲート間には０．９Ｖが印加され、ＰＭＯＳト
ランジスタＱＰ３のしきい値が１Ｖであるので、ＰＭＯ
ＳトランジスタＱＰ３はオフとなる。
【００４６】一方、プッシュプル出力回路１４を構成す
るＰＭＯＳトランジスタＱＰ４のソース・ゲート間には
１．１Ｖが印加され、ＰＭＯＳトランジスタＱＰ４のし
きい値が１Ｖであるので、ＰＭＯＳトランジスタＱＰ４
はオンとなる。
るＰＭＯＳトランジスタＱＰ４のソース・ゲート間には
１．１Ｖが印加され、ＰＭＯＳトランジスタＱＰ４のし
きい値が１Ｖであるので、ＰＭＯＳトランジスタＱＰ４
はオンとなる。
【００４７】同様に、プリドライバ１３を構成するＮＭ
ＯＳトランジスタＱＮ１と抵抗Ｒ１１には、それぞれ１
Ｖと１．５Ｖが印加される。ＮＭＯＳトランジスタＱＮ
１、ＱＮ２がカレントミラーを構成しているため、トラ
ンジスタサイズすなわちチャネル長とチャネル幅を等し
くすると、抵抗Ｒ１１，Ｒ１２，Ｒ１３には同じ大きさ
の電流が流れる。
ＯＳトランジスタＱＮ１と抵抗Ｒ１１には、それぞれ１
Ｖと１．５Ｖが印加される。ＮＭＯＳトランジスタＱＮ
１、ＱＮ２がカレントミラーを構成しているため、トラ
ンジスタサイズすなわちチャネル長とチャネル幅を等し
くすると、抵抗Ｒ１１，Ｒ１２，Ｒ１３には同じ大きさ
の電流が流れる。
【００４８】そこで、抵抗Ｒ１１，Ｒ１２，Ｒ１３の各
抵抗値の比を１５ＫΩ対２Ｋ対３９ＫΩ、すなわち１．
５対０．２対３．９に設定すると、抵抗Ｒ１２，Ｒ１３
にそれぞれ０．２Ｖ、３．９Ｖが印加される。また、プ
ッシュプル出力回路９を構成するＮＭＯＳトランジスタ
ＱＮ３のソース・ゲート間には０．９Ｖが印加され、Ｎ
ＭＯＳトランジスタＱＮ３のしきい値が１Ｖであるの
で、ＮＭＯＳトランジスタＱＮ３はオフとなる。
抵抗値の比を１５ＫΩ対２Ｋ対３９ＫΩ、すなわち１．
５対０．２対３．９に設定すると、抵抗Ｒ１２，Ｒ１３
にそれぞれ０．２Ｖ、３．９Ｖが印加される。また、プ
ッシュプル出力回路９を構成するＮＭＯＳトランジスタ
ＱＮ３のソース・ゲート間には０．９Ｖが印加され、Ｎ
ＭＯＳトランジスタＱＮ３のしきい値が１Ｖであるの
で、ＮＭＯＳトランジスタＱＮ３はオフとなる。
【００４９】一方、プッシュプル出力回路１４を構成す
るＮＭＯＳトランジスタＱＮ４のソース・ゲート間には
１．１Ｖが印加され、ＮＭＯＳトランジスタＱＮ４のし
きい値が１Ｖであるので、ＮＭＯＳトランジスタＱＮ４
はＰＭＯＳトランジスタＱＰ４と同様にオンとなる。
るＮＭＯＳトランジスタＱＮ４のソース・ゲート間には
１．１Ｖが印加され、ＮＭＯＳトランジスタＱＮ４のし
きい値が１Ｖであるので、ＮＭＯＳトランジスタＱＮ４
はＰＭＯＳトランジスタＱＰ４と同様にオンとなる。
【００５０】上記に説明したようにＰＭＯＳトランジス
タＱＰ３とＮＭＯＳトランジスタＱＮ３はオフとなり、
ＰＭＯＳトランジスタＱＰ４とＮＭＯＳトランジスタＱ
Ｎ４はオンとなるため、電力増幅回路の出力端子５の出
力電圧Ｖｏｕｔは、低インピーダンス状態でかつ中間電
圧レベル（Ｖｄ／２）となる。
タＱＰ３とＮＭＯＳトランジスタＱＮ３はオフとなり、
ＰＭＯＳトランジスタＱＰ４とＮＭＯＳトランジスタＱ
Ｎ４はオンとなるため、電力増幅回路の出力端子５の出
力電圧Ｖｏｕｔは、低インピーダンス状態でかつ中間電
圧レベル（Ｖｄ／２）となる。
【００５１】次に入力電圧Ｖ−を一定とし、入力電圧Ｖ
＋を変化させた場合の本発明による電力増幅回路の動作
について説明する。
＋を変化させた場合の本発明による電力増幅回路の動作
について説明する。
【００５２】入力電圧Ｖ＋が０Ｖから電源電圧Ｖｄに変
化すると、差動増幅器８’の出力電圧Ｕも同様にＶｔか
ら電源電圧（Ｖｄ−Ｖｔ）に変化する。ＰＭＯＳトラン
ジスタのしきい値をＶｔｐ、ＮＭＯＳトランジスタのし
きい値をＶｔｎ、抵抗Ｒ１，Ｒ１１をそれぞれ流れる電
流をＩ１，Ｉ２とすると、電流Ｉ１，Ｉ２は次の（１）
式及び（２）式より算出される。
化すると、差動増幅器８’の出力電圧Ｕも同様にＶｔか
ら電源電圧（Ｖｄ−Ｖｔ）に変化する。ＰＭＯＳトラン
ジスタのしきい値をＶｔｐ、ＮＭＯＳトランジスタのし
きい値をＶｔｎ、抵抗Ｒ１，Ｒ１１をそれぞれ流れる電
流をＩ１，Ｉ２とすると、電流Ｉ１，Ｉ２は次の（１）
式及び（２）式より算出される。
【００５３】 Ｉ１＝（Ｖｄ−Ｖｔｐ−Ｕ）／Ｒ１ ・・・（１） Ｉ２＝（Ｕ−Ｖｔｐ）／Ｒ１１ ・・・（２） 抵抗Ｒ２，Ｒ３を流れる電流は電流Ｉ１と等しいので、
ノードＮ１，Ｎ２における電圧Ｖ１，Ｖ２はそれぞれ下
記の（３）式及び（４）式より算出される。
ノードＮ１，Ｎ２における電圧Ｖ１，Ｖ２はそれぞれ下
記の（３）式及び（４）式より算出される。
【００５４】 Ｖ１＝（Ｒ２＋Ｒ３）・Ｉ１＝（Ｖｄ−Ｖｔｐ−Ｕ）・（Ｒ２＋Ｒ３）／Ｒ１ ・・・（３） Ｖ２＝Ｒ３・Ｉ１＝（Ｖｄ−Ｖｔｐ−Ｕ）・Ｒ３／Ｒ１ ・・・（４） ここでＰＭＯＳトランジスタＱＰ３がオフし、かつＰＭ
ＯＳトランジスタＱＰ４がオンする条件を求めるため
に、αをばらつきマージンとしてＶ１＝Ｖｄ−（Ｖｔｐ
−α）とし（４）式からＶｄ−Ｖ２を求めると、次の
（５）式を得る。
ＯＳトランジスタＱＰ４がオンする条件を求めるため
に、αをばらつきマージンとしてＶ１＝Ｖｄ−（Ｖｔｐ
−α）とし（４）式からＶｄ−Ｖ２を求めると、次の
（５）式を得る。
【００５５】 Ｖｄ−Ｖ２＝Ｖｄ−（Ｒ３／（Ｒ２＋Ｒ３））・（Ｖｄ−Ｖｔｐ＋α） ・・・（５） ここでＶｄ−Ｖ２≧Ｖｔｐ＋αとすると次の（６）式を得る。 （Ｒ２・Ｖｄ＋Ｒ３・（Ｖｔｐ−α））／（Ｒ２＋Ｒ３）≧Ｖｔｐ＋α ・・（６） すなわちＰＭＯＳトランジスタＱＰ３がオフし、かつＰ
ＭＯＳトランジスタＱＰ４がオンするためには、抵抗Ｒ
２，Ｒ３の値を（６）式が成立するように定めればよ
い。
ＭＯＳトランジスタＱＰ４がオンするためには、抵抗Ｒ
２，Ｒ３の値を（６）式が成立するように定めればよ
い。
【００５６】同様に、ノードＮ１１，Ｎ１２における電
圧Ｖ１１，Ｖ１２はそれぞれ下記の（７）式及び（８）
式より算出される。
圧Ｖ１１，Ｖ１２はそれぞれ下記の（７）式及び（８）
式より算出される。
【００５７】 Ｖ１１＝Ｖｄ−（Ｕ−Ｖｔｎ）・Ｒ１３／Ｒ１１ ・・（７） Ｖ１２＝Ｖｄ−（Ｕ−Ｖｔｎ）・（Ｒ１２＋Ｒ１３）／Ｒ１１ ・・（８） 入力電圧Ｖ＋が時間と共に直線的に増加するとし、上式
の（３）式、（４）式、（７）式、（８）式を参照し
て、電圧Ｖ１，Ｖ２，Ｖ１１，Ｖ１２すなわちＰＭＯＳ
トランジスタＱＰ３のゲート電圧Ｖｇ（ＱＰ３）、ＰＭ
ＯＳトランジスタＱＰ４のゲート電圧Ｖｇ（ＱＰ４）、
ＮＭＯＳトランジスタＱＮ３のゲート電圧Ｖｇ（ＱＮ
３）、ＮＭＯＳトランジスタＱＮ４のゲート電圧Ｖｇ
（ＱＮ４）の各電圧と、出力電圧Ｖｏｕｔを図示すると
図４のようになる。
の（３）式、（４）式、（７）式、（８）式を参照し
て、電圧Ｖ１，Ｖ２，Ｖ１１，Ｖ１２すなわちＰＭＯＳ
トランジスタＱＰ３のゲート電圧Ｖｇ（ＱＰ３）、ＰＭ
ＯＳトランジスタＱＰ４のゲート電圧Ｖｇ（ＱＰ４）、
ＮＭＯＳトランジスタＱＮ３のゲート電圧Ｖｇ（ＱＮ
３）、ＮＭＯＳトランジスタＱＮ４のゲート電圧Ｖｇ
（ＱＮ４）の各電圧と、出力電圧Ｖｏｕｔを図示すると
図４のようになる。
【００５８】図４からわかるように、時刻ｔ１からゲー
ト電圧Ｖｇ（ＱＮ３），Ｖｇ（ＱＮ４）は共に減少し、
時刻ｔ２１でゲート電圧Ｖｇ（ＱＮ３）が先にしきい値
Ｖｔｎに達し、ＮＭＯＳトランジスタＱＮ３がオフとな
る。そして時刻ｔ２でゲート電圧Ｖｇ（ＱＮ４）がしき
い値Ｖｔｎに達しＮＭＯＳトランジスタＱＮ４がオフと
なる。
ト電圧Ｖｇ（ＱＮ３），Ｖｇ（ＱＮ４）は共に減少し、
時刻ｔ２１でゲート電圧Ｖｇ（ＱＮ３）が先にしきい値
Ｖｔｎに達し、ＮＭＯＳトランジスタＱＮ３がオフとな
る。そして時刻ｔ２でゲート電圧Ｖｇ（ＱＮ４）がしき
い値Ｖｔｎに達しＮＭＯＳトランジスタＱＮ４がオフと
なる。
【００５９】これからわかるように、時刻ｔ１〜ｔ２１
間ではＮＭＯＳトランジスタＱＮ３，ＱＮ４が共にオフ
し、時刻ｔ２１〜ｔ２間ではＮＭＯＳトランジスタＱＮ
３がオフし、ＮＭＯＳトランジスタＱＮ４がオンする。
間ではＮＭＯＳトランジスタＱＮ３，ＱＮ４が共にオフ
し、時刻ｔ２１〜ｔ２間ではＮＭＯＳトランジスタＱＮ
３がオフし、ＮＭＯＳトランジスタＱＮ４がオンする。
【００６０】一方、時刻ｔ２〜ｔ２２間ではＰＭＯＳト
ランジスタＱＰ４がオンし、ＰＭＯＳトランジスタＱＰ
３がオフし、時刻ｔ２２〜ｔ３間ではＰＭＯＳトランジ
スタＱＰ３，ＱＰ４が共にオンする。
ランジスタＱＰ４がオンし、ＰＭＯＳトランジスタＱＰ
３がオフし、時刻ｔ２２〜ｔ３間ではＰＭＯＳトランジ
スタＱＰ３，ＱＰ４が共にオンする。
【００６１】従って、時刻ｔ２１〜ｔ２２間ではＰＭＯ
ＳトランジスタＱＰ４，ＮＭＯＳトランジスタＱＮ４の
少なくとも一方のＭＯＳトランジスタがオンとなるた
め、図９に示したようにＰＭＯＳトランジスタＱＰ３、
ＮＭＯＳトランジスタＱＮ３の両方がオフして出力抵抗
が大きくなりクロスオーバー歪みが発生するという問題
は解消される。すなわち図４に示す出力電圧Ｖｏｕｔ
は、図９に示した出力電圧Ｖｏｕｔと異なり中間電圧
（Ｖｄ／２）近くにおいても低抵抗の傾きを保って変化
する。
ＳトランジスタＱＰ４，ＮＭＯＳトランジスタＱＮ４の
少なくとも一方のＭＯＳトランジスタがオンとなるた
め、図９に示したようにＰＭＯＳトランジスタＱＰ３、
ＮＭＯＳトランジスタＱＮ３の両方がオフして出力抵抗
が大きくなりクロスオーバー歪みが発生するという問題
は解消される。すなわち図４に示す出力電圧Ｖｏｕｔ
は、図９に示した出力電圧Ｖｏｕｔと異なり中間電圧
（Ｖｄ／２）近くにおいても低抵抗の傾きを保って変化
する。
【００６２】上記に説明したことからわかるように、本
発明による電力増幅回路は、電力増幅回路を構成する素
子がばらついても、ＰＭＯＳトランジスタＱＰ４または
ＮＭＯＳトランジスタＱＮ４の少なくとも一方のＭＯＳ
トランジスタがオンとなるため、出力電圧の全範囲にお
いて出力抵抗は低抵抗となりクロスオーバー歪みは発生
しない。
発明による電力増幅回路は、電力増幅回路を構成する素
子がばらついても、ＰＭＯＳトランジスタＱＰ４または
ＮＭＯＳトランジスタＱＮ４の少なくとも一方のＭＯＳ
トランジスタがオンとなるため、出力電圧の全範囲にお
いて出力抵抗は低抵抗となりクロスオーバー歪みは発生
しない。
【００６３】またＰＭＯＳトランジスタＱＰ４とＮＭＯ
ＳトランジスタＱＮ４の各トランジスタサイズは小さい
ので、図４（ｂ）に示すように時刻ｔ２付近で発生する
貫通電流は小さく、出力電圧Ｖｏｕｔがハイレベルから
ロウレベルに、あるいはロウレベルからハイレベルに変
化した場合の本発明による電力増幅回路の消費電力は、
従来の電力増幅回路の消費電力と比べて大幅に小さいと
いう特徴がある。
ＳトランジスタＱＮ４の各トランジスタサイズは小さい
ので、図４（ｂ）に示すように時刻ｔ２付近で発生する
貫通電流は小さく、出力電圧Ｖｏｕｔがハイレベルから
ロウレベルに、あるいはロウレベルからハイレベルに変
化した場合の本発明による電力増幅回路の消費電力は、
従来の電力増幅回路の消費電力と比べて大幅に小さいと
いう特徴がある。
【００６４】次に図３を参照して本発明の電力増幅回路
の第２の実施の形態について説明する。
の第２の実施の形態について説明する。
【００６５】図３に示す電力増幅回路は、図１に示す電
力増幅回路を構成するプリドライバ１２，１３がプリド
ライバ１５，１６に変更され、かつ抵抗Ｒ２の一端がＰ
ＭＯＳトランジスタＱＰ４のゲートに接続すると共に、
抵抗Ｒ２１を介してＮＭＯＳトランジスタＱＮ４のゲー
トと抵抗Ｒ１２に接続している点が異なっているが他の
回路構成については、図１と同様である。回路動作の詳
細については説明を省略するが、図１の回路と同様な動
作を行う。本実施の形態による電力増幅回路は、図１に
示す電力増幅回路に比してさらに消費電力が小さいとい
う特徴がある。
力増幅回路を構成するプリドライバ１２，１３がプリド
ライバ１５，１６に変更され、かつ抵抗Ｒ２の一端がＰ
ＭＯＳトランジスタＱＰ４のゲートに接続すると共に、
抵抗Ｒ２１を介してＮＭＯＳトランジスタＱＮ４のゲー
トと抵抗Ｒ１２に接続している点が異なっているが他の
回路構成については、図１と同様である。回路動作の詳
細については説明を省略するが、図１の回路と同様な動
作を行う。本実施の形態による電力増幅回路は、図１に
示す電力増幅回路に比してさらに消費電力が小さいとい
う特徴がある。
【００６６】すなわち、図１に示す電力増幅回路におい
ては、電源→ＰＭＯＳトランジスタＱＰ２→抵抗Ｒ２→
抵抗Ｒ３→ＧＮＤと、電源→抵抗Ｒ１３→抵抗Ｒ１２→
ＮＭＯＳトランジスタＱＮ２→ＧＮＤとの２つの経路で
電流が流れるが、図３の電力増幅回路は、電源→ＰＭＯ
ＳトランジスタＱＰ２→抵抗Ｒ２→抵抗Ｒ２１→抵抗Ｒ
１２→ＮＭＯＳトランジスタＱＮ２→ＧＮＤのように１
つの経路で電流が流れるためである。また抵抗の回路素
子数を１素子少なく、かつ抵抗値を小さくすることが出
来るという利点がある。
ては、電源→ＰＭＯＳトランジスタＱＰ２→抵抗Ｒ２→
抵抗Ｒ３→ＧＮＤと、電源→抵抗Ｒ１３→抵抗Ｒ１２→
ＮＭＯＳトランジスタＱＮ２→ＧＮＤとの２つの経路で
電流が流れるが、図３の電力増幅回路は、電源→ＰＭＯ
ＳトランジスタＱＰ２→抵抗Ｒ２→抵抗Ｒ２１→抵抗Ｒ
１２→ＮＭＯＳトランジスタＱＮ２→ＧＮＤのように１
つの経路で電流が流れるためである。また抵抗の回路素
子数を１素子少なく、かつ抵抗値を小さくすることが出
来るという利点がある。
【００６７】
【発明の効果】以上説明したように本発明による電力増
幅回路は、出力電流がゼロクロスするような場合でも出
力抵抗が常に低抵抗となるのでクロスオーバー歪みが発
生しないという特徴がある。
幅回路は、出力電流がゼロクロスするような場合でも出
力抵抗が常に低抵抗となるのでクロスオーバー歪みが発
生しないという特徴がある。
【００６８】また本発明による電力増幅回路は、貫通電
流を小さくすることができるという効果がある。
流を小さくすることができるという効果がある。
【図１】本発明の電力増幅回路の第１の実施の形態を示
す回路図である。
す回路図である。
【図２】図１に示す電力増幅回路において２つの入力端
子３，４の入力電圧が等しいときの、回路のバイアス電
圧と回路定数を付した回路図である。
子３，４の入力電圧が等しいときの、回路のバイアス電
圧と回路定数を付した回路図である。
【図３】本発明の電力増幅回路の第２の実施の形態を示
す回路図である。
す回路図である。
【図４】図１に示す回路の動作を示す信号波形図であ
る。
る。
【図５】従来の電力増幅回路の一例を示す回路図であ
る。
る。
【図６】図５に示す電力増幅回路において２つの入力端
子３，４の入力電圧が等しいときの、回路のバイアス電
圧と回路定数を付した回路図である。
子３，４の入力電圧が等しいときの、回路のバイアス電
圧と回路定数を付した回路図である。
【図７】図５に示す電力増幅回路において、電力増幅回
路を構成する素子特性が設計中心である場合の動作を示
す信号波形図である。
路を構成する素子特性が設計中心である場合の動作を示
す信号波形図である。
【図８】図５に示す電力増幅回路において、電力増幅回
路を構成する素子特性が設計中心からずれた場合の動作
を示す信号波形図である。
路を構成する素子特性が設計中心からずれた場合の動作
を示す信号波形図である。
【図９】図５に示す電力増幅回路において貫通電流が発
生しないように設計したときの動作を示す信号波形図で
ある。
生しないように設計したときの動作を示す信号波形図で
ある。
１ 電源端子 ２ ＧＮＤ端子 ３，４ 入力端子 ５ 出力端子 ６，７ カレントミラー回路 ８ オペアンプ ８’ 差動増幅器 ９，１４ プッシュプル出力回路 １０，１１，１２，１３，１５，１６ プリドライバ
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J066 AA01 AA18 AA21 AA43 AA64 CA15 CA24 CA36 CA95 FA07 FA10 FA20 HA10 HA17 HA25 KA01 KA02 KA09 KA12 KA25 KA47 MA19 MA21 ND02 ND04 ND24 PD01 SA11 TA06 5J091 AA01 AA12 AA18 AA21 AA43 AA64 CA15 CA24 CA36 CA95 FA07 FA10 FA20 FP06 GP02 HA10 HA17 HA25 KA01 KA02 KA09 KA12 KA25 KA47 MA19 MA21 SA11 TA06 UW03 UW09
Claims (6)
- 【請求項１】 入力電圧を増幅し、第１の駆動電圧とこ
の第１の駆動電圧よりも低い第２の駆動電圧とを出力す
る第１のプリドライバと、 前記入力電圧を増幅し、第３の駆動電圧とこの第３の駆
動電圧よりも高い第４の駆動電圧とを出力する第２のプ
リドライバと、 前記第１の駆動電圧と前記第３の駆動電圧とをそれぞれ
ゲートに入力する第１のＰＭＯＳトランジスタ及び第１
のＮＭＯＳトランジスタとを含んで構成される第１のプ
ッシュプル出力回路と、 前記第２の駆動電圧と前記第４の駆動電圧とをそれぞれ
ゲートに入力する第２のＰＭＯＳトランジスタ及び第２
のＮＭＯＳトランジスタとを含んで構成される第２のプ
ッシュプル出力回路と、を備え前記第１のプッシュプル
出力回路の出力端子と前記第２のプッシュプル出力回路
の出力端子とは共通接続され、この共通出力端子から出
力を取り出すようにしたことを特徴とする電力増幅回
路。 - 【請求項２】 前記第１のＰＭＯＳトランジスタの相互
コンダクタンスは、前記第２のＰＭＯＳトランジスタの
相互コンダクタンスよりもｍ（ｍは定数）倍大きく、前
記第１のＮＭＯＳトランジスタの相互コンダクタンス
は、前記第２のＮＭＯＳトランジスタの相互コンダクタ
ンスよりもｎ（ｎは定数）倍大きいことを特徴とする請
求項１記載の電力増幅回路。 - 【請求項３】 前記第１の駆動電圧により前記第１のＰ
ＭＯＳトランジスタがオフからオンに切り替わる前に、
前記第２のＰＭＯＳトランジスタは前記第２の駆動電圧
によりオン状態を継続し、前記第３の駆動電圧により前
記第１のＮＭＯＳトランジスタがオンからオフに切り替
わった後まで、前記第２のＮＭＯＳトランジスタは前記
第４の駆動電圧によりオン状態を継続することを特徴と
する請求項１記載の電力増幅回路。 - 【請求項４】 ２つの入力端子に印加された入力信号を
差動増幅して前記入力電圧を出力する差動増幅器を備え
ることを特徴とする請求項１記載の電力増幅回路。 - 【請求項５】 前記第１のプリドライバは、第１のカレ
ントミラー回路と、 一端を前記第１のカレントミラー回路の入力端に接続
し、他端に前記入力電圧を印加する第１の抵抗と、 一端に前記第１のカレントミラー回路の出力端を接続
し、他端を前記第１のＰＭＯＳトランジスタのゲートに
接続する第２の抵抗と、 一端を前記第２の抵抗の前記他端と前記第２のＰＭＯＳ
トランジスタのゲートに接続し、他端を第１のバイアス
点に接続する第３の抵抗とを備えて構成され、 前記第２のプリドライバは、第２のカレントミラー回路
と、 一端を前記第２のカレントミラー回路の入力端に接続
し、他端に前記入力電圧を印加する第４の抵抗と、 一端を前記第２のカレントミラー回路の出力端に接続
し、他端を前記第１のＮＭＯＳトランジスタのゲートに
接続する第５の抵抗と、 一端を前記第５の抵抗の前記他端と前記第２のＮＭＯＳ
トランジスタのゲートに接続し、他端を第２のバイアス
点に接続する第６の抵抗とを備えて構成されることを特
徴とする請求項１記載の電力増幅回路。 - 【請求項６】 入力電圧を増幅し、第１の駆動電圧とこ
の第１の駆動電圧よりも低い第２の駆動電圧とを出力す
る第１のプリドライバと、 前記入力電圧を増幅し、第３の駆動電圧とこの第３の駆
動電圧よりも高い第４の駆動電圧とを出力する第２のプ
リドライバと、 前記第１の駆動電圧と前記第３の駆動電圧とをそれぞれ
ゲートに入力する第１のＰＭＯＳトランジスタ及び第１
のＮＭＯＳトランジスタとを含んで構成される第１のプ
ッシュプル出力回路と、 前記第２の駆動電圧と前記第４の駆動電圧とをそれぞれ
ゲートに入力する第２のＰＭＯＳトランジスタ及び第２
のＮＭＯＳトランジスタとを含んで構成される第２のプ
ッシュプル出力回路と、 前記第２のＰＭＯＳトランジスタのゲートと前記第２の
ＮＭＯＳトランジスタのゲート間に接続した抵抗と、を
備え前記第１のプッシュプル出力回路の出力端子と前記
第２のプッシュプル出力回路の出力端子とは共通接続さ
れ、この共通出力端子から出力を取り出すようにしたこ
とを特徴とする電力増幅回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001033927A JP3535836B2 (ja) | 2001-02-09 | 2001-02-09 | 電力増幅回路 |
| US10/066,722 US20020109548A1 (en) | 2001-02-09 | 2002-02-06 | Power amplifying circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001033927A JP3535836B2 (ja) | 2001-02-09 | 2001-02-09 | 電力増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002237730A true JP2002237730A (ja) | 2002-08-23 |
| JP3535836B2 JP3535836B2 (ja) | 2004-06-07 |
Family
ID=18897611
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001033927A Expired - Fee Related JP3535836B2 (ja) | 2001-02-09 | 2001-02-09 | 電力増幅回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20020109548A1 (ja) |
| JP (1) | JP3535836B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008219307A (ja) * | 2007-03-02 | 2008-09-18 | Sony Corp | Ｆｅｔアンプおよびそのバイアス回路 |
| JP2009060303A (ja) * | 2007-08-30 | 2009-03-19 | Sanyo Electric Co Ltd | 増幅回路 |
| JP2016516374A (ja) * | 2013-04-11 | 2016-06-02 | スナップトラック・インコーポレーテッド | Ａｂ級増幅器の出力段 |
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|---|---|---|---|---|
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| WO2007072276A1 (en) * | 2005-12-20 | 2007-06-28 | Koninklijke Philips Electronics N.V. | A transconductor |
| US8212617B2 (en) * | 2010-01-05 | 2012-07-03 | Analog Devices, Inc. | Fast class AB output stage |
| GB2481069B (en) * | 2010-06-11 | 2017-06-07 | Snaptrack Inc | Improved crossover performance of power amplifier |
| CN103399503A (zh) * | 2013-08-07 | 2013-11-20 | 兰如根 | 电器待机三分钟后语音提示装置 |
| US10230300B2 (en) | 2017-04-25 | 2019-03-12 | Cirrus Logic, Inc. | Power converter predriver system with multiple power modes |
| CN112636743A (zh) * | 2020-12-25 | 2021-04-09 | 上海华力微电子有限公司 | 推挽结构输出电路 |
-
2001
- 2001-02-09 JP JP2001033927A patent/JP3535836B2/ja not_active Expired - Fee Related
-
2002
- 2002-02-06 US US10/066,722 patent/US20020109548A1/en not_active Abandoned
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008219307A (ja) * | 2007-03-02 | 2008-09-18 | Sony Corp | Ｆｅｔアンプおよびそのバイアス回路 |
| JP2009060303A (ja) * | 2007-08-30 | 2009-03-19 | Sanyo Electric Co Ltd | 増幅回路 |
| JP2016516374A (ja) * | 2013-04-11 | 2016-06-02 | スナップトラック・インコーポレーテッド | Ａｂ級増幅器の出力段 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3535836B2 (ja) | 2004-06-07 |
| US20020109548A1 (en) | 2002-08-15 |
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