JP4920374B2

JP4920374B2 - Ｍｏｓ抵抗制御装置、ｍｏｓ減衰器

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Publication number: JP4920374B2
Application number: JP2006303775A
Authority: JP
Inventors: 裕太荒木; 章二大高; 経橋本
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Current assignee: Toshiba Corp
Priority date: 2006-11-09
Filing date: 2006-11-09
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Description

本発明は、ＭＯＳトランジスタのソースドレイン間抵抗の制御を行うＭＯＳ抵抗制御装置およびこれを利用したＭＯＳ減衰器に関する。

様々な電子回路において、抵抗素子としてＭＯＳトランジスタの線形領域を利用することは広く行われている。線形領域におけるＭＯＳトランジスタのドレインソース間抵抗Ｒｍｏｓは、Ｒｍｏｓ≒１／｛β（Ｖｇｓ−Ｖｔｈ）｝で近似できる。ここでβは、β＝（μｎ・Ｃｏｘ／２）・（Ｗ／Ｌ）であり、μｎは電子移動度、ＣｏｘはＭＯＳトランジスタのゲート容量、Ｌはゲート長、Ｗはゲート幅である。また、Ｖｇｓはゲートソース間電圧、Ｖｔｈはしきい値電圧である。上記の式より、線形領域を利用したＭＯＳ抵抗は、ゲート電圧を可変することで、値を可変できる。

ＭＯＳ抵抗の値を制御する回路の例として例えば下記特許文献１に開示のものがある。この回路はオペアンプによる帰還回路を使用する。概略的には、目的のＭＯＳ抵抗を実現するゲート電圧を、ソースドレイン間電圧のオペアンプへのフィードバックにより得ている。発生させたゲートへの供給電圧をほかのＭＯＳトランジスタのゲートに供給することで供給先のＭＯＳトランジスタが所望のＭＯＳ抵抗に制御される。

また、ＭＯＳ抵抗を利用した応用回路として、下記非特許文献１に開示の可変減衰器がある。概略的には、対地の抵抗および通過の抵抗としてＭＯＳ抵抗を用い、対地のＭＯＳトランジスタのゲート電圧を可変することで可変減衰器とする。対地の抵抗のみを変化させると減衰器として特性インピーダンスが所定値からはずれる（＝非整合状態になる）ので、通過のＭＯＳトランジスタのゲートには、特性インピーダンスが所定値を保つようにすべく所定電圧を加える。この所定電圧を得るため、信号を通過させる可変減衰器と同様な構成を有する模擬回路（レプリカ）およびオペアンプによるフィードバック構成を備えている。

ここで対地のＭＯＳトランジスタのゲートへの供給電圧として、上記特許文献１に開示の回路により発生させた電圧を利用することができる。このような組合せでは、各ＭＯＳトランジスタの特性（例えばしきい値電圧）が標準から同一方向に外れた場合でもそれらのペア性が保たれる限りは、減衰量を高精度に制御できる。この点は利点になるものの、ＭＯＳ抵抗を制御する回路側で使用のオペアンプに直流オフセットがある場合にはこの影響が可変減衰器の側に現われる。このような改善課題については特許文献１、非特許文献１に開示、示唆はない。
特開平１０−２００３３４号公報 Hakan Dogan, Robert G.Meyer and Ali M.Niknejad BWRC, UC Berkeley, "A DC-10GHz Linear-in-dB Attenuator in 0.13um CMOS Technology", IEEE 2004 CUSTOM INTEGRATED CIRCUITS CONFERENCE pp609-612

本発明は、ＭＯＳ抵抗の制御精度を向上することができるＭＯＳ抵抗制御装置およびこれを利用したＭＯＳ減衰器を提供することを目的とする。

本発明の一態様であるＭＯＳ抵抗制御装置は、ソースドレインが直列に接続され、該直列に接続されたソースドレインのうち最も外側のソースが第１の基準電位に接続された２以上のＭＯＳトランジスタと、前記２以上のＭＯＳトランジスタの前記直列に接続されたソースドレインのうち最も外側のドレインと第２の基準電位との間に挿入・接続された電流源と、第１、第２の入力端、および出力端を有し、該第１の入力端に第３の基準電位が供給され、該第２の入力端が前記最も外側のドレインと前記第２の基準電位との接続ノードに接続され、該出力端が前記２以上のＭＯＳトランジスタのゲートそれぞれに接続されたオペアンプとを具備する。

すなわち、このＭＯＳ抵抗制御装置では、これ自身が有するＭＯＳトランジスタ（このＭＯＳトランジスタも所望の抵抗値に制御される）が２以上のＭＯＳトランジスタのソースドレイン直列配置となっている。そしてそれらのゲートには共通してオペアンプの出力端が接続される。このような構成では、オペアンプの入力オフセット電圧の影響は、２以上のＭＯＳトランジスタおのおのに分散されて現われる。したがって、分散された影響のＭＯＳトランジスタと同様の抵抗を、オペアンプの出力端から供給されるほかのＭＯＳトランジスタに発生させることができる。よって、ＭＯＳ抵抗の制御精度を向上することができる。

また、本発明の別の態様であるＭＯＳ減衰器は、ソースドレインが直列に接続され、該直列に接続されたソースドレインのうち最も外側のソースが第１の基準電位に接続された２以上のＭＯＳトランジスタと、前記２以上のＭＯＳトランジスタの前記直列に接続されたソースドレインのうち最も外側のドレインと第２の基準電位との間に挿入・接続された電流源と、第１、第２の入力端、および出力端を有し、該第１の入力端に第３の基準電位が供給され、該第２の入力端が前記最も外側のドレインと前記第２の基準電位との接続ノードに接続され、該出力端が前記２以上のＭＯＳトランジスタのゲートそれぞれに接続された第１のオペアンプと、入力端と出力端とを有し、かつ、該入力端から該出力端への間に複数の対地のＭＯＳトランジスタと１以上の通過のＭＯＳトランジスタとを有し、該複数の対地のＭＯＳトランジスタのゲートそれぞれに前記第１のオペアンプの前記出力端が接続され、該１以上の通過のＭＯＳトランジスタのゲートに該入力端と該出力端との間の特性インピーダンスを所定に設定するための制御電圧が供給された第１の減衰器と、前記第１の減衰器の前記入力端と第４の基準電位との間に挿入・接続された、前記特性インピーダンスに相当するインピーダンスの第１の抵抗器と、前記第１の減衰器の前記出力端と第５の基準電位との間に挿入・接続された、前記特性インピーダンスに相当するインピーダンスの第２の抵抗器と、前記第１の減衰器の前記出力端の電圧を所定電圧と比較して増幅された出力信号を前記制御電圧として出力する第２のオペアンプと、入力端と出力端を有し、かつ、該入力端から該出力端への間に複数の対地のＭＯＳトランジスタと１以上の通過のＭＯＳトランジスタとを有し、該複数の対地のＭＯＳトランジスタのゲートそれぞれに前記第１のオペアンプの前記出力端が接続され、該１以上の通過のＭＯＳトランジスタのゲートに前記制御電圧が供給された第２の減衰器とを具備する。

このＭＯＳ減衰器は、上記のＭＯＳ抵抗制御装置を利用したものである。すなわち、減衰器の対地のＭＯＳトランジスタによるＭＯＳ抵抗の発生に、上記ＭＯＳ抵抗制御装置の出力電圧が利用される。したがって、対地のＭＯＳ抵抗の制御精度が向上しており、より好ましい設計意図の減衰特性が得られる。

本発明によれば、ＭＯＳ抵抗制御装置およびこれを利用したＭＯＳ減衰器において、ＭＯＳ抵抗の制御精度を向上することができる。

上記一態様における実施態様として、前記２以上のＭＯＳトランジスタのそれぞれが、おのおののチャネルが形成される半導体領域に前記第１の基準電位が共通に供給されている、とすることができる。ＭＯＳトランジスタは、一般に、チャネルが形成される半導体領域（場合により基板、ボディなどと呼ばれる）を有する。この半導体領域に、共通した第１の基準電位が供給される構造の半導体デバイスは、プロセスとしてより簡易で済む。よってチップ面積を減縮しやすくかつ低コストになる。

また、実施態様として、前記２以上のＭＯＳトランジスタのそれぞれが、おのおののチャネルが形成される半導体領域にそれぞれのソースの電位が供給されている、とすることもできる。このようにそれぞれのＭＯＳトランジスタで、自身のソース電圧がチャネル形成の半導体領域に供給される構造によれば、各ＭＯＳトランジスタにおける基板効果を揃えることができる。したがって、基板効果の違いによる各ＭＯＳトランジスタの特性ばらつき（例えばしきい値電圧）を抑制することができ、より好ましい電圧をオペアンプの出力端に得ることができる。

また、上記別の態様における実施態様として、前記２以上のＭＯＳトランジスタのゲート長およびゲート幅が、前記第１の減衰器の前記複数の対地のＭＯＳトランジスタのうちのいずれかのゲート長およびゲート幅とそれぞれほぼ同じである、とすることができる。このように制御する側の構成であるＭＯＳトランジスタと制御される側の構成であるＭＯＳトランジスタとでそれらのサイズが同じである場合、設計意図からの誤差を小さくできる。すなわち、誤差の小さな高精度の制御になる。

また、実施態様として、前記２以上のＭＯＳトランジスタのゲート長が、前記第１の減衰器の前記複数の対地のＭＯＳトランジスタのうちのいずれかのゲート長とほぼ同じであり、前記２以上のＭＯＳトランジスタのゲート幅が、前記第１の減衰器の前記複数の対地のＭＯＳトランジスタのうちのいずれかのゲート幅と所定比にある、とすることもできる。第１の減衰器の対地のＭＯＳトランジスタのゲート幅を小さくすれば、電流減となり省電力化を図ることができる。

以上を踏まえ、以下では実施形態を図面を参照しながら説明する。図１は、一実施形態に係るＭＯＳ抵抗制御装置の構成を示している。図示するように、このＭＯＳ抵抗制御装置１０は、ＭＯＳトランジスタ１１、１２、オペアンプ１３、定電流源１４、基準電圧源１５を有する。オペアンプ１３の出力は、このＭＯＳ抵抗制御装置１０の出力端Ｖｏｕｔでもある。

ＭＯＳトランジスタ（ｎチャネルＭＯＳトランジスタ）１１、１２は、ソースドレインが直列に接続され、それらの外側のソース（ＭＯＳトランジスタ１２のソース）がグラウンド（第１の基準電位）に接続される。また、それぞれのＭＯＳトランジスタのチャネルが形成される半導体領域（基板、ボディ）は、図面に記号化して表わされているように、共通にグラウンドの電位にされる。また、それらの外側のドレイン（ＭＯＳトランジスタ１１のドレイン）が定電流源１４の一端に接続される。さらに、それらのゲートには共通してオペアンプ１３の出力電圧が供給される。

オペアンプ１３は、２つの入力端と出力端を有し、反転入力として基準電圧源１５の電圧（第３の基準電位）が供給され、非反転入力としてＭＯＳトランジスタ１１のドレインと定電流源１４との接続ノードに発生する電圧が供給される。出力端はＭＯＳトランジスタ１１、１２のゲートに接続される。定電流源１４は、ＭＯＳトランジスタ１１のドレインと電源電圧（第２の基準電位）との間に挿入、接続され、電流ＩｃｎｔをＭＯＳトランジスタに流し込む。基準電圧源１５は、ＭＯＳトランジスタ１１、１２の直列接続の両端に基準電位２Ｖｒｅｆを発生させるための基準電圧源である。すなわち、オペアンプ１３の両入力端間がイマジナリショートとなることから、この基準電位２Ｖｒｅｆに等しい電圧がＭＯＳトランジスタ１１、１２の直列接続の両端に発生する。

図２は、図１に示したＭＯＳ抵抗制御装置の動作特性を示している。横軸にＭＯＳトランジスタ１１、１２それぞれのソースドレイン間電圧Ｖｄｓをとり、縦軸に同トランジスタ１１、１２それぞれのドレイン電流Ｉｄｓをとると、ゲートソース間電圧Ｖｇｓが振られた場合には、図示するようにＭＯＳ抵抗Ｒｍｏｓ＝Ｖｄｓ／Ｉｄｓが変化する（原点に近い領域で線形領域）。ここで図１において実際に発生するＭＯＳ抵抗Ｒｍｏｓは、図示するようにＶｒｅｆ／Ｉｃｎｔであり、この抵抗値に相当の直線上のある点がＶｒｅｆ、Ｉｃｎｔに対応している。

なお、厳密には、ＭＯＳトランジスタ１１と同１２とではゲートソース間電圧Ｖｇｓが異なることから、それらのソースドレイン間電圧Ｖｄｓは互いに多少異なる。ここではＭＯＳトランジスタ１１と同１２とでゲートソース間電圧Ｖｇｓが実際上あまり異ならないとの仮定を置いている。これによれば、ＭＯＳトランジスタ１１、同１２とでそれらのソースドレイン間電圧Ｖｄｓはほぼ等しくそれぞれＶｒｅｆになる。

ＭＯＳトランジスタ１２のゲート電圧として供給されているオペアンプ１３の出力電圧は、出力端子１６に接続されるべき他のＭＯＳトランジスタにＭＯＳトランジスタ１２と同じＭＯＳ抵抗を発生させる電圧である。ただし、同じＭＯＳ抵抗となるのは、この「他のＭＯＳトランジスタ」のサイズ（ゲート長、ゲート幅）がＭＯＳトランジスタ１２と同じ場合である。同一ゲート長でもＭＯＳトランジスタ１２よりゲート幅が大きくなればＭＯＳ抵抗は小さくなり、すなわちゲート幅に応じたＭＯＳ抵抗になる。

図３は、図１に示したＭＯＳ抵抗制御装置における、オペアンプのオフセットの影響を構成として示している。図３に示すように、オペアンプ１３の直流入力オフセットＶｏｆｆは電圧源３１としてオペアンプ１３の入力端に付加して考えることができる。この場合のＭＯＳ抵抗制御装置１０では、ＭＯＳトランジスタ１１、１２のソースドレイン間電圧Ｖｄｓは、それぞれＶｒｅｆ＋Ｖｏｆｆ／２となり、オフセットがＭＯＳトランジスタ１１、１２のそれぞれに対しては半分ずつ影響する。

図４は、図３に示したオペアンプのオフセットの影響を加味した場合の、図１に示したＭＯＳ抵抗制御装置の動作特性を示している。図４に示すように、ＭＯＳトランジスタ１１、１２においてソースドレイン間電圧ＶｄｓがＶｒｅｆからＶｒｅｆ＋Ｖｏｆｆ／２に変化することにより、これらのＭＯＳ抵抗Ｒｍｏｓも（Ｖｒｅｆ＋Ｖｏｆｆ／２）／Ｉｃｎｔに変化する。

図５は、図１に示したＭＯＳ抵抗制御装置に比較・参照されるべき構成例を示している。図５において図１、図３中に示した構成要素と同一のものには同一符号を付している。このＭＯＳ抵抗制御装置５０では、ＭＯＳトランジスタ１２に直列のＭＯＳトランジスタ１１がなく、さらにオペアンプ１３の反転入力に供給される電圧は基準電圧源１５Ａによる基準電圧Ｖｒｅｆになっている。

図６は、図５に示した構成例の動作特性を示している。図６に示すように、ＭＯＳトランジスタ１２においてソースドレイン間電圧ＶｄｓがＶｒｅｆ＋Ｖｏｆｆになることにより、ここでのＭＯＳ抵抗Ｒｍｏｓは（Ｖｒｅｆ＋Ｖｏｆｆ）／Ｉｃｎｔになる。このＲｍｏｓ値は、図４におけるＲｍｏｓ（Ｖｒｅｆ＋Ｖｏｆｆ／２）／Ｉｃｎｔよりオフセット電圧Ｖｏｆｆの影響を大きく受けている（２倍になっている）。よって、図５における出力端子１６に接続されるべき他のＭＯＳトランジスタには、図３のそれと比較して、理想のＭＯＳ抵抗値からの偏差の大きいＭＯＳ抵抗が発生する。以上から、図５に示す比較・参照例に比べ、図３（図１）の構成では出力端子１６に接続されるべき他のＭＯＳトランジスタのＭＯＳ抵抗を精度よく制御できることが示されている。

次に、別の実施形態について図７を参照して説明する。図７は、別の実施形態に係るＭＯＳ抵抗制御装置の構成を示している。図７においてすでに説明した図中に登場のものと同一のものには同一符号を付している。その部分の説明は省略する。

この実施形態では、図１に示した実施形態における考え方をさらに進めてＭＯＳトランジスタ１１、１２に直列にＭＯＳトランジスタ７１を接続している。ＭＯＳトランジスタ７１のゲートにはオペアンプ１３の出力電圧が供給される。オペアンプ１３の反転入力側には、基準電圧源１５Ｂの出力電圧３Ｖｒｅｆが基準電位として供給される。

このような構成によれば、ＭＯＳトランジスタ７１、１１、１２の各ソースドレイン間電圧ＶｄｓはそれぞれほぼＶｒｅｆになり、したがって、オペアンプ１３のオフセット電圧も３分割されてそれぞれに印加されることになる。よって、ＭＯＳトランジスタ１２のＭＯＳ抵抗を、このオフセット電圧の影響をさらに抑制して発生させることができる。したがって、出力端子１６に接続されるべき他のＭＯＳトランジスタのＭＯＳ抵抗をさらに精度よく制御できる。同様にして、ＭＯＳトランジスタ７１のような直列接続のＭＯＳトランジスタをさらに増すことで、効果を一層向上することが可能である。

次に、さらに別の実施形態に係るＭＯＳ抵抗制御装置について図８を参照して説明する。図８は、さらに別の実施形態に係るＭＯＳ抵抗制御装置の構成を示している。図８において、すでに説明した図中に示した構成要素と同一のものには同一符号を付している。その部分の説明は省略する。

この実施形態では、図１中に示したＭＯＳトランジスタ１１、１２に代えて、チャネルが形成される半導体領域（基板、ボディ）が、図面に記号化して表わされているように、それぞれのソースの電位にされているＭＯＳトランジスタ１１Ａ、１２Ａを使用する。このようなＭＯＳトランジスタ１１Ａ、１２Ａを使用することにより、いわゆる基板効果（基板電圧がソース電圧と異なることによりしきい値電圧が変化する現象）を回避することができ、回路設計が容易になる。ただし、プロセス的な負担は増しかつチップ面積の増大になる。簡易なプロセスおよびチップ面積削減により低コスト化を図る意味では図１に示した実施形態の方がよい。

次に、さらに別の（第４の）実施形態に係るＭＯＳ抵抗制御装置について図９を参照して説明する。図９は、さらに別の（第４の）実施形態に係るＭＯＳ抵抗制御装置の構成を示している。図９において、すでに説明した図中に示した構成要素と同一のものには同一符号を付している。その部分の説明は省略する。

このＭＯＳ抵抗制御装置９０では、基準電圧源１５に代えて、抵抗値Ｒｒｅｆの抵抗９１とこの抵抗９１に電流Ｉｒｅｆを流し込む基準電流源９２とを用いる。他の部分は図１と同じである。このような構成によれば、電流Ｉｒｅｆと定電流源１４の電流Ｉｃｎｔとをそれらの値として関連性よく発生することができる前提で、理想からの誤差のより小さな出力電圧を出力端子１６に発生することができる。

次に、一実施形態に係るＭＯＳ減衰器を図１０を参照して説明する。図１０は、一実施形態に係るＭＯＳ減衰器の構成を示している。図１０において、すでに説明した図中に示した構成要素と同一のものには同一符号を付している。その部分の説明は省略する。

このＭＯＳ減衰器は、図９に示したＭＯＳ抵抗制御装置９０を利用する。すなわち、基準電流源９２の電流Ｉｒｅｆを変化することで減衰特性を可変できる。ＭＯＳ抵抗制御装置９０を除く部分として、レプリカとしての、ＭＯＳトランジスタによる減衰器１０１と、信号通過用の（実際の）、ＭＯＳトランジスタによる減衰器１０３とを有する。

レプリカの減衰器１０１には、その入力側とグラウンドとの間に信号源のインピーダンスに相当の抵抗Ｒ０が挿入・接続され、出力側と電源電圧との間に終端抵抗に相当の抵抗Ｒ１が挿入・接続される。レプリカの減衰器１０１の内部は、対地のＭＯＳトランジスタＴ１、Ｔ２、Ｔ３と通過のＭＯＳトランジスタＴ４、Ｔ５とが設けられる。対地のＭＯＳトランジスタＴ１、Ｔ２、Ｔ３の各ゲートには、ＭＯＳ抵抗制御装置９０の出力電圧が供給される。通過のＭＯＳトランジスタＴ４、Ｔ５の各ゲートには、レプリカの減衰器１０１の特性インピーダンスを所定に設定するための電圧としてオペアンプ１０２の出力が導かれている。

なお、レプリカの減衰器１０１の構成とほぼ同様に、信号通過用の減衰器１０３は構成されている（ＭＯＳトランジスタＴ６、Ｔ７、Ｔ８、Ｔ９、Ｔ１０）。信号通過用の減衰器１０３のＭＯＳトランジスタＴ６、Ｔ７、Ｔ８、Ｔ９、Ｔ１０の各ゲートに挿入された抵抗Ｒ４、Ｒ５、Ｒ６、Ｒ７、Ｒ８は、減衰器１０３を通過する高周波信号の影響が減衰器１０３の外に現われにくいようにするためである。対地のＭＯＳトランジスタＴ６、Ｔ７、Ｔ８の各ゲートにＭＯＳ抵抗制御装置９０の出力電圧が供給されるべく接続を有する点、および通過のＭＯＳトランジスタＴ９、Ｔ１０の各ゲートにオペアンプ１０２の出力が導かれている点も同じである。

レプリカの減衰器１０１の出力側は抵抗Ｒ１に接続されるとともにオペアンプ１０２の非反転の入力端にも導かれる。オペアンプ１０２の反転の入力端には抵抗Ｒ２と抵抗Ｒ３とによる中点電圧が導かれる。このような構成によれば、オペアンプ１０２の両入力端がイマジナリショートなので、Ｒ１＝Ｒ２としたとき、レプリカの減衰器１０１の出力側からその内部を見込む抵抗がＲ３に等しくなるように、オペアンプ１０２によるフィードバックがＭＯＳトランジスタＴ４、Ｔ５の両ゲートにかかる。したがって、Ｒ２、Ｒ３を設定すべき特性インピーダンスに相当の値とすれば、レプリカの減衰器１０１の特性インピーダンスは所定に設定されることになる。これにより、信号通過用の減衰器１０３の特性インピーダンスも所定に設定される。

図１０に示すＭＯＳ減衰器では、レプリカの減衰器１０１および信号通過用の減衰器１０３それぞれの対地のＭＯＳトランジスタＴ１、Ｔ２、Ｔ３、Ｔ６、Ｔ７、Ｔ８のゲート電圧として、上記説明のＭＯＳ抵抗制御装置９０の出力電圧が供給されている。したがって、オペアンプ１３が有する入力オフセットからの影響の小さいＭＯＳ抵抗をそれらの対地のＭＯＳトランジスタＴ１、Ｔ２、Ｔ３、Ｔ６、Ｔ７、Ｔ８に発生させることができる。よって、設計意図の減衰特性からの誤差が抑制される。なお、この効果をより高めるには、ＭＯＳトランジスタＴ１、Ｔ２、Ｔ３、Ｔ６、Ｔ７、Ｔ８とＭＯＳ抵抗制御装置９０内のＭＯＳトランジスタ１１、１２とのペア性が向上するように、これらを近接したレイアウトとするのが好ましい。

ちなみに、レプリカの減衰器１０１における対地のＭＯＳトランジスタＴ２、および信号通過用の減衰器１０３における対地のＭＯＳトランジスタＴ７は、２つのπ型構成の共通部分として設けられたＭＯＳ抵抗である。よって、ＭＯＳトランジスタＴ１（Ｔ６）、Ｔ３（Ｔ８）に比べてサイズ（ゲート幅）を２倍にしそのＭＯＳ抵抗を半分にする（電流密度として等しくする）設計がより実際的な設計である。

また、これを前提に、レプリカの減衰器１０１の対地のＭＯＳトランジスタＴ１、Ｔ２、Ｔ３のサイズ（ゲート幅）をＭＯＳ抵抗制御装置９０のＭＯＳトランジスタ１１、１２より小さくするようにしてもよい。これによれば、レプリカの減衰器１０１に流れる電流が小さくなるので省電力化が可能である。なお、ゲート長についてはプロセスを複雑化しないようゲート幅の大小にかかわらずすべて同じにするのが好ましい。

なお、図１１に示すように、レプリカの減衰器１０１Ａとしてその内部に、ＭＯＳトランジスタＴ１、Ｔ２、Ｔ３に代えて、ＭＯＳトランジスタ１１、１２と同様に接続したＭＯＳトランジスタＴ１１、Ｔ１２、ＭＯＳトランジスタＴ２１、Ｔ２２、ＭＯＳトランジスタＴ３１、Ｔ３２を設けてもよい。ＭＯＳトランジスタＴ１１、Ｔ１２は、ソースドレインが直列に接続され、それらの外側のソース（ＭＯＳトランジスタＴ１２のソース）がグラウンド（第１の基準電位）に接続される。また、それぞれのＭＯＳトランジスタのチャネルが形成される半導体領域（基板、ボディ）は、図面に記号化されているように、共通にグラウンドの電位にされる。

さらに、ＭＯＳトランジスタによる減衰器１０３Ａとしてその内部に、ＭＯＳトランジスタＴ６、Ｔ７、Ｔ８に代えて、ＭＯＳトランジスタ１１、１２と同様に接続したＭＯＳトランジスタＴ６１、Ｔ６２、ＭＯＳトランジスタＴ７１、Ｔ７２、ＭＯＳトランジスタＴ８１、Ｔ８２を設けてもよい。ＭＯＳトランジスタＴ６１、Ｔ６２は、ソースドレインが直列に接続され、それらの外側のソース（ＭＯＳトランジスタＴ６２のソース）がグラウンド（第１の基準電位）に接続される。また、それぞれのＭＯＳトランジスタのチャネルが形成される半導体領域（基板、ボディ）は、図面に記号化されているように、共通にグラウンドの電位にされる。

本発明は上記各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記各実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素からいくつかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。

一実施形態に係るＭＯＳ抵抗制御装置の構成を示す回路図。図１に示したＭＯＳ抵抗制御装置の動作を説明するための特性図。図１に示したＭＯＳ抵抗制御装置における、オペアンプのオフセットの影響を示す構成図。図３に示したオペアンプのオフセットの影響を加味した場合の、図１に示したＭＯＳ抵抗制御装置の動作を説明するための特性図。図１に示したＭＯＳ抵抗制御装置に比較・参照されるべき構成例を示す回路図。図５に示した構成例の動作を説明するための特性図。別の実施形態に係るＭＯＳ抵抗制御装置の構成を示す回路図。さらに別の実施形態に係るＭＯＳ抵抗制御装置の構成を示す回路図。さらに別の（第４の）実施形態に係るＭＯＳ抵抗制御装置の構成を示す回路図。一実施形態に係るＭＯＳ減衰器の構成を示す回路図。別の実施形態に係るＭＯＳ減衰器の構成を示す回路図。

符号の説明

１０、５０、７０、８０、９０…ＭＯＳ抵抗制御装置、１１…ＭＯＳトランジスタ、１１Ａ…ＭＯＳトランジスタ、１２…ＭＯＳトランジスタ、１２Ａ…ＭＯＳトランジスタ、１３…オペアンプ、１４…定電流源、１５、１５Ａ、１５Ｂ…基準電圧源、１６…出力端子、３１…オペアンプの入力オフセット電圧として想定の電圧源、７１…ＭＯＳトランジスタ、９１…抵抗、９２…基準電流源、１０１、１０１Ａ…ＭＯＳトランジスタによる減衰器（レプリカ）、１０２…オペアンプ、１０３、１０３Ａ…ＭＯＳトランジスタによる減衰器（信号通過用）。

Claims

ソースドレインが直列に接続され、該直列に接続されたソースドレインのうち最も外側の
ソースが第１の基準電位に接続された２以上のＭＯＳトランジスタと、
前記２以上のＭＯＳトランジスタの前記直列に接続されたソースドレインのうち最も外側
のドレインと第２の基準電位との間に挿入・接続された電流源と、
第１、第２の入力端、および出力端を有し、該第１の入力端に第３の基準電位が供給され
、該第２の入力端が前記最も外側のドレインに接続され、該出力端が前記２以上のＭＯＳ
トランジスタのゲートそれぞれに接続されたオペアンプと
を具備し、
前記２以上のＭＯＳトランジスタのそれぞれが、おのおののチャネルが形成される半導体
領域に前記第１の基準電位が共通に供給されていることを特徴とするＭＯＳ抵抗制御装置
。
ソースドレインが直列に接続され、該直列に接続されたソースドレインのうち最も外側の
ソースが第１の基準電位に接続された２以上のＭＯＳトランジスタと、
前記２以上のＭＯＳトランジスタの前記直列に接続されたソースドレインのうち最も外側
のドレインと第２の基準電位との間に挿入・接続された電流源と、
第１、第２の入力端、および出力端を有し、該第１の入力端に第３の基準電位が供給され
、該第２の入力端が前記最も外側のドレインに接続され、該出力端が前記２以上のＭＯＳ
トランジスタのゲートそれぞれに接続されたオペアンプと
を具備し、
前記２以上のＭＯＳトランジスタのそれぞれが、おのおののチャネルが形成される半導体
領域にそれぞれのソースの電位が供給されていることを特徴とするＭＯＳ抵抗制御装置。
ソースドレインが直列に接続され、該直列に接続されたソースドレインのうち最も外側の
ソースが第１の基準電位に接続された２以上のＭＯＳトランジスタと、
前記２以上のＭＯＳトランジスタの前記直列に接続されたソースドレインのうち最も外側
のドレインと第２の基準電位との間に挿入・接続された電流源と、
第１、第２の入力端、および出力端を有し、該第１の入力端に第３の基準電位が供給され
、該第２の入力端が前記最も外側のドレインに接続され、該出力端が前記２以上のＭＯＳ
トランジスタのゲートそれぞれに接続された第１のオペアンプと、
入力端と出力端とを有し、かつ、該入力端から該出力端への間に複数の対地のＭＯＳトラ
ンジスタと１以上の通過のＭＯＳトランジスタとを有し、該複数の対地のＭＯＳトランジ
スタのゲートそれぞれに前記第１のオペアンプの前記出力端が接続され、該１以上の通過
のＭＯＳトランジスタのゲートに該入力端と該出力端との間の特性インピーダンスを所定
に設定するための制御電圧が供給された第１の減衰器と、
前記第１の減衰器の前記入力端と第４の基準電位との間に挿入・接続された、前記特性イ
ンピーダンスに相当するインピーダンスの第１の抵抗器と、
前記第１の減衰器の前記出力端と第５の基準電位との間に挿入・接続された、前記特性イ
ンピーダンスに相当するインピーダンスの第２の抵抗器と、
前記第１の減衰器の前記出力端の電圧を所定電圧と比較して増幅された出力信号を前記制
御電圧として出力する第２のオペアンプと、
入力端と出力端を有し、かつ、該入力端から該出力端への間に複数の対地のＭＯＳトラン
ジスタと１以上の通過のＭＯＳトランジスタとを有し、該複数の対地のＭＯＳトランジス
タのゲートそれぞれに前記第１のオペアンプの前記出力端が接続され、該１以上の通過の
ＭＯＳトランジスタのゲートに前記制御電圧が供給された第２の減衰器と
を具備し、
前記２以上のＭＯＳトランジスタのそれぞれが、おのおののチャネルが形成される半導体
領域に前記第１の基準電位が共通に供給されていることを特徴とするＭＯＳ減衰器。
前記２以上のＭＯＳトランジスタのゲート長およびゲート幅が、前記第１の減衰器の前記
複数の対地のＭＯＳトランジスタのうちのいずれかのゲート長およびゲート幅とそれぞれ
ほぼ同じであることを特徴とする請求項３記載のＭＯＳ減衰器。
前記２以上のＭＯＳトランジスタのゲート長が、前記第１の減衰器の前記複数の対地のＭ
ＯＳトランジスタのうちのいずれかのゲート長とほぼ同じであり、
前記２以上のＭＯＳトランジスタのゲート幅が、前記第１の減衰器の前記複数の対地のＭ
ＯＳトランジスタのうちのいずれかのゲート幅と所定比にあることを特徴とする請求項３
記載のＭＯＳ減衰器。