JP2010268350A - 終端抵抗調整回路 - Google Patents

Abstract

【課題】入力差動信号のコモン電圧が変化しても、終端抵抗を一定に保持でき、かつ、簡易な回路構成の終端抵抗調整回路。
【解決手段】抵抗値を調整可能な第１の終端抵抗回路と、第１の終端抵抗回路と並列に接続され、抵抗値を調整可能な第２の終端抵抗回路と、第１及び第２の終端抵抗回路の抵抗値を調整するための調整用抵抗回路と、調整用抵抗回路により定まる第１の電圧と、外部に接続された基準抵抗により定まる第２の電圧とが入力され、両電圧が等しくなるように動作するとともに、第１及び第２の終端抵抗回路に対し抵抗調整信号を出力する第１の増幅回路と、第１の終端抵抗回路が接続された第１の端子と、第２の終端抵抗回路が接続された第２の端子と、第１及び第２の端子に与えられる差動信号のコモン電圧に基づく電圧と、第１又は第２の電圧とが入力され、両電圧が等しくなるように動作する第２の増幅回路と、を備える終端抵抗調整回路。
【選択図】図１

Description

本発明は、例えばインタフェース回路に用いられる終端抵抗を外付抵抗に基づいて調整する終端抵抗調整回路に関する。

インタフェース回路に用いられる終端抵抗は、例えばＨＤＭＩ規格の場合、５０Ω±１０％の絶対値精度が要求される。拡散層抵抗やポリシリコン抵抗などの半導体抵抗素子の抵抗値の製造ばらつきは１０％を超えてしまうため、上記規格を満足せず、終端抵抗として使用することができない。

上記問題に対し、例えば特許文献１の図３には、抵抗値の絶対値精度が高い外付抵抗を基準として抵抗値を設定できる可変抵抗回路が開示されている。他方、この設定抵抗値が与えられる入力信号又は出力信号が差動信号である場合、そのコモン電圧の変動によっても、当該設定抵抗値が変動する恐れがある。しかしながら、特許文献１には、このコモン電圧の変動に関しては何ら開示されていない。

これに対し、特許文献２の図４には、抵抗値の絶対値精度が高い外付抵抗に基づき終端抵抗を調整でき、かつ、入力差動信号のコモン電圧が変化しても、終端抵抗を一定に保持できるインピーダンス調整回路が開示されている。

特開２００３−２０４２４７号公報 特開２００２−３４４３００号公報

しかしながら、特許文献２に開示されたインピーダンス調整回路は、回路規模が大きいため、占有面積や消費電力が大きいという問題があった。また、回路規模が大きいと、構成素子数も多くなるため、製造ばらつきの影響が累積され、調整される終端抵抗の精度も低下するという問題があった。

本発明に係る終端抵抗調整回路は、
抵抗値を調整可能な第１の終端抵抗回路と、
前記第１の終端抵抗回路と並列に接続され、抵抗値を調整可能な第２の終端抵抗回路と、
前記第１及び第２の終端抵抗回路の抵抗値を調整するための調整用抵抗回路と、
前記調整用抵抗回路により定まる第１の電圧と、外部に接続された基準抵抗により定まる第２の電圧とが入力され、両電圧が等しくなるように動作するとともに、前記第１及び第２の終端抵抗回路に対し抵抗調整信号を出力する第１の増幅回路と、
前記第１の終端抵抗回路が接続された第１の端子と、
前記第２の終端抵抗回路が接続された第２の端子と、
前記第１及び第２の端子に与えられる差動信号のコモン電圧に基づく電圧と、前記第１又は第２の電圧とが入力され、両電圧が等しくなるように動作する第２の増幅回路と、を備えるものである。

本発明によれば、入力差動信号のコモン電圧が変化しても、終端抵抗を一定に保持でき、かつ、簡易な回路構成の終端抵抗調整回路を提供することができる。

実施の形態１に係る終端抵抗調整回路の回路図である。 図１の終端抵抗調整回路を用いたトランスミッタ回路の回路図である。 図１の終端抵抗調整回路を用いたレシーバ回路の回路図である。 実施の形態１の変形例である。 実施の形態２に係る終端抵抗調整回路の回路図である。 トランジスタのドレイン・ソース電圧Ｖｄｓに対するドレイン・ソース電流Ｉｄｓの変化を示すグラフである。 実施の形態３に係る終端抵抗調整回路の回路図である。 比較例に係る終端抵抗調整回路の回路図である。 バイアス電流Ｉｓｓに対する終端抵抗値の変化（ａ）及びコモン電圧Ｖｃｍの変化（ｂ）のシミュレーション結果を示すグラフである。 実施の形態３に係る終端抵抗調整回路の回路図である。 トランスミッタへ入力信号差Ｖｉｎｎ１−Ｖｉｎｐ１に対する終端抵抗値の変化（ａ）及びレシーバへの入力信号Ｖｉｎｎ、Ｖｉｎｐの変化（ｂ）のシミュレーション結果を示すグラフである。

以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。ただし、本発明が以下の実施の形態に限定される訳ではない。また、説明を明確にするため、以下の記載及び図面は、適宜、簡略化されている。

（実施の形態１）
図１は、本発明の第１の実施の形態に係る終端抵抗調整回路の回路図である。この終端抵抗調整回路は、外付抵抗Ｒｅｘｔ、オン抵抗調整部１０１、コモン電圧検出部１０２を備えている。

ここで、オン抵抗調整部１０１は、ＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＰＭＯＳトランジスタＭＰ１、ＭＰ２、ＭＰ３、アンプＡＭＰ１を備えている。また、コモン電圧検出部１０２は、抵抗Ｒ１、Ｒ２、アンプＡＭＰ２を備えている。

外付抵抗Ｒｅｘｔは半導体チップの外部に接続された抵抗である。この外付抵抗Ｒｅｘｔは、高精度（例えば、±１％程度）の抵抗値を有する。図１に示すように、本実施の形態に係る終端抵抗調整回路では、外付抵抗Ｒｅｘｔの一端が、高電位側電源（ＶＤＤ）に接続されている。また、外付抵抗Ｒｅｘｔの他端が、半導体チップの外部端子Ｔ１に接続されている。

外部端子Ｔ１は、オン抵抗調整部１０１を構成するＮＭＯＳトランジスタＭＮ１のドレインに接続されている。ＮＭＯＳトランジスタＭＮ１のソースは、低電位側電源（ＧＮＤ）に接続されている。ＮＭＯＳトランジスタＭＮ１のゲートと、ＮＭＯＳトランジスタＭＮ２のゲートとは、互いに接続されている。ＮＭＯＳトランジスタＭＮ２のソースは、ＮＭＯＳトランジスタＭＮ１のソースと同様に、グランドＧＮＤに接続されている。ＮＭＯＳトランジスタＭＮ２のドレインは、ＰＭＯＳトランジスタＭＰ１のドレインに接続されている。ここで、ＮＭＯＳトランジスタＭＮ１、ＭＮ２は同サイズのトランジスタであって、いずれも飽和領域で動作している。

ＰＭＯＳトランジスタＭＰ１のソースは、電源ＶＤＤに接続されている。ＰＭＯＳトランジスタＭＰ１のゲートと、ＰＭＯＳトランジスタＭＰ２のゲートと、ＰＭＯＳトランジスタＭＰ３のゲートとは、互いに接続されている。ＰＭＯＳトランジスタＭＰ２、ＭＰ３のソースは、いずれもＰＭＯＳトランジスタＭＰ１のソースと同様に、電源ＶＤＤに接続されている。ＰＭＯＳトランジスタＭＰ２、ＭＰ３のドレインは、それぞれ外部端子Ｔ２、Ｔ３に接続されている。このＰＭＯＳトランジスタＭＰ２、ＭＰ３は、そのオン抵抗が外付抵抗Ｒｅｘｔの抵抗値に基づいて調整される可変抵抗であって、外部端子Ｔ２、Ｔ３に与えられる入力また出力差動信号の終端抵抗として機能する。ここで、ＰＭＯＳトランジスタＭＰ１、ＭＰ２、ＭＰ３は同サイズのトランジスタであって、いずれも線形領域で動作している。

アンプＡＭＰ１の非反転（＋）入力端子は、ＰＭＯＳトランジスタＭＰ１のドレインとＮＭＯＳトランジスタＭＮ２のドレインとの間のノードに接続されている。一方、アンプＡＭＰ１の反転（−）入力端子は、外部端子Ｔ１とＮＭＯＳトランジスタＭＮ１のドレインとの間のノードに接続されている。そして、アンプＡＭＰ１の出力端子は、ＰＭＯＳトランジスタＭＰ１、ＭＰ２、ＭＰ３のゲートに共通に接続されている。本実施の形態では、ＰＭＯＳトランジスタＭＰ１が、終端抵抗として機能するＰＭＯＳトランジスタＭＰ２、ＭＰ３のオン抵抗値を外付抵抗Ｒｅｘｔの抵抗値と等しくするための調整用抵抗回路である。その調整動作の詳細については後述する。

次に、コモン電圧検出部１０２を構成する抵抗Ｒ１の一端は、ＰＭＯＳトランジスタＭＰ２のドレインと外部端子Ｔ２との間のノードに接続されている。抵抗Ｒ２の一端は、ＰＭＯＳトランジスタＭＰ３のドレインと外部端子Ｔ３との間のノードに接続されている。また、抵抗Ｒ１、Ｒ２の他端同士は互いに接続されている。ここで、外部端子Ｔ２、Ｔ３には、入力あるいは出力差動信号が与えられる。抵抗Ｒ１、Ｒ２同士が互いに接続されたノードにおいて、この差動信号のコモン電圧を検出する。抵抗Ｒ１、Ｒ２の抵抗値は十分大きい値であり、例えば１０ｋΩ程度である。

アンプＡＭＰ２の反転（−）入力端子は、この抵抗Ｒ１、Ｒ２同士が互いに接続されたノードに接続されている。一方、アンプＡＭＰ１の非反転（＋）入力端子は、外部端子Ｔ１とＮＭＯＳトランジスタＭＮ１のドレインとの間のノードに接続されている。そして、アンプＡＭＰ２の出力端子は、ＮＭＯＳトランジスタＭＮ１、ＭＮ２のゲートに共通に接続されている。

次に動作について説明する。
差動信号が与えられる外部端子Ｔ２、Ｔ３間は、上記の通り、抵抗Ｒ１、Ｒ２により短絡されており、その接続ノードの電位はコモン電圧Ｖｃｍとなる。アンプＡＭＰ２により、抵抗Ｒ１、Ｒ２の接続ノードと、外部端子Ｔ１とＮＭＯＳトランジスタＭＮ１のドレインとの間のノードとは仮想接地され、コモン電圧Ｖｃｍと電位Ｖ_１とがＶｃｍ＝Ｖ_１になる。よって、外付抵抗Ｒｅｘｔに流れる電流Ｉ_０は、以下の式（１）で与えられる。
Ｉ_０＝（Ｖｄｄ−Ｖｃｍ）／Ｒｅｘｔ・・・（１）

また、ＡＭＰ１により、外部端子Ｔ１とＮＭＯＳトランジスタＭＮ１のドレインとの間のノードと、ＰＭＯＳトランジスタＭＰ１のドレインとＮＭＯＳトランジスタＭＮ２のドレインとの間のノードとは仮想接地される。そのため、それぞれの電位Ｖ_１、Ｖ_２が、Ｖ_１＝Ｖ_２となるようにＶｘが調整される。

また、上述の通り、ＮＭＯＳトランジスタＭＮ１、ＭＮ２は同サイズのトランジスタであって、飽和領域で動作している。そして、それぞれのゲートには、アンプＡＭＰ２から出力された電位が共通に与えられている。すなわち、ＮＭＯＳトランジスタＭＮ１、ＭＮ２はいずれも電流源を構成し、等しい大きさの電流Ｉ_０を生成している。従って、外付抵抗ＲｅｘｔとＰＭＯＳトランジスタＭＰ１とには、いずれも電流Ｉ_０が流れる。よって、ＰＭＯＳトランジスタＭＰ１のオン抵抗Ｒｏｎ＿ＭＰ１は、以下の式（２）で与えられる。
Ｒｏｎ＿ＭＰ１＝（Ｖｄｄ−Ｖ_２）／Ｉ_０＝（Ｖｄｄ−Ｖ_１）／Ｉ_０＝Ｒｅｘｔ・・・（２）
このように、ＰＭＯＳトランジスタＭＰ１のオン抵抗Ｒｏｎ（ＭＰ１）は、外付抵抗Ｒｅｘｔと等しくなる。

また、上記から、Ｖ_２＝Ｖ_１＝Ｖｃｍなので、ＰＭＯＳトランジスタＭＰ２、ＭＰ３のゲート・ソース電圧Ｖｇｓ、ドレイン・ソース電圧ＶｄｓはＰＭＯＳトランジスタＭＰ１のそれらと同じ大きさである。上記の通り、ＰＭＯＳトランジスタＭＰ１、ＭＰ２、ＭＰ３は同サイズのトランジスタであって、いずれも線形領域で動作している。そのため、ＰＭＯＳトランジスタＭＰ１、ＭＰ２、ＭＰ３のドレイン・ソース電流Ｉｄｓは、いずれも以下の式（３）で与えられる。
Ｉｄｓ＝μＣｏｘ（Ｗ／Ｌ）｛（Ｖｇｓ−Ｖｔｈ）Ｖｄｓ−（１／２）Ｖｄｓ^２｝・・・（３）
ここで、μはキャリア移動度、Ｃｏｘは単位面積当たりのゲート容量、Ｗはチャネル幅、Ｌはチャネル長、Ｖｔｈは閾値電圧である。

そのため、ＰＭＯＳトランジスタＭＰ１、ＭＰ２、ＭＰ３のドレイン・コンダクタンスｇｄｓは、いずれも以下の式（４）で与えられる。
ｇｄｓ＝∂Ｉｄｓ／∂Ｖｄｓ
＝μＣｏｘ（Ｗ／Ｌ）｛（Ｖｇｓ−Ｖｔｈ）−Ｖｄｓ｝・・・（４）

ＰＭＯＳトランジスタＭＰ１、ＭＰ２、ＭＰ３オン抵抗Ｒｏｎ＿ＭＰ１、Ｒｏｎ＿ＭＰ２、Ｒｏｎ＿ＭＰ３は、ドレイン・コンダクタンスｇｄｓの逆数で与えられる。このことと、式（２）から次式（５）が成立する。
１／ｇｄｓ＝Ｒｏｎ＿ＭＰ３＝Ｒｏｎ＿ＭＰ２＝Ｒｏｎ＿ＭＰ１＝Ｒｅｘｔ・・・（５）
よって、終端抵抗を構成するＰＭＯＳトランジスタＭＰ２、ＭＰ３のオン抵抗Ｒｏｎ＿ＭＰ２、Ｒｏｎ＿ＭＰ３が外付抵抗Ｒｅｘｔと等しくなる。すなわち、絶対値精度が高い終端抵抗をトランジスタにより生成することができる。

また、上述の通り、Ｖ_２＝Ｖ_１＝Ｖｃｍが成立するため、コモン電圧Ｖｃｍの変動による終端抵抗値の変動を抑制することができる。すなわち、任意のコモン電圧Ｖｃｍにおいて、絶対値精度が高い終端抵抗を実現できる。
さらに、本実施の形態に係る終端抵抗調整回路は、簡易な回路構成であるため、例えば、特許文献２の図４に開示された回路に比べ、占有面積や消費電力を小さくすることができる。また、構成素子数も少ないため、製造ばらつきの影響の累積も少なく、その分、調整される終端抵抗値の精度も向上する。さらに、特許文献２の図４に開示された回路は入力作動信号のコモン電圧を内部で生成する基準電圧と比較し、その差分に応じて終端抵抗値を調整する構成であるため、入力作動信号のコモン電圧と内部で生成する基準電圧のズレが大きくなるに従い、調整精度が悪化する。本実施の形態に係る終端抵抗調整回路ではこのような問題もない。

図２は、図１の終端抵抗調整回路を用いたトランスミッタ回路の回路図である。図１の構成に、ＮＭＯＳトランジスタＭＮ３、ＭＮ４及び電流源ＣＳ１が付加されている。図２の回路構成は、例えばＰＣＩエクスプレスやＳＡＴＡなどの規格に対応する。ここで、ＮＭＯＳトランジスタＭＮ３、ＭＮ４は、入力ペアトランジスタであり、それぞれのゲートに同一半導体チップ上に形成された内部回路からの入力信号Ｖｉｎｐ、Ｖｉｎｎが入力される。ＮＭＯＳトランジスタＭＮ３のドレインは外部端子Ｔ２に接続されており、ここから出力信号Ｖｏｕｔｎが出力される。また、ＮＭＯＳトランジスタＭＮ４のドレインは外部端子Ｔ３に接続されており、ここから出力信号Ｖｏｕｔｐが出力される。ＮＭＯＳトランジスタＭＮ３、ＭＮ４のソースは、いずれも電流源ＣＳ１の一端に接続されている。そして、電流源ＣＳ１の他端はグランドＧＮＤに接続されている。

図３は、図１の終端抵抗調整回路を用いたレシーバ回路の回路図である。図１の構成に、アンプＡＭＰ３が付加されている。図３の回路構成は、例えばＨＤＭＩなどの規格に対応する。ここで、アンプＡＭＰ３の反転入力端子は外部端子Ｔ２に接続されており、ここから入力信号Ｖｉｎｎが入力される。また、アンプＡＭＰ３の非反転入力端子は外部端子Ｔ３に接続されており、ここから入力信号Ｖｉｎｐが入力される。そして、アンプＡＭＰ３から出力される信号は、同一半導体チップ上に形成された内部回路へ出力される。

図４は、本実施の形態の変形例である。アンプＡＭＰ１の非反転入力端子が、ＰＭＯＳトランジスタＭＰ１のドレインとＮＭＯＳトランジスタＭＮ２のドレインとの間のノードに接続されている点が図１と異なる点である。それ以外の点は図１と同様であるため、説明を省略する。この場合も、Ｖ_２＝Ｖ_１＝Ｖｃｍが成立するため、図１と同様の効果を得ることができる。

（実施の形態２）
図５は、本発明の第２の実施の形態に係る終端抵抗調整回路の回路図である。実施の形態１では、調整用抵抗回路がＰＭＯＳトランジスタＭＰ１のみから構成されていたのに対し、本実施の形態では、調整用抵抗回路がＰＭＯＳトランジスタＭＰ１ａ、ＭＰ１ｂから構成されている。また、実施の形態１ではＰＭＯＳトランジスタＭＰ２のみから構成されていた可変抵抗が、本実施の形態ではＰＭＯＳトランジスタＭＰ２ａ、ＭＰ２ｂから構成されている。同様に、実施の形態１ではＰＭＯＳトランジスタＭＰ３のみから構成されていた可変抵抗が、本実施の形態ではＰＭＯＳトランジスタＭＰ３ａ、ＭＰ３ｂから構成されている。さらに、ＰＭＯＳトランジスタＭＰ１ｂ、ＭＰ２ｂ、ＭＰ３ｂのドレインには、それぞれ固定抵抗Ｒ３、Ｒ４、Ｒ５が直列に接続されている。ここで、抵抗Ｒ３、Ｒ４、Ｒ５の抵抗値は等しい。

具体的には、ＰＭＯＳトランジスタＭＰ１ａのソースは、電源ＶＤＤに接続されている。ＰＭＯＳトランジスタＭＰ１ａのドレインは、ＰＭＯＳトランジスタＭＰ１ｂのソースに接続されている。ＰＭＯＳトランジスタＭＰ１ｂのドレインは、抵抗Ｒ３の一端に接続されている。抵抗Ｒ３の他端は、ＮＭＯＳトランジスタＭＮ２のドレインに接続されている。そして、抵抗Ｒ３とＮＭＯＳトランジスタＭＮ２のドレインとの間のノードがアンプＡＭＰ１の非反転入力端子に接続されている。ＰＭＯＳトランジスタＭＰ１ａ、ＭＰ１ｂのゲートと、ＰＭＯＳトランジスタＭＰ２ａ、ＭＰ２ｂのゲートと、ＰＭＯＳトランジスタＭＰ３ａ、ＭＰ３ｂのゲートとは、互いに接続されている。

ＰＭＯＳトランジスタＭＰ２ａ、ＭＰ３ａのソースは、いずれもＰＭＯＳトランジスタＭＰ１ａのソースと同様に、電源ＶＤＤに接続されている。ＰＭＯＳトランジスタＭＰ２ａ、ＭＰ３ａのドレインは、それぞれＰＭＯＳトランジスタＭＰ２ｂ、ＭＰ３ｂのソースに接続されている。ＰＭＯＳトランジスタＭＰ２ｂ、ＭＰ３ｂのドレインは、それぞれ抵抗Ｒ４、Ｒ５の一端に接続されている。そして、抵抗Ｒ４、Ｒ５の他端は、それぞれ外部端子Ｔ２、Ｔ３に接続されている。

ＰＭＯＳトランジスタＭＰ２ａ、ＭＰ２ｂは、そのオン抵抗が外付抵抗Ｒｅｘｔの抵抗値に基づいて調整される可変抵抗であって、抵抗Ｒ４とともに外部端子Ｔ２に与えられる入力また出力差動信号の終端抵抗として機能する。同様に、このＰＭＯＳトランジスタＭＰ３ａ、ＭＰ３ｂは、そのオン抵抗が外付抵抗Ｒｅｘｔの抵抗値に基づいて調整される可変抵抗であって、抵抗Ｒ５とともに外部端子Ｔ３に与えられる入力また出力差動信号の終端抵抗として機能する。ここで、ＰＭＯＳトランジスタＭＰ１ａ、ＭＰ１ｂ、ＭＰ２ａ、ＭＰ２ｂ、ＭＰ３ａ、ＭＰ３ｂは同サイズのトランジスタであって、いずれも線形領域で動作している。その他の構成は図１に示した終端抵抗調整回路と同様であるから、説明を省略する。

図６は、トランジスタのドレイン・ソース電圧Ｖｄｓに対するドレイン・ソース電流Ｉｄｓの変化を示すグラフである。図６において、原点と点Ｐとを結ぶ直線の傾きは、直流的な抵抗Ｒ_ＤＣの逆数となる。一方、点Ｐにおける接線の傾きは、微小信号に対する抵抗Ｒ_ＡＣの逆数となる。ここで、ドレイン・ソース電圧Ｖｄｓが大きくなる程、両者の乖離が大きくなる。そこで、本実施の形態のように、調整用抵抗回路及び調整対象である可変抵抗を多段（本実施の形態では２段）に接続されたトランジスタから構成することにより、１つのトランジスタでのドレイン・ソース電圧Ｖｄｓが小さくなる。これにより、図６からも分かるように、直流的な抵抗Ｒ_ＤＣと微小信号に対する抵抗Ｒ_ＡＣとの差を小さくすることができる。

また、調整用抵抗回路及び調整対象である可変抵抗に対し、それぞれ抵抗Ｒ３、Ｒ４、Ｒ５を直列に接続することにより、１つのトランジスタでのドレイン・ソース電圧Ｖｄｓをさらに小さくすることができる。すなわち、さらに直流的な抵抗Ｒ_ＤＣと微小信号に対する抵抗Ｒ_ＡＣとの差を小さくすることができる。

（実施の形態３）
図７は、本発明の第３の実施の形態に係る終端抵抗調整回路の回路図である。この回路を用いてシミュレーションを行った。本実施の形態では、実施の形態１に係るＰＭＯＳトランジスタＭＰ１、ＭＰ２、ＭＰ３のドレインに、それぞれ固定抵抗Ｒ３、Ｒ４、Ｒ５が直列に接続されている。この抵抗Ｒ３、Ｒ４、Ｒ５の働きは実施の形態２と同様である。図７の終端抵抗調整回路はレシーバに用いられており、別の半導体チップに形成されたトランスミッタと接続されている。このトランスミッタは、ＮＭＯＳトランジスタＭＮ５、ＭＮ６及び電流源ＣＳ２を備えている。ここで、ＮＭＯＳトランジスタＭＮ５、ＭＮ６は、入力ペアトランジスタであり、図７に係るシミュレーションでは、それぞれのゲートに差動信号でなく等しいコモン電圧Ｖｃｍが入力される。なお、レシーバとトランスミッタとはケーブルなどにより接続されているが、図では省略されている。

図８は、比較例に係る終端抵抗調整回路の回路図である。この回路を用いてシミュレーションを行い、図７の場合と比較した。この終端抵抗調整回路は、図７の終端抵抗調整回路と比較して、アンプＡＭＰ２を備えていない。すなわち、入力コモン電圧ＶｃｍがアンプＡＭＰ２を介して、ＮＭＯＳトランジスタＭＮ１、ＭＮ２のゲートへフィードバックされていない。これに代わり、ＮＭＯＳトランジスタＭＮ１、ＭＮ２のゲートは、ＮＭＯＳトランジスタＭＮ７のゲートに接続されている。ＮＭＯＳトランジスタＭＮ７のソースはグランドＧＮＤに接続され、ドレインは電流源ＣＳ２の一端に接続されている。電流源ＣＳ２の他端は電源ＶＤＤに接続されている。

図９（ａ）（ｂ）は、バイアス電流Ｉｓｓに対する終端抵抗値の変化（ａ）及びコモン電圧Ｖｃｍの変化（ｂ）のシミュレーション結果を示すグラフである。図９（ａ）（ｂ）において実線は図７の終端抵抗調整回路、破線は図８の終端抵抗調整回路を示している。図９（ｂ）に示すように、１０ｍＡが基準であるバイアス電流Ｉｓｓを５〜１５ｍＡの間において変化させると、コモン電圧Ｖｃｍは直線的に変化する。具体的には、バイアス電流Ｉｓｓの上昇とともに、コモン電圧Ｖｃｍは低下する。

そして、図９（ａ）に示すように、破線で示された比較例に係る図８の終端抵抗調整回路では、バイアス電流Ｉｓｓの変化すなわちコモン電圧Ｖｃｍの変化に対し、終端抵抗値が直線的に変化する。すなわち、コモン電圧Ｖｃｍの変化により、終端抵抗値が変動してしまう。ここで、終端抵抗値Ｒ＝（Ｖｄｄ−Ｖｉｎ）／Ｉｄｓ＿ＭＰ２＝（Ｖｄｄ−Ｖｉｎ）／Ｉｄｓ＿ＭＰ３と表すことができる。一方、実線で示された本実施の形態に係る図７の終端抵抗調整回路は、バイアス電流Ｉｓｓの変化すなわちコモン電圧Ｖｃｍの変化に対し、終端抵抗値を略一定に保持することができる。

図１０は、図７と同じ終端抵抗調整回路の回路図である。図１０では、トランスミッタの入力ペアトランジスタであるＮＭＯＳトランジスタＭＮ５、ＭＮ６のそれぞれのゲートに差動入力信号Ｖｉｎｐ１、Ｖｉｎｎ１を入力し、シミュレーションを行った。図１１（ａ）、（ｂ）は、トランスミッタへ入力信号差Ｖｉｎｎ１−Ｖｉｎｐ１に対する終端抵抗値の変化（ａ）及びレシーバへの入力信号Ｖｉｎｎ、Ｖｉｎｐの変化（ｂ）のシミュレーション結果を示すグラフである。

ここで、ＰＭＯＳトランジスタＭＰ２のドレイン・ソース電流Ｉｄｓ＿ＭＰ２とすると、ＰＭＯＳトランジスタＭＰ２及び抵抗Ｒ４による終端抵抗Ｒ（ＭＰ２）は、Ｒ（ＭＰ２）＝（ＶＤＤ−Ｖｉｎｐ）／Ｉｄｓ＿ＭＰ２で表される。また、ＰＭＯＳトランジスタＭＰ３のドレイン・ソース電流Ｉｄｓ＿ＭＰ３とすると、ＰＭＯＳトランジスタＭＰ３及び抵抗Ｒ５による終端抵抗Ｒ（ＭＰ３）は、Ｒ（ＭＰ３）＝（ＶＤＤ−Ｖｉｎｎ）／Ｉｄｓ＿ＭＰ３で表される。

図１１（ｂ）に示すように、トランスミッタへ入力信号差Ｖｉｎｎ１−Ｖｉｎｐ１の変化に伴い、レシーバへの入力信号Ｖｉｎｐ、Ｖｉｎｎも変化する。このレシーバへの入力信号Ｖｉｎｐ、Ｖｉｎｎの変化に応じ、終端抵抗Ｒ（ＭＰ２）、Ｒ（ＭＰ３）も変化する。ここで、レシーバへの入力信号Ｖｉｎｐ、Ｖｉｎｎが一致するタイミングで、終端抵抗Ｒ（ＭＰ２）、Ｒ（ＭＰ３）も規格値５０Ωで一致する。そのため、本発明に係る終端抵抗調整回路では、効果的にジッタを抑制することができる。

１０１ オン抵抗調整部
１０２ コモン電圧検出部
ＡＭＰ１〜ＡＭＰ３ アンプ
ＣＳ１、ＣＳ２ 電流源
ＭＮ１〜ＭＮ７ ＮＭＯＳトランジスタ
ＭＰ１、ＭＰ１ａ、ＭＰ１ｂ ＰＭＯＳトランジスタ
ＭＰ２、ＭＰ２ａ、ＭＰ２ｂ ＰＭＯＳトランジスタ
ＭＰ３、ＭＰ３ａ、ＭＰ３ｂ ＰＭＯＳトランジスタ
Ｒ１〜Ｒ５ 抵抗
Ｒｅｘｔ 外付抵抗
Ｔ１〜Ｔ３ 外部端子

Claims (10)

1. 抵抗値を調整可能な第１の終端抵抗回路と、
   前記第１の終端抵抗回路と並列に接続され、抵抗値を調整可能な第２の終端抵抗回路と、
   前記第１及び第２の終端抵抗回路の抵抗値を調整するための調整用抵抗回路と、
   前記調整用抵抗回路により定まる第１の電圧と、外部に接続された基準抵抗により定まる第２の電圧とが入力され、両電圧が等しくなるように動作するとともに、前記第１及び第２の終端抵抗回路に対し抵抗調整信号を出力する第１の増幅回路と、
   前記第１の終端抵抗回路が接続された第１の端子と、
   前記第２の終端抵抗回路が接続された第２の端子と、
   前記第１及び第２の端子に与えられる差動信号のコモン電圧に基づく電圧と、前記第１又は第２の電圧とが入力され、両電圧が等しくなるように動作する第２の増幅回路と、を備える終端抵抗調整回路。
2. 前記調整用抵抗回路と、前記第１の終端抵抗回路と、前記第２の終端抵抗回路とが、それぞれトランジスタを備え、
   各前記トランジスタの制御端子に前記抵抗調整信号が入力される請求項１に記載の終端抵抗調整回路。
3. 前記調整用抵抗回路と、前記第１の終端抵抗回路と、前記第２の終端抵抗回路とが、それぞれ複数のトランジスタを備える請求項２に記載の終端抵抗調整回路。
4. 各前記トランジスタが同サイズである請求項２又は３のいずれか一項に記載の終端抵抗調整回路。
5. 各前記トランジスタが線形領域で動作している請求項２〜４のいずれか一項に記載の終端抵抗調整回路。
6. 前記調整用抵抗回路と、前記第１の終端抵抗回路と、前記第２の終端抵抗回路とが、それぞれ固定抵抗を備える請求項２〜５のいずれか一項に記載の終端抵抗調整回路。
7. 前記差動信号の値が一致するタイミングに、前記第１及び第２の終端抵抗回路の抵抗値が一致する請求項１〜６のいずれか一項に記載の終端抵抗調整回路。
8. 前記基準抵抗と直列に接続された第１の電流源トランジスタと、
   前記調整用抵抗回路と直列に接続された第２の電流源トランジスタと、を更に備え、
   前記第１及び第２の電流源トランジスタ制御端子に前記第２の増幅回路の出力信号が入力される請求項１〜７のいずれか一項に記載の終端抵抗調整回路。
9. 前記第１及び第２の電流源トランジスタが同サイズである請求項８に記載の終端抵抗調整回路。
10. 前記第１及び第２の電流源トランジスタが飽和領域で動作している請求項８又は９に記載の終端抵抗調整回路。

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