JP4996517B2 - 入力回路及び入力回路を含む半導体集積回路 - Google Patents

Description

本発明は、入力回路に関し、特にオフセット電圧調整回路を有する入力回路に関する。

近年、電子機器内に用いられる電気信号の高速化や、電子機器に使われている半導体装置全体の回路規模が大きくなってきていることから、半導体装置の小型化や低消費電力化が求められている。これに伴い、半導体装置の基本回路構成の低消費電力化が重要となってきており、特にアナログ入力信号を取り扱う、バッファ回路を含む入力回路は連続時間処理系であり、低消費電力化が重要となってきている。

このような入力回路は、一般に、アナログ入力信号源等の前段回路と、Ａ／Ｄコンバータ等の後段回路の間に挿入され、前段回路及び後段回路からみたインピーダンス及びオフセット電圧を調整する機能を有している。

図１は従来の入力回路を示している。図1を参照して、インピーダンス調整機能を説明する。入力信号端子１からのアナログ入力信号はバッファ回路１２０に入力され、バッファ回路１２０は出力信号端子５に出力信号を出力する。ここでバッファ回路１２０の入力インピーダンスは高く、また出力インピーダンスは低く設計されている。そのため、前段回路の出力からみた入力インピーダンスは高くなり、後段回路の入力からみた出力インピーダンスは低くなる。これは、前段回路の出力と後段回路の入力との間に電流が流れて信号電位が低下するのを防ぐと共に、前段回路の出力と後段回路の入力との間で充分な電流が供給されないのを防ぐためである。

次に図１を参照して、オフセット電圧調整機能について説明する。この機能は、前段回路の出力信号レベルの中心電圧と、後段回路の入力信号の中心電圧を合わせるために用いられる。図1を参照すると、外部参照電圧端子６５の電圧ＶＲＴと外部参照電圧６０の電圧ＶＲＢを抵抗分圧して中間電圧を生成する。その中間電圧を、差動増幅回路１４０とＤＣバイアス用抵抗１１０を介してバッファ回路１２０の入力側に出力する。その結果、出力信号端子５の中心電圧を調整する。ここで、バッファ回路１２０と、レプリカバッファ回路１３０の電圧利得が同じであれば、中間電圧値がそのまま、出力端子５に出力される信号の中心電圧値になる。それは、レプリカバッファ回路１３０の電圧利得をＣとすると、差動増幅回路１４０の出力のＣ倍の電圧が差動増幅回路１４０の反転入力端子に入力されるため、差動増幅回路１４０の出力電圧は、中間電圧の１／Ｃ倍の電圧になる。一方、バッファ回路１２０により、ノード１１８での電圧はＣ倍されるため、出力端子５における信号の中心電圧は、中間電圧に一致する。
米国特許公報７，１２６，３７７Ｂ２号

前記バッファ回路では、３つの抵抗（１１４，１１６，１１０）が必要となり、抵抗による消費電力が大きいという問題がある。

課題を解決するために、本発明のバッファ回路では、外部参照電圧を各々の差動増幅回路に入力し、前記差動増幅回路の各々の出力電圧を抵抗分圧し、入力信号端子に接続されたキャパシタの他端とバッファ回路との間に供給する。

本発明によると、外部参照電圧の分圧用の２つの抵抗１１４、１１６と、ＤＣバイアス用の１つの抵抗１１０の機能を、２つの抵抗で行うことができ、抵抗による消費電力を小さくできる。

[第１の実施例]
本発明の第１の実施例を図２を用いて説明する。本発明の入力回路は、入力信号端子１にアナログ入力信号電圧が入力され、出力信号端子５から、外部参照電圧ＶＲＴとＶＲＢの中間電圧（＝（ＶＲＴ＋ＶＲＢ）／２）を中心電圧とする出力信号電圧が出力される。ここで、中心電圧とは、入力信号が入力されていないときの出力信号電圧を指す。出力された信号は、例えば、図３に示すアナログ／デジタル（Ａ／Ｄ）コンバータ等に入力される。図３に出力信号端子５に接続される一例である、フラッシュ型Ａ／Ｄコンバータを示している。本発明の入力回路から出力された信号は各コンパレータ９０のそれぞれの入力端子に入力される。各コンパレータの他端は、外部参照電圧ＶＲＴとＶＲＢの電圧を抵抗分圧した電圧が各々供給される。各コンパレータの比較結果は、論理信号処理回路９４に入力され、デジタル信号に変換される。このフラッシュ型Ａ／Ｄコンバータでは、外部参照電圧ＶＲＴとＶＲＢの中間電圧を中心とした、外部参照電圧ＶＲＴと外部参照電圧ＶＲＢとの間の電圧範囲にある、入力信号電圧をＡ／Ｄ変換することができる。従って、入力信号端子６に接続される出力信号端子５の中心電圧は、外部参照電圧ＶＲＴとＶＲＢの中間電圧になるように設定されることが望ましい。

次に本発明の構成を、図２を参照して説明する。入力信号端子１はキャパシタ５０の一端に接続され、キャパシタ５０の他端はメインバッファ回路２０に接続される。メインバッファ回路２０の出力は出力信号端子５に接続される。外部参照電圧端子６５と外部参照電圧端子６０は、それぞれ、差動増幅回路４５，４０の非反転入力端子に接続される。差動増幅回路４５，４０の出力は、ＤＣバイアス用抵抗１０，１５を介して、キャパシタ５０とメインバッファ回路２０との間に接続される。また、差動増幅回路４５、４０の出力は、それぞれレプリカバッファ回路３５，３０にも入力され、レプリカバッファ回路３５，３０の出力は、差動増幅回路４５，４０の反転入力端子に入力される。

次に図２を参照して本発明の入力回路の動作を説明する。差動増幅回路４５，４０の入力電圧差に対する出力電圧比をｂ、メインバッファ回路２０とレプリカバッファ回路３５，４０の入力電圧に対する出力電圧比（以下電圧利得と呼ぶ）をｃとする。差動増幅回路４５の出力電圧Ｖｏｕｔ１＝ｂ・（ＶＲＴ―（ｃ・Ｖｏｕｔ１））ゆえ、Ｖｏｕｔ１〜ＶＲＴ／ｃとなる。同様に、差動増幅回路４０の出力電圧Ｖｏｕｔ２〜ＶＲＢ／ｃとなる。ここで１／ｂ〜０とした。

よって、ＤＣバイアス用抵抗１０と１５とが同じ抵抗値であれば、ノード１８の電圧は、（Ｖｏｕｔ１＋Ｖｏｕｔ２）／２＝（ＶＲＴ＋ＶＲＢ）／２ｃとなる。従って、出力信号端子５の電圧は、ｃ・（（ＶＲＴ＋ＶＲＢ）／２ｃ））＝（ＶＲＴ＋ＶＲＢ）／２となり、外部参照電圧ＶＲＴとＶＲＢの中間電圧が出力される。

ここで、レプリカバッファ回路３５，３０は、メインバッファ回路２０の電圧利得と同じであることが望ましい。例えば、レプリカバッファ回路３５，３０は、メインバッファ回路２０の回路構成と同一であればよい。レプリカバッファ回路３５，３０とメインバッファ回路２０の電圧利得が同じであれば、外部参照電圧ＶＲＴとＶＲＢをＤＣバイアス用抵抗１０と１５で抵抗分圧した電圧を中心電圧とする、出力信号を出力できるためである。なお、レプリカバッファ回路３５，３０と、メインバッファ回路２０の電圧利得が異なる場合は、ＤＣバイアス用抵抗１０の抵抗値とＤＣバイアス用抵抗１５の抵抗値との比を変えることで中心電圧を調整することができる。

例えば、メインバッファ回路２０の電圧利得がＣ１、レプリカバッファ回路３５，３０の電圧利得がＣ２、ＤＣバイアス用抵抗１０、１５の抵抗値の比をαとすると、ノード１８の電圧は（α・ＶＲＢ＋ＶＲＴ）／（１＋α）／Ｃ２となるので、出力信号端子５の電圧は、（α・ＶＲＢ＋ＶＲＴ）／（α＋１）・Ｃ１／Ｃ２となる。この電圧が（ＶＲＴ＋ＶＲＢ）／２となるためには、α＝（Ｃ２／Ｃ１・（ＶＲＴ＋ＶＲＢ）／２―ＶＲＴ）／（ＶＲＢ−Ｃ２／Ｃ１・（ＶＲＴ＋ＶＲＢ）／２）となる。このような抵抗比にすれば、Ｃ１とＣ２が同じでなくとも、出力電圧として（ＶＲＴ＋ＶＲＢ）／２の電圧が得られる。

つぎに本発明の第１の実施例が、同一チップサイズの時に、図１の回路と比較し低消費電力となるメカニズムを説明する。

ここで、ノード１１８およびノード１８からみた差動増幅回路１４０および差動増幅回路４５，４０の出力インピーダンスが同じになるように設定する。図７に差動増幅回路１４０，４５，４０の回路例を示す。図７に示す回路では、反転入力端子７０と非反転入力端子７２に入力信号が入力され、差動増幅された信号が出力端子７４に出力される。

出力端子７４における出力インピーダンスＲｏｕｔは、Ｒｏｕｔ＝Ｒ１//Ｒ２より求められる。ここで、Ｒ１およびＲ２は、ＰＭＯＳトランジスタ７８およびＮＭＯＳトランジスタ７６のソース・ドレイン間の出力インピーダンスを示す。Ｒ１とＲ２はＭＯＳトランジスタにおけるドレイン電流のゲート電圧の二乗特性の式から求めることができる。ドレイン電流Ｉｄは、Ｉｄ＝１／２・μ・Ｃｏｘ・（Ｗ／Ｌ）・（Ｖｇｓ−Ｖｔｈ）^２・（１＋λ・Ｖｄｓ）で与えられる。ここで、μは電子移動度、Ｃｏｘは単位容量、Ｗはゲート幅、Ｌはゲート長、Ｖｇｓ―Ｖｔｈは有効ゲート電圧、Ｖｄｓはソース・ドレイン間電圧である。λは飽和領域でのＶｄｓの係数である。ここで出力インピーダンスＲ１，Ｒ２は、∂Ｖｄｓ／∂Ｉｄで与えられる。

以上から、出力インピーダンスＲ１，Ｒ２は、Ｒ１＝１／（λｐ・Ｉｄ）、Ｒ２＝１／（λｎ・Ｉｄ）となる。ここで、ＰＭＯＳトランジスタのλをλｐ、ＮＭＯＳトランジスタのλをλｎとした。これらの式から、差動増幅回路の出力インピーダンスＲｏｕｔは、結局、Ｒｏｕｔ＝１／（λｐ・Ｉｄ＋λｎ・Ｉｄ）∝１／Ｉｄとなる。

ここで、ノード１８とノード１１８から差動増幅回路をみた出力インピーダンスが同じになるためには、抵抗１１０の抵抗値Ｒと、抵抗１０と抵抗１５の合計の抵抗値が等しく、また、差動増幅回路４５，４０の合計の出力インピーダンスと、差動増幅回路１４０の出力インピーダンスが等しければよい。

Ｒｏｕｔ∝１／Ｉｄから、差動増幅回路４５，４０のドレイン電流Ｉｄは、差動増幅回路１４０のドレイン電流Ｉｄの半分になる。これは、同一電流密度で差動増幅回路４５，４０と差動増幅回路１４０を動作させる場合、差動増幅回路４５，４０のゲート幅は、差動増幅回路１４０のゲート幅の半分でよいことを意味する。同様にレプリカバッファ回路３５，３０の電流及びゲート幅も、レプリカバッファ回路１３０の電流及びゲート幅の半分にすることができる。

以上から、図２の差動増幅回路４５，４０の合計のドレイン電流と図１の差動増幅回路のドレイン電流は同じであるから消費電力は同じになる。同様にレプリカバッファ回路３５，３０の合計の消費電力と、レプリカバッファ回路１３０の消費電力も同じになる。また、図２の差動増幅回路４５，４０の合計のゲート幅と、図1の差動増幅回路１４０のゲート幅は同じであること、図２のレプリカバッファ回路３５，３０の合計のゲート幅と、レプリカバッファ回路１３０のゲート幅も同じことから、図１と図２における、差動増幅回路およびレプリカバッファ回路のレイアウト上に占める面積もほとんど同じになる。

また、抵抗１１０の抵抗値Ｒと、抵抗１０と抵抗１５の合計の抵抗値が同じになるには、抵抗１０，１５の抵抗値は２Ｒであればよい。

抵抗のサイズは抵抗値におよそ比例するため、同一チップサイズ、すなわち同一抵抗面積となるためには、合計の抵抗値が図１と図２で同程度であればよい。図２の抵抗値は合計で２・２Ｒ＝４Ｒゆえ、図１の抵抗値も合計で４Ｒとなるためには、抵抗１１４，１１６の抵抗値はそれぞれ３Ｒ／２となる。

このときの図１の抵抗で消費する電力の合計を求めると次のようになる。なお、ここでＶＲＴ−ＶＲＢ＝２Ｖｒ、入力信号振幅電圧をＶｓとした。

抵抗１１４，１１６での消費電力は、（２Ｖｒ）^２／（２・３Ｒ／２）＝４Ｖｒ^２／３Ｒとなる。一方、ＤＣバイアス抵抗１１０での消費電力は、ＤＣバイアス用抵抗１１０にかかる電圧は、Ｖｓ・ｓｉｎ（ωｔ）と書けるので、Ｖｓ^２ｓｉｎ^２（ωｔ）／Ｒとなる。時間平均をとり、ＤＣバイアス用抵抗１１０でのＶｓ^２／２Ｒとなる。従って、図１の回路の抵抗による合計の消費電力は、４Ｖｒ^２／３Ｒ＋Ｖｓ^２／２Ｒとなる。

一方、図２の回路における抵抗の消費電力を考える。ノード１８を基準とした差動増幅回路４５，４０の出力電圧はＶｒ／ｃ、―Ｖｒ／ｃとなるので、ＤＣバイアス用抵抗１０，１５にかかる電圧は、（Ｖｒ／ｃ―Ｖｓ・ｓｉｎ（ωｔ））および（Ｖｒ／ｃ＋Ｖｓ・ｓｉｎ（ωｔ））となる。ＤＣバイアス用抵抗１０，１５の合計の消費電力は、（Ｖｒ／ｃ＋Ｖｓ・ｓｉｎ（ωｔ））^２／２Ｒ＋（Ｖｒ／ｃ―Ｖｓ・ｓｉｎ（ωｔ））^２／２Ｒ＝［（Ｖｒ／ｃ）^２＋Ｖｓ^２ｓｉｎ^２（ωｔ）］／Ｒとなる。時間平均をとり、消費電力はＶｒ^２／ｃ^２Ｒ＋Ｖｓ^２／２Ｒとなる。ここで、Ｖｓ^２／２Ｒは、入力信号電圧によりＤＣバイアス用抵抗１０，１５に流れた電流の消費電力、Ｖｒ^２／ｃ^２Ｒは、ＤＣ電流としてＤＣバイアス用抵抗１０，１５に流れた電流の消費電力に相当する。

これらの結果から、図２の回路の方が、４Ｖｒ^２／３Ｒ―Ｖｒ^２／ｃ^２Ｒ＝（Ｖｒ^２／Ｒ）・（４／３―１／ｃ^２）だけ消費電力が小さくなることがわかる。つまり、レプリカバッファ回路の電圧利得が√３／２〜０．８６以上であれば、本発明の実施例の方が低消費電力ということになる。

また、別の効果として、外部参照電圧端子６５，６０は入力インピーダンスの高い差動入力回路４５，４０が接続されており、ほとんど外部参照電圧に電流が流れないということがあげられる。図１に示す従来例では、中間電圧を作るために外部参照電圧端子６５，６０間に抵抗１１４，１１６が接続されているため、抵抗１１４，１１６を介して外部参照電圧端子６５と６０との間を電流が流れてしまう。流れる電流値によっては、他の回路（例えば図３）による外部参照電圧端子６５，６０間を流れる電流との合計値が所定の電流値を超えてしまい、外部参照電圧が変動する等の問題が発生することも考えられる。

図４に本発明のメインバッファ回路２０，レプリカバッファ回路３０，３５の回路の一例を示す。メインバッファ回路２０の場合、入力端子９はノード１８に接続され、出力端子８は出力信号端子５に接続される。また、レプリカバッファ回路の場合、端子９は差動入力回路４５，４０の出力端子に接続され、出力端子８は差動入力回路４５，４０の反転入力端子に接続される。図４の回路はソースフォロア回路構成となっており、出力端子８はＰＭＯＳトランジスタ９６のソースに接続される。ＰＭＯＳトランジスタ９７のゲートはバイアス回路に接続され、ゲートに所定の電圧が供給されるため、定電流源として動作する。図４の回路はソースフォロア回路を用いているため、出力インピーダンスが低く電流駆動能力が高いという利点がある。

［第２の実施例］
本発明の第２の実施例のメインバッファ回路・レプリカバッファ回路を図５に示す。図５を用いて回路構成を説明する。ＰＭＯＳトランジスタ８２，８４のソースは電源電圧ＶＤＤに接続され、ゲートはＰＭＯＳトランジスタ８２のドレインに接続される。ＰＭＯＳトランジスタ８２のドレインは、ＮＭＯＳトランジスタ８６のドレインに接続され、ゲートは入力端子９に接続される。ＰＭＯＳトランジスタ８４のドレインは、出力端子８に接続されると共に、ＮＭＯＳトランジスタ８８のドレインに接続される。ＮＭＯＳトランジスタ８８のゲートは出力端子８に接続され、ソースは、ＮＭＯＳトランジスタ８８のソースと共に定電流源に接続される。

本発明の第２の実施例のメインバッファ回路・レプリカバッファ回路では、入力端子９に入力された入力信号電圧が、ＮＭＯＳトランジスタ８６のゲート・ソース間に印加され、ゲート・ソース間電圧に応じてドレイン電流が流れる。このドレイン電流と同じ電流値が、カレントミラー回路を構成するＰＭＯＳトランジスタ８２，８４により、ＰＭＯＳトランジスタ８４のドレインに流れる。ＰＭＯＳトランジスタ８４のドレイン電流が、ＮＭＯＳトランジスタ８８のドレイン・ソース間に流れ、その電流値に応じたゲート電圧が、出力端子８に出力される。

本発明の第２の実施例のメインバッファ回路・レプリカバッファ回路では、入力側のＮＭＯＳトランジスタ８６と、出力側のＮＭＯＳトランジスタ８８が分離されており、入出力がアイソレーションされている。従って、入力端子９に接続される前段回路の出力インピーダンスおよび、出力端子８に接続される後段回路の入力インピーダンスが互いに干渉しにくい。従って、後段回路の入力インピーダンスが低く電流が流れた場合でも、前段回路の出力側の電流は変化せず、電流増加による信号電圧低下等の問題を防ぐことができるという新たな効果が得られる。

［第３の実施例］
図６に第３の実施例を例示するレイアウトパターン図を示す。図６は図２の回路のレイアウトパターンを示した模式図である。各ブロックに対して接続関係を示した線は、配線の接続関係を模式的に示した物であり、実際には所定の配線幅をもって、マスクパターンが作成される。第３の実施例では、メインバッファ回路２０と、レプリカバッファ回路３５，３０が近接して配置されている点が特徴である。また、ＤＣバッファ用抵抗１０，１５も互いに近接して配置される。

メインバッファ回路２０とレプリカバッファ回路３５，３０が近接して配置されることにより、トランジスタのウエハ面内ばらつきによる、電圧利得のばらつきの影響を最小限にすることができる。また、ＤＣバッファ用抵抗１０，１５も互いに近接して配置されため、ウエハ面内ばらつきによる抵抗値のばらつきの影響を最小限にすることができる。従って、プロセスばらつきにより、バッファ回路の中心電圧がずれるのを抑制することができるという新たな効果が得られる。

なお、図６に示すように、メインバッファ回路２０に対し、レプリカバッファ回路３５，３０が対称な位置に配置されると、メインバッファ回路２０とレプリカバッファ回路３５，３０との距離が近づくため、さらにウエハ面内ばらつきによる電圧利得ばらつきを抑制することができ、バッファ回路の中心電圧がずれるのをさらに抑制することが可能となる。

図１は、本発明の課題を説明する従来の入力回路である。 図２は、本実施例の入力回路の構成を例示する回路図である。 図３は、本実施例の入力回路の出力端子に接続される信号処理回路を例示した回路図である。 図４は、本実施例のメインバッファ回路およびレプリカバッファ回路を例示する回路図である。 図５は、第２の実施例のメインバッファ回路およびレプリカ回路の構成を例示する回路図である。 図６は、第３の実施例を例示するレイアウトパターン図である。 図７は、差動増幅回路を例示する回路図である。

符号の説明

１ 入力信号端子
５ 出力信号端子
８ 出力端子
９ 入力端子
１０ バイアス用抵抗
１５ バイアス用抵抗
２０ メインバッファ回路
３０ レプリカバッファ回路
３５ レプリカバッファ回路
４０ 差動増幅回路
４５ 差動増幅回路
５０ キャパシタ
６０ 外部参照電圧端子
６５ 外部参照電圧端子
７０ 反転入力端子
７２ 非反転入力端子
７４ 出力端子
７６ ＮＭＯＳトランジスタ
７８ ＰＭＯＳトランジスタ
８２ ＰＭＯＳトランジスタ
８４ ＰＭＯＳトランジスタ
８６ ＮＭＯＳトランジスタ
８８ ＮＭＯＳトランジスタ
９０ コンパレータ
９２ 抵抗
９４ 論理信号処理回路
９６ ＰＭＯＳトランジスタ
９７ 負荷用ＰＭＯＳトランジスタ
１１０ バイアス用抵抗
１２０ メインバッファ回路
１３０ レプリカバッファ回路
１４０ 差動増幅回路
１５０ キャパシタ
ＶＤＤ 電源電圧
ＶＲＴ 外部参照電圧
ＶＲＢ 外部参照電圧

Claims (7)

1. 出力信号端子が出力に接続される第１のバッファ回路と、
   入力信号端子に一端が接続され、他端が前記第１のバッファ回路の入力に接続されるキャパシタと、
   第１の外部電源端子と、第２のバッファ回路の出力とが入力される第１の差動増幅回路と、
   第２の外部電源端子と、第３のバッファ回路の出力とが入力される第２の差動増幅回路と、
   前記第１の差動増幅回路の出力が一端に接続され、他端が前記キャパシタと前記第１のバッファ回路との間に接続される第１の抵抗と、
   前記第２の差動増幅回路の出力が一端に接続され、他端が前記キャパシタと前記第１のバッファ回路との間に接続される第２の抵抗と、
   を具備し、
   前記第２のバッファ回路の入力は、前記第１の差動増幅回路の出力に接続され、
   前記第３のバッファ回路の入力は、前記第２の差動増幅回路の出力に接続されることを特徴とする入力回路。
2. 前記第１のバッファ回路と、前記第２のバッファ回路と、前記第３のバッファ回路とが、同一の電圧利得であることを特徴とする請求項１記載の入力回路。
3. 前記第１のバッファ回路と、前記第２のバッファ回路と、前記第３のバッファ回路とが、同一の回路構成であることを特徴とする請求項２記載の入力回路。
4. 前記第１のバッファ回路がソースフォロア回路を含むことを特徴とする請求項３記載の入力回路。
5. 請求項３記載の入力回路において、
   前記第１のバッファ回路は、
   入力信号をゲートに受ける第１のＭＯＳトランジスタと、
   前記第１のＭＯＳトランジスタのドレイン電流を参照電流とし、前記参照電流に対応するカレントミラー電流を発生するカレントミラー回路と、
   ゲートがドレインに接続され、前記カレントミラー電流をドレインに受けて、前記カレントミラー電流に対応するゲート電圧を前記第１のバッファ回路の出力電圧として出力する第２のＭＯＳトランジスタと、
   をさらに具備することを特徴とする入力回路。
6. 請求項１記載の入力回路において、
   前記第１のバッファ回路と、前記第２のバッファ回路と、前記第３のバッファ回路とが近接して配置されることを特徴とする半導体集積回路。
7. 請求項６記載の半導体集積回路において、
   前記第１のバッファ回路に対し対象な位置に、前記第２のバッファ回路と、前記第３のバッファ回路とが配置されることを特徴とする半導体集積回路。

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