JP4920398B2 - 電圧発生回路 - Google Patents
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Description
Vref1=VAA/2+ΔV/2 (1)
Vref2=VAA/2−ΔV/2 (2)
ここで、ΔVは第1基準電圧Vref1と第2基準電圧Vref2との差で、電圧発生回路10の出力電圧Voutの不感帯の幅を示している。
具体的には、MOSトランジスタP6のソースが第1電源ラインに接続され、MOSトランジスタP2、P3のソースが、MOSトランジスタP6のドレインに共通接続され、MOSトランジスタN2、N3のソースが第2電源ラインに共通接続されている。
具体的には、MOSトランジスタN6のソースが第2電源ラインに接続され、MOSトランジスタN4、N5のソースが、MOSトランジスタN6のドレインに共通接続され、MOSトランジスタP4、P5のソースが第1電源ラインに共通接続されている。
第1オペアンプ13は、出力回路12の出力電圧Voutが第2基準電圧Vref2に比べて高くなったときに、ハイレベルの第1制御信号V1を出力し、出力電圧Voutが第2基準電圧Vref2に比べて低くなったときに、ローレベルの第1制御信号V1を出力する。
このとき、MOSトランジスタP1のゲートには、ハイレベルの第1制御信号V1が供給されるため、MOSトランジスタP1はオフ状態に保持される。
このとき、MOSトランジスタN1のゲートには、ローレベルの第2制御信号V2が供給されるためMOSトランジスタN1はオフ状態に保持される。
VgsP3=VAA/2−VdsP6 (4)
VgsN4=VAA/2−ΔV/2−VdsN6 (5)
VgsN5=VAA/2−VdsN6 (6)
ここで、VdsP6は第1オペアンプ13の電流調整用のMOSトランジスタP6のソース・ドレイン間電位差、VdsN6は第2オペアンプ14の電流調整用のMOSトランジスタN6のソース・ドレイン間電位差である。
VgsP2=VAA/2+ΔV/2−VdsP6 (7)
VgsP3=VAA/2−VdsP6 (8)
VgsN4=VAA/2+ΔV/2−VdsN6 (9)
VgsN5=VAA/2−VdsN6 (10)
これから、本実施例では、MOSトランジスタP2、N4において、ゲート・ソース間電位差は不感帯の幅ΔVだけ増加することが分かる。
VgsP2>VthP2 (11)
VgsP3>VthP3 (12)
VgsN4>VthN4 (13)
VgsN5>VthN5 (14)
従って、電圧発生回路10は、従来の電圧発生回路より低い電源電圧で動作させることが可能である。
VgsP2=VAA0/2−ΔV/2−VdsP6=VthP2 (15)
VAA0=2×(VthP2+VdsP6)+ΔV (16)
VgsP2=VAA1/2+ΔV/2−VdsP6=VthP2 (17)
VAA1=2×(VthP2+VdsP6)−ΔV (18)
図2は電圧発生回路10が半導体集積回路に内蔵されて、同一チップ上にモノリシックに集積された半導体集積装置を示す図である。
また、半導体チップ32上には、データを入出力し、電源を接続するために必要なボンディングパッド33a、33b、33cなどが形成されている。
MOSトランジスタP1〜P6、N1〜N6は、メモリ回路31内のMOSトランジスタと同様に、周知のCMOSプロセスにより形成される。
これによれば、MOSトランジスタP6、N6のドレイン・ソース間の電位差VdsP6、VdsN6分だけ、動作電圧を更に下げることができる利点がある。
MOSトランジスタN7のゲートには、第1制御信号V1が供給されている。MOSトランジスタN7は、第1制御信号V1を反転した出力信号V3を出力回路12のMOSトランジスタP1のゲートに供給している。
MOSトランジスタP8のゲートには第2制御信号V2が供給されている。MOSトランジスタP8は第2制御信号V2を反転した制御信号V4を出力回路12のMOSトランジスタN1のゲートに供給している。
VgsP2=VAA/2−VdsP6 (19)
VgsP3=VAA/2+ΔV/2−VdsP6 (20)
VgsN4=VAA/2−VdsN6 (21)
VgsN5=VAA/2+ΔV/2−VdsN6 (22)
これから、MOSトランジスタP3、N5において、ゲート・ソース間電位差は不感帯の幅ΔVだけ増加するので、ΔVに応じて第1電源電圧VAAを下げることができる。
その結果、動作電圧の低い電圧発生回路40が得られるとともに、V1が“L”レベルまたはV2が“H”レベルの時は確実にMOSトランジスタP1またはMOSトランジスタN1をオフにできる利点がある。
第1スイッチ51が第1基準電圧Vref1を選択した場合に、第3スイッチ53は第2制御信号V2を選択し、且つ第4スイッチ54は第1制御信号V1を選択する。
スイッチング信号Vswが“H”レベルのときに、トランスミッションゲート61は導通し、トランスミッションゲート62は非導通になるので、端子aは接点bに接続される。スイッチング信号Vswが“L”レベルのときに、トランスミッションゲート61は非導通になり、トランスミッションゲート62は導通するので、端子aは接点cに接続される。
従って、広い範囲の第1電源電圧VAAで動作する電圧発生回路50を得ることが可能である。
これにより、電圧発生回路70は図3に示す電圧発生回路40と等価になり、MOSトランジスタP3、N5のゲート・ソース間電位差VgsP3、VgsN5を、不感帯の幅ΔVだけ増やすことができるので、MOSトランジスタP3、N5のゲート・ソース間電圧VgsP3、VgsN5が閾値電圧VthP3、VthN5より小さくなることに起因した電圧発生回路70の誤動作を防止することができる。
これにより、電圧発生回路70は従来の電圧発生回路と等価になり、MOSトランジスタP3、N5のゲート・ソース間電圧VgsP3、VgsN5が大きくなりすぎて5極管動作しなくなることに起因した電圧発生回路70の誤動作を防止することができる。
11 基準電圧発生回路
12 出力回路
13 第1オペアンプ
14 第2オペアンプ
30 半導体集積装置
31 メモリ回路
32 半導体チップ
33a、33b、33c ボンディングパッド
41 第1反転増幅器
42 第2反転増幅器
51〜54、71〜74 第1〜第4スイッチ
60 双投スイッチ
61、62 トランスミッションゲート
63 インバータ
75〜78 第5〜第8スイッチ
R1、R2、R3 抵抗
P1〜P8 pチャネル第1〜第8MOSトランジスタ
N1〜N8 nチャネル第1〜第8MOSトランジスタ
Vout 出力電圧
Vref1 第1基準電圧
Vref2 第2基準電圧
ΔV 不感帯の幅
V1 第1制御信号
V2 第2制御信号
Claims (5)
- 高レベルの第1電源電圧を分圧し、第1基準電圧および前記第1基準電圧より低い第2基準電圧を生成する基準電圧発生回路と、
前記第1電源ラインと低レベルの第2電源ラインとの間に直列接続されたpチャネル第1絶縁ゲート電界効果トランジスタとnチャネル第1絶縁ゲート電界効果トランジスタとを有する出力回路と、
一対のpチャネル絶縁ゲート電界効果トランジスタと、一方の前記pチャネル絶縁ゲート電界効果トランジスタのゲートに接続された反転入力端子と、他方の前記pチャネル絶縁ゲート電界効果トランジスタのゲートに接続された非反転入力端子と、一方の前記pチャネル絶縁ゲート電界効果トランジスタのドレインに接続された出力端子とを備え、前記反転入力端子に前記第2基準電圧が供給され、前記非反転入力端子に前記出力回路の出力電圧が供給され、前記出力端子から前記出力回路の前記pチャネル第1絶縁ゲート電界効果トランジスタのゲートに第1制御信号を供給する第1オペアンプと、
一対のnチャネル絶縁ゲート電界効果トランジスタと、一方の前記nチャネル絶縁ゲート電界効果トランジスタのゲートに接続された反転入力端子と、他方の前記nチャネル絶縁ゲート電界効果トランジスタのゲートに接続された非反転入力端子と、一方の前記nチャネル絶縁ゲート電界効果トランジスタのドレインに接続された出力端子とを備え、前記反転入力端子に前記第1基準電圧が供給され、前記非反転入力端子に前記出力回路の出力電圧が供給され、前記出力端子から前記出力回路の前記nチャネル第1絶縁ゲート電界効果トランジスタのゲートに第2制御信号を供給する第2オペアンプと、
を具備することを特徴とする電圧発生回路。 - 前記基準電圧発生回路が、前記第1電源ラインと前記第2電源ラインとの間に直列接続された第1乃至第3抵抗を有し、第1抵抗と第2抵抗との接続ノードから前記第1基準電圧を出力し、第2抵抗と第3抵抗との接続ノードから前記第2基準電圧を出力し、
前記第1オペアンプが、ソースが前記第1電源ラインに共通接続された前記一対のpチャネル第2および第3絶縁ゲート電界効果トランジスタと、ソースが前記第2電源ラインに共通接続されたnチャネル第2および第3絶縁ゲート電界効果トランジスタを有するカレントミラー回路とを備え、前記pチャネル第2絶縁ゲート電界効果トランジスタのゲートを前記反転入力端子とし、前記pチャネル第3絶縁ゲート電界効果トランジスタのゲートを前記非反転入力端子とし、前記pチャネル第2絶縁ゲート電界効果トランジスタのドレインと前記nチャネル第2絶縁ゲート電界効果トランジスタのドレインとの接続ノードを出力端子とし、
前記第2オペアンプが、ソースが前記第2電源ラインに共通接続された前記一対のnチャネル第4および第5絶縁ゲート電界効果トランジスタと、ソースが前記第1電源ラインに共通接続されたpチャネル第4および第5絶縁ゲート電界効果トランジスタを有するカレントミラー回路とを備え、前記nチャネル第4絶縁ゲート電界効果トランジスタのゲートを前記反転入力端子とし、前記nチャネル第5絶縁ゲート電界効果トランジスタのゲートを前記非反転入力端子とし、前記nチャネル第4絶縁ゲート電界効果トランジスタのドレインと前記pチャネル第4絶縁ゲート電界効果トランジスタのドレインとの接続ノードを出力端子としたことを特徴とする請求項1に記載の電圧発生回路。 - 前記第1オペアンプの前記出力端子と前記出力回路の前記pチャネル第1絶縁ゲート電界効果トランジスタのゲートとの間に接続された第1反転増幅器と、前記第2オペアンプの前記出力端子と前記出力回路の前記nチャネル第1絶縁ゲート電界効果トランジスタのゲートとの間に接続された第2反転増幅器とを具備し、
前記第1オペアンプの前記反転入力端子に前記出力回路の前記出力電圧が供給され、前記第1オペアンプの前記非反転入力端子に前記第2基準電圧が供給され、前記第2オペアンプの前記反転入力端子に前記出力回路の前記出力電圧が供給され、前記第2オペアンプの前記非反転入力端子に前記第1基準電圧が供給されていることを特徴とする請求項1に記載の電圧発生回路。 - 前記第1基準電圧または前記第2基準電圧を選択し、前記選択された基準電圧を前記第1オペアンプの前記反転入力端子に供給する第1スイッチと、
前記第1基準電圧または前記第2基準電圧を選択し、前記選択された基準電圧を前記第2オペアンプの前記反転入力端子に供給する第2スイッチと、
前記第1制御信号または前記第2制御信号を選択し、前記選択された信号を前記出力回路の前記pチャネル第1絶縁ゲート電界効果トランジスタのゲートに供給する第3スイッチと、
前記第1制御信号または前記第2制御信号を選択し、前記選択された信号を前記出力回路の前記nチャネル第1絶縁ゲート電界効果トランジスタのゲートに供給する第4スイッチと、
を具備することを特徴とする請求項1に記載の電圧発生回路。 - 前記出力電圧または前記第1基準電圧を選択し、前記選択された電圧を前記第1オペアンプの前記反転入力端子に供給する第1スイッチと、
前記出力電圧または前記第2基準電圧を選択し、前記選択された電圧を前記第1オペアンプの前記非反転入力端子に供給する第2スイッチと
前記出力電圧または前記第2基準電圧を選択し、前記選択された電圧を前記第2オペアンプの前記反転入力端子に供給する第3スイッチと、
前記出力電圧または前記第1基準電圧を選択し、前記選択された電圧を前記第2オペアンプの前記非反転入力端子に供給する第4スイッチと、
前記第1制御信号または前記第2電源電圧を選択し、前記選択された方を前記第1反転増幅器に供給する第5スイッチと、
前記第2制御信号または前記第1電源電圧を選択し、前記選択された方を前記第2反転増幅器に供給する第6スイッチと、
前記第1制御信号または前記第1反転増幅器の出力信号を選択し、前記選択された信号を前記出力回路の前記pチャネル第1絶縁ゲート電界効果トランジスタのゲートに供給する第7スイッチと、
前記第2制御信号または前記第2反転増幅器の出力信号を選択し、前記選択された信号を前記出力回路の前記nチャネル第1絶縁ゲート電界効果トランジスタのゲートに供給する第8スイッチと、
を具備することを特徴とする請求項3に記載の電圧発生回路。
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