JP5317127B2 - 半導体装置 - Google Patents
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Description
10…基準電圧発生回路、11…バンドギャップ回路、20,21…アナログ回路用降圧回路、30〜32…デジタル回路用降圧回路、40…アナログ回路、50…デジタル回路、60…状態制御回路、70…レベルアップ変換回路、CD…外付け平滑容量、CA…オンチップ平滑容量、
12…差動増幅器、13…タップ付き抵抗列、14,15…レベルアップ変換回路、16…デコーダ、
CS1,CS2…電流源、DA1〜DA4…差動増幅器、ESD…静電破壊防止素子、DIV1〜DIV2…分圧回路、RC,CC…位相補償回路、
33〜36…デジタル回路用降圧回路、80,81…レベルアップ変換回路、90〜92…レベルダウン変換回路、SW…スイッチ、
100…p型半導体基板、101…nウェル、102…pウェル、103…素子分離用絶縁膜、104…n+拡散層、105…p+拡散層、106…ポリシリコン、107…n+拡散層上コンタクト孔、108…p+拡散層上コンタクト孔、109…ポリシリコン上コンタクト孔、110〜112…メタル配線層、
MP0〜MP7…PチャネルMOSFET、MN1〜MN3…NチャネルMOSFET、Q1〜Q55…MOSFET。
Claims (12)
- 外部電源電圧が供給される第1外部端子と、
容量素子が接続される第2外部端子と、
上記外部電源電圧を受けて上記外部電源電圧より低い第1内部電圧を第1出力端子から出力する第1降圧回路と、
上記外部電源電圧を受けて上記外部電源電圧より低い第2内部電圧を第2出力端子から出力する第1モードと、上記第2出力端子から上記第1及び第2内部電圧より低い第3内部電圧を出力する第2モードとが切替られる第2降圧回路と、
高位電源電圧端子に上記第1出力端子が接続され、低位電源電圧端子に接地電圧が供給される第1内部回路と、
高位電源電圧端子に上記第2出力端子が接続され、低位電源電圧端子に上記接地電圧が供給される第2内部回路と、
上記第2出力端子と上記第2外部端子との間に設けられるスイッチとを備え、
上記第1出力端子は上記第2外部端子に接続され、
スタンバイ時に、上記スイッチがオフ状態に制御されるとともに、上記第2降圧回路が上記第2モードに制御され、上記第1内部回路の高位電源電圧端子には上記第1降圧回路から上記第1内部電圧が供給され、上記第2内部回路の高位電源電圧端子には上記2降圧回路から上記第3内部電圧が供給されることを特徴とする半導体装置。 - 請求項1において、
上記第1内部回路は、スタンバイ時において保持すべき情報を記憶する記憶回路を備えることを特徴とする半導体装置。 - 請求項2において、
上記記憶回路は、レジスタ又はスタティック型RAMのいずれかを含むことを特徴とする半導体装置。 - 請求項1において、
上記第2内部回路は、不揮発性のメモリ及び論理回路を含むことを特徴とする半導体装置。 - 請求項1において、
上記半導体装置は、通常動作時に、上記スイッチがオン状態に制御されるとともに、上記第2降圧回路が第1モードに制御され、上記第1内部回路の高位電源電圧端子には上記第1降圧回路から上記第1内部電圧が供給されるとともに上記スイッチを介して上記第2降圧回路から上記第2内部電圧が供給され、上記第2内部回路の高位電源電圧端子には上記第2降圧回路から上記第2内部電圧が供給されるとともに上記スイッチを介して上記第1降圧回路から上記第1内部電圧が供給されることを特徴とする半導体装置。 - 請求項1において、
上記第3内部電圧は上記接地電圧であることを特徴とする半導体装置。 - 外部端子と
上記外部端子から供給された電源電圧を受けて上記電源電圧よりも小さな第1内部電圧を定常的に形成して第1出力端子から出力する第1降圧回路と、
上記外部端子から供給された上記電源電圧を受けて上記第1内部電圧を形成して第2出力端子から出力する第1モードと、上記第2出力端子をハイインピーダンス状態にする第2モードとが第1の状態制御信号に対応して切り替えられる第2降圧回路と、
上記外部端子から供給された上記電源電圧を受けて上記電源電圧よりも小さな第2内部電圧を定常的に形成して第3出力端子から出力する第3降圧回路と、
上記外部端子から供給された上記電源電圧を受けて上記第2内部電圧を形成して第4出力端子から出力する第1モードと、上記第4出力端子をハイインピーダンス状態にする第2モードとが第2の状態制御信号に対応して切り替えられる第4降圧回路と、
デジタル回路と、
アナログ回路とを備え、
上記デジタル回路に供給される上記第1内部電圧は、上記第1降圧回路と上記第2降圧回路を含む第1降圧電源回路により形成され、
上記アナログ回路に供給される上記第2内部電圧は、上記第3降圧回路と上記第4降圧回路を含む第2降圧電源回路により形成され、
上記第1降圧電源回路は、その出力端子に安定化容量を接続される外部端子を備え、
上記第2降圧電源回路は、その出力端子に内蔵安定化容量が接続され、
上記デジタル回路は、スタンバイ時に保持すべき情報を記憶する記憶回路であることを特徴とする半導体装置。 - 請求項1又は請求項5において、
上記半導体装置はさらに、
上記第1出力端子に接続され、上記外部電源電圧を受けて上記第1内部電圧を第3出力端子から出力する第3モードと、上記第3出力端子をハイインピーダンス状態にする第4モードとが切替えられる第3降圧回路を備え、
上記通常動作時に、上記第3降圧回路は上記第3モードに制御され、上記第1内部回路の高位電源電圧端子には上記第1及び第3降圧回路から上記第1内部電圧が供給されるとともに上記スイッチを介して上記第2降圧回路から上記第2内部電圧が供給され、上記第2内部回路の高位電源電圧端子には上記第2降圧回路から上記第2内部電圧が供給されるとともに上記スイッチを介して上記第1及び第3降圧回路から上記第1内部電圧が供給され、
上記スタンバイ時に、上記第3降圧回路は上記第4モードに制御され、上記第1内部回路の高位電源電圧端子には上記第1降圧回路から上記第1内部電圧が供給され、上記第2内部回路の高位電源電圧端子には上記2降圧回路から上記第3内部電圧が供給されることを特徴とする半導体装置。 - 請求項8において、
上記第3降圧回路の電流供給能力は、上記第1降圧回路の電流供給能力よりも高く設定されることを特徴とする半導体装置。 - 請求項1又は請求項5において、
上記第2出力端子に接続され、上記外部電源電圧を受けて第4出力端子から上記第2内部電圧を出力する第5モードと、上記第4出力端子をハイインピーダンス状態にする第6モードとが切替られる第4降圧回路を備え、
上記通常動作時に、上記第4降圧回路は上記第5モードに制御され、上記第1内部回路の高位電源電圧端子には上記第1降圧回路から上記第1内部電圧が供給されるとともに上記スイッチを介して上記第2及び第4降圧回路から上記第2内部電圧が供給され、上記第2内部回路の高位電源電圧端子には上記第2及び第4降圧回路から上記第2内部電圧が供給されるとともに上記スイッチを介して上記第1降圧回路から上記第1内部電圧が供給され、
上記スタンバイ時に、上記第4降圧回路は上記第6モードに制御され、上記第1内部回路の高位電源電圧端子には上記第1降圧回路から上記第1内部電圧が供給され、上記第2内部回路の高位電源電圧端子には上記第2降圧回路から上記第3内部電圧が供給されることを特徴とする半導体装置。 - 請求項1又は請求項5において、
上記第2出力端子に接続され、上記外部電源電圧を受けて第4出力端子から上記第2内部電圧を出力する第5モードと、上記第4出力端子から上記第3内部電圧を出力する第6モードとが切替られる第4降圧回路を備え、
上記通常動作時に、上記第4降圧回路は上記第5モードに制御され、上記第1内部回路の高位電源電圧端子には上記第1降圧回路から上記第1内部電圧が供給されるとともに上記スイッチを介して上記第2及び第4降圧回路から上記第2内部電圧が供給され、上記第2内部回路の高位電源電圧端子には上記第2及び第4降圧回路から上記第2内部電圧が供給されるとともに上記スイッチを介して上記第1降圧回路から上記第1内部電圧が供給され、
上記スタンバイ時に、上記第4降圧回路は上記第6モードに制御され、上記第1内部回路の高位電源電圧端子には上記第1降圧回路から上記第1内部電圧が供給され、上記第2内部回路の高位電源電圧には上記第2及び第4降圧回路から上記第3内部電圧が供給されることを特徴とする半導体装置。 - 請求項10又は11において、
上記第4降圧回路の電流供給能力は、上記第2降圧回路の電流供給能力よりも高く設定されることを特徴とする半導体装置。
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