KR100390993B1 - 파워 업 발생장치 - Google Patents

Abstract

본 발명은 반도체 회로동작상의 신뢰성을 향상시키기 위해 사용하는 파워 업 발생장치에 관한 것으로, 특히 반도체 메모리 소자의 내부 전원 발생 장치에서 전압 감지부의 다이오드 소자의 문턱전압에 의해 파워 업 신호의 발생 시점을 제어함으로써 파워 업 신호가 발생하는 시점의 베리에이션을 줄일 수 있도록 하는 파워 업 발생장치에 관한 것이다.

Description

파워 업 발생장치{Power-up generating device}

본 발명은 반도체 메모리 소자의 고전압 발생장치에 관한 것으로, 특히 반도체 메모리 소자의 내부 전원 발생 장치에서 파워 업 신호가 발생하는 시점의 베리에이션(Variation)을 줄일 수 있도록 하는 파워 업 발생장치에 관한 것이다.

일반적으로, 전원전압이 디램(DRAM)에 인가된 후, 기판 바이어스 전압(substrate bias voltage : Vbb) 발생회로의 전하 펌프동작에 의해 기판 바이어스 전압(Vbb)이 접지전압으로부터 소정의 네거티브(-) 전압으로 되기 위해서는 어느 정도의 시간이 필요하다.

이는 디램의 초기 구동시 기판충전용량(Cs)이 클 뿐 아니라 전원전압도 0V에서 5V로 증가하며, 기판 바이어스 전압 발생회로 내의 링 오실레이터(ring oscillator)의 발진 주파수가 낮아서 자체 전류공급 능력이 적기 때문이다.

또 다른 이유로는, 디램 셀영역 전체를 덮고 있는 셀 플레이트(cell plate)에 인가되어 있는 셀 플레이트 전압(Vcp)이 0V에서 Vcc/2로 상승하게 되면, 기판과의 결합 캐패시턴스에 의해 기판 바이어스 전압(Vbb)도 포지티브(+) 방향으로 함께 상승함으로써, 기판 바이어스 전압 발생회로에 부담을 주며, 큰 과도전류가 흐를 수 있기 때문이다.

따라서, 디램에 전원전압을 인가한 뒤 일정한 시간이 흐른 후, 즉 기판 바이어스 전압(Vbb)이 안정화된 뒤에야 디램의 동작을 신뢰할 수 있게 되는데, 이를 위해 파워 업 회로는 기판 바이어스 전압(Vbb)이 원하는 레벨을 확보했음을 감지하는 파워 업 신호를 발생하여 내부 전원들이 안정화 되어서 셋업될 때까지 일정한 노드(node)나 사용처를 제어한다.

구체적으로, 외부 전원이 메모리 칩에 공급되면 칩이 초기화를 위하여 내부 전원들이 안정화가 되어 셋업 될 때까지, 파워 업 신호는 일정한 노드를 하이나 로우로 유지시킨다.

한편, 도 1a는 레지스터로만 구성되는 종래의 파워 업 발생장치의 일 예를 나타낸 회로도이다.

도 1a의 파워 업 발생장치는 전원전압의 전위가 일정전위, 즉, 2Vt(이하에서, Vt는 트랜지스터의 문턱전압) 이상이 됨을 감지하는 전압 감지부(1)와, 전압 감지부(1)의 출력전압이 일정전압 이상일때 NMOS트랜지스터 N1의 동작을 제어하는 레벨 제어부(2)와, 레벨 제어부(2)의 출력신호에 따라 파워 업 신호를 발생하는 파워 업 신호 발생부(3)와, 파워 업 신호 발생부(3)의 출력신호 det를 인가받아 파워 업 신호 pwrup를 일정 전위 수준으로 버퍼링하여 출력하는 버퍼링부(4)로 구성된다.

여기서, 전압 감지부(1)는 외부전원 전압단 Vext과 접지전압단 Vss 사이에 직렬 연결된 저항 R0 및 저항 R1으로 구성된다.

그리고, 레벨 제어부(2)는 저항 R0 및 저항 R1의 연결노드 A 사이에 게이트와 소스가 공통 연결되고, 드레인에 외부전원전압 Vext가 인가되며, 벌크에 접지전압 Vss가 인가되는 역방향 다이오드 소자로서 NMOS트랜지스터 N0로 구성된다.

또한, 파워 업 신호 발생부(3)는 외부전원 전압단 Vext과 접지전압단 Vss 사이에 직렬 연결된 저항 R2 및 NMOS트랜지스터 N1으로 구성되는데, NMOS트랜지스터 N1은 노드 A의 전압을 게이트 단자로 인가받고 벌크에 접지전압 Vss가 인가된다.

또한, 버퍼링부(4)는 파워 업 신호 발생부(3)로부터 인가된 출력신호 det를 버퍼링하여 파워 업 신호 pwrup를 외부전원전압 Vext 또는 접지전압 Vss 중 어느 한 레벨로 출력하는 인버터 I1으로 구성된다.

한편, 도 1b는 레지스터와 PMOS레지스터가 조합된 종래의 파워 업 발생장치의 다른 실시예로서, 도 1a의 파워 업 신호 발생부(3)의 구성에서 저항 R2 대신에 게이트 단자에 접지전압 Vss이 인가되고 벌크와 드레인이 공유되어서 외부 전원 전압 Vext를 인가받는 PMOS레지스터 P1으로 구성된다.

이러한 구성을 갖는 종래의 파워 업 발생장치의 동작 과정을 설명하면 다음과 같다.

외부전원 전압 Vext가 0V에서 목표레벨의 전압으로 올라갈 때 디램 칩은 PMOS트랜지스터와 NMOS트랜지스터에 의해 각각 문턱전압 Vt를 갖는다.

따라서, 디램 칩의 PMOS트랜지스터의 문턱전압 Vt와 NMOS트랜지스터의 문턱전압 Vt가 2Vt가 되어 동작 영역이 안정화 된 다음에야 디램칩은 제대로 된 동작을 할 수 있고, 외부전원 전압 Vext에 의하여 만들어지는 내부 전원 전위들이 일정 레벨 이상이 되어야 디램칩은 안정된 동작을 할 수 있다.

이러한 동작의 제어를 위해서, 이러한 파워 업 신호를 인에이블시키는 시점을 일정하게 유지하는 것은 칩의 안정화 측면에서 중요한 관건이다.

도 1a와 도 1b에서는 외부 전원 전압단 Vext과 접지 전압단 Vss 사이에 저항 R0 및 저항 R1이 직렬로 구성되면서 연결점에 노드 A가 구성되고, 이 노드 A에 인가되는 전압이 레벨 제어부(2)에 입력되면, 이 노드 A의 전압이 일정 전압 이상이 될때 NMOS트랜지스터 N0이 턴온되어 외부 전원 전압 Vext가 NMOS트랜지스터 N1의 게이트 단자에 인가되며, 그에 따라 NMOS트랜지스터 N1이 동작된다.

즉, 노드 A의 전압에 의해 NMOS트랜지스터 N1이 턴온되면 외부전원 전압단Vext과 연결된 저항 R2 또는 PMOS레지스터 P1에 의해 출력신호 det의 출력노드로 '로우'의 신호가 출력되고 버퍼링부(4)를 통해 파워 업 pwrup 신호가 하이로 출력된다.

그런데, 이렇게 발생된 파워 업 pwrup 신호는 베리에이션이 심했고, 이러한 파워 업 신호 pwrup의 베리에이션은 NMOS트랜지스터 N1의 문턱전압이 큰 원인이 되었다.

즉, NMOS트랜지스터 N1의 게이트로 입력되는 노드 A의 전압이 저항 R0, 저항 R1의 분할에 의해 1/2*Vext이기 때문에, NMOS트랜지스터 N1의 문턱전압의 2배에 해당하는 베리에이션이 발생하게 된다.

도 2는 파워 업이 뜨는 시점에서 NMOS트랜지스터 N1의 문턱전압에 관한 베리에이션을 나타내는 그래프로서, 외부 전원전압 Vext가 노드 A의 전압(D)의 2배의 기울기를 갖는다.

따라서, NMOS트랜지스터 N1의 문턱전압 Vt(E)의 2배에 해당하는 베리에이션이 발생함을 알 수 있다.

한편, 도 3은 종래의 파워 업 회로의 시뮬레이션 결과를 나타낸다.

도 3을 보면, 외부 전원 전위를 5V까지 올렸을 때, 파워 업이 뜨는 시점을 시뮬레이션 상에 나타낸 것이다.

도 3의 시뮬레이션 결과에서 보는 바와 같이, 외부 전원 전위에 의해 만들어지는 내부 전원 전위가 안정적인 레벨에 도달하고, 모스 트랜지스터의 문턱전압 2Vt를 확보해야 동작이 원활하게 되기 때문에 파워 업 신호를 외부전원전압에 대해2Vt정도 시점에서 띄우게 된다.

그런데, 종래의 파워 업 발생장치는 반도체 메모리 소자의 제조 기술이 미세해지고 셀에 쓰이는 코어 전압이 점차 낮아짐에 따라 파워 업을 띄우는 시점이 점점 빨라지고 파워 업 신호의 초기 가변현상이 심해지게 되어 칩 초기의 안정화와 신뢰성 측면에서 많은 문제점이 있었다.

본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 2Vt의 마진을 확보하기 위해 전압 감지부의 저항 대신에 다이오드를 사용함으로써 칩 초기의 안정화 역할을 하는 파워 업 시간의 가변량을 줄여 칩이 안정된 동작을 수행해 신뢰성을 향상시키는 것을 목적으로 한다.

또한, 부가적인 목적으로 파워 업 장치 내의 저항의 면적을 줄임으로써 면적 감소 효과를 얻도록 하고, 파워 업 인에이블시 저항단 사이에 걸리는 전위차가 감소하여 스탠바이 전류를 줄이도록 하는데 그 목적이 있다.

도 1a,1b는 종래의 파워 업 발생장치에 관한 회로도,

도 2는 종래의 파워 업 발생장치의 베리에이션을 나타내는 그래프,

도 3은 종래의 파워 업 발생장치의 시뮬레이션 그래프,

도 4a,4b는 본 발명에 따른 파워 업 발생장치의 회로도,

도 5a,5b는 본 발명에 따른 파워 업 발생장치의 다른 실시예.

도 6은 본 발명에 따른 파워 업 발생장치의 베리에이션을 나타내는 그래프,

도 7은 본 발명에 따른 파워 업 발생장치의 시뮬레이션 그래프.

< 도면의 주요 부분에 대한 부호의 설명 >

10 : 전압감지부 20 : 레벨 제어부

30 : 파워 업 신호 발생부 40 : 버퍼링부

상기한 목적을 달성하기 위한 본 발명의 파워 업 발생장치는, 외부전원 전압이 인가되는 제 1스위칭소자와 그에 연결된 저항으로 이루어져서 전원전압의 전위가 일정전위 이상이 됨을 감지하는 전압 감지부와, 제 2스위칭소자를 구비하고 전압 감지부의 출력신호에 따라 파워 업 신호를 발생하는 파워 업 신호 발생부 및 파워 업 신호 발생부의 출력신호를 인가받아 파워 업 신호를 일정 전위로 버퍼링하여 출력하는 버퍼링부를 구비하고, 제 1스위칭 소자의 문턱전압에 의해 제 2스위칭 소자의 턴온/턴오프를 제어하여 파워 업 신호의 발생 시점을 제어함을 특징으로 한다.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.

도 4a는 본 발명에 따른 파워 업 발생장치의 회로도이다.

도 4a의 파워 업 발생장치는 전원전압의 전위가 일정전위 이상이 됨을 감지하는 전압 감지부(10)와, 전압 감지부(10)의 출력전압이 일정전압 이상일때 NMOS트랜지스터 N3의 동작을 제어하는 레벨 제어부(20)와, 레벨 제어부(20)의 출력신호에 따라 파워 업 신호를 발생하는 파워 업 신호 발생부(30)와, 파워 업 신호 발생부(30)의 출력신호 det를 인가받아 파워 업 신호 pwrup를 일정 전위 수준으로 버퍼링하여 출력하는 버퍼링부(40)로 구성된다.

여기서, 전압 감지부(10)는 외부전원 전압단 Vext과 접지전압단 Vss 사이에 직렬 연결된 다이오드 D1과 저항 R3을 구비하는데, 다이오드 D1은 게이트 단자와 드레인 단자가 외부전원 전압단 Vext과 공통 연결되고 벌크에 접지전압 Vss가 인가된다.

그리고, 레벨 제어부(20)는 다이오드 D1 및 저항 R3의 노드 B 사이에 게이트와 소스가 공통 연결되고, 드레인에 외부전원전압 Vext가 인가되며, 벌크에 접지전압 Vss가 인가되는 역방향 다이오드 소자로서 NMOS트랜지스터 N2로 구성된다.

또한, 파워 업 신호 발생부(30)는 외부전원 전압단 Vext과 접지전압단 Vss 사이에 직렬 연결된 저항 R4 및 NMOS트랜지스터 N3으로 구성되는데, NMOS트랜지스터 N3은 노드 B의 전압을 게이트 단자로 인가받고 벌크에 접지전압 Vss가 인가된다.

또한, 버퍼링부(40)는 외부전원 전압단 Vext과 접지전압단 Vss 사이에 연결되어 파워 업 신호 발생부(30)로부터 인가된 출력신호 det를 버퍼링하여 파워 업 신호 pwrup를 외부전원전압 Vext 또는 접지전압 Vss 중 어느 한 레벨로 출력하는 인버터 I2으로 구성된다.

이러한 구성을 갖는 본 발명의 파워 업 발생 장치는, 다이오드 D1과 저항 R3에 의하여 외부전원 전압 Vext-다이오드 D1의 문턱전압 Vt으로 분할된 전위가 노드 B로 출력되고, 노드 B의 전압이 NMOS트랜지스터 N3의 게이트를 제어함으로써 NMOS트랜지스터 N3의 턴온/턴오프에 의해 파워 업이 뜨는 시점을 정하게 된다.

한편, 도 4b는 본 발명의 파워 업 발생장치의 다른 실시예로서, 도 4a의 구성에서 저항 R4 대신에 게이트 단자에 접지전압 Vss이 인가되고 벌크와 드레인이 공유되어서 외부 전원 전압 Vext를 인가받는 PMOS레지스터 P2로 구성된다.

이러한 구성을 갖는 본 발명의 동작과정을 설명하면 다음과 같다.

도 4a를 보면, 외부 전원 전위 Vext가 공급됨에 따라 모스 트랜지스터의 문턱전압이 2Vt가 되기 전까지는 파워 업 신호가 로우로 있다가 문턱전압이 2Vt 이상이 되고 나면 파워 업 신호가 하이가 되어 칩의 초기화가 끝났음을 알리게 되고, 디램의 내부 동작을 수행해도 된다는 신호를 출력하게 된다.

즉, 외부 전원 전위 Vext와 접지전위 Vss 사이에 다이오드 D1와 저항 R3이 직렬로 구성되면서 연결점에 노드 B가 구성되고, 이 노드 B에 인가되는 전압이 레벨 제어부(20)에 입력되면, 이 노드 B의 전압이 일정 전압 이상이 될때 NMOS트랜지스터 N2가 턴온되어 외부전원 전압 Vext가 NMOS트랜지스터 N3의 게이트 단자에 인가되며, 그에 따라 NMOS트랜지스터 N3이 동작된다.

이때, 다이오드 D1을 통하여 외부 전원 전압 Vext이 공급되는 노드 B는 NMOS트랜지스터 N3의 게이트를 제어함으로써 다이오드 D1의 문턱전압 Vt+NMOS트랜지스터 N3의 문턱전압 Vt 정도에서 파워 업 신호가 뜨게 된다.

여기서, 다이오드 D1을 거친 문턱전압 Vt의 가변전압이 통상의 PMOS트랜지스터, NMOS트랜지스터의 가변저항보다 작기 때문에 벌크 바이어스 효과를 얻을 수 있으므로 종래의 방식보다 베리에이션을 줄일 수 있게 된다.

즉, 가변전압은 다이오드 D1의 문턱전압 Vt+NMOS트랜지스터 N3의 문턱전압 Vt가 성립되는데, 다이오드 D1의 문턱전압 Vt의 베리에이션이 NMOS트랜지스터 N3의 문턱전압보다 높지만 베리에이션은 현격히 줄어들어 안정된 동작을 할 수 있도록 칩 초기화를 수행할 수 있다.

도 5a는 본 발명의 파워 업 발생장치의 다른 실시예로서, 전압 감지부(10)는 외부전원 전압단 Vext과 접지전압단 Vss 사이에 직렬 연결된 다이오드 D2와 저항 R5을 구비하는데, 다이오드 D2는 게이트 단자와 드레인 단자가 외부전원 전압단 Vext과 공통 연결되고 벌크에 다이오드 D2의 소스 전압이 인가된다.

그리고, 레벨 제어부(2)는 다이오드 D2 및 저항 R5의 연결노드 C 사이에 게이트와 소스가 공통 연결되고, 드레인에 외부전원전압 Vext가 인가되며, 벌크에 접지전압 Vss가 인가되는 역방향 다이오드 소자로서 NMOS트랜지스터 N4로 구성된다.

또한, 파워 업 신호 발생부(30)는 외부전원 전압단 Vext와 접지전압단 Vss 사이에 직렬 연결된 저항 R6 및 NMOS트랜지스터 N5로 구성되는데, NMOS트랜지스터 N5는 노드 C의 전압을 게이트 단자로 인가받고 벌크에 접지전압 Vss가 인가된다.

또한, 버퍼링부(40)는 외부전원 전압단과 접지단 사이에 연결되어 전압 감지부(10)로부터 인가된 출력신호 det를 버퍼링하여 파워 업 신호 pwrup를 출력하는 인버터 I3으로 구성된다.

한편, 도 5b는 본 발명의 파워 업 발생장치의 다른 실시예로서, 도 5a의 파워 업 신호 발생부(30)의 구성에서 저항 R6 대신에 게이트 단자를 통하여 접지전압 Vss을 인가받고 벌크에 외부전원 전압 Vext가 인가되는 PMOS레지스터 P3로 구성될 수도 있다.

이러한 구성을 갖는 도 5a,b의 파워 업 발생장치는 다이오드 D2의 벌크를 셀프 바이어스로 해서 파워 업 신호의 초기 발생시 베리에이션을 더욱 줄일 수 있게 된다.

도 6은 본 발명에 따른 베리에이션 그래프를 나타낸다.

도 6의 그래프에서 보면 (F)는 NMOS트랜지스터 N3의 문턱전압 Vt의 베리에이션이고 (G)는 다이오드 D1의 문턱전압 Vt의 베리에이션이다. 그리고, (H)는 기존의 베리에이션보다 줄어든 베리에이션 폭을 나타낸다.

도 7은 본 발명에 따른 파워 업 발생장치의 시뮬레이션 결과를 나타낸 그래프로서, 베리에이션 폭이 도 3에 비해 현격히 줄어든 것을 볼 수 있다.

한편, 본 발명은 다이오드를 사용하여 종래의 방식에 비해 면적을 많이 차지했던 저항부분이 줄었기 때문에 면적면에서도 효과를 보게 되는데, 동일한 저항을 사용한다면 종래의 방식에 비해 스탠바이 전류를 절감하는 효과도 얻을 수 있다.

즉, 종래의 파워 업 발생장치는 전류 I=Vext/(2R)만큼 외부전원전위 vext가 저항을 통해 접지전위로 전류가 흘렀는데, 본 발명에서는 I=(Vext-다이오드 D1의 문턱전압 Vt)/(2R)만큼의 전류가 흐르게 되어 스탠바이 전류 측면에서도 매우 유리하다.

이상에서 설명한 바와 같이, 본 발명의 파워 업 발생장치는 파워 업이 인에이블되는 시점의 베리에이션을 줄여 칩의 오동작을 막고 원활한 초기화 동작을 할 수 있도록 하여 신뢰성을 향상시켰다.

또한, 파워 업 발생 장치 내에 저항의 면적을 줄여 면적 감소 효과를 제공할 뿐만 아니라 파워 업 인에이블시 스탠바이 전류를 줄이는 효과를 가져온다.

Claims (7)

1. 외부전원 전압이 인가되는 제 1스위칭소자와 그에 연결된 저항으로 이루어져서 전원전압의 전위가 일정전위 이상이 됨을 감지하는 전압 감지부;

   제 2스위칭소자를 구비하고, 상기 전압 감지부의 출력신호에 따라 파워 업 신호를 발생하는 파워 업 신호 발생부; 및

   상기 파워 업 신호 발생부의 출력신호를 인가받아 파워 업 신호를 일정 전위로 버퍼링하여 출력하는 버퍼링부를 구비하고,

   상기 제 1스위칭 소자의 문턱전압에 의해 상기 제 2스위칭 소자의 턴온/턴오프를 제어하여 상기 파워 업 신호의 발생 시점을 제어함을 특징으로 하는 파워 업 발생장치.
2. 제 1 항에 있어서,

   상기 전압 감지부의 출력전압이 일정전압 이상일때 턴온되어 외부전원 전압에 의해 상기 제 2스위칭 소자의 동작을 제어하는 역방향 다이오드를 더 구비함을 특징으로 하는 파워 업 발생장치.
3. 제 1 항에 있어서, 상기 전압 감지부는

   상기 제 1스위칭소자로써 다이오드가 구성되고, 외부 전원전압이 인가되는 상기 다이오드와 접지전압이 인가되는 저항소자가 직렬연결됨에 따른 분할 전압에의해 상기 파워 업 신호 발생부의 동작 시점을 제어하는 것을 특징으로 하는 파워 업 발생장치.
4. 제 3 항에 있어서, 상기 다이오드는

   상기 외부 전원전압과 저항소자의 일단에 연결되어 게이트와 드레인 단자가 공통 연결되고 벌크에 접지전압이 인가되는 것을 특징으로 하는 파워 업 발생장치.
5. 제 3 항에 있어서, 상기 다이오드는

   공통 연결된 게이트와 드레인 단자를 통해 외부전원 전압이 인가되고, 소스 단자가 상기 저항소자의 일단에 연결되며, 벌크에 상기 다이오드 소자의 소스 전압이 인가되는 것을 특징으로 하는 파워 업 발생장치.
6. 제 1 항에 있어서, 상기 파워 업 신호 발생부는

   외부 전원 전압 인가단과 접지전압 인가단 사이에 풀업 소자와 제 2스위칭 소자로 구성되어 상기 전압 감지부에 의해 인가되는 분할전압에 의해 동작 시점이 제어됨을 특징으로 하는 파워 업 발생장치.
7. 제 6 항에 있어서, 상기 제 2스위칭 소자는

   NMOS트랜지스터로 구성되어 상기 전압 감지부로부터 인가되는 제어신호를 게이트 단자로 인가받는 것을 특징으로 하는 파워 업 발생장치.