JP2003174099A - 電源電圧レベル検出器 - Google Patents

電源電圧レベル検出器

Info

Publication number
JP2003174099A
JP2003174099A JP2001393198A JP2001393198A JP2003174099A JP 2003174099 A JP2003174099 A JP 2003174099A JP 2001393198 A JP2001393198 A JP 2001393198A JP 2001393198 A JP2001393198 A JP 2001393198A JP 2003174099 A JP2003174099 A JP 2003174099A
Authority
JP
Japan
Prior art keywords
supply voltage
power supply
voltage
control signal
node
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2001393198A
Other languages
English (en)
Other versions
JP4062405B2 (ja
Inventor
Daikan Kin
大 漢 金
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of JP2003174099A publication Critical patent/JP2003174099A/ja
Application granted granted Critical
Publication of JP4062405B2 publication Critical patent/JP4062405B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
    • G01R19/165—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values
    • G01R19/16533—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the application
    • G01R19/16538—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the application in AC or DC supplies
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Dram (AREA)
  • Measurement Of Current Or Voltage (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

(57)【要約】 【課題】 本発明は、基準電圧と比較電圧との差を感知
して所望のレベルの電圧を検出できるようにした電源電
圧レベル検出器を提供することを可能にすることを目的
としている。 【解決手段】 本発明に係る電源電圧レベル検出器は、
制御信号に応じて一定レベルの基準電圧を発生する基準
電圧発生部と、制御信号に応じて外部から供給される電
源電圧より変化率の大きい比較電圧を発生する比較電圧
発生部と、制御信号に応じて基準電圧と比較電圧とを比
較して所定の信号を出力する比較部とからなるが、比較
電圧発生部は、制御信号に応じて動作し、ソースが電源
電圧に接続された第１ＰＭＯＳトランジスタと、第１Ｐ
ＭＯＳトランジスタのドレインとノードとの間に接続さ
れた抵抗と、電源電圧と出力端子との間に接続され、制
御信号に応じて動作する第２ＰＭＯＳトランジスタと、
出力端子と接地との間に接続され、ゲートがノードに接
続されたＮＭＯＳトランジスタとからなることを特徴と
する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、外部から供給され
る電源電圧のレベルを検出する装置に関し、特に基準電
圧と比較電圧との差を感知して所望のレベルの電圧を検
出できるようにした電源電圧レベル検出器に関する。
【０００２】
【従来の技術】一般に、半導体素子は種々の回路から出
来ており、各回路は外部から供給される電源電圧で動作
する。ところで、電源電圧のレベルが変動して各回路の
動作電圧範囲から外れると回路の誤動作が発生するた
め、電源電圧のレベルを感知して、回路が適正レベルの
電圧範囲内で正常的に動作できるようにしなければなら
ない。
【０００３】例えば、メモリ素子のワードラインに適正
のバイアス電圧が印加されるようにするためのクランプ
(clamping)回路またはブースト(boosting)回路の場合、
電源電圧の変動に応じて出力電圧が変動するため、電源
電圧の変動を感知して、適正範囲内の電圧が出力される
ようにしなければならない。このような電源電圧のレベ
ル感知のために電源電圧レベル検出器が用いられる。
【０００４】電源電圧レベル検出器は、図１に示すよう
に、制御信号ｃｔｒｌｂに応じて一定レベルの基準電圧
Ｖｒｅｆを発生させるための基準電圧発生部１と、制御
信号ｃｔｒｌｂに応じて外部から供給される電源電圧Ｖ
DDより変化率の大きい比較電圧ａｆｖｄｄ/ｈｆｖｄｄ
を発生するための比較電圧発生部２と、制御信号ｃｔｒ
ｌｂに応じて基準電圧Ｖｒｅｆと比較電圧ａｆｖｄｄ/
ｈｆｖｄｄとを比較して電源電圧ＶDDが所定のレベルよ
り高い場合、ハイ状態の信号ｖｄｄ＿ｄｅｔを出力し、
所定のレベルより低い場合、ロー状態の信号ｖｄｄ＿ｄ
ｅｔを出力するための比較部３とからなる。
【０００５】ところで、従来の電源電圧レベル検出器
は、図８に示すように、電源電圧ＶDDの変化幅に比べて
比較電圧発生部２からの電圧ａｆｖｄｄの変化幅が小さ
いため、検出速度が遅いだけでなく、ノイズによってセ
ンシングマージン(sensing margin)が減少するという短
所がある。
【０００６】即ち、従来の比較電圧発生部２は、図２に
示すように、制御信号ｃｔｒｌｂによってＰＭＯＳトラ
ンジスタＰ１がターンオンすると、抵抗Ｒ１及びＲ２に
よって分配された電圧ｈｆｖｄｄが出力されるように構
成されるため、図８に示すように、基準電圧Ｖｒｅｆと
比較電圧ｈｆｖｄｄとの差が小さく、これにより比較部
３の出力が遅くなり、少ないノイズによっても誤動作が
生ずる恐れがある。
【０００７】
【発明が解決しようとする課題】従って、本発明の目的
は、電源電圧の変化による比較電圧の変化が大きくなる
ように比較電圧発生部を構成することにより、かかる短
所を解消できる電源電圧レベル検出器を提供することに
ある。
【０００８】
【課題を解決するための手段】上記目的を達成するため
の本発明に係る電源電圧レベル検出器は、制御信号に応
じて一定レベルの基準電圧を発生する基準電圧発生部
と、制御信号に応じて外部から供給される電源電圧より
変化率の大きい比較電圧を発生する比較電圧発生部と、
制御信号に応じて基準電圧と比較電圧とを比較して所定
の信号を出力する比較部とからなり、比較電圧発生部
は、制御信号に応じて動作し、ソースが電源電圧に接続
された第１ＰＭＯＳトランジスタと、第１ＰＭＯＳトラ
ンジスタのドレインとノードとの間に接続された抵抗
と、電源電圧と出力端子との間に接続され、制御信号に
応じて動作する第２ＰＭＯＳトランジスタと、出力端子
と接地との間に接続され、ゲートがノードに接続された
ＮＭＯＳトランジスタとからなることを特徴とする。
【０００９】前記ＮＭＯＳトランジスタはトリプル構造
のウェルを有する基板に形成され、Ｐウェルはノードに
接続され、Ｎウェルは電源電圧に接続され、基板は接地
に接続されるように構成されたことを特徴とする。
【００１０】また、本発明に係る他の電源電圧レベル検
出器は、制御信号に応じて一定レベルの基準電圧を発生
する基準電圧発生部と、制御信号に応じて外部から供給
される電源電圧より変化率の大きい比較電圧を発生する
比較電圧発生部と、制御信号に応じて基準電圧と比較電
圧とを比較し、所定の信号を出力する比較部とからな
り、比較電圧発生部は、制御信号に応じて動作し、ソー
スが電源電圧に接続された第１ＰＭＯＳトランジスタ
と、第１ＰＭＯＳトランジスタのドレインとノードとの
間に接続された抵抗と、ノードと接地との間に接続され
たダイオードと、電源電圧と出力端子との間に接続さ
れ、制御信号に応じて動作する第２ＰＭＯＳトランジス
タと、出力端子と接地との間に接続され、ゲートがノー
ドに接続されたＮＭＯＳトランジスタとから構成される
ことを特徴とする。
【００１１】
【発明の実施の形態】本発明は、図１に示すように、制
御信号ｃｔｒｌｂに応じて一定レベルの基準電圧Ｖｒｅ
ｆを発生させるための基準電圧発生部１と、制御信号ｃ
ｔｒｌｂに応じて外部から供給される電源電圧ＶDDより
変化率の大きい比較電圧ａｆｖｄｄ/ｈｆｖｄｄを発生
するための比較電圧発生部２と、制御信号ｃｔｒｌｂに
応じて基準電圧ｖｒｅｆと比較電圧ａｆｖｄｄ/ｈｆｖ
ｄｄとを比較し、電源電圧ＶDDが所定のレベルより高い
場合、ハイ状態の信号ｖｄｄ＿ｄｅｔを出力し、所定の
レベルより低い場合、ロー状態の信号ｖｄｄ＿ｄｅｔを
出力するための比較部３とからなる電源電圧レベル検出
器を提供する。
【００１２】特に、本発明の電源電圧レベル検出器にお
いて、比較電圧発生部２は、電源電圧ＶDDの変化による
比較電圧ａｆｖｄｄの変化が従来より大きくなるように
構成され、これにより基準電圧Ｖｒｅｆと比較電圧ａｆ
ｖｄｄとの差を感知する比較部３のセンシングマージン
が向上する。
【００１３】このために、本発明は、電源電圧ＶDDの変
化による比較電圧ａｆｖｄｄの変化が大きくなるよう
に、比較電圧発生部２を次のように構成する。
【００１４】以下、添付図に基づいて本発明を詳細に説
明する。図３及び図４は本発明の比較電圧発生部を説明
するための回路図である。
【００１５】図３（ａ）は本発明に係る比較電圧発生部
の基本回路を示す。制御信号ｃｔｒｌｂに応じて動作す
るＰＭＯＳトランジスタＰ１１のソースが電源電圧ＶDD
に接続され、ＰＭＯＳトランジスタＰ１１のドレインと
ノードｂｉａｓとの間に抵抗Ｒ１１が接続される。
【００１６】また、電源電圧ＶDDと出力端子ａｆｖｄｄ
との間に、制御信号ｃｔｒｌｂに応じて動作するＰＭＯ
ＳトランジスタＰ１２が接続され、出力端子ａｆｖｄｄ
と接地との間に、ゲートが前記ノードｂｉａｓに接続さ
れたＮＭＯＳトランジスタＮ１１が接続される。
【００１７】この際、前記ＮＭＯＳトランジスタＮ１１
は、図５に示すように、トリプル構造のウェルを有する
基板１０に形成されるが、Ｐウェル１２のピックアップ
領域１５は前記ノードｂｉａｓに接続され、Ｎウェル１
１のピックアップ領域１６は電源電圧ＶDDに接続され、
前記基板１０のピックアップ領域１７はソース１３と共
に接地に接続される。
【００１８】図３（ｂ）は図３（ａ）のような基本回路
で前記ノードｂｉａｓと接地との間に、制御信号ｃｔｒ
ｌｂに応じて動作するＮＭＯＳトランジスタＮ１２を連
結した回路、図４（ａ）は図３（ｂ）の回路でＮＭＯＳ
トランジスタＮ１２のゲートに、反転された制御信号ｃ
ｔｒｌｂを供給するためのインバータＩ１１をさらに連
結した回路、図４（ｂ）は図３（ａ）のような基本回路
でノードｂｉａｓの初期化のためにノードと接地との間
に抵抗Ｒ１２を連結した回路である。
【００１９】このように構成された比較電圧発生部２の
動作は次のように行われる。待機状態において、前記制
御信号ｃｔｒｌｂはハイ状態に維持され、前記ＰＭＯＳ
トランジスタＰ１１及びＰＭＯＳトランジスタＰ１２は
ターンオフし、ノードｂｉａｓがフローティング(float
ing)されるにつれて、ＮＭＯＳトランジスタＮ１１のゲ
ートとＰウェル１２がフローティング状態に維持され、
不要な電力消耗が発生しなくなる。
【００２０】前記制御信号ｃｔｒｌｂがロー状態に遷移
するとともに電源電圧ＶDDが１.７Ｖ以下の区間で、前
記ＰＭＯＳトランジスタＰ１１、ＰＭＯＳトランジスタ
Ｐ１２、ＮＭＯＳトランジスタＮ１２がターンオンす
る。
【００２１】この際、飽和状態になっていないノードの
電位は、前記ＮＭＯＳトランジスタＮ１１のゲート及び
Ｐウェルのピックアップ領域１５に印加されるが、ノー
ドの電位が上昇しながら前記ＮＭＯＳトランジスタＮ１
１のチャネル幅が増加すると同時に、Ｐウェルのピック
アップ領域１５とソース１３間のＰＮ接合が順方向バイ
アス状態になることにより、ＤＴＭＯＳ(Dynamic Thres
hold MOSfet)動作が誘導されて前記ＮＭＯＳトランジス
タＮ１１のしきい値電圧Ｖｔｈが低くなる。
【００２２】結果的に、前記ＰＭＯＳトランジスタＰ１
１がターンオンした状態であるが、前記ＮＭＯＳトラン
ジスタＮ１１の電荷駆動能力が一層強くなって、図８の
ように従来の比較電圧ｈｆｖｄｄより低い比較電圧ａｆ
ｖｄｄが出力される。
【００２３】一方、電源電圧ＶDDが１.７Ｖ以上の区間
では、抵抗Ｒ１１を介して流れる電流が順方向バイアス
状態のＰウェルのピックアップ領域１５とソース１３間
のＰＮ接合によって十分に流れるため、ノードｂｉａｓ
の電位が電源電圧ＶDDに応じて線形的に増加せず、一定
の飽和状態に達する。
【００２４】従って、電源電圧ＶDDが増加しても、前記
ＮＭＯＳトランジスタＮ１１のゲート電圧の増加または
ＤＴＭＯＳ動作による効果はそれ以上向上しないため、
前記ＮＭＯＳトランジスタＮ１１の電荷駆動能力は変動
しない一方、ＰＭＯＳトランジスタＰ１２の電荷駆動能
力は電源電圧ＶDDの増加によって大幅増加するので、出
力される比較電圧ａｆｖｄｄは図８に示すように急速に
上昇する。
【００２５】図９において、波形Ａは抵抗Ｒ１１を介し
て流れる電流、波形ＢはＮＭＯＳトランジスタＮ１２を
介して流れる電流、波形ＣはＰＭＯＳトランジスタＰ１
２を介して流れる電流、波形ＤはＮＭＯＳトランジスタ
Ｎ１１のソース１３を介して接地へ流れる電流、波形Ｅ
はＮＭＯＳトランジスタＮ１１のＰウェル１２とソース
１３間のＰＮ接合によって流れる電流をそれぞれ示す。
【００２６】図６及び図７は本発明の他の実施例に係る
比較電圧発生部を説明するための回路図である。
【００２７】図６（ａ）は本発明の他の実施例に係る比
較電圧発生部の基本回路を示す。制御信号ｃｔｒｌｂに
応じて動作するＰＭＯＳトランジスタＰ２１のソースが
電源電圧ＶDDに接続され、ＰＭＯＳトランジスタＰ２１
のノードｂｉａｓと接地との間に抵抗Ｒ２１が接続さ
れ、ノードｂｉａｓと接地との間にダイオードＤ２１が
接続される。
【００２８】また、電源電圧ＶDDと出力端子ａｆｖｄｄ
との間に、制御信号ｃｔｒｌｂに応じて動作するＰＭＯ
ＳトランジスタＰ２２が接続され、出力端子ａｆｖｄｄ
と接地端子との間に、ゲートが前記ノードｂｉａｓに接
続されたＮＭＯＳトランジスタＮ２１が接続される。
【００２９】図６（ｂ）は図６（ａ）のような基本回路
で前記ノードｂｉａｓと接地との間に、制御信号ｃｔｒ
ｌｂに応じて動作するＮＭＯＳトランジスタＮ２２を連
結した回路、図７（ａ）は図６（ｂ）の回路でＮＭＯＳ
トランジスタＮ２２のゲートに、反転された制御信号ｃ
ｔｒｌｂを供給するためのインバータＩ２１をさらに連
結した回路、図７（ｂ）は図６（ａ）のような基本回路
でノードｂｉａｓの初期化のためにノードｂｉａｓと接
地との間に抵抗Ｒ２２を連結した回路である。
【００３０】このように構成された比較電圧発生部２の
動作は次のように行われる。待機状態において、前記制
御信号ｃｔｒｌｂはハイ状態に維持され、前記ＰＭＯＳ
トランジスタＰ２１及びＰＭＯＳトランジスタＰ２２は
ターンオンし、ノードｂｉａｓがフローティングされる
につれて、ＮＭＯＳトランジスタＮ２１のゲートがフロ
ーティング状態に維持され、不要な電力消耗が発生しな
くなる。
【００３１】前記制御信号ｃｔｒｌｂがロー状態に遷移
するとともに電源電圧ＶDDが１.７Ｖ以下の区間で、前
記ＰＭＯＳトランジスタＰ２１、ＰＭＯＳトランジスタ
Ｐ２２、ＮＭＯＳトランジスタＮ２２がターンオンす
る。
【００３２】この際、飽和状態になっていないノードｂ
ｉａｓの電位は、前記ＮＭＯＳトランジスタＮ２１のゲ
ート及びダイオードＤ２１に印加されるが、ノードｂｉ
ａｓの電位が上昇しながら前記ＮＭＯＳトランジスタＮ
２１のチャネル幅が増加すると同時にダイオードＤ２１
が順方向バイアス状態になることにより、ＤＴＭＯＳ動
作が誘導されて前記ＮＭＯＳトランジスタＮ２１のしき
い値電圧Ｖｔｈが低くなる。
【００３３】結果的に、前記ＰＭＯＳトランジスタＰ２
１がターンオンした状態であるが、前記ＮＭＯＳトラン
ジスタＮ２１の電荷駆動能力が一層強くなって、図８の
ように従来の比較電圧ｈｆｖｄｄより低い比較電圧ａｆ
ｖｄｄが出力される。
【００３４】一方、電源電圧ＶDDが１.７Ｖ以上の区間
では、抵抗Ｒ２１を介して流れる電流が順方向バイアス
状態のダイオードＤ２１を介して十分に流れるため、ノ
ードｂｉａｓの電位が電源電圧ＶDDに応じて線形的に増
加せず、一定の飽和状態に達する。
【００３５】従って、電源電圧ＶDDが増加しても、前記
ＮＭＯＳトランジスタＮ２１のゲート電圧の増加または
ＤＴＭＯＳ動作による効果はそれ以上向上しないため、
前記ＮＭＯＳトランジスタＮ２１の電荷駆動能力は変動
しない一方、ＰＭＯＳトランジスタＰ２２の電荷駆動能
力は電源電圧ＶDDの増加によって大幅増加するので、出
力される比較電圧ａｆｖｄｄは図８に示すように急速に
上昇する。
【００３６】本発明は電源電圧ＶDDの変化による比較電
圧ａｆｖｄｄの変化が大きくなるようにするため、図５
に示すトリプル構造のウェルを有する基板１０に形成さ
れたＮＭＯＳトランジスタＮ１１を使用する。
【００３７】電源電圧ＶDDが低い区間では、ＰＭＯＳト
ランジスタＰ１２のチャネルが弱く形成され、電荷駆動
能力が弱くなる。一方、抵抗Ｒ１１によって分配された
電圧がＮＭＯＳトランジスタＮ１１のゲートへ供給され
るにつれて、Ｐウェル１５とソース１３間のＰＮ接合が
順方向バイアス状態になり、これによりＤＴＭＯＳ動作
が誘導されてＮＭＯＳトランジスタＮ１１のしきい値電
圧Ｖｔｈが低くなる。即ち、ＮＭＯＳトランジスタＮ１
１の電荷駆動能力がＰＭＯＳトランジスタＰ１２より強
くなって、低い比較電圧ａｆｖｄｄが出力される。
【００３８】また、電源電圧ＶDDが高い区間では、ノー
ドｂｉａｓの電位が飽和状態になるので、ＮＭＯＳトラ
ンジスタＮ１１の電荷駆動能力は制限される反面、ＰＭ
ＯＳトランジスタＰ１２の電荷駆動能力は増加し、出力
される比較電圧ａｆｖｄｄが引き続き上昇する。
【００３９】この際、ＮＭＯＳトランジスタＮ１１のＰ
ウェル１５とソース１３間のＰＮ接合が順方向バイアス
状態になることにより、ＮＭＯＳトランジスタＮ１１の
電荷駆動能力が向上し、接地を介した放電が活発に行わ
れるため、ノードｂｉａｓの電位が飽和状態になる。
【００４０】
【発明の効果】上述したように、本発明は、電源電圧Ｖ
DDの変化による比較電圧ａｆｖｄｄの変化が大きくなる
ように電源電圧レベル検出器の比較電圧発生部を構成す
ることにより、基準電圧Ｖｒｅｆと比較電圧ａｆｖｄｄ
との差を感知する比較部のセンシングマージンが向上
し、ノイズによる誤動作が防止されて安定的な動作が実
現する。
【図面の簡単な説明】
【図１】電源電圧レベル検出器のブロック図である。
【図２】従来の比較電圧発生部を説明するための回路図
である。
【図３】本発明に係る比較電圧発生部を説明するための
回路図である。
【図４】本発明に係る比較電圧発生部を説明するための
回路図である。
【図５】本発明に用いられるトリプル構造のウェルを有
するトランジスタを説明するための素子の断面図であ
る。
【図６】本発明の他の実施例に係る比較電圧発生部を説
明するための回路図である。
【図７】本発明の他の実施例に係る比較電圧発生部を説
明するための回路図である。
【図８】比較電圧発生部の動作を説明するための各部の
直流電圧波形図である。
【図９】比較電圧発生部の動作を説明するための各部の
電流波形図である。
【符号の説明】
１ 基準電圧発生部 ２ 比較電圧発生部 ３ 比較部 １０ 基板 １１ Ｎウェル １２ Ｐウェル １３ ソース １４ ドレイン １５ Ｐウェルのピックアップ領域 １６ Ｎウェルのピックアップ領域 １７ 基板のピックアップ領域

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 制御信号に応じて一定レベルの基準電圧
    を発生する基準電圧発生部と、 前記制御信号に応じて外部から供給される電源電圧より
    変化率の大きい比較電圧を発生する比較電圧発生部と、 前記制御信号に応じて前記基準電圧と比較電圧とを比較
    して所定の信号を出力する比較部とからなり、 前記比較電圧発生部は、前記制御信号に応じて動作し、
    ソースが電源電圧に接続された第１ＰＭＯＳトランジス
    タと、 前記第１ＰＭＯＳトランジスタのドレインとノードとの
    間に接続された抵抗と、 電源電圧と出力端子との間に接続され、前記制御信号に
    応じて動作する第２ＰＭＯＳトランジスタと、 前記出力端子と接地との間に接続され、ゲートが前記ノ
    ードに接続されたＮＭＯＳトランジスタとからなること
    を特徴とする電源電圧レベル検出器。
  2. 【請求項２】 前記ＮＭＯＳトランジスタは、トリプル
    構造のウェルを有する基板に形成され、Ｐウェルはノー
    ドに接続され、Ｎウェルは電源電圧に接続され、基板は
    接地に接続されるように構成されたことを特徴とする請
    求項１記載の電源電圧レベル検出器。
  3. 【請求項３】 前記ノードと接地との間に接続され、前
    記制御信号に応じて動作するＮＭＯＳトランジスタと、 前記ＮＭＯＳトランジスタのゲートに、反転された前記
    制御信号を供給するために接続されるインバータとをさ
    らに含んでなることを特徴とする請求項１記載の電源電
    圧レベル検出器。
  4. 【請求項４】 前記ノードの初期化のために前記ノード
    と接地との間に接続された抵抗をさらに含んでなること
    を特徴とする請求項１記載の電源電圧レベル検出器。
  5. 【請求項５】 制御信号に応じて一定レベルの基準電圧
    を発生する基準電圧発生部と、 前記制御信号に応じて外部から供給される電源電圧より
    変化率の大きい比較電圧を発生する比較電圧発生部と、 前記制御信号に応じて前記基準電圧と比較電圧とを比較
    し、所定の信号を出力する比較部とからなり、 前記比較電圧発生部は、前記制御信号に応じて動作し、
    ソースが電源電圧に接続された第１ＰＭＯＳトランジス
    タと、 前記第１ＰＭＯＳトランジスタのドレインとノードとの
    間に接続された抵抗と、 前記ノードと接地との間に接続されたダイオードと、 電源電圧と出力端子との間に接続され、前記制御信号に
    応じて動作する第２ＰＭＯＳトランジスタと、 前記出力端子と接地との間に接続され、ゲートが前記ノ
    ードに接続されたＮＭＯＳトランジスタとから構成され
    ることを特徴とする電源電圧レベル検出器。
  6. 【請求項６】 前記ノードと接地との間に接続され、前
    記制御信号に応じて動作するＮＭＯＳトランジスタと、 前記ＮＭＯＳトランジスタのゲートに、反転された前記
    制御信号を供給するために接続されるインバータとをさ
    らに含んでなることを特徴とする請求項５記載の電源電
    圧レベル検出器。
  7. 【請求項７】 前記ノードの初期化のために前記ノード
    と接地との間に接続された抵抗をさらに含んでなること
    を特徴とする請求項５記載の電源電圧レベル検出器。
JP2001393198A 2001-11-30 2001-12-26 電源電圧レベル検出器 Expired - Fee Related JP4062405B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR2001-75438 2001-11-30
KR10-2001-0075438A KR100434176B1 (ko) 2001-11-30 2001-11-30 전원전압 레벨 검출기

Publications (2)

Publication Number Publication Date
JP2003174099A true JP2003174099A (ja) 2003-06-20
JP4062405B2 JP4062405B2 (ja) 2008-03-19

Family

ID=19716501

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001393198A Expired - Fee Related JP4062405B2 (ja) 2001-11-30 2001-12-26 電源電圧レベル検出器

Country Status (5)

Country Link
US (1) US6639419B2 (ja)
JP (1) JP4062405B2 (ja)
KR (1) KR100434176B1 (ja)
DE (1) DE10164359B4 (ja)
TW (1) TW548903B (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7141470B2 (en) * 2004-01-06 2006-11-28 Macronix International Co., Ltd. Low voltage CMOS structure with dynamic threshold voltage
KR100713083B1 (ko) * 2005-03-31 2007-05-02 주식회사 하이닉스반도체 내부전원 생성장치
TWI408548B (zh) * 2007-09-12 2013-09-11 Asustek Comp Inc 量化指示電路
US11892864B2 (en) * 2020-01-14 2024-02-06 Texas Instruments Incorporated Voltage supervisor with low quiescent current
CN112798919B (zh) * 2020-12-30 2024-04-02 乐鑫信息科技（上海）股份有限公司 基于fgd nmos管的电源低电压监测电路

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5927330A (ja) * 1982-08-09 1984-02-13 Hitachi Ltd 電源監視回路
JPH06174759A (ja) 1992-12-07 1994-06-24 Toshiba Corp 電圧検知回路装置
KR960000894B1 (ko) * 1993-07-02 1996-01-13 삼성전자주식회사 반도체 메모리 장치의 전원전압 감지회로
FR2749939B1 (fr) 1996-06-13 1998-07-31 Sgs Thomson Microelectronics Detecteur de gamme de tension d'alimentation dans un circuit integre
TW404063B (en) * 1997-02-27 2000-09-01 Toshiba Corp Semiconductor integrated circuit apparatus and semiconductor memory apparatus
KR100253536B1 (ko) * 1997-04-29 2000-04-15 김영환 리세트 회로
JPH11355123A (ja) * 1998-06-11 1999-12-24 Mitsubishi Electric Corp 動的しきい値ｍｏｓトランジスタを用いたバッファ
KR100500947B1 (ko) * 1998-10-28 2005-10-24 매그나칩 반도체 유한회사 전압 감지 장치
EP1045251A3 (en) 1999-04-14 2001-09-12 Matsushita Electric Industrial Co., Ltd. Voltage detecting circuit
KR100351932B1 (ko) * 2000-05-30 2002-09-12 삼성전자 주식회사 반도체 메모리 장치의 전압 감지 회로

Also Published As

Publication number Publication date
JP4062405B2 (ja) 2008-03-19
TW548903B (en) 2003-08-21
KR100434176B1 (ko) 2004-06-04
US6639419B2 (en) 2003-10-28
US20030102855A1 (en) 2003-06-05
KR20030044617A (ko) 2003-06-09
DE10164359A1 (de) 2003-06-12
DE10164359B4 (de) 2008-10-16

Similar Documents

Publication Publication Date Title
US7436226B2 (en) Power-up detection circuit that operates stably regardless of variations in process, voltage, and temperature, and semiconductor device thereof
KR100240423B1 (ko) 반도체 장치의 레벨 검출 회로
US7099223B2 (en) Semiconductor memory device
KR100902053B1 (ko) 반도체 메모리 장치의 기준 전압 발생회로
US20050035796A1 (en) Power-on reset circuit, semiconductor integrated circuit device including the same and method for generating a power-on reset signal
KR20050040515A (ko) 집적회로용 기준전압 발생회로
US7831845B2 (en) Power-up circuit and semiconductor memory apparatus with the same
KR100695421B1 (ko) 반도체 메모리 소자의 내부전압 발생기
KR100452333B1 (ko) 파워 업 신호 발생기
KR19990029191A (ko) 저전압 동작 특성이 개선된 반도체 집적 회로 장치
KR960000894B1 (ko) 반도체 메모리 장치의 전원전압 감지회로
JP2003174099A (ja) 電源電圧レベル検出器
US6351109B1 (en) Integrated circuit
US6265932B1 (en) Substrate control voltage circuit of a semiconductor memory
KR100554840B1 (ko) 파워 업 신호 발생 회로
KR19990081305A (ko) 기준 전압 발생회로
KR20080098572A (ko) 반도체 메모리 장치의 내부 전원 전압 발생 회로
KR100772544B1 (ko) 반도체장치의 기판전압발생기
JP3602216B2 (ja) 半導体装置
KR100390993B1 (ko) 파워 업 발생장치
US7463074B2 (en) Integrated circuit and method for generating a ready signal
KR19990001995A (ko) 파워-업 회로
KR100256129B1 (ko) 기판 바이어스전위 발생장치
KR0170300B1 (ko) 승압전압 감지회로를 갖는 반도체 메모리 회로
JP2005085422A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20040407

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20060130

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20071023

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20071113

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20071211

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20071218

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 4062405

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110111

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120111

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120111

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130111

Year of fee payment: 5

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees