KR100351932B1 - 반도체 메모리 장치의 전압 감지 회로 - Google Patents

반도체 메모리 장치의 전압 감지 회로 Download PDF

Info

Publication number
KR100351932B1
KR100351932B1 KR1020000029354A KR20000029354A KR100351932B1 KR 100351932 B1 KR100351932 B1 KR 100351932B1 KR 1020000029354 A KR1020000029354 A KR 1020000029354A KR 20000029354 A KR20000029354 A KR 20000029354A KR 100351932 B1 KR100351932 B1 KR 100351932B1
Authority
KR
South Korea
Prior art keywords
voltage
power supply
level
supply voltage
signal
Prior art date
Application number
KR1020000029354A
Other languages
English (en)
Other versions
KR20010108681A (ko
Inventor
심재윤
유제환
Original Assignee
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자 주식회사 filed Critical 삼성전자 주식회사
Priority to KR1020000029354A priority Critical patent/KR100351932B1/ko
Priority to US09/748,350 priority patent/US6424578B2/en
Priority to DE10106767A priority patent/DE10106767B4/de
Publication of KR20010108681A publication Critical patent/KR20010108681A/ko
Application granted granted Critical
Publication of KR100351932B1 publication Critical patent/KR100351932B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor

Abstract

본 발명은 반도체 메모리 장치에서 사용되는 전압 감지 회로에 관한 것으로, 본 발명에 따른 전압 감지 회로는 기준 전압(reference voltage)을 제공하는 제 1 전압 발생기(voltage generator), 승압 전압(boosted voltage)에 응답해서 비교 전압(comparison voltage)을 제공하는 제 2 전압 발생기, 그리고 기준 전압과 비교 전압사이에 전압 차이에 응답하여 전압 레벨 감지 신호(voltage level detection signal)를 생성하기 위한 증폭된 신호를 제공하는 차동 증폭기(differential amplifier)로 구성된다. 차동 증폭기의 증폭된 출력신호에 연결된 바이패스 회로(bypass circuit) 또한 제공되는데, 이 바이패스 회로는 비교 전압이 특정한 레벨이 되면, 비교전압에 응답해서 전류 패스(current path)를 제공함으로써 테스트 모드에 적합한 타겟 승압 전압(target VPP) 레벨을 감지하는 것을 돕는다. 본 발명에 따른 승압 전압 감지 회로는 동작 모드, 공정 및 온도 변화에 상관없이 정확하고 안정된 감지동작을 수행할 수 있다.

Description

반도체 메모리 장치의 전압 감지 회로{Voltage Detecting Circuit For Semiconductor Memory Device}
본 발명은 반도체 메모리 장치에서 사용되는 전압 감지 회로에 관한 것으로,더 구체적으로는 안정된 승압 전압 레벨을 감지하기 위한 승압 전압 감지 회로에 관한 것이다.
다이내믹 랜덤 액세스 메모리(DRAMs)와 같은 고 집적 반도체 메모리 장치에서는 전력 소모나 신뢰성 문제 등을 고려하여 일반적으로 낮은 전원 전압(또는 공급 전압)(low power supply voltage)을 사용하지만, 어떤 특정 회로 부분에서는 트랜지스터의 전달 특성(transfer characteristic)을 개선하기 위해 승압 전압(boosted voltage, VPP)을 필요로 한다. 예를 들면, 반도체 메모리 회로의 워드 라인 드라이버(word line driver)에서는 승압 전압이 전원 전압으로서 사용되는데, 이는 셀의 데이터를 읽거나 쓸 때 워드 라인(word line)을 공급 전압보다 더 높은 레벨로 구동함으로써 보다 안정된 동작을 보장하기 위해서 이다.
승압 전압을 생성하기 위해서, 오실레이터(oscillator)와, 이 오실레이터에 의해 동작하는 펌핑 회로를 포함하는 승압 전압 발생기(VPP generator), 그리고 오실레이터의 동작을 제어하기 위한 승압 전압 레벨 감지 회로(VPP level detecting circuit)가 사용된다. 승압 전압 레벨 감지 회로는 원하는 특정 타켓 레벨을 감지하는데, 일반적으로 특정 타겟 레벨은 승압 전압의 사용 목적에 따라 정해진다. 승압 전압 레벨이 타겟 레벨에 도달되면, 감지 회로는 감지 신호(detection signal)를 활성화시키고, 오실레이터는 감지 신호에 응답해서 동작을 중지한다. 이 결과 펌핑 회로는 펌핑 동작을 중지한다. 그후, 이러한 승압 전압이 전원(power source)으로서 사용됨에 따라, 승압 전압의 레벨이 타겟 레벨 보다 낮아지게 되는데, 이 경우에는 감지 회로가 감지 신호를 비활성화 시킨다. 이로써, 펌핑 회로는 펌핑 동작을 다시 시작하게 한다.
승압 전압을 사용함에 있어서 정확한 타겟 레벨을 얻는 것이 중요한데, 승압 레벨이 타겟 레벨보다 불필요하게 높은 경우 디바이스의 전력소모 및 스트레스가 증가하고, 반대로 타겟 레벨 보다 낮은 경우에는 트랜지스터의 성능이 저하하는 결과가 초래된다. 따라서 정확하고 안정된 승압 전압 감지 회로가 필요하다.
도 1은 종래 기술의 VPP 레벨 감지 회로인데. 비교 전압을 발생하는 전압 발생기(voltage generator)(10)와 타겟 VPP 레벨을 감지하고 전압 레벨 감지 신호(voltage level detection signal)(DET)를 생성하는 구동 회로(driving circuit)(20)로 구성되어 있다. 전압 발생기(10)는 직렬 연결된 NMOS 트랜지스터들(11, 12 및 13)을 포함하며, 전압 발생기(10)의 양쪽 끝은 전원 전압(VDD)과 접지 전압(VSS)에 연결되어 있다. 트랜지스터(12)의 게이트는 전원 전압(VDD)에, 그리고 트랜지스터(11 및 13)의 게이트는 VPP에 연결되어 있다. 구동 회로(20)는 세 개의 인버터(21, 22 및 23)를 포함하며, 인버터(21)의 입력은 노드 A에 연결되어 있다.
트랜지스터들(11, 12 및 13)의 소스-드레인 패스의 등가 저항 값을 각각 R1, R2 및 R3로 가정하면, 노드 A의 전압은 VDD*{(R2+R3)/(R1+R2+R3)}으로 표현될 수 있다. 특정하게 고정된 VDD 값에서 VPP 레벨이 증가함에 따라, VPP에 게이트가 연결되어 있는 트랜지스터들(11 및 13)의 저항 값은 감소하는 반면에 게이트가 VDD에 연결되어 있는 트랜지스터(12)의 저항 값은 거의 변하지 않는다. 따라서 VPP 레벨이 증가함에 따라, 노드 A의 전압 레벨 또한 증가한다(이는 위의 수식으로 쉽게 알수 있음). 만약 노드 A의 전압 레벨이 인버터(21)의 로직 스레솔드 전압(logic threshold voltage)보다 높으면(로직 스레솔드 전압은 트랜지스터 고유의 스레솔드 전압과는 구분되는 것으로, 인버터의 PMOS와 NMOS의 폭/길이의 비에 의해 결정되며, 로직 스레솔드 전압 근처에서 인버터의 출력 상태가 변하기 시작한다), 인버터(23)의 출력(DET)은 로우 상태로 되며 이 DET 신호에 의해 펌핑 동작이 중지된다. 반대로 만약 노드 A의 전압 레벨이 로직 스레솔드 전압보다 낮으면, DET 신호는 하이 상태가 되고 펌핑 동작이 다시 시작된다.
트랜지스터들(11,12 및 13)과 인버터(21)의 사이즈를 조절함으로써, 타겟 VPP 레벨일 때의 노드 A의 전압을 인버터(21)의 로직 스레솔드 전압 부근에 맞추어 놓으면, 위에서 설명한 바와 같은 타겟 VPP 레벨 감지 동작이 구현 될 수 있다.
그러나 위에서 설명한 종래 기술의 감지 회로는 아래와 같은 단점이 있다. 첫째, 종래 기술의 감지 회로는 공정 및 온도 변화에 민감한 특성을 가지고 있다. 타겟 VPP일 때의 노드 A 전압과 인버터(21)의 로직 스레솔드 전압은 공정 및 온도 변화에 의해 변할 수 있는데, 만약 이 두 전압이 공정 및 온도 변화에 의해 서로 상호간에 다른 방향으로 움직이면(인버터(21)는 PMOS와 NMOS로, 전압 발생기(10)는 단지 NMOS로만 구성되어 있으므로 이런 상황이 발생 할 수 있다), 원하는 정확한 타겟 VPP 레벨이 감지될 수 없다. 둘째, 공정 및 온도 변화에 의해 감지되는 VPP 레벨의 변화가 정상 동작 모드(정상적인 VDD에서의 읽기, 쓰기 동작을 수행함) 보다 번-인(burn-in)과 같은 고 전압 테스트 모드에서 훨씬 더 심하다는 것이다. 셋째, 전압 발생기(10)의 저항 값은 정상 동작 모드에 적합하도록 설계되어있으므로, 고 전압 테스트 모드에서 사용하기에 적합한 타겟 VPP를 얻기가 힘들다. 마지막으로, VPP 레벨의 변동에 응답하는 노드 A의 전압 이득이 낮아(대략 0.1 ~ 0.2 정도) 공정 및 온도 변화에 기인한 로직 스레솔드 변화에 의해 감지되는 VPP 레벨이 심하게 변할 수 있다. 다시 말하면, VPP의 변화에 응답하는 노드 A의 전압의 변화량이 공정 및 온도 변화에 기인한 인버터(21)의 로직 스레솔드 전압의 변화량에 비해 상대적으로 작기 때문에 VPP 레벨의 정확한 감지가 곤란하다.
본 발명의 목적은 상술한 문제점을 해결하기 위한 것으로, 정확하고 안정된 타겟 전압 레벨을 감지할 수 있는 전압 감지 회로를 제공하는데 있다.
본 발명의 또 다른 목적은 공정 및 온도 변화에 둔감한 특성을 보이며, 테스트 모드시 차동 증폭기의 출력에 전류 패스를 제공 하는 바이패스 회로에 의해서 정상 동작 모드 및 테스트 모드 양쪽 모두에 적합한 타겟 전압 레벨을 감지 할 수 있는 전압 감지 회로를 제공하는 것이다.
본 발명의 또 다른 목적은 높은 전원 전압 범위에서 감지되는 승압 전압 레벨을 낮추는 역할을 하는 바이패스 회로에 의해 넓은 전원 전압 범위에서 테스트에 적합한 승압 전압을 제공하는데 있다
도 1 은 종래 기술의 전압 감지 회로;
도 2 는 본 발명에 따른 전압 감지 회로의 일실시예;
도 3 는 본 발명에서 사용되는 여러 종류의 다이오드 형태로 연결된 저항들; 및
도 4 는 공정 및 온도 변화에 의한 양쪽 동작 모드에서의 타겟 승압 전압(target VPP)의 변화를 보여주는 그래프이다.
*도면의 주요 부분에 대한 부호 설명*
10 : 비교 전압 발생기 20 : 구동 회로
100 : 제 1 전압 발생기 200 : 제 2 전압 발생기
300 : 차동 증폭기 350 : 바이 패스(bypass) 회로
400 : 구동 회로 500 : 승압 전압(VPP) 발생기
상술한 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 제 1 전원 전압에 연결되어 기준 전압을 제공하는 제 1 전압 발생기, 제 2 전원 전압에 연결되어 비교 전압을 제공하는 제 2 전압 발생기, 비교 전압과 기준 전압을 입력으로 하여두 입력 전압의 차이를 증폭하는 차동 증폭기, 차동 증폭기의 출력에 연결되어 비교 전압에 응답해서 증폭된 전압에 전류 패스를 제공하는 바이패스 회로, 및 차동 증폭기에 의해 증폭된 전압을 입력으로 받아 전압 레벨 감지 신호를 생성하는 구동 회로를 포함하는 전압 감지 회로가 제공된다. 특히, 상기 바이패스 회로는 상기 비교 전압이 특정한 레벨에 도달되면 전류 패스를 제공하기 시작한다.
본 발명의 한 실시예에 따르면, 제 1 전압 발생기는 제 1 전원 전압과 접지 전압 사이에 직렬 연결된 제 1 및 2 저항을 포함하며, 제 2 전원 전압 발생기는 제 2 전원 전압과 접지 전압사이에 직렬 연결된 제 3 및 4 저항을 포함하며, 그리고 바이패스 회로는 차동 증폭기의 출력과 접지 전압사이에 직렬 연결된 트랜지스터와 다이오드-연결된 트랜지스터를 포함 한다. 그리고, 바이패스 회로의 트랜지스터들은 비교 전압이 테스트 모드에서 특정 레벨에 도달되면 비교 전압에 응답해서 전류 패스를 제공하기 위해 턴온 된다.
위와 같은 본 발명에 따르면, 공정 및 온도 변화에 영향을 받지 않으면서도 안정되고 정확한 감지 동작의 수행이 가능하며, 또한 테스트 모드에서 차동 증폭기의 출력에 전류 패스를 제공하는 바이패스 회로에 의해 정상 동작 모드 및 테스트 모드 모두에 적합한 타겟 VPP을 얻는 것이 가능하다
(실시예)
이하 본 발명의 실시예를 첨부된 도 2 내지 도 4 을 참조하여 상세히 설명한다.
먼저, 도 2 는 본 발명에 따른 전압 감지 회로의 일실시예를 보여주고 있다.이 실시예에 의한 전압 감지 회로는 제 1 전압 발생기(100), 제 2 전압 발생기(200), 차동 증폭기(300), 및 바이패스 회로(350)를 포함한다. 제 1 전압 발생기(100)의 출력은 차동 증폭기(300)의 한 입력(N1)에 연결되고, 제 2 전압 발생기(200)의 출력은 차동 증폭기(300)의 다른 입력(N2)에 연결된다. 그리고 바이패스 회로(350)의 입력과 출력은 차동 증폭기(300)의 입력(N2)과 출력(N3)에 각각 연결되어 있다. 구동회로(400)는 차동 증폭기(300)의 출력(N3)에 연결되고, VPP 발생기(500)는 구동회로(400)의 출력(DET)에 연결된다.
제 1 전압 발생기(100)는 전원 전압(1)과 접지 전압(2)사이에 연결된 두 개의 저항(101 및 102)으로 구성되며, 전원 전압(1)에 응답해서 차동 증폭기(300)의 기준 입력(N1)으로 기준 전압을 제공 한다. 마찬가지로, 제 2 전압 발생기(200)는 승압 전압(VPP)과 접지 전압(2)사이에 연결된 두 개의 저항(201 및 202)으로 구성되며, 차동 증폭기(300)의 비교 입력(N2)으로 VPP레벨의 변동에 응답하는 비교 전압을 제공 한다. 이러한 제 1 및 2 전압 발생기(100 및 200)는 전원 전압(1) 및 승압 전압(VPP)에 대해 각각 전압 분배기(voltage divider) 역할을 한다.
차동 증폭기(300)는 저항(301), 두 개의 NMOS 트랜지스터(302 및 303) 및 두 개의 PMOS 트랜지스터(304 및 305)를 포함하며, 전원 전압(3)과 접지 전압(2) 사이에 연결되어 있다. 저항(301)은 전류원(current source)의 역할을 하며 MOS 트랜지스터로 구현될 수 있다.
전원 전압(3)과 전원 전압(1)은 노이즈(noise) 문제를 고려하여 동일하거나 다르게 할 수 있다. 고 집적 메모리 장치에서, 전원 전압의 노이즈를 고려하여 분리된 전원 전압 구조를 사용하는 것이 일반적인데, 예를 들면, 안정된 전원 전압을 필요로 하는 셀 어레이(cell array)용 전원 전압과 전원 전압 노이즈를 더 많이 발생시키는 주변회로(periphery circuit)용 전원 전압을 분리시키는 것이다. 셀 어레이는 전원 전압의 노이즈에 아주 민감해서 안정된 전원이 필요하다. 바람직한 일시예에 있어서, 셀 어레이용 전원 전압이 보다 안정된 기준 전압을 제공하기 위해 제 1 전압 발생기(100)에 제공 될 수 있으며, 주변회로용 전원 전압이 본 발명의 나머지 회로에 제공 될 수 있다. 노이즈 문제가 심각하지 않을 경우는 주변회로용 전원 전압이 본 발명의 모든 회로에 사용될 수 있다.
차동 증폭기(300)는 한 쪽 입력(N2)을 통해 제공되는 비교 전압과 다른 한 쪽 입력(N1)을 통해 제공되는 기준 전압을 비교한다. 정상 동작 모드 및 테스트 모드시의 노드 N1의 기준 전압 그리고 바이패스 회로가 없을 경우 노드 N2의 비교 전압은, 각각 VDDN*R(102)/{R(101)+R(102)}, VDDT*R(102)/{R(101)+R(102)}, 및 VPP*R(202)/{R(201)+R(202)}로 표현 될 수 있다. 상기 식에서, VDDN및 VDDT는 정상 동작 모드 및 테스트 모드에서의 전원전압을 각각 나타낸다. 어느 특정 동작 모드에서 기준 전압은 변하지 않는데 이는 동작 모드에 따라 인가되는 전원 전압이 고정되기 때문이다(예를 들면, VDDN은 3V, VDDT6V). VDD 값이 고정된 경우, 위의 수식으로부터 기준 전압은 변하지 않는다는 것이 쉽게 이해될 것이다. 기준 전압과 비교되는 비교 전압의 높고 낮음에 따라, 차동 증폭기(300)는 출력(N3)으로 증폭된 신호를 생성하는데, 비교 전압이 기준 전압보다 높을 시에는 증폭된 로우 레벨의전압이, 그리고 비교 전압이 기준 전압보다 낮을 시에는 증폭된 하이 레벨의 전압이 생성된다.
바이패스 회로(350)는 차동 증폭기(300)의 출력(N3)과 접지 전압(2)사이에 직렬 연결된 트랜지스터(352)와 다이오드-연결된 트랜지스터(351)를 포함하며, 트랜지스터(352)의 게이트는 차동 증폭기(300)의 하나의 입력(N2)에 연결되어 있다.
통상적으로, 원하는 타겟 VPP 레벨은 정상 동작 모드에서 테스트 모드로의 변환에 따른 전원 전압(VDD) 변화에 비례해서 변화하는 것은 아니다. 예를 들면, 정상 동작 모드에서 사용되는 VDD 값이 3V이고, 테스트 모드에서는 6V인 경우, 원하는 타겟 VPP 레벨이 VDD의 경우와 같이 두배로 되는 것은 아니다. 정상 동작 모드에서 원하는 타겟 VPP 레벨이 4V일 경우, 테스트 모드에서 원하는 타겟 VPP 레벨은 7V(4V의 두배인 8V가 아님) 정도가 적당할 것이다. 따라서 단지 하나의 전압 분배기만으로는 양 동작 모드에 모두 적합한 기준 전압을 제공할 수 없는데, 이는 저항의 선형 특성(linear characteristic) 때문이다. 기준 전압을 제공하기 위한 전압 분배기의 저항값이 통상의 경우 처럼 정상 동작 모드에 적합하도록 정해 졌을 때, 같은 저항을 가지고 테스트 모드에서 단지 VDD 값만 올려서 생성되는 기준 전압 레벨은 테스트 모드에서 실제로 원하는 기준 전압과 비교하여 상대적으로 높다. 따라서, 테스트 모드에서 감지되지 VPP레벨 또한 테스트 모드에서 실제 원하는 타겟 VPP레벨보다 상대적으로 높을 것이다.
도 4 에서 보여지는 바와 같이, 바이패스 회로(350)는 고 전원 전압 테스트 모드에서 감지되는 VPP레벨을 낮추는 역할을 한다. 바이패스 회로(350)는 넓은 전원 전압 범위에서 고 전압 테스트를 위한 적절한 VPP레벨을 제공하므로, 도 4 의 정상 전원 전압과 테스트 전원 전압사이에 여러 전원 전압값이 또 다른 테스트를 위한 전원 전압 값으로 사용될 수 있다.
테스트 모드에서 승압 전압에 응답하는 노드(N2)의 전압 레벨이 트랜지스터(351)의 스레솔드 전압의 두배가 되면(이 실시예에서 두 트랜지스터(351 및 352)는 동일한 타입의 NMOS 트랜지스터이므로 동일한 스레솔드 전압을 가진다), 두 트랜지스터(351 및 352)는 조금씩 턴온되며, 차동증폭기(300)의 출력(N3)으로 부터 접지 전압(2)으로 전류 패스를 제공하기 시작 한다. 따라서, 차동증폭기(300) 출력(N3)의 전압 레벨은 바이패스 회로가 없는 경우와 비교할 때 더 많이 낮아 지며, 결과적으로, 더 낮은 승압 전압 레벨에서 감지 동작이 일어날 수 있다.
하지만, 여기서 한가지 유의할 점은 정상 동작 모드에서 바이패스 회로(350)를 통해 전류가 흐르는 것을 방지하기 위해, 정상 동작 모드에서 타겟 승압 전압 레벨일때의 노드(N2)의 전압 레벨은 트랜지스터(351)의 스레솔드 전압의 두배보다 낮아야만 한다. 따라서, 저항들(201 및 202)의 저항값은 정상 동작 모드에서 타겟 승압 전압 레벨일때의 노드(N2) 전압 레벨을 고려하여 결정되어야만 한다.
구동 회로(400)는 직렬 연결된 두 개의 인버터(401 및 402)를 포함한다. 첫 번째 인버터(401)는 자신의 로직 스레솔드 전압과 비교함으로써 증폭된 신호를 감지한다. 차동 증폭기(300)의 출력(N3)에 증폭된 로우 레벨 전압이 제공되면, 인버터(401)의 출력 상태은 로우 상태에서 하이 상태로 변한다. 반대로, 증폭된 하이 레벨 전압이 출력(N3)에 생성되면, 인버터(401)는 이 하이 레벨을 감지하여 자신의출력 상태를 하이 에서 로우 상태로 변화시킨다. 두 번째 인버터(402)는 가파르게 로우에서 하이 또는 하이에서 로우로 천이하는 파형 형태(sharp transition waveform)를 갖고, 완전한 VDD 레벨 스윙(full VDD level swing)을 하는 전압 레벨 감지 신호(DET)를 생성하기 위해 제공된다. 이는 인버터(401)의 출력이 느리게 자신의 출력 상태를 변경시키고, 인버터(401) 출력의 하이 혹은 로우 레벨이 완전한 VDD 레벨로 가지 못하는 것(즉 하이 상태가 VDD 레벨 보다 낮고, 로우 상태가 접지 전압 보다 높음)을 방지하기 위해서 이다. 따라서 필요하다면, 부가적인 인버터들이 인버터(401)의 출력을 버퍼링(buffering)하기 위해 추가될 수 있다.
VPP 발생기(500)는 DET신호에 응답하여 동작하며, 통상적인 오실레이터와 펌핑 회로로 구성되어 진다.
칩이 동작하는 초기에는 VPP 발생기(500)의 펌핑 동작이 아직 충분하지 못해서, VPP 레벨은 로우 레벨로 유지된다. 따라서 VPP와 연결된 노드(N2)의 비교 전압 레벨은 노드(N1)의 기준 전압 레벨보다 낮으므로, 차동 증폭기(300)의 출력(N3) 및 DET신호는 모두 하이 레벨이 되고, VPP 발생기(500)는 DET 신호에 응답해서 VPP 레벨을 승압시키기 위해 펌핑 동작을 계속 한다. 계속되는 펌핑 동작에 의해 VPP 레벨이 타겟 레벨에 도달되면, 노드(N2)의 비교 전압은 노드(N1)의 기준 전압 보다 높아지게 되어 차동증폭기(300)의 출력(N3) 및 DET 신호는 로우 레벨이 되고, VPP 발생기(500)는 DET 신호에 응답해서 펌핑 동작을 중지한다. 그 후, VPP 레벨이 다시 낮아지게 되면, VPP 발생기(500)는 DET 신호에 응답해서 펌핑 동작을 다시 시작한다.
이상의 설명에서, 차동 증폭기와 펌핑회로 관련된 대부분의 동작은 정상 동작 모드를 근거로 하여 설명되었는데, 테스트 모드에서의 동작은 테스트 모드에서의 기준 전압보다도 낮은 비교 전압 레벨에서 감지 동작이 일어난다는 점을 제외하고는 정상 동작 모드의 동작과 같다. 즉, 테스트 모드에서, 비록 비교 전압 레벨이 기준 전압 레벨보다 낮더라도, DET신호의 상태를 변화시킬 수 있는 증폭된 로우 레벨의 전압이 생성될 수 있다.
도 3 은 본 발명에서 사용되는 저항으로 다이오드-연결된 MOS 트랜지스터를 보여 주는 도면이다. PMOS 트랜지스터의 게이트는 상대적으로 낮은 전위를 갖는 드레인(5)에 연결되어 있고, NMOS 트랜지스터의 게이트는 상대적으로 높은 전위를 갖는 드레인(4)에 연결되어 다이오드로 연결된 MOS 저항을 구성한다. 본 발명의 각 저항들은 하나 혹은 그 이상의 다이오드로 연결된 MOS 트랜지스터로 구성될 수 있다.
상술한 바와 같이, 본 발명은 기준 전압 발생기, 비교 전압 발생기, 차동증폭기, 바이패스 회로, 및 구동회로로 구성되어 공정 및 온도 변화 그리고 동작 모드에 상관없이 안정되고 정확한 전압 감지 동작을 수행할 수 있다. 구체적으로, 도 4 에는 공정 및 온도 변화에 의한 양 동작 모드에서의 감지되는 타겟 VPP 레벨의 변화가 도시되어 있다. 그래프에서 보는 바와 같이, 본 발명의 경우 종래 기술보다 훨씬 정확하고 안정된 감지 동작(즉, 실제 원하는 타겟 VPP 레벨을 정확하게 감지함)을 하는 것을 알 수 있다.
이상과 같은 본 발명에 따르면, 비록 공정 및 온도 변화가 있을지라도, 본 발명에 의해서 생성되는 기준 및 비교 전압은 서로 동일한 방향으로 움직여서, 차동 증폭기로 안정된 차동 전압을 제공함으로써 보다 안정적인 감지 동작이 가능하도록 한다. 이는 제 1 및 제 2 전압 발생기들이 다이오드-연결된 한 종류의 MOS 저항(예를 들면, PMOS 저항)으로만 구성되어 있기 때문이다. 또한, VPP 변동에 응답하는 차동증폭기의 출력 노드의 전압 이득이 종래 기술에서의 해당 노드의 전압 이득과 비교하여 훨씬 크기 때문에 공정 및 온도 변화로 인한 구동 인버터의 로직 스레솔드 전압 변화를 충분히 보상할 수 있다. 더구나, 테스트 모드에서 활성화되는 바이패스 회로에 의해 양 동작 모드 모두에 적합한 타겟 VPP 레벨을 얻을 수 있으며, 또한 테스트를 위해 다양한 전원 전압 값이 사용될 수 있다.

Claims (15)

  1. 제 1 전원 전압에 연결되어 기준 전압을 제공하기 위한 제 1 전압 발생기;
    제 2 전원 전압에 연결되어 비교 전압을 제공하기 위한 제 2 전압 발생기;
    상기 기준 전압과 상기 비교 전압을 입력받아 상기 두 입력사이에 전압차에 응답해서 증폭된 전압을 생성하는 차동 증폭기;
    상기 차동 증폭기의 출력에 연결되어, 상기 비교 신호에 응답해서 상기 증폭된 전압에 전류 패스를 제공하는 바이패스 회로;
    상기 증폭된 전압을 입력받아 전압 레벨 감지 신호를 생성하는 구동회로; 및
    상기 전압 레벨 감지 신호에 응답해서 상기 제 2 전원 전압을 생성하기 위한 제 3 전압 발생기로 구성되는 반도체 메모리 장치용 집적 회로.
  2. 제 1 항에 있어서,
    상기 전압 레벨 감지 신호는 상기 제 2 전원 전압이 특정한 레벨에 도달되면 비활성화 되는 것을 특징으로 하는 반도체 메모리 장치용 집적 회로.
  3. 제 2 항에 있어서,
    상기 제 3 전압 발생기는 상기 전압 레벨 감지 신호가 비활성화 될 때 상기 제 2 전원 전압을 생성하기 위한 동작을 중지하는 것을 특징으로 하는 반도체 메모리 장치용 집적 회로.
  4. 제 1 항에 있어서,
    상기 제 2 전원 전압은 상기 제 1 전원 전압의 승압 전압인 것을 특징으로 하는 반도체 메모리 장치용 집적 회로.
  5. 제 1 항에 있어서,
    상기 바이패스 회로는 상기 비교 신호의 전압 레벨이 특정한 레벨에 도달되면 전류 패스를 제공하기 시작하는 것을 특징으로 하는 반도체 메모리 장치용 집적 회로.
  6. 제 1 항에 있어서,
    상기 제 1 전압 발생기는 상기 제 1 전원 전압과 접지 전압 사이에 직렬 연결된 제 1 및 2 저항으로 구성되며;
    상기 제 2 전압 발생기는 상기 제 2 전원 전압과 상기 접지 전압 사이에 직렬 연결된 제 3 및 4 저항으로 구성되며; 그리고
    상기 바이패스 회로는 상기 차동 증폭기의 상기 출력과 상기 접지 전압사이에 직렬로 연결된 트랜지스터, 및 다이오드-연결된 트랜지스터로 구성되는데, 상기 트랜지스터들은 상기 비교 전압이 특정한 레벨에 도달되면 상기 비교 전압에 응답해서 전류 패스를 제공하기 위해 모두 턴온되는 것을 특징으로 하는 반도체 메모리 장치용 집적 회로.
  7. 제 6 항에 있어서,
    상기 바이패스 회로의 상기 트랜지스터 및 상기 다이오드-연결된 트랜지스터는 NMOS 트랜지스터 이며, 그리고 상기 특정한 레벨은 상기 NMOS 트랜지스터의 스레솔드 전압의 두배인 것을 특징으로 하는 반도체 메모리 장치용 집적 회로.
  8. 제 1 전원 전압에 연결되어, 기준 신호를 제공하는 제 1 전압 발생기;
    제 2 전원 전압에 연결되어, 비교 신호를 제공하는 제 2 전압 발생기;
    제 3 전원 전압에 연결되고, 상기 기준 및 비교 신호사이의 전압차이에 응답해서 증폭된 신호를 제공하는 차동 증폭기;
    상기 차동 증폭기의 상기 증폭된 신호에 연결되어, 상기 비교 신호에 응답해서 상기 증폭된 신호에 전류 패스를 제공하는 바이패스 회로; 및
    상기 증폭된 신호를 입력받아 전압 레벨 감지 신호를 제공하는 구동회로로 구성된 반도체 메모리 장치용 전압 감지 회로.
  9. 제 8 항에 있어서,
    상기 제 1 및 3 전원 전압은 주변 회로용 전원 전압이며, 상기 제 2 전원 전압은 승압 전압인 것을 특징으로 하는 반도체 메모리 장치용 전압 감지 회로.
  10. 제 8 항에 있어서,
    상기 제 1 전원 전압은 셀 어레이용 전원 전압이며, 상기 제 2 전원 전압은 승압 전압이고, 그리고 상기 제 3 전원 전압은 주변 회로용 전원 전압인 것을 특징으로 하는 반도체 메모리 장치용 전압 감지 회로.
  11. 제 8 항에 있어서,
    상기 바이패스 회로는 상기 비교 신호의 전압 레벨이 특정한 레벨에 도달되면 전류 패스를 제공하기 시작하는 것을 특징으로 하는 반도체 메모리 장치용 전압 감지 회로.
  12. 제 8 항에 있어서,
    상기 제 1 전압 발생기는 상기 제 1 전원 전압과 접지 전압 사이에 직렬 연결된 제 1 및 2 저항으로 구성되며;
    상기 제 2 전압 발생기는 상기 제 2 전원 전압과 상기 접지 전압 사이에 직렬 연결된 제 3 및 4 저항으로 구성되며; 그리고
    상기 바이패스 회로는 상기 차동 증폭기의 상기 증폭된 신호와 상기 접지 전압사이에 직렬로 연결된 트랜지스터, 및 다이오드-연결된 트랜지스터로 구성되는데, 상기 트랜지스터들은 상기 비교 신호의 전압 레벨이 특정한 레벨에 도달되면 상기 비교 신호에 응답해서 전류 패스를 제공하기 위해 모두 턴온되는 것을 특징으로 하는 반도체 메모리 장치용 전압 감지 회로.
  13. 제 12 항에 있어서,
    상기 제 2 전원 전압이 승압 전압인 것을 특징으로 하는 반도체 메모리 장치용 전압 감지 회로.
  14. 제 13 항에 있어서,
    상기 제 1, 2, 3, 및 4 저항들은 같은 트랜지스터 타입의 다이오드-연결된 MOS 저항인 것을 특징으로 하는 반도체 메모리 장치용 전압 감지 회로.
  15. 제 14 항에 있어서,
    상기 바이패스 회로의 상기 트랜지스터 및 상기 다이오드-연결된 트랜지스터는 NMOS 트랜지스터 이며, 그리고 상기 특정한 레벨은 상기 NMOS 트랜지스터의 스레솔드 전압의 두배인 것을 특징으로 하는 반도체 메모리 장치용 전압 감지 회로.
KR1020000029354A 2000-05-30 2000-05-30 반도체 메모리 장치의 전압 감지 회로 KR100351932B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020000029354A KR100351932B1 (ko) 2000-05-30 2000-05-30 반도체 메모리 장치의 전압 감지 회로
US09/748,350 US6424578B2 (en) 2000-05-30 2000-12-22 Voltage detecting circuit for semiconductor memory device
DE10106767A DE10106767B4 (de) 2000-05-30 2001-02-09 Spannungsdetektionsschaltung für ein Halbleiterspeicherbauelement und Verwendung

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020000029354A KR100351932B1 (ko) 2000-05-30 2000-05-30 반도체 메모리 장치의 전압 감지 회로

Publications (2)

Publication Number Publication Date
KR20010108681A KR20010108681A (ko) 2001-12-08
KR100351932B1 true KR100351932B1 (ko) 2002-09-12

Family

ID=19670824

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000029354A KR100351932B1 (ko) 2000-05-30 2000-05-30 반도체 메모리 장치의 전압 감지 회로

Country Status (3)

Country Link
US (1) US6424578B2 (ko)
KR (1) KR100351932B1 (ko)
DE (1) DE10106767B4 (ko)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100522836B1 (ko) * 2000-12-29 2005-10-19 주식회사 하이닉스반도체 부스팅 회로
KR100434176B1 (ko) * 2001-11-30 2004-06-04 주식회사 하이닉스반도체 전원전압 레벨 검출기
KR20040047173A (ko) * 2002-11-29 2004-06-05 주식회사 하이닉스반도체 노이즈를 감소시킨 전압 발생장치
JP4274786B2 (ja) * 2002-12-12 2009-06-10 パナソニック株式会社 電圧発生回路
JP4158856B2 (ja) * 2003-04-17 2008-10-01 松下電器産業株式会社 昇圧電源回路
US7656714B2 (en) * 2004-11-03 2010-02-02 Samsung Electronics Co., Ltd. Bitline bias circuit and nor flash memory device including the bitline bias circuit
KR100771870B1 (ko) 2006-05-19 2007-11-01 삼성전자주식회사 반도체 메모리장치의 승압전압 검출회로 및 이를 제어하는방법
US7692480B2 (en) 2008-07-06 2010-04-06 International Business Machines Corporation System to evaluate a voltage in a charge pump and associated methods
KR20100098954A (ko) * 2009-03-02 2010-09-10 삼성전자주식회사 레벨 검출기 및 이를 구비하는 전압 발생기
JP5385095B2 (ja) * 2009-10-30 2014-01-08 ルネサスエレクトロニクス株式会社 出力回路及びそれを用いた受光回路、フォトカプラ
US9704581B2 (en) * 2014-12-27 2017-07-11 Intel Corporation Voltage ramping detection
US20230057051A1 (en) * 2021-08-20 2023-02-23 Semiconductor Components Industries, Llc Self clocked low power doubling charge pump

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69319402T2 (de) * 1992-10-22 1999-04-01 United Memories Inc Stromversorgung mit grossem Bereich für integrierte Schaltungen
JP3420606B2 (ja) * 1993-03-15 2003-06-30 株式会社東芝 高電圧発生装置
DE69312305T2 (de) * 1993-12-28 1998-01-15 Sgs Thomson Microelectronics Spannungsbooster, insbesondere für nichtflüchtige Speicher
KR0152905B1 (ko) * 1994-11-15 1998-12-01 문정환 반도체 메모리장치의 내부전압 발생회로
TW404063B (en) * 1997-02-27 2000-09-01 Toshiba Corp Semiconductor integrated circuit apparatus and semiconductor memory apparatus
JP3690919B2 (ja) * 1998-07-16 2005-08-31 富士通株式会社 メモリデバイス

Also Published As

Publication number Publication date
DE10106767A1 (de) 2001-12-13
DE10106767B4 (de) 2005-02-10
US6424578B2 (en) 2002-07-23
US20010053097A1 (en) 2001-12-20
KR20010108681A (ko) 2001-12-08

Similar Documents

Publication Publication Date Title
US6492863B2 (en) Internal high voltage generation circuit capable of stably generating internal high voltage and circuit element therefor
US7733132B2 (en) Bulk bias voltage level detector in semiconductor memory device
KR100215349B1 (ko) 반도체 메모리 장치
KR100351931B1 (ko) 반도체 메모리 장치의 전압 감지 회로
US5747974A (en) Internal supply voltage generating circuit for semiconductor memory device
JP3745877B2 (ja) 半導体メモリ装置のメモリセルテスト用の高電圧感知回路
US7646652B2 (en) Internal voltage generator for use in semiconductor memory device
KR100351932B1 (ko) 반도체 메모리 장치의 전압 감지 회로
US20050030086A1 (en) Negative voltage generator for a semiconductor memory device
US6121812A (en) Delay circuit having delay time free from influence of operation environment
KR100713083B1 (ko) 내부전원 생성장치
JPH05101658A (ja) ダイナミツク型ランダムアクセスメモリ装置
US8194476B2 (en) Semiconductor memory device and method for operating the same
US20060221749A1 (en) Internal voltage generating circuit
US6628162B2 (en) Semiconductor integrated circuit
US20120218019A1 (en) Internal voltage generating circuit and testing method of integrated circuit using the same
US6867639B2 (en) Half voltage generator for use in semiconductor memory device
US6330173B1 (en) Semiconductor integrated circuit comprising step-up voltage generation circuit
US6614270B2 (en) Potential detecting circuit having wide operating margin and semiconductor device including the same
US7298199B2 (en) Substrate bias voltage generating circuit for use in a semiconductor memory device
US6337819B1 (en) Semiconductor device having on-chip terminal with voltage to be measured in test
US6826087B2 (en) Semiconductor memory storage
KR100733473B1 (ko) 비트라인 오버 드라이빙 구조를 가진 반도체 메모리 소자및 그 구동방법
US7656222B2 (en) Internal voltage generator
KR100316053B1 (ko) 고전위 발생장치의 Ｖｐｐ 레벨 감지기

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120801

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20130731

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee