KR0152905B1 - 반도체 메모리장치의 내부전압 발생회로 - Google Patents

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Abstract

본 발명은 반도체 메모리장치의 내부전압 발생회로에 관한 것으로, 종래에는 칩 액티브시 기준전압과 내부 소스전압을 비교하여 전류를 보상하도록 함으로써, 원하는 내부전압 레벨까지 복귀되는 속도한계와 워드라인 인에이블시점 보다 훨씬 많은 전류소모를 요구하는 센스앰프들의 동작시 전류공급에 대한 문제점이 있었다. 따라서 본 발명은 칩 동작시 센스앰프의 구동시점에서 기준전압과 내부 소스전압을 비교하 센스앰프의 동작시점에서 직접 외부전원으로 미리 내부 소스전압을 증가시켜 센스앰프가 동작할 때 전류에 의한 내부 소스전압의 강하현상을 보상하고, 차동증폭기의 구동속도를 빠르게 함으로써 기준전압레벨로의 복귀속도를 향상시키도록 한다.

Description

반도체 메모리장치의 내부전압 발생회로
제1도는 종래의 내부전압 발생회로도.
제2도는 제1도의 각 부에 공급되는 시간 타이밍도로서, (a)는 외부 칩 선택신호에 대한 시간 타이밍도, (b)는 액티브용 차동증폭부에 인가되는 제어신호의 타이밍도, (c)는 스탠바이용 차동증폭부에 인가되는 제어신호의 타이밍도.
제3도는 종래 외부전압에 의한 내부 소스전압을 예시한 그래프.
제4도는 본 발명 반도체 메모리장치의 내부전압 발생회로도.
제5도는 제4에서, 액티브용 차동증폭부의 상세회로도.
제6도는 제4도의 각 부에 인가되는 제어신호에 대한 시간 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
21 : 제1기준전압 발생부 22 : 전압레벨 감지부
23 : 제2기준전압 발생부 24 : 스탠바이용 차동증폭부
25 : 액티브용 차동증폭부 251-253 : 펄스발생기
본 발명은 반도체 메모리장치에서의 내부전압 발생회로에 관한 것으로, 특히 전류 소모가 많은 센스증폭회로의 동작시점에서 구동용 트랜지스터를 통하여 외부전압으로 일정전류를 공급하여 내부 소스전압을 증가시켜 줌으로써, 예상되는 내부 소스전압의 강하를 미리 보상해주는 반도체 메모리장치의 내부전압 발생회로에 관한 것이다.
종래의 내부전압 발생회로는, 제1도에 도시된 바와같이, 기준전압(Vref)을 발생시키는 기준전압 발생부(1)와, 번-인(Burn-In) 실험시 외부전압의 레벨을 검출하는 전압레벨 감지부(2)와, 액티브(Active)시 내부 소스전압(Vint)과 상기 기준전압 발생부(1)의 기준전압(Vref)을 비교하여 드라이버를 제어하는 액티브용 차동증폭부(3)와, 스탠바이(Stanby)시 내부 소스전압(Vint)과 상기 기준전압 발생부(1)의 기준전압(Vref)을 비교하여 드라이버를 제어하는 스탠바이용 차동증폭부(4)로 구성된다.
상기에서 액티브용 차동증폭부(3)는 피모스 트랜지스터(PM2) 및 (PM3)와 엔모스 트랜지스터(NM3)와 (NM4) 및 (NM2)로 구성되는 제1차동증폭기(31)와, 외부 전압단자와 상기 제1차동증폭기(31)의 출력노드(104) 사이에 연결되어, 게이트가 제1제어신호(B)의 입력단자와 연결되는 피모스 트랜지스터(PM1)와, 상기 제1차동증폭기(31)의 출력노드(104)와 접지전압사이에서 서로 직렬로 연결되어, 게이트가 전압레벨 감지부(2)의 감지노드(96)에 연결되는 엔모스 트랜지스터(NM5)와 게이트가 제1제어신호(B)의 입력단자와 연결되는 엔모스 트랜지스터(NM1)와, 외부 전압단자와 내부 소스전압단자 사이에 연결되어, 게이트가 상기 제1차동증폭기(31)의 출력노드에 연결되는 피모스 트랜지스터(PM4)로 구성된다.
그리고, 스탠바이용 차동증폭부(4)는 피모스 트랜지스터(PM5) 및 (PM6)와 엔모스 트랜지스터(NM7)(NM8)(NM9)로 구성되는 제2차동증폭기(41)와, 외부 전압단자와 제2차동증폭기(41)의 출력노드 사이에 연결되어, 게이트가 제2제어신호(C)의 입력단자에 연결되는 엔모스 트랜지스터(NM6)와, 외부 전압단자와 내부 소스전압단자 사이에 연결되어, 게이트가 상기 제2차동증폭기(41)의 출력노드에 연결되는 피모스 트랜지스터(PM7)로 구성된다.
이와같이 구성된 종래기술에 대하여 살펴보면 다음과 같다.
제2도의 (a)와 같이 외부 칩선택신호(A)가 로우상태에 있을 때, 제2도의 (b)와 같이 액티브용 제어신호(B)는 하이상태가 되어 내부전압 발생회로로는 액티브 시기(S1)로 들어가고, 외부 칩선택신호(A)가 하이상태에 있으면 제2도의 (c)와 같이 스탠바이용 제어신호(C)는 로우상태가 되어 내부전압 발생회로로는 스탠바이 시기(S2)로 들어간다.
먼저, 기준전압 발생부(1)는 외부전압에 대하여 일정한 기준전압(Vref)을 발생시켜 액티브용 차동증폭부(3)와 스탠바이용 차동증폭부(4)로 각각 출력한다.
그리고, 액티브용 제어신호(B)가 하이상태가 되면, 즉 내부전압 발생회로가 액티브 시기(S1)인 경우 피모스 트랜지스터(PM4)가 턴오프되고, 제1차동증폭기(31)의 엔모스 트랜지스터(NM2)가 턴온되어 제1차동증폭기(31)가 동작한다.
이때, 외부전압(Vcc)이 제3도의 제1구간(dl)에 있을 경우 제1차동증폭기(31)의 엔모스 트랜지스터(NM3)가 기준전압 발생부(1)에서 출력되는 기준전압(Vref)에 의해 턴온되어, 피모스 트랜지스터(PM2)와 엔모스 트랜지스터(NM3)를 통하여 엔모스 트랜지스터(NM2)로 흐르는 전류의 양이 피모스 트랜지스터(PM3)와 엔모스 트랜지스터(NM4)를 통하여 엔모스 트랜지스터(NM2)로 흐르는 전류의 양보다 훨씬 많게 된다.
따라서 출력노드가 로우레벨이 되어 피모스 트랜지스터(PM4)가 턴온됨으로써, 내부 소스전압(Vint)은 외부전압의 증가에 비례하여 선형적으로 증가된다.
이후, 외부전압(Vcc)이 제3도의 제2구간(d2)에 있을 때, 제1차동증폭기(31)의 엔모스 트랜지스터(NM3)의 입력전압인 기준전압(Vref)과 엔모스 트랜지스터(NM4)의 입력전압인 내부 소스전압(Vint)이 같게 되어, 제1차동증폭기(31)에 흐르는 전류가 일정하게 유지됨으로서, 일정한 전압이 피모스 트랜지스터(PM4)의 게이트가 인가되어 내부 소스전압(Vint)은 외부전압이 증가하여도 일정하게 유지된다.
번인(burn in) 동작은 반도체 칩의 초기불량을 짧은 시간내에 걸러내기 위하여 정상동작시 보다 높은 전압과 온도를 칩에 가하여 칩의 불량여부를 테스트하는 과정이다.
그러므로, 번인동작을 가능하게 하기 위해서는 칩내의 모든 소자에 정상동작시의 전압보다 높은 전압이 인가되어야 하며, 외부전압의 레벨이 정상동작 영역을 넘어 번인 동작영역으로 접어드는 번인 시작전압을 넘어서면 일정한 전압을 유지하는 내부 소스전압은 외부전압에 비례하여 선형적으로 증가해야 한다.
이후에, 외부전압(Vcc)이 증가하여 제3도의 제3구간(d3)에서와 같이 7V를 넘어서면, 전압레벨 감지부(2)의 전압은 액티브용 차동증폭부(3)의 엔모스 트랜지스터(NM5)를 턴온시킬 수 있는 충분한 값이 되어 번인동작모드로 전환된다.
이때 전압레벨 감지부(2)의 출력노드(96)에는 외부전압이 전압레벨 감지부(2)를 구성하는 병렬연결된 엔모스 트랜지스터의 문턱전압(V TN )만큼 강하된 전압(Vcc-V TN )이 나타난다.
따라서, 액티브용 차동증폭부(3)의 엔모스 트랜지스터(NM5)가 턴온됨으로써 엔모스 트랜지스터(NM5)(NM1)을 통하여 접지에 이르는 루프가 형성되어, 제1차동증폭기(31)의 출력노드 전압은 로우레벨이 되고, 피모스 트랜지스터(PM4)는 턴온되어 내부 소스전압(Vint)은 제3도의 a와 같이 선형적으로 증가하게 된다.
이후, 내부 소스전압(Vint)이 어떤 요소에 의해 증가되면, 제1차동증폭기(31)의 엔모스 트랜지스터(NM4)의 게이트로 인가되는 내부 소스전압(Vint)이 엔모스 트랜지스터(NM3)의 게이트로 인가되는 기준전압(Vref) 보다 더 크게 되어, 피모스 트랜지스터(PM3)와 엔모스 트랜지스터(NM4)를 통해 엔모스 트랜지스터(NM2)로 흐르는 전류의 양이 피모스와 에모스 트랜지스터(PM2)(NM3)를 통하여 상기 엔모스 트랜지스터(NM2)로 흐르는 전류의 양보다 훨씬 많게 되어, 출력노드는 하이레벨이 된다.
이에따라 피모스 트랜지스터(PM4)가 턴오프됨으로써, 내부 소스전압(Vint)은 더 이상 증가되지 않는다.
그리고, 스탠바이용 차동증폭부(4)에서 스탠바이용 제어신호(C)가 하이상태로 되면, 엔모스 트랜지스터(NM6)는 턴온되고, 제2차동증폭기(41)의 출력노드는 Vcc-Vtn(엔모스 트랜지스터의 문턱전압)이 되어, 상기 출력노드의 게이트가 연결된 피모스 트랜지스터(PM7)는 턴오프되어, 스탠바이용 차동증폭부(4)는 턴오프된다.
반면에 스탠바이 동작에서, 스탠바이용 제어신호(C)가 하이상태에서 로우상태로 변화되면, 엔모스 트랜지스터(NM6)가 턴오프되어 스탠바이용 차동증폭부(4)가 동작됨으로써, 내부전압 발생회로는 스탠바이 시기(S2)로 들어간다.
이때, 외부전압이 제3도의 제1구간(dl)에 있을 때, 제2차동증폭기(41)의 엔모스 트랜지스터(NM7)의 게이트에 인가되는 기준전압(Vref)이 엔모스 트랜지스터(NM8)의 게이트에 인가되는 내부 소스전압(Vint)보다 크게 되어, 피모스 트랜지스터(PM5)와 엔모스 트랜지스터(NM7)을 통하여 엔모스 트랜지스터(NM9)로 흐르는 전류의 양이 피모스 트랜지스터(PM6)와 엔모스 트랜지스터(NM8)를 통하여 엔모스 트랜지스터(NM9)로 흐르는 전류의 양보다 훨씬 많게 되어, 제2차동증폭기(41)의 출력노드는 로우레벨이 된다.
따라서, 피모스 트랜지스터(PM7)가 턴온됨으로써, 내부 소스전압(Vint)은 외부전압의 증가에 비례하여 선형적으로 증가된다.
이후, 외부전압이 증가하여 제3도의 제2구간(d2)에 있을 때, 제2차동증폭기(41)의 엔모스 트랜지스터(NM7)의 입력전압인 기준전압(Vref)과 엔모스 트랜지스터(NM8)의 입력전압인 내부 소스전압(Vint)이 같게 되어, 제2차동증폭기(41)에 흐르는 전류가 일정하게 유지됨으로써, 일정한 전압이 피모스 트랜지스터(PM7)의 게이트에 인가되어 내부 소스전압은 외부 전압이 증가하여도 일정하게 유지된다.
그리고, 제3도의 제3구간(d3)과 같이 외부전압이 7V를 넘게되면, 칩은 번인 동작모드로 되고, 스탠바이용 차동증폭부(4)는 액티브용 차동증폭부(3)의 엔모스 트랜지스터(NM5)와 같은 전류통과루트가 없기 때문에 제2차동증폭기(41)의 출력노드에는 항상 하이레벨의 전압이 출력된다.
따라서 피모스 트랜지스터(PM7)가 턴오프되어 외부전압이 특정치(7V)를 넘어 계속 증가하여도 내부 소스전압은 일정하게 유지된다.
그리고, 액티브용 제어신호(B)가 로우상태로 디스에이블되면, 피모스 트랜지스터(PM1)가 턴온됨에 따라 하이레벨의 외부전압이 피모스 트랜지스터(PM4)의 게이트에 인가되어 액티브용 차동증폭부(3)는 턴오프된다.
그러나, 제2도에 나타난 바와같이 외부칩 선택신호(A)가 로우상태에서 하이상태로 바뀌는 동안, 액티브용 제어신호(B)는 하이상태에서 지연시간(Td)을 거쳐 로우상태로 진행되므로 칩에 인가되는 모든 신호가 디스에이블되어도 액티브용 차동증폭부(3)는 소비전류에 의한 내부 소스전압의 강하현상을 예방하기 위하여 지연시간(Td) 동안 계속 동작된다.
그러므로, 액티브 동작시와 스탠바이 동작시에서 모두 안정적인 동작이 이루어진다.
그러나 이와같은 종래의 기술에 있어서, 전압레벨 감지부에서 출력되는 문턱 전압이 작아지면 감지노드(96)의 전압레벨이 증가하여, 칩은 외부전압이 번인조건에 맞는 것으로 오인하여 정상모드에서 번인모드로 전환하고, 문턱전압이 증가하면 감지노드의 전압레벨이 감소하여, 칩은 외부전압이 번인조건에서 벗어나는 것으로 오인하여 정상모드를 전환하는 일련의 과정이 반복되는 발진현상이 일어나며, 내부전압 강하시 원하는 기준전압 레벨까지 복구되는데 시간이 걸리며, 많은 전류소모를 요구하는 센스앰프의 동작시 안정적인 내부전압을 유지하는데 문제가 있다.
따라서, 본 발명의 목적은 전류소모가 많은 센스앰프의 동작시점을 감지하여 직접 외부전원으로 부터 내부 소스전압단자에 전류를 공급함으로써, 내부 소스전압의 강하현상을 보상하고, 기준전압레벨로의 복귀속도를 향상시킬 수 있는 반도체 메모리장치의 내부전압 발생회로를 제공함에 있다.
상기 목적을 달성하기 위한 본 발명 반도체 메모리장치의 내부전압 발생회로는, 제4도에 도시한 바와같이, 바이어스용 기준전압(Vref1)을 발생시키는 제1기준전압 발생부(21)와, 상기 제1기준전압 발생부(21)의 출력을 입력받아 번인(Burn In) 실험시 외부전압을 검출하는 전압레벨 감지부(22)와, 상기 전압레벨감지부(22)의 출력에 따라 기준전압(Vref2)을 발생시키는 제2기준전압 발생부(23)와, 스탠바이시 상기 제2기준전압 발생부(23)에서 발생되는 기준전압(Vref2)과 내부 소스전압(Vint)을 비교하여 드라이버를 제어하는 스탠바이용 차동증폭부(24)와, 액티브시 상기 제2기준전압 발생부(23)에서 발생되는 기준전압(Vref2)과 내부 소스전압(Vint)을 비교하여 드라이버를 제어하는 액티브용 차동증폭부(25)로 구성한다.
그리고, 상기 액티브용 차동증폭부(25)는, 제5도에 도시한 바와같이, 피모스 트랜지스터(PM21) 및 (PM22)와 엔모스 트랜지스터(NM21), (NM22), (NM23),(NM24)로 구성되는 차동증폭기(254)와, 제어신호(a)에 따라 펄스신호(b)를 상기 차동증폭기(254)의 엔모스 트랜지스터(NM23)의 게이트에 인가하는 제1펄스발생기(251)와, 제어신호(c)에 따라 펄스신호(d)를 상기 차동증폭기(254)의 엔모스 트랜지스터(NM24)의 게이트에 인가하는 제2펄스발생기(252)와, 상기 제어신호(c)에 따라 펄스신호(e)를 발생하는 제3펄스발생기(253)와, 외부전압단자(Vcc)와 내부 소스전압단자(Vint) 사이에 연결되어, 게이트가 차동증폭기(254)의 출력노드(101)에 연결되는 피모스 트랜지스터(PM23)와, 소스가 내부 소스전압단자에 연결되고, 게이트가 제3펄스발생기(253)의 펄스신호(e)가 입력되고, 드레인이 외부 전압단자와 연결된 피모스 트랜지스터(PM24)로 구성한다.
그리고, 차동증폭기(254)의 두 입력은 제2기준전압 발생부(23)의 출력노드에 연결되는 엔모스 트랜지스터(NM21)의 게이트와, 내부 소스전압단자(Vint)에 연결되는 엔모스 트랜지스터(NM22)의 게이트로 이루어진다.
이와같이 구성된 본 발명의 작용 및 효과에 대하여 상세히 설명하면 다음과 같다.
먼저, 제4도에서 Vbb의 생성시점을 알리는 신호(140)가 제1기준전압 발생부(21)로 입력되면, 상기 제1기준전압 발생부(21)는 1.0V의 제1기준전압(Vref1)을 발생하여 전압레벨 감지부(22)로 출력한다.
그러면 상기 전압레벨 감지부(22)는 상기 제1기준전압 발생부(21)에서 발생하는 기준전압(Vref1)을 이용하여 외부전압의 레벨을 검출한다.
이렇게 검출한 외부전압이 소정의 문턱전압 보다 작은 경우, 칩은 정상동작모드로 동작한다.
상기에서와 같이 칩이 정상동작 모드로 동작하게 되면, 상기 전압레벨 감지부(22)에서는 상기 제1기준전압 발생부(21)에서 발생한 기준전압(Vref)을 그대로 제2기준전압 발생부(23)로 전달한다.
이에 상기 제2기준전압 발생부(23)는 상기 전압레벨 감지부(22)에서 전달받은 제1기준전압(Vref1)을 그대로 기준전압(Vref2)으로 하여 스탠바이용 차동증폭부(24)와 액티브용 차동증폭부(25)로 각각 제공한다.
그러다가 외부전압이 계속 증가하여 상기 소정의 문턱전압보다 크게되면, 칩은 번인모드로 전환하게 된다.
따라서 전압레벨 감지부(22)에서 번인모드시의 외부전압을 감지하여 제2기준전압 발생부(23)로 출력하면, 상기 제2기준전압 발생부(23)는 새로운 기준전압(Vref2)을 생성하여 상기 스탠바이용 차동증폭부(24)와 액티브용 차동증폭부(25)로 각각 출력한다.
그러면 상기 스탠바이용 차동증폭부(24)는 상기 제2기준전압 발생부(24)에서 출력되는 기준전압(Vref2)과 내부 소스전압단자(Vint)에서 공급되는 내부 소스전압을 비교하여 종래와 같이 내부 소스전압을 조절하게 된다.
일반적으로, 센스앰프가 동작할 때는 많은 양의 전류가 소모되어 내부 소스전압이 강하된다.
따라서, 반도체 소자의 미세화에 따른 신뢰성의 저하를 방지하고, 저소비 전력을 구현하기 위하여 내부 소스전압을 일정하게 유지시킬 필요가 있다.
따라서, 칩 액티브시 액티브용 차동증폭부(25)는 제6도에 도시한 바와 같이, 라스(RAS:ROW ADDRESS STROBE) 발생기(미도시)에서 출력되는 라스신호(RAS:미도시)에 따라 로우버퍼(미도시)에서 워드라인이 인에이블되는 시점과 일치하는 제6도의 (a)(b)와 같은 제어신호(a)(c)가 제1펄스발생기(251)와 제2펄스발생기(252) 및 제3펄스발생기(253)로 입력되면, 상기 제1펄스발생기(251)는 센스앰프 동작시점에서 제6도의 (b)와 같은 제어신호(b)를 출력하고, 제2펄스 발생기(252)는 센스앰프 동작 예상구간(S12) 동안 제6도의 (d)와 같은 제어신호(d)를 출력하고, 제3펄스발생기(253)는 센스앰프 동작 예상구간(S11) 동안 로우레벨의 제어신호(e)를 출력한다.
따라서, 센스앰프의 동작시점에서 차동증폭기(254)의 엔모스 트랜지스터(NM23)와 엔모스 트랜지스터(NM24)가 턴온되고 피모스 트랜지스터(PM23)가 턴온되어, 내부 소스전압단자(Vint)의 전압레벨은 피모스 트랜지스터(PM23)에 인가되는 외부 전압만큼 증가하게 된다.
이후에 센스앰프가 동작하면 전류소모에 의하여 내부 소스전압이 강하되는 데, 상기에서 피모스 트랜지스터(PM23)를 턴온시켜 내부 소스전압을 외부전압으로 미리 증가하여 놓았기 때문에 내부 소스전압의 강하폭이 아주 적게 된다.
그리고, 차동증폭기(254)의 일측입력인 제2기준전압 발생부(23)에서 출력되는 기준전압(Vref2)이 타측입력인 내부 소스전압보다 더 크게 되면, 차동증폭기(254)에서 피모스 트랜지스터(PM21)와 엔모스 트랜지스터(NM21)를 각각 통해 엔모스 트랜지스터(NM23)(NM24)의 경로를 통해 흐르는 전류의 양이 훨씬 많아지게 되어 출력노드에 접지전위가 출력된다.
따라서, 피모스 트랜지스터(PM23)가 턴온되어 내부 소스전압이 외부전압에 따라 증가하다가, 차동증폭기(254)의 두 입력단자의 전압레벨이 같게되면 피모스 트랜지스터(PM23)가 턴오프되어 내부 소스전압은 일정한 기준레벨을 유지한다.
그리고, 상기 차동증폭기(254)에 엔모스 트랜지스터(NM24)를 추가로 연결하여 그 엔모스 트랜지스터(NM24)가 턴온되어 흐르는 전류의 양을 증가시킴으로써, 상기 차동증폭기(254)가 빠르게 구동되어 강하된 내부 소스전압이 기준레벨로 복귀되는 속도가 증가된다.
그리고, 제6도에 나타난 바와같이 제어신호(c)는 하이상태에서 지연기간(S13)을 거쳐 로우상태로 진행되므로, 제어신호(a)가 디스에이블되어도 액티브용 차동증폭부(25)는 소비전류에 의한 내부 소스전압의 강하현상을 예방하기 위하여 지연기간(S13) 동안 계속 동작된다.
이상에서 상세히 설명한 바와같이 본 발명은 공정 편차에 관계없이 일정한 전압에서 번인동작에 관련된 전압이 감지되게 하여 번인동작의 신뢰성이 향상되도록 하고, 센스앰프의 동작시점에서 직접 외부전원으로 미리 내부 소스전압을 증가시켜 센스앰프가 동작할 때 전류에 의한 내부 소스전압의 강하현상을 보상하고, 차동증폭기의 구동속도를 빠르게 함으로써 기준전압레벨로의 복귀속도를 향상시키도록 한 효과가 있다.

Claims (2)

  1. 바이어스용 기준전압(Vref1)을 발생시키는 제1기준전압 발생부(21)와, 상기 제1기준전압 발생부(21)의 출력을 입력받아 번인(Burn In) 실험시 외부전압을 검출하는 전압레벨 감지부(22)와, 상기 전압레벨 감지부(22)에서 검출한 전압 레벨을 일정비율로 증폭한 기준전압(Vref2)을 발생시키는 제2기준전압 발생부(23)와, 스탠바이시 상기 제2기준전압 발생부(23)에서 발생되는 기준전압(Vref2)과 내부 소스전압(Vint)을 비교하여 드라이버를 제어하는 스탠바이용 차동증폭부(24)와 액티브시 센스앰프 동작시점에서 상기 제2기준전압 발생부(23)에서 발생되는 기준전압(Vref2)과 내부 소스전압(Vint)을 비교하여 내부 소스전압의 강하를 보상하여 드라이버를 제어하는 액티브용 차동증폭부(25)로 구성된 것을 특징으로 하는 반도체 메모리장치의 내부전압 발생회로.
  2. 제1항에 있어서, 액티브용 차동증폭부(25)는 피모스 트랜지스터(PM21) 및 (PM22)와 엔모스 트랜지스터(NM21),(NM22),(NM23),(NM24)로 구성되는 차동증폭기(254)와, 제어신호(a)에 따라 펄스신호(b)를 상기 차동증폭기(254)의 엔모스 트랜지스터(NM23)의 게이트에 인가하는 제1펄스발생기(251)와, 제어신호(c)에 따라 펄스신호(d)를 상기 차동증폭기(254)의 엔모스 트랜지스터(NM24)의 게이트에 인가하는 제2펄스발생기(252)와, 상기 제어신호(c)에 따라 펄스신호(e)를 발생하는 제3펄스발생기(253)와, 외부전압단자(Vcc)와 내부 소스전압단자(Vint) 사이에 연결되어, 게이트가 차동증폭기(254)의 출력노드(101)에 연결되는 피모스 트랜지스터(PM23)와, 소스가 내부 소스전압단자에 연결되고, 게이트가 제3펄스발생기(253)의 펄스신호(e)가 입력되고, 드레인이 외부 전압단자와 연결된 피모스 트랜지스터(PM24)로 구성된 것을 특징으로 하는 반도체 메모리 장치의 내부전압 발생회로.
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