JP2881729B2 - 半導体メモリのバーンイン感知回路 - Google Patents
半導体メモリのバーンイン感知回路Info
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- G01R31/317—Testing of digital circuits
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- G01R31/2872—Environmental, reliability or burn-in testing related to electrical or environmental aspects, e.g. temperature, humidity, vibration, nuclear radiation
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリのバ
ーンイン感知回路に係るもので、詳しくは、外部電圧が
バーンインテストが行われる所定レベルになったとき、
バーンインモードへの進入を知らせるバーンイン信号を
発生し、該信号を用いて所定レベルを低下させ、外部電
圧のバーンイン進入電圧とバーンイン離脱電圧間にヒス
テリシス特性を付与する技術に関する。
ーンイン感知回路に係るもので、詳しくは、外部電圧が
バーンインテストが行われる所定レベルになったとき、
バーンインモードへの進入を知らせるバーンイン信号を
発生し、該信号を用いて所定レベルを低下させ、外部電
圧のバーンイン進入電圧とバーンイン離脱電圧間にヒス
テリシス特性を付与する技術に関する。
【０００２】
【従来の技術】一般に、バーンインテストとは、半導体
チップの初期不良を短時間内に発見するために、前記半
導体チップに正常動作時よりも高い電圧を加えてチップ
の良否を判定するテストである。半導体チップには内部
電源発生器が設置され、一般回路の動作時である正常動
作時、即ち、非バーンインモード時には、半導体素子の
微細化による信頼性の低下を防止し、消費電力を低減す
るため、印加される外部電圧よりも低い電圧を用いてチ
ップ内部の素子を駆動するようにしている。
チップの初期不良を短時間内に発見するために、前記半
導体チップに正常動作時よりも高い電圧を加えてチップ
の良否を判定するテストである。半導体チップには内部
電源発生器が設置され、一般回路の動作時である正常動
作時、即ち、非バーンインモード時には、半導体素子の
微細化による信頼性の低下を防止し、消費電力を低減す
るため、印加される外部電圧よりも低い電圧を用いてチ
ップ内部の素子を駆動するようにしている。
【０００３】且つ、前記内部電源発生器は、チップの信
頼性及び動作の安定性を確保するため、外部電圧のレベ
ルが正常動作領域内にあるときには外部電圧の変化に拘
わりなく一定の電圧を発生する。然るに、外部電圧のレ
ベルが正常動作領域よりも高くなったとき、内部電圧発
生器は、これをバーンイン領域と認識し、その高くなっ
た外部電圧に比例した電圧を発生してチップ内の各素子
に印加し、これによりバーンインテストが行われる。且
つ、このような動作を行うため、チップに印加された外
部電圧のレベルが正常動作領域に該当するか又はバーン
イン領域に該当するかを検出するバーンイン感知回路が
知られている。
頼性及び動作の安定性を確保するため、外部電圧のレベ
ルが正常動作領域内にあるときには外部電圧の変化に拘
わりなく一定の電圧を発生する。然るに、外部電圧のレ
ベルが正常動作領域よりも高くなったとき、内部電圧発
生器は、これをバーンイン領域と認識し、その高くなっ
た外部電圧に比例した電圧を発生してチップ内の各素子
に印加し、これによりバーンインテストが行われる。且
つ、このような動作を行うため、チップに印加された外
部電圧のレベルが正常動作領域に該当するか又はバーン
イン領域に該当するかを検出するバーンイン感知回路が
知られている。
【０００４】従来のバーンイン感知回路においては、図
２に示すように、外部電圧Vbbokbの印加によりバイアス
電圧Ｖｂｉａｓを発生するバイアス電圧発生部１０と、
該バイアス電圧発生部１０により印加されたバイアス電
圧Ｖｂｉａｓを受け、外部電圧Ｖｄｄを所定レベルに降
下し、該降下された電圧のレベルにヒステリシス特性(h
ysteresis)を付与する外部電圧感知部２０と、該外部電
圧感知部２０から出力された電圧が所定レベルよりも大
きくなると所定形態のバーンイン信号ＢＩを出力し、前
記外部電圧感知部２０のヒステリシス特性を制御するバ
ーンイン信号発生部４０と、前記外部電圧Vbbokbの印加
により前記外部電圧感知部２０における外部電圧の降下
電圧を調整するヒューズ選択部６０と、から構成され
る。
２に示すように、外部電圧Vbbokbの印加によりバイアス
電圧Ｖｂｉａｓを発生するバイアス電圧発生部１０と、
該バイアス電圧発生部１０により印加されたバイアス電
圧Ｖｂｉａｓを受け、外部電圧Ｖｄｄを所定レベルに降
下し、該降下された電圧のレベルにヒステリシス特性(h
ysteresis)を付与する外部電圧感知部２０と、該外部電
圧感知部２０から出力された電圧が所定レベルよりも大
きくなると所定形態のバーンイン信号ＢＩを出力し、前
記外部電圧感知部２０のヒステリシス特性を制御するバ
ーンイン信号発生部４０と、前記外部電圧Vbbokbの印加
により前記外部電圧感知部２０における外部電圧の降下
電圧を調整するヒューズ選択部６０と、から構成され
る。
【０００５】チップの不良をテストするバーンインモー
ドにおいては、外部電圧Ｖddが不安定な状態でチップの
不良をテストするとチップの信頼性の確保が難しくな
る。このため、外部電圧Vbbokbは、チップに印加する電
圧が不安定なとき、ハイ状態を維持し、印加する電圧が
安定化されたとき、ロー状態に変化するようになってい
る。
ドにおいては、外部電圧Ｖddが不安定な状態でチップの
不良をテストするとチップの信頼性の確保が難しくな
る。このため、外部電圧Vbbokbは、チップに印加する電
圧が不安定なとき、ハイ状態を維持し、印加する電圧が
安定化されたとき、ロー状態に変化するようになってい
る。
【０００６】且つ、外部電圧感知部２０においては、ゲ
ート端子とドレイン端子とが相互接続されてダイオード
の機能を有し、自分のゲート−ドレイン端子の接続点に
印加された電圧を自分のしきい電圧だけ夫々降下させる
複数個のＮＭＯＳトランジスタ２１〜２８と、ドレイン
端子が前記ＮＭＯＳトランジスタ２８のソース端子に接
続され、ソース端子が接地され、ゲート端子が前記バイ
アス電圧発生器１０に接続されて電流ソースの機能を有
するＮＭＯＳトランジスタ２９と、ソース端子とドレイ
ン端子とが接続され、ゲート端子が前記バイアス電圧発
生器１０に接続されて前記ＮＭＯＳトランジスタ２９の
ゲート端子に印加されたバイアス電圧Ｖｂｉａｓのノイ
ズを除去するＭＯＳキャパシタ３０と、ドレイン端子が
前記ＭＯＳトランジスタ２８、２９の接続点に接続さ
れ、ソース端子が接地され、ゲート端子がスイッチを通
って前記バイアス電圧発生器１０に接続されたＮＭＯＳ
トランジスタ３１と、ソース端子とドレイン端子とが前
記ＮＭＯＳトランジスタ２２、２３のドレイン端子とソ
ース端子に夫々接続され、ヒューズ選択部６０の出力信
号がゲート端子に印加されて、前記ＮＭＯＳトランジス
タ２２、２３をバイパスさせて電圧降下のレベルを調整
するＰＭＯＳトランジスタ３２、３３と、ソース端子が
前記ＮＭＯＳトランジスタ２６、２７の接続点に接続さ
れ、ドレイン端子が前記ＮＭＯＳトランジスタ２８、２
９の接続点に接続され、ゲート端子に前記バーンイン信
号発生部４０の出力信号ＢＩＢが入力されて外部電圧感
知部２０の出力信号がヒステリシス特性を有するように
するＰＭＯＳトランジスタ３４と、を備え、前記ＮＭＯ
Ｓトランジスタ２１〜２８は夫々しきい電圧が低い特性
を有している。
ート端子とドレイン端子とが相互接続されてダイオード
の機能を有し、自分のゲート−ドレイン端子の接続点に
印加された電圧を自分のしきい電圧だけ夫々降下させる
複数個のＮＭＯＳトランジスタ２１〜２８と、ドレイン
端子が前記ＮＭＯＳトランジスタ２８のソース端子に接
続され、ソース端子が接地され、ゲート端子が前記バイ
アス電圧発生器１０に接続されて電流ソースの機能を有
するＮＭＯＳトランジスタ２９と、ソース端子とドレイ
ン端子とが接続され、ゲート端子が前記バイアス電圧発
生器１０に接続されて前記ＮＭＯＳトランジスタ２９の
ゲート端子に印加されたバイアス電圧Ｖｂｉａｓのノイ
ズを除去するＭＯＳキャパシタ３０と、ドレイン端子が
前記ＭＯＳトランジスタ２８、２９の接続点に接続さ
れ、ソース端子が接地され、ゲート端子がスイッチを通
って前記バイアス電圧発生器１０に接続されたＮＭＯＳ
トランジスタ３１と、ソース端子とドレイン端子とが前
記ＮＭＯＳトランジスタ２２、２３のドレイン端子とソ
ース端子に夫々接続され、ヒューズ選択部６０の出力信
号がゲート端子に印加されて、前記ＮＭＯＳトランジス
タ２２、２３をバイパスさせて電圧降下のレベルを調整
するＰＭＯＳトランジスタ３２、３３と、ソース端子が
前記ＮＭＯＳトランジスタ２６、２７の接続点に接続さ
れ、ドレイン端子が前記ＮＭＯＳトランジスタ２８、２
９の接続点に接続され、ゲート端子に前記バーンイン信
号発生部４０の出力信号ＢＩＢが入力されて外部電圧感
知部２０の出力信号がヒステリシス特性を有するように
するＰＭＯＳトランジスタ３４と、を備え、前記ＮＭＯ
Ｓトランジスタ２１〜２８は夫々しきい電圧が低い特性
を有している。
【０００７】又、前記バーンイン信号発生部４０におい
ては、外部電圧Ｖｄｄと接地間に順次接続され、各ゲー
ト端子には前記外部電圧感知部２０の出力信号がノード
Ａを通って共通に印加されるＰＭＯＳトランジスタ４
１、４２及びＮＭＯＳトランジスタ４３と、ゲート端子
がＭＯＳトランジスタ４１〜４３のゲート端子に共通に
接続され、ドレイン端子とソース端子が接地されて外部
電圧感知部２０の出力信号から発生するノイズを除去す
るＭＯＳキャパシタ４４と、前記ＭＯＳトランジスタ４
２、４３の接続点からノードＢを通って出力された信号
を反転するインバータ４５と、ソース端子が外部電圧Ｖ
ｄｄに接続され、ゲート端子がインバータ４５の出力端
子に接続されたＰＭＯＳトランジスタ４６と、ドレイン
端子がＰＭＯＳトランジスタ４６のドレイン端子に接続
され、ゲート端子がインバータ４５の出力端子に接続さ
れたＮＭＯＳトランジスタ４７と、ドレイン端子がＮＭ
ＯＳトランジスタ４７のソース端子に接続され、ゲート
端子がバイアス電圧発生器１０に接続され、ソース端子
が接地されたＮＭＯＳトランジスタ４８と、ＭＯＳトラ
ンジスタ４６、４７の接続点からノードＣを通って出力
された信号を順次反転するインバータ４９〜５１と、ゲ
ート端子が前記ノードＣに接続され、ドレイン端子とソ
ース端子とが接地されたＭＯＳキャパシタ５２〜５４
と、を備えている。
ては、外部電圧Ｖｄｄと接地間に順次接続され、各ゲー
ト端子には前記外部電圧感知部２０の出力信号がノード
Ａを通って共通に印加されるＰＭＯＳトランジスタ４
１、４２及びＮＭＯＳトランジスタ４３と、ゲート端子
がＭＯＳトランジスタ４１〜４３のゲート端子に共通に
接続され、ドレイン端子とソース端子が接地されて外部
電圧感知部２０の出力信号から発生するノイズを除去す
るＭＯＳキャパシタ４４と、前記ＭＯＳトランジスタ４
２、４３の接続点からノードＢを通って出力された信号
を反転するインバータ４５と、ソース端子が外部電圧Ｖ
ｄｄに接続され、ゲート端子がインバータ４５の出力端
子に接続されたＰＭＯＳトランジスタ４６と、ドレイン
端子がＰＭＯＳトランジスタ４６のドレイン端子に接続
され、ゲート端子がインバータ４５の出力端子に接続さ
れたＮＭＯＳトランジスタ４７と、ドレイン端子がＮＭ
ＯＳトランジスタ４７のソース端子に接続され、ゲート
端子がバイアス電圧発生器１０に接続され、ソース端子
が接地されたＮＭＯＳトランジスタ４８と、ＭＯＳトラ
ンジスタ４６、４７の接続点からノードＣを通って出力
された信号を順次反転するインバータ４９〜５１と、ゲ
ート端子が前記ノードＣに接続され、ドレイン端子とソ
ース端子とが接地されたＭＯＳキャパシタ５２〜５４
と、を備えている。
【０００８】尚、前記バーンイン信号発生部４０のＭＯ
Ｓキャパシタ４４は、前記ノードＡの電圧から発生する
ノイズを除去するためのもので、前記各ＭＯＳキャパシ
タ５２〜５４は、前記ノードＣの信号に混入された交流
成分のノイズを除去するためのものである。次に、この
ように構成された従来のバーンイン感知回路の動作につ
いて説明する。
Ｓキャパシタ４４は、前記ノードＡの電圧から発生する
ノイズを除去するためのもので、前記各ＭＯＳキャパシ
タ５２〜５４は、前記ノードＣの信号に混入された交流
成分のノイズを除去するためのものである。次に、この
ように構成された従来のバーンイン感知回路の動作につ
いて説明する。
【０００９】外部電圧Ｖｂｂｏｋｂがバイアス電圧発生
部１０に印加されると、バイアス電圧発生部１０はＮＭ
ＯＳトランジスタ２９、４８をターンオンさせるバイア
ス電圧Ｖｂｉａｓを発生し、トランジスタ２９、４８の
各ゲート端子に出力する。ＮＭＯＳトランジスタ２９が
ターンオンすると、ＮＭＯＳトランジスタ２１のゲート
−ドレイン端子の接続点に印加された外部電圧Ｖｄｄ
は、直列接続されたＮＭＯＳトランジスタ２１〜２８を
通って、順次、電圧降下し、その降下電圧がノードＡに
出力される。この場合、これらのＮＭＯＳトランジスタ
２１〜２８は、夫々、各ゲート−ドレイン端子の接続点
に印加された電圧を自分のしきい値だけ降下させ、前記
ノードＡに出力される電圧のレベルは、正常動作領域に
おいて前記バーンイン信号発生部４０のＮＭＯＳトラン
ジスタ４３のしきい電圧よりも低くなる。
部１０に印加されると、バイアス電圧発生部１０はＮＭ
ＯＳトランジスタ２９、４８をターンオンさせるバイア
ス電圧Ｖｂｉａｓを発生し、トランジスタ２９、４８の
各ゲート端子に出力する。ＮＭＯＳトランジスタ２９が
ターンオンすると、ＮＭＯＳトランジスタ２１のゲート
−ドレイン端子の接続点に印加された外部電圧Ｖｄｄ
は、直列接続されたＮＭＯＳトランジスタ２１〜２８を
通って、順次、電圧降下し、その降下電圧がノードＡに
出力される。この場合、これらのＮＭＯＳトランジスタ
２１〜２８は、夫々、各ゲート−ドレイン端子の接続点
に印加された電圧を自分のしきい値だけ降下させ、前記
ノードＡに出力される電圧のレベルは、正常動作領域に
おいて前記バーンイン信号発生部４０のＮＭＯＳトラン
ジスタ４３のしきい電圧よりも低くなる。
【００１０】ノードＡの電圧がＮＭＯＳトランジスタ４
３のしきい電圧よりも低くなると、ＮＭＯＳトランジス
タ４３がターンオフし、ＰＭＯＳトランジスタ４１、４
２がターンオンして、ノードＢのレベルはハイ状態とな
り、該ハイ状態の信号は、インバータ４５によりロー状
態の信号に反転した後、ＰＭＯＳトランジスタ４６及び
ＮＭＯＳトランジスタ４７の各ゲート端子に夫々印加さ
れる。
３のしきい電圧よりも低くなると、ＮＭＯＳトランジス
タ４３がターンオフし、ＰＭＯＳトランジスタ４１、４
２がターンオンして、ノードＢのレベルはハイ状態とな
り、該ハイ状態の信号は、インバータ４５によりロー状
態の信号に反転した後、ＰＭＯＳトランジスタ４６及び
ＮＭＯＳトランジスタ４７の各ゲート端子に夫々印加さ
れる。
【００１１】これにより、ＰＭＯＳトランジスタ４６は
ターンオンし、ＮＭＯＳトランジスタ４７はターンオフ
する。また、ＮＭＯＳトランジスタ４８にはバイアス電
圧Ｖｂｉａｓが印加されてターンオフし、ノードＣのレ
ベルはハイ状態となり、該ハイ信号は、インバータ４９
〜５１により順次反転し、その結果、最終的に出力され
るバーンイン信号ＢＩはロー状態となる。そして、該ロ
ー状態のバーンイン信号ＢＩは、チップが正常動作領域
にあることを示す。
ターンオンし、ＮＭＯＳトランジスタ４７はターンオフ
する。また、ＮＭＯＳトランジスタ４８にはバイアス電
圧Ｖｂｉａｓが印加されてターンオフし、ノードＣのレ
ベルはハイ状態となり、該ハイ信号は、インバータ４９
〜５１により順次反転し、その結果、最終的に出力され
るバーンイン信号ＢＩはロー状態となる。そして、該ロ
ー状態のバーンイン信号ＢＩは、チップが正常動作領域
にあることを示す。
【００１２】且つ、ＮＭＯＳトランジスタ３１は、スイ
ッチング動作によりバイアス電圧発生器１０に接続さ
れ、スイッチのターンオン／オフにより前記外部電圧感
知部２０に流れる電流の量を調節する。一方、前記外部
電圧感知部２０の外部電圧Ｖｄｄが徐々に高くなると、
ノードＡの電位もそれに相応して高くなり、ノードＡの
電位がＮＭＯＳトランジスタ４３のしきい電圧よりも高
くなると、ＮＭＯＳトランジスタ４３がターンオンし、
ＰＭＯＳトランジスタ４１、４２は夫々ターンオフして
ノードＢのレベルはロー状態となる。
ッチング動作によりバイアス電圧発生器１０に接続さ
れ、スイッチのターンオン／オフにより前記外部電圧感
知部２０に流れる電流の量を調節する。一方、前記外部
電圧感知部２０の外部電圧Ｖｄｄが徐々に高くなると、
ノードＡの電位もそれに相応して高くなり、ノードＡの
電位がＮＭＯＳトランジスタ４３のしきい電圧よりも高
くなると、ＮＭＯＳトランジスタ４３がターンオンし、
ＰＭＯＳトランジスタ４１、４２は夫々ターンオフして
ノードＢのレベルはロー状態となる。
【００１３】次いで、該ロー信号は、インバータ４５に
よりハイ状態に反転した後、ＰＭＯＳトランジスタ４６
及びＮＭＯＳトランジスタ４７の各ゲート端子に印加さ
れ、ＰＭＯＳトランジスタ４６、ＮＭＯＳトランジスタ
４７は、夫々、ターンオフ、ターンオンし、ノードＣの
レベルはロー状態となり、該ロー状態の信号は、インバ
ータ４９〜５１により順次反転し、その結果、最終的に
出力されるバーンイン信号ＢＩはハイ状態となる。そし
て、該ハイ状態のバーンイン信号ＢＩは、外部電圧Ｖｄ
ｄのレベルがバーンインモードに進入することを示す。
よりハイ状態に反転した後、ＰＭＯＳトランジスタ４６
及びＮＭＯＳトランジスタ４７の各ゲート端子に印加さ
れ、ＰＭＯＳトランジスタ４６、ＮＭＯＳトランジスタ
４７は、夫々、ターンオフ、ターンオンし、ノードＣの
レベルはロー状態となり、該ロー状態の信号は、インバ
ータ４９〜５１により順次反転し、その結果、最終的に
出力されるバーンイン信号ＢＩはハイ状態となる。そし
て、該ハイ状態のバーンイン信号ＢＩは、外部電圧Ｖｄ
ｄのレベルがバーンインモードに進入することを示す。
【００１４】その後、バーンインモード時のバーンイン
信号発生部４０は、前記ハイ状態のバーンイン信号ＢＩ
及びロー状態に反転したバーンイン信号ＢＩＢを夫々出
力し、バーンイン信号ＢＩＢのロー状態への反転により
外部電圧感知部２０のＰＭＯＳトランジスタ３４がター
ンオンし、該ＰＭＯＳトランジスタ３４により、前記Ｎ
ＭＯＳトランジスタ２７、２８をバイパスする経路が形
成され、これらのＮＭＯＳトランジスタ２７、２８によ
る外部電圧Ｖｄｄの降下が発生しなくなる。
信号発生部４０は、前記ハイ状態のバーンイン信号ＢＩ
及びロー状態に反転したバーンイン信号ＢＩＢを夫々出
力し、バーンイン信号ＢＩＢのロー状態への反転により
外部電圧感知部２０のＰＭＯＳトランジスタ３４がター
ンオンし、該ＰＭＯＳトランジスタ３４により、前記Ｎ
ＭＯＳトランジスタ２７、２８をバイパスする経路が形
成され、これらのＮＭＯＳトランジスタ２７、２８によ
る外部電圧Ｖｄｄの降下が発生しなくなる。
【００１５】従って、バーンインモードに進入した状態
において、ノードＡに現われる電圧は正常動作時バイパ
ス経路が形成される以前に比べ、ＮＭＯＳトランジスタ
２７、２８の各しきい電圧の和である２Ｖｔｈだけ上昇
し、バーンインモードに進入したチップがバーンインモ
ードから離脱するためには、即ち、前記バーンイン信号
ＢＩがロー状態になるためには、電圧２Ｖｔｈだけさら
に低くなるべきである。そこで、バーンイン進入電圧と
バーンイン離脱電圧間には、図３に示すように、２Ｖｔ
ｈの幅を有するヒステリシス特性が発生し、このような
ヒステリシス特性が付与されると、ノードＡの電圧が多
少減少しても、前記バーンイン進入電圧に比べ、２Ｖｔ
ｈ以下まで低くならない限り、前記バーンイン信号ＢＩ
の状態は変化しない。即ち、ノードＡの電圧レベルが不
安定であってもバーンイン進入とバーンイン離脱とが反
復する振動(oscilating)現象が防止される。
において、ノードＡに現われる電圧は正常動作時バイパ
ス経路が形成される以前に比べ、ＮＭＯＳトランジスタ
２７、２８の各しきい電圧の和である２Ｖｔｈだけ上昇
し、バーンインモードに進入したチップがバーンインモ
ードから離脱するためには、即ち、前記バーンイン信号
ＢＩがロー状態になるためには、電圧２Ｖｔｈだけさら
に低くなるべきである。そこで、バーンイン進入電圧と
バーンイン離脱電圧間には、図３に示すように、２Ｖｔ
ｈの幅を有するヒステリシス特性が発生し、このような
ヒステリシス特性が付与されると、ノードＡの電圧が多
少減少しても、前記バーンイン進入電圧に比べ、２Ｖｔ
ｈ以下まで低くならない限り、前記バーンイン信号ＢＩ
の状態は変化しない。即ち、ノードＡの電圧レベルが不
安定であってもバーンイン進入とバーンイン離脱とが反
復する振動(oscilating)現象が防止される。
【００１６】又、前記ヒューズ選択部６０は、前記外部
電圧Vbbokbの印加によりＰＭＯＳトランジスタ３２、３
３の各ゲート端子に所定信号を出力し、若し、該ヒュー
ズ選択部６０からＰＭＯＳトランジスタ３２のゲート端
子に出力する電圧がロー状態であると、該ＰＭＯＳトラ
ンジスタ３２はターンオンし、ＮＭＯＳトランジスタ２
１、２２をバイパスする経路が形成される。
電圧Vbbokbの印加によりＰＭＯＳトランジスタ３２、３
３の各ゲート端子に所定信号を出力し、若し、該ヒュー
ズ選択部６０からＰＭＯＳトランジスタ３２のゲート端
子に出力する電圧がロー状態であると、該ＰＭＯＳトラ
ンジスタ３２はターンオンし、ＮＭＯＳトランジスタ２
１、２２をバイパスする経路が形成される。
【００１７】その結果、外部電圧感知部２０において降
下する電圧は、前記ＰＭＯＳトランジスタ３２により形
成されたバイパス経路のない時に比べて一層小さくな
る。即ち、前記ヒューズ選択部６０は、前記外部電圧感
知部２０において降下した電圧の幅を外部的に適切に調
節する機能を有する。且つ、ＮＭＯＳトランジスタ１１
は、バーンイン感知を制御する機能を有し、該ＮＭＯＳ
トランジスタ１１のゲート端子に印加された外部電圧Vb
bokbは、前述したように、チップに印加された電圧が不
安定であるときはハイ状態を維持し、印加された電圧が
安定化されるとロー状態に変換される。従って、外部電
圧が不安定であるとＮＭＯＳトランジスタ１１のゲート
端子に印加された外部電圧Vbbokbはハイ状態となり、そ
の結果、ＮＭＯＳトランジスタ１１はターンオンしてノ
ードＡの電位が接地状態となり、バーンイン感知動作は
行われない。
下する電圧は、前記ＰＭＯＳトランジスタ３２により形
成されたバイパス経路のない時に比べて一層小さくな
る。即ち、前記ヒューズ選択部６０は、前記外部電圧感
知部２０において降下した電圧の幅を外部的に適切に調
節する機能を有する。且つ、ＮＭＯＳトランジスタ１１
は、バーンイン感知を制御する機能を有し、該ＮＭＯＳ
トランジスタ１１のゲート端子に印加された外部電圧Vb
bokbは、前述したように、チップに印加された電圧が不
安定であるときはハイ状態を維持し、印加された電圧が
安定化されるとロー状態に変換される。従って、外部電
圧が不安定であるとＮＭＯＳトランジスタ１１のゲート
端子に印加された外部電圧Vbbokbはハイ状態となり、そ
の結果、ＮＭＯＳトランジスタ１１はターンオンしてノ
ードＡの電位が接地状態となり、バーンイン感知動作は
行われない。
【００１８】しかし、外部電圧が安定化され、ＮＭＯＳ
トランジスタ１１のゲート端子に印加された電圧Vbbokb
がロー状態になると、ＮＭＯＳトランジスタ１１はター
ンオフしてバーンイン感知動作が行われる。
トランジスタ１１のゲート端子に印加された電圧Vbbokb
がロー状態になると、ＮＭＯＳトランジスタ１１はター
ンオフしてバーンイン感知動作が行われる。
【００１９】
【発明が解決しようとする課題】然るに、このような従
来半導体メモリのバーンイン感知回路においては、チッ
プの動作状態がバーンインモードへの進入、又はバーン
インモードからの離脱が全てノードＡの電圧により決定
されるが、該ノードＡの電圧は、複数個の電圧降下用ト
ランジスタ２１〜２８により調節され、これらの電圧降
下用トランジスタ２１〜２８は、状態変化に極めて敏感
であるため、前記ノードＡの電圧を正確に調整すること
が難しく、これらの電圧降下用トランジスタ２１〜２８
にはしきい電圧の低い特性を有するトランジスタを用い
なければならないという不都合な点があった。
来半導体メモリのバーンイン感知回路においては、チッ
プの動作状態がバーンインモードへの進入、又はバーン
インモードからの離脱が全てノードＡの電圧により決定
されるが、該ノードＡの電圧は、複数個の電圧降下用ト
ランジスタ２１〜２８により調節され、これらの電圧降
下用トランジスタ２１〜２８は、状態変化に極めて敏感
であるため、前記ノードＡの電圧を正確に調整すること
が難しく、これらの電圧降下用トランジスタ２１〜２８
にはしきい電圧の低い特性を有するトランジスタを用い
なければならないという不都合な点があった。
【００２０】本発明はこのような従来の課題に鑑みてな
されたもので、外部電圧のレベルが所定のロジックしき
い電圧以上になると、バーンインモードへの進入を知ら
せる信号を発生し、該信号を用いて前記ロジックしきい
電圧のレベルを低くさせてバーンイン進入電圧とバーン
イン離脱電圧間にヒステリシス特性を付与し、状態変化
にかかわらず、安定してバーンイン感知動作を行いうる
半導体メモリのバーンイン感知回路を提供することを目
的とする。
されたもので、外部電圧のレベルが所定のロジックしき
い電圧以上になると、バーンインモードへの進入を知ら
せる信号を発生し、該信号を用いて前記ロジックしきい
電圧のレベルを低くさせてバーンイン進入電圧とバーン
イン離脱電圧間にヒステリシス特性を付与し、状態変化
にかかわらず、安定してバーンイン感知動作を行いうる
半導体メモリのバーンイン感知回路を提供することを目
的とする。
【００２１】
【課題を解決するための手段】このため、請求項１の発
明にかかる半導体メモリのバーンイン感知回路は、半導
体メモリのチップに印加された外部電圧のレベルを感知
してバーンインテストを行うモードになったか否かを知
らせるためのバーンイン信号を出力する半導体メモリの
バーンイン感知回路であって、前記外部電圧を感知して
外部電圧に応じたレベルの信号を出力する外部電圧感知
手段と、該外部電圧感知手段の出力信号の信号レベル
を、予め設定されたしきい電圧と比較し、該出力信号の
信号レベルが、設定されたしきい電圧以上になったとき
は、バーンイン信号を発生させると共に、該バーンイン
信号をフィードバックして設定しきい電圧を設定値より
も低下させるバーンイン信号発生手段と、を備えて構成
されている。
明にかかる半導体メモリのバーンイン感知回路は、半導
体メモリのチップに印加された外部電圧のレベルを感知
してバーンインテストを行うモードになったか否かを知
らせるためのバーンイン信号を出力する半導体メモリの
バーンイン感知回路であって、前記外部電圧を感知して
外部電圧に応じたレベルの信号を出力する外部電圧感知
手段と、該外部電圧感知手段の出力信号の信号レベル
を、予め設定されたしきい電圧と比較し、該出力信号の
信号レベルが、設定されたしきい電圧以上になったとき
は、バーンイン信号を発生させると共に、該バーンイン
信号をフィードバックして設定しきい電圧を設定値より
も低下させるバーンイン信号発生手段と、を備えて構成
されている。
【００２２】かかる構成によれば、半導体メモリのチッ
プに印加された外部電圧は、外部電圧感知手段により感
知され、この外部電圧に応じた信号が外部電圧感知手段
から出力される。この出力信号の信号レベルは、バーン
イン信号発生手段により予め設定されたしきい電圧と比
較される。この外部電圧感知手段の出力信号の信号レベ
ルが設定しきい電圧以上になったときは、バーンイン信
号発生手段はバーンイン信号を発生させて出力する。
プに印加された外部電圧は、外部電圧感知手段により感
知され、この外部電圧に応じた信号が外部電圧感知手段
から出力される。この出力信号の信号レベルは、バーン
イン信号発生手段により予め設定されたしきい電圧と比
較される。この外部電圧感知手段の出力信号の信号レベ
ルが設定しきい電圧以上になったときは、バーンイン信
号発生手段はバーンイン信号を発生させて出力する。
【００２３】このバーンイン信号は、バーンイン信号発
生手段によりフィードバックされ、設定しきい電圧は設
定値よりも低下する。従って、バーンイン進入電圧とバ
ーンイン離脱電圧間のヒステリシス特性はバーンイン信
号発生部のロジックしきい電圧の調整により付与され
る。一方、このバーンイン信号は、外部電圧感知手段に
はフィードバックされないので、外部電圧感知手段の出
力信号の信号レベルが安定化する。
生手段によりフィードバックされ、設定しきい電圧は設
定値よりも低下する。従って、バーンイン進入電圧とバ
ーンイン離脱電圧間のヒステリシス特性はバーンイン信
号発生部のロジックしきい電圧の調整により付与され
る。一方、このバーンイン信号は、外部電圧感知手段に
はフィードバックされないので、外部電圧感知手段の出
力信号の信号レベルが安定化する。
【００２４】請求項２の発明にかかる半導体メモリのバ
ーンイン感知回路では、前記外部電圧感知手段は、混入
したノイズを除去するＭＯＳキャパシタを備えている。
かかる構成によれば、混入したノイズはＭＯＳキャパシ
タにより除去され、バーンイン信号発生手段の入力信号
は、さらに安定化する。請求項３の発明にかかる半導体
メモリのバーンイン感知回路では、前記バーンイン信号
発生手段は、しきい電圧が予め設定され、外部電圧感知
手段の出力信号の信号レベルが設定しきい電圧以上にな
ったとき、該外部電圧感知手段の出力信号の信号レベル
を反転して出力するロジックインバータと、前記外部電
圧感知手段の出力信号の信号レベルの反転出力に応じて
バーンイン信号がフィードバックされたとき、外部電圧
感知手段の出力信号を伝達する第１スイッチと、該第１
スイッチにより伝達された外部電圧感知手段の出力信号
が印加されて、ロジックインバータの設定しきい電圧を
低下させるしきい電圧低下用トランジスタと、を備えて
構成されている。
ーンイン感知回路では、前記外部電圧感知手段は、混入
したノイズを除去するＭＯＳキャパシタを備えている。
かかる構成によれば、混入したノイズはＭＯＳキャパシ
タにより除去され、バーンイン信号発生手段の入力信号
は、さらに安定化する。請求項３の発明にかかる半導体
メモリのバーンイン感知回路では、前記バーンイン信号
発生手段は、しきい電圧が予め設定され、外部電圧感知
手段の出力信号の信号レベルが設定しきい電圧以上にな
ったとき、該外部電圧感知手段の出力信号の信号レベル
を反転して出力するロジックインバータと、前記外部電
圧感知手段の出力信号の信号レベルの反転出力に応じて
バーンイン信号がフィードバックされたとき、外部電圧
感知手段の出力信号を伝達する第１スイッチと、該第１
スイッチにより伝達された外部電圧感知手段の出力信号
が印加されて、ロジックインバータの設定しきい電圧を
低下させるしきい電圧低下用トランジスタと、を備えて
構成されている。
【００２５】かかる構成によれば、外部電圧感知手段の
出力信号の信号レベルはロジックインバータにより設定
しきい電圧と比較され、設定しきい電圧以上になったと
き、反転出力される。この反転出力によりバーンイン信
号が出力され、外部電圧感知手段の出力信号は、第１ス
イッチを介してしきい電圧低下用トランジスタに伝達さ
れる。この出力信号が伝達されたとき、しきい電圧低下
用トランジスタが、ロジックインバータの所定しきい電
圧を低下させる。
出力信号の信号レベルはロジックインバータにより設定
しきい電圧と比較され、設定しきい電圧以上になったと
き、反転出力される。この反転出力によりバーンイン信
号が出力され、外部電圧感知手段の出力信号は、第１ス
イッチを介してしきい電圧低下用トランジスタに伝達さ
れる。この出力信号が伝達されたとき、しきい電圧低下
用トランジスタが、ロジックインバータの所定しきい電
圧を低下させる。
【００２６】請求項４の発明にかかる半導体メモリのバ
ーンイン感知回路では、前記ロジックインバータは、外
部電圧の電源と接地間にＰＭＯＳトランジスタ及びＮＭ
ＯＳトランジスタが順次接続され、これらのＰＭＯＳト
ランジスタ及びＮＭＯＳトランジスタの各ゲート端子に
外部電圧感知手段の出力信号が印加されるように構成さ
れている。
ーンイン感知回路では、前記ロジックインバータは、外
部電圧の電源と接地間にＰＭＯＳトランジスタ及びＮＭ
ＯＳトランジスタが順次接続され、これらのＰＭＯＳト
ランジスタ及びＮＭＯＳトランジスタの各ゲート端子に
外部電圧感知手段の出力信号が印加されるように構成さ
れている。
【００２７】かかる構成によれば、外部電圧感知手段の
出力信号がＰＭＯＳトランジスタ及びＮＭＯＳトランジ
スタの各ゲート端子に印加され、ＰＭＯＳトランジスタ
及びＮＭＯＳトランジスタの設定しきい電圧と比較され
る。請求項５の発明にかかる半導体メモリのバーンイン
感知回路では、前記第１スイッチは、ＭＯＳトランジス
タからなり、ゲート端子に印加されるバーンイン信号が
非バーンインモードを示しているときはターンオフし、
バーンイン信号がバーンインモードを示しているときに
ターンオンして、しきい電圧低下用トランジスタをター
ンオンさせるように構成されている。
出力信号がＰＭＯＳトランジスタ及びＮＭＯＳトランジ
スタの各ゲート端子に印加され、ＰＭＯＳトランジスタ
及びＮＭＯＳトランジスタの設定しきい電圧と比較され
る。請求項５の発明にかかる半導体メモリのバーンイン
感知回路では、前記第１スイッチは、ＭＯＳトランジス
タからなり、ゲート端子に印加されるバーンイン信号が
非バーンインモードを示しているときはターンオフし、
バーンイン信号がバーンインモードを示しているときに
ターンオンして、しきい電圧低下用トランジスタをター
ンオンさせるように構成されている。
【００２８】かかる構成によれば、バーンイン信号が非
バーンインモードを示しているときは、第１スイッチで
あるＭＯＳトランジスタがターンオフし、しきい電圧低
下用トランジスタもターンオフするので、ロジックイン
バータの所定しきい電圧は低下しない。また、バーンイ
ン信号がバーンインモードを示しているときは、ＭＯＳ
トランジスタがターンオンしてしきい電圧低下用トラン
ジスタもターンオンしてしきい電圧が低下する。
バーンインモードを示しているときは、第１スイッチで
あるＭＯＳトランジスタがターンオフし、しきい電圧低
下用トランジスタもターンオフするので、ロジックイン
バータの所定しきい電圧は低下しない。また、バーンイ
ン信号がバーンインモードを示しているときは、ＭＯＳ
トランジスタがターンオンしてしきい電圧低下用トラン
ジスタもターンオンしてしきい電圧が低下する。
【００２９】請求項６の発明にかかる半導体メモリのバ
ーンイン感知回路では、前記第１スイッチがターンオフ
したときにターンオンして、しきい電圧低下用トランジ
スタのターンオンを禁止し、第１スイッチがターンオン
したときにターンオフして、しきい電圧低下用トランジ
スタのターンオンの禁止を解除する第２スイッチを備え
ている。
ーンイン感知回路では、前記第１スイッチがターンオフ
したときにターンオンして、しきい電圧低下用トランジ
スタのターンオンを禁止し、第１スイッチがターンオン
したときにターンオフして、しきい電圧低下用トランジ
スタのターンオンの禁止を解除する第２スイッチを備え
ている。
【００３０】かかる構成によれば、第２スイッチは、第
１スイッチがターンオフしたときにターンオンしてしき
い電圧低下用トランジスタがターンオンするのを禁止
し、第１スイッチがターンオンしたときにターンオフし
てしきい電圧低下用トランジスタのターンオン禁止が解
除される。請求項７の発明にかかる半導体メモリのバー
ンイン感知回路では、前記しきい電圧低下用トランジス
タは、ドレイン端子がロジックインバータの出力端子に
接続され、ソース端子が接地され、ゲート端子が第１ス
イッチの出力端子に接続されて、第１スイッチがターン
オンしたときにターンオンしてロジックインバータの設
定しきい電圧を低下させるように構成されている。
１スイッチがターンオフしたときにターンオンしてしき
い電圧低下用トランジスタがターンオンするのを禁止
し、第１スイッチがターンオンしたときにターンオフし
てしきい電圧低下用トランジスタのターンオン禁止が解
除される。請求項７の発明にかかる半導体メモリのバー
ンイン感知回路では、前記しきい電圧低下用トランジス
タは、ドレイン端子がロジックインバータの出力端子に
接続され、ソース端子が接地され、ゲート端子が第１ス
イッチの出力端子に接続されて、第１スイッチがターン
オンしたときにターンオンしてロジックインバータの設
定しきい電圧を低下させるように構成されている。
【００３１】かかる構成によれば、第１スイッチがター
ンオンしたときにしきい電圧低下用トランジスタがター
ンオンしてロジックインバータの設定しきい電圧が低下
する。請求項８の発明にかかる半導体メモリのバーンイ
ン感知回路では、前記バーンイン信号発生手段は、直列
接続された２つのＭＯＳトランジスタをしきい電圧低下
用トランジスタと並列に接続すると共に、外部制御信号
を出力するしきい電圧低下調整手段を備え、当該２つの
ＭＯＳトランジスタを、夫々、第１スイッチ及び所定外
部制御信号により制御してロジックインバータの所定し
きい電圧を一層低下させるように構成されている。
ンオンしたときにしきい電圧低下用トランジスタがター
ンオンしてロジックインバータの設定しきい電圧が低下
する。請求項８の発明にかかる半導体メモリのバーンイ
ン感知回路では、前記バーンイン信号発生手段は、直列
接続された２つのＭＯＳトランジスタをしきい電圧低下
用トランジスタと並列に接続すると共に、外部制御信号
を出力するしきい電圧低下調整手段を備え、当該２つの
ＭＯＳトランジスタを、夫々、第１スイッチ及び所定外
部制御信号により制御してロジックインバータの所定し
きい電圧を一層低下させるように構成されている。
【００３２】かかる構成によれば、２つのＭＯＳトラン
ジスタが直列接続されてしきい電圧低下用トランジスタ
と並列に接続されているので、しきい電圧低下用トラン
ジスタがターンオンしたときに、この２つのＭＯＳトラ
ンジスタを、夫々、第１スイッチ及びしきい電圧調整手
段から出力された外部制御信号により制御することによ
り、ロジックインバータの所定しきい電圧が一層低下す
る。
ジスタが直列接続されてしきい電圧低下用トランジスタ
と並列に接続されているので、しきい電圧低下用トラン
ジスタがターンオンしたときに、この２つのＭＯＳトラ
ンジスタを、夫々、第１スイッチ及びしきい電圧調整手
段から出力された外部制御信号により制御することによ
り、ロジックインバータの所定しきい電圧が一層低下す
る。
【００３３】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。本発明に係る半導体メモリのバー
ンイン感知回路においては、図１に示すように、バイア
ス電圧Ｖｂｉａｓの印加により外部電圧Ｖｄｄを降下さ
せる外部電圧感知手段としての外部電圧感知部７０と、
該外部電圧感知部７０から出力した信号により所定バー
ンイン信号ＢＩを発生し、バーンイン進入電圧とバーン
イン離脱電圧間にヒステリシス特性を付与するバーンイ
ン信号発生手段としてのバーンイン信号発生部８０と、
前記バーンインモードの進入電圧と離脱電圧間の幅を調
節するしきい電圧低下調整手段としての電圧調整部１０
０と、図示しない従来と同様のバイアス電圧発生部１０
と、を備えて構成されている。
に基づいて説明する。本発明に係る半導体メモリのバー
ンイン感知回路においては、図１に示すように、バイア
ス電圧Ｖｂｉａｓの印加により外部電圧Ｖｄｄを降下さ
せる外部電圧感知手段としての外部電圧感知部７０と、
該外部電圧感知部７０から出力した信号により所定バー
ンイン信号ＢＩを発生し、バーンイン進入電圧とバーン
イン離脱電圧間にヒステリシス特性を付与するバーンイ
ン信号発生手段としてのバーンイン信号発生部８０と、
前記バーンインモードの進入電圧と離脱電圧間の幅を調
節するしきい電圧低下調整手段としての電圧調整部１０
０と、図示しない従来と同様のバイアス電圧発生部１０
と、を備えて構成されている。
【００３４】且つ、外部電圧感知部７０においては、ゲ
ート端子とドレイン端子とが夫々共通に接続されたＮＭ
ＯＳトランジスタ７１、７２、及びゲート端子にバイア
ス電圧が印加されるＮＭＯＳトランジスタ７３が外部電
圧Ｖｄｄと接地間に順次接続され、これらのＮＭＯＳト
ランジスタ７２、７３の接続点からノードＤを通って出
力が発生される。
ート端子とドレイン端子とが夫々共通に接続されたＮＭ
ＯＳトランジスタ７１、７２、及びゲート端子にバイア
ス電圧が印加されるＮＭＯＳトランジスタ７３が外部電
圧Ｖｄｄと接地間に順次接続され、これらのＮＭＯＳト
ランジスタ７２、７３の接続点からノードＤを通って出
力が発生される。
【００３５】又、前記バーンイン信号発生部８０におい
ては、外部電圧Ｖｄｄと接地間に順次接続され、各ゲー
ト端子には前記外部電圧感知部７０からの出力信号が印
加されるＰＭＯＳトランジスタ８１及びＮＭＯＳトラン
ジスタ８２と、それらＰＭＯＳトランジスタ８１及びＮ
ＭＯＳトランジスタ８２からノードＥを通って出力され
る信号を順次反転するインバータ８３〜８５と、該イン
バータ８５からの出力信号ＢＩがゲート端子に印加され
ると一方側に印加されるノードＤの信号を他方側に伝達
するＮＭＯＳトランジスタ８６と、ドレイン端子がノー
ドＥに接続され、ソース端子が接地され、ゲート端子に
ＮＭＯＳトランジスタ８６から伝送された信号がノード
Ｆを通って印加されたとき、ＭＯＳトランジスタ８１、
８２のロジックしきい電圧を夫々低下させるＮＭＯＳト
ランジスタ８７と、ノードＥと接地間に順次接続されて
各ゲート端子に電圧調整部１００の出力信号又はノード
Ｆの信号が印加されるＮＭＯＳトランジスタ８８，８
９，９０，９１と、ドレイン端子がノードＦに接続され
てソース端子が接地され、ゲート端子にインバータ８４
の出力信号が印加されるＮＭＯＳトランジスタ９２と、
を備えている。
ては、外部電圧Ｖｄｄと接地間に順次接続され、各ゲー
ト端子には前記外部電圧感知部７０からの出力信号が印
加されるＰＭＯＳトランジスタ８１及びＮＭＯＳトラン
ジスタ８２と、それらＰＭＯＳトランジスタ８１及びＮ
ＭＯＳトランジスタ８２からノードＥを通って出力され
る信号を順次反転するインバータ８３〜８５と、該イン
バータ８５からの出力信号ＢＩがゲート端子に印加され
ると一方側に印加されるノードＤの信号を他方側に伝達
するＮＭＯＳトランジスタ８６と、ドレイン端子がノー
ドＥに接続され、ソース端子が接地され、ゲート端子に
ＮＭＯＳトランジスタ８６から伝送された信号がノード
Ｆを通って印加されたとき、ＭＯＳトランジスタ８１、
８２のロジックしきい電圧を夫々低下させるＮＭＯＳト
ランジスタ８７と、ノードＥと接地間に順次接続されて
各ゲート端子に電圧調整部１００の出力信号又はノード
Ｆの信号が印加されるＮＭＯＳトランジスタ８８，８
９，９０，９１と、ドレイン端子がノードＦに接続され
てソース端子が接地され、ゲート端子にインバータ８４
の出力信号が印加されるＮＭＯＳトランジスタ９２と、
を備えている。
【００３６】尚、ＭＯＳキャパシタ７４は、ノードＤに
おいて発生するカップリングノイズ(coupling noise)を
除去する機能を有するものであり、基板電圧Ｖbbでバイ
アスされている。次に、このように構成された半導体メ
モリのバーンイン感知回路の動作について説明する。
おいて発生するカップリングノイズ(coupling noise)を
除去する機能を有するものであり、基板電圧Ｖbbでバイ
アスされている。次に、このように構成された半導体メ
モリのバーンイン感知回路の動作について説明する。
【００３７】バイアス電圧Ｖｂｉａｓが外部電圧感知部
７０のＮＭＯＳトランジスタ７３のゲート端子に印加さ
れると、ＮＭＯＳトランジスタ７１、７２により外部電
圧Ｖｄｄが順次降下し、降下した電圧が、ロジックイン
バータを形成するＭＯＳトランジスタ８１、８２のゲー
ト端子に夫々印加される。このとき、正常動作状態にお
いては、ＮＭＯＳトランジスタ８２のロジックしきい電
圧よりも低くなる。
７０のＮＭＯＳトランジスタ７３のゲート端子に印加さ
れると、ＮＭＯＳトランジスタ７１、７２により外部電
圧Ｖｄｄが順次降下し、降下した電圧が、ロジックイン
バータを形成するＭＯＳトランジスタ８１、８２のゲー
ト端子に夫々印加される。このとき、正常動作状態にお
いては、ＮＭＯＳトランジスタ８２のロジックしきい電
圧よりも低くなる。
【００３８】従って、ＮＭＯＳトランジスタ８２がター
ンオフし、ＰＭＯＳトランジスタ８１がターンオンして
ノードＥのレベルはハイ状態となり、該ハイ状態の信号
はインバータ８３〜８５により順次反転されて最終的に
ロー状態のバーンイン信号ＢＩが出力される。このロー
状態のバーンイン信号ＢＩはチップが正常動作状態にあ
ることを示す。
ンオフし、ＰＭＯＳトランジスタ８１がターンオンして
ノードＥのレベルはハイ状態となり、該ハイ状態の信号
はインバータ８３〜８５により順次反転されて最終的に
ロー状態のバーンイン信号ＢＩが出力される。このロー
状態のバーンイン信号ＢＩはチップが正常動作状態にあ
ることを示す。
【００３９】この場合、第１スイッチとしてのＮＭＯＳ
トランジスタ８６はターンオフし、第２スイッチとして
のＮＭＯＳトランジスタ９２はターンオンするので、ノ
ードＦの電位は接地レベルに低下し、ＮＭＯＳトランジ
スタ８７、８９、９１の全てがターンオフし、ＮＭＯＳ
トランジスタ８１、８２のロジックしきい電圧は変わら
ない。
トランジスタ８６はターンオフし、第２スイッチとして
のＮＭＯＳトランジスタ９２はターンオンするので、ノ
ードＦの電位は接地レベルに低下し、ＮＭＯＳトランジ
スタ８７、８９、９１の全てがターンオフし、ＮＭＯＳ
トランジスタ８１、８２のロジックしきい電圧は変わら
ない。
【００４０】一方、外部電圧感知部７０の外部電圧Ｖｄ
ｄが徐々に高くなると、ノードＤの電圧もそれに相応し
て上昇し、この電圧がＭＯＳトランジスタ８１、８２の
各ゲート端子に印加される。若し、この電圧がＮＭＯＳ
トランジスタ８２のロジックしきい電圧よりも高くなる
と、ＮＭＯＳトランジスタ８２はターンオンし、ＰＭＯ
Ｓトランジスタ８１はターンオフしてノードＥの電圧は
ローとなる。該ロー状態の電圧はインバータ８３〜８５
により順次反転されて最終的に出力されるバーンイン信
号ＢＩはハイ状態となり、該ハイ状態のバーンイン信号
ＢＩはチップがバーンインモードにあることを示す。
ｄが徐々に高くなると、ノードＤの電圧もそれに相応し
て上昇し、この電圧がＭＯＳトランジスタ８１、８２の
各ゲート端子に印加される。若し、この電圧がＮＭＯＳ
トランジスタ８２のロジックしきい電圧よりも高くなる
と、ＮＭＯＳトランジスタ８２はターンオンし、ＰＭＯ
Ｓトランジスタ８１はターンオフしてノードＥの電圧は
ローとなる。該ロー状態の電圧はインバータ８３〜８５
により順次反転されて最終的に出力されるバーンイン信
号ＢＩはハイ状態となり、該ハイ状態のバーンイン信号
ＢＩはチップがバーンインモードにあることを示す。
【００４１】このように外部電圧Ｖｄｄが高くなってバ
ーンインモードに進入すると、バーンイン感知回路のバ
ーンイン信号発生部８０がそれを感知し、ハイ状態のバ
ーンイン信号ＢＩを出力して半導体メモリのバーンイン
動作が行われる。次いで、該ハイ状態のバーンイン信号
ＢＩ及びロー状態に反転したバーンイン信号ＢＩＢによ
り、第１、第２スイッチとしてのＮＭＯＳトランジスタ
８６、９２が、夫々、ターンオン、ターンオフし、ター
ンオンしたＮＭＯＳトランジスタ８６はノードＤの電圧
をノードＦに伝達する。次いで、ロジックしきい電圧低
下用トランジスタであるＮＭＯＳトランジスタ８７がタ
ーンオンし、ノードＥと接地間には、ターンオンしたＮ
ＭＯＳトランジスタ８２、８７により、二つの並列経路
が形成される。
ーンインモードに進入すると、バーンイン感知回路のバ
ーンイン信号発生部８０がそれを感知し、ハイ状態のバ
ーンイン信号ＢＩを出力して半導体メモリのバーンイン
動作が行われる。次いで、該ハイ状態のバーンイン信号
ＢＩ及びロー状態に反転したバーンイン信号ＢＩＢによ
り、第１、第２スイッチとしてのＮＭＯＳトランジスタ
８６、９２が、夫々、ターンオン、ターンオフし、ター
ンオンしたＮＭＯＳトランジスタ８６はノードＤの電圧
をノードＦに伝達する。次いで、ロジックしきい電圧低
下用トランジスタであるＮＭＯＳトランジスタ８７がタ
ーンオンし、ノードＥと接地間には、ターンオンしたＮ
ＭＯＳトランジスタ８２、８７により、二つの並列経路
が形成される。
【００４２】従って、ロジックインバータのロジックし
きい電圧は、ＭＯＳトランジスタ８１、８２のみで構成
された場合に比べ、前記ＮＭＯＳトランジスタ８７の追
加接続された場合のほうが一層低くなる。即ち、バーン
インモードへの進入は一つのＮＭＯＳトランジスタ８２
がターンオンすることにより行われるが、一度、バーン
インモードに進入するとＮＭＯＳトランジスタ８７もタ
ーンオンするようになり、バーンインモードからの離脱
は二つのターンオンしたＮＭＯＳトランジスタ８２、８
７がターンオフして、バーンイン進入電圧よりも一層低
い電圧にて行われ、その結果、バーンイン進入電圧とバ
ーンイン離脱電圧間には図３に示すようなヒステリシス
特性が与えられるようになる。
きい電圧は、ＭＯＳトランジスタ８１、８２のみで構成
された場合に比べ、前記ＮＭＯＳトランジスタ８７の追
加接続された場合のほうが一層低くなる。即ち、バーン
インモードへの進入は一つのＮＭＯＳトランジスタ８２
がターンオンすることにより行われるが、一度、バーン
インモードに進入するとＮＭＯＳトランジスタ８７もタ
ーンオンするようになり、バーンインモードからの離脱
は二つのターンオンしたＮＭＯＳトランジスタ８２、８
７がターンオフして、バーンイン進入電圧よりも一層低
い電圧にて行われ、その結果、バーンイン進入電圧とバ
ーンイン離脱電圧間には図３に示すようなヒステリシス
特性が与えられるようになる。
【００４３】そして、前記ヒステリシス特性は、電圧調
整部１００の制御によりＮＭＯＳトランジスタ８８〜９
１が動作して、より一層大きくなり、バーンインモード
において、ＮＭＯＳトランジスタ８６がターンオンする
ことにより、ＮＭＯＳトランジスタ８９、９１がターン
オンし、電圧調整部１００の制御によりＮＭＯＳトラン
ジスタ８８がターンオンすると、ＮＭＯＳトランジスタ
８８、８９がＮＭＯＳトランジスタ８７に追加接続され
て又一つの並列経路が形成されるようになる。
整部１００の制御によりＮＭＯＳトランジスタ８８〜９
１が動作して、より一層大きくなり、バーンインモード
において、ＮＭＯＳトランジスタ８６がターンオンする
ことにより、ＮＭＯＳトランジスタ８９、９１がターン
オンし、電圧調整部１００の制御によりＮＭＯＳトラン
ジスタ８８がターンオンすると、ＮＭＯＳトランジスタ
８８、８９がＮＭＯＳトランジスタ８７に追加接続され
て又一つの並列経路が形成されるようになる。
【００４４】即ち、前記ロジックインバータのロジック
しきい電圧が一層低くなり、バーンイン進入電圧とバー
ンイン離脱電圧間のギャップが一層広くなり、ＮＭＯＳ
トランジスタ９０、９１においても前述と同様に電圧調
整部１００の制御により並列経路が形成される。このよ
うに、ＭＯＳトランジスタ８８〜９１は、夫々、ロジッ
クインバータのロジックしきい電圧を調整するロジック
しきい電圧低下調整の機能を有し、バーンイン進入電圧
とバーンイン離脱電圧間に所定のギャップが付与される
と、外部電圧Ｖｄｄが不安定であっても進入したバーン
インモードから容易に離脱し得なくなる。
しきい電圧が一層低くなり、バーンイン進入電圧とバー
ンイン離脱電圧間のギャップが一層広くなり、ＮＭＯＳ
トランジスタ９０、９１においても前述と同様に電圧調
整部１００の制御により並列経路が形成される。このよ
うに、ＭＯＳトランジスタ８８〜９１は、夫々、ロジッ
クインバータのロジックしきい電圧を調整するロジック
しきい電圧低下調整の機能を有し、バーンイン進入電圧
とバーンイン離脱電圧間に所定のギャップが付与される
と、外部電圧Ｖｄｄが不安定であっても進入したバーン
インモードから容易に離脱し得なくなる。
【００４５】かかる構成によれば、バーンイン信号が、
ロジックインバータの出力端にフィードバックされ、バ
ーンイン進入電圧とバーンイン離脱電圧間のヒステリシ
ス特性がバーンイン信号発生部のロジックしきい電圧の
調整により付与されるため、バーンイン進入電圧及びバ
ーンイン離脱電圧の状態変化に安定に対応し得るという
効果がある。
ロジックインバータの出力端にフィードバックされ、バ
ーンイン進入電圧とバーンイン離脱電圧間のヒステリシ
ス特性がバーンイン信号発生部のロジックしきい電圧の
調整により付与されるため、バーンイン進入電圧及びバ
ーンイン離脱電圧の状態変化に安定に対応し得るという
効果がある。
【００４６】また、バーンイン信号が外部電圧感知部７
０にフィードバックされないため、外部電圧感知部７０
の降下電圧を調整しなくても、外部電圧感知部７０の出
力端であるノードＤの電圧は一定となる。従って、外部
電圧感知部７０のＭＯＳトランジスタにしきい電圧の低
い特性を有するものを使用しなくてもよくなり、部品の
互換性が向上するという効果がある。
０にフィードバックされないため、外部電圧感知部７０
の降下電圧を調整しなくても、外部電圧感知部７０の出
力端であるノードＤの電圧は一定となる。従って、外部
電圧感知部７０のＭＯＳトランジスタにしきい電圧の低
い特性を有するものを使用しなくてもよくなり、部品の
互換性が向上するという効果がある。
【００４７】
【発明の効果】以上説明したように、請求項１の発明に
かかる半導体メモリのバーンイン感知回路によれば、バ
ーンイン進入電圧とバーンイン離脱電圧間のヒステリシ
ス特性がバーンイン信号発生手段の設定しきい電圧の調
整により付与されるので、バーンイン進入電圧及びバー
ンイン離脱電圧の状態変化に安定に対応し得るという効
果がある。
かかる半導体メモリのバーンイン感知回路によれば、バ
ーンイン進入電圧とバーンイン離脱電圧間のヒステリシ
ス特性がバーンイン信号発生手段の設定しきい電圧の調
整により付与されるので、バーンイン進入電圧及びバー
ンイン離脱電圧の状態変化に安定に対応し得るという効
果がある。
【００４８】且つ、バーンイン信号が外部電圧感知手段
ではなく、バーンイン信号発生手段にフィードバックさ
れて設定しきい電圧を低下させるので、外部電圧感知手
段の出力信号を安定化させることができる。請求項２の
発明にかかる半導体メモリのバーンイン感知回路によれ
ば、混入したノイズをＭＯＳキャパシタにより除去する
ことができ、バーンイン信号発生手段の入力信号を、さ
らに安定化することができる。
ではなく、バーンイン信号発生手段にフィードバックさ
れて設定しきい電圧を低下させるので、外部電圧感知手
段の出力信号を安定化させることができる。請求項２の
発明にかかる半導体メモリのバーンイン感知回路によれ
ば、混入したノイズをＭＯＳキャパシタにより除去する
ことができ、バーンイン信号発生手段の入力信号を、さ
らに安定化することができる。
【００４９】請求項３の発明にかかる回路によれば、ロ
ジックインバータによりバーンイン信号を発生させるこ
とができ、第１スイッチ、しきい電圧低下用トランジス
タによりフィードバックして設定しきい電圧を低下させ
てヒステリシス特性を得ることができる。請求項４の発
明にかかる半導体メモリのバーンイン感知回路によれ
ば、ロジックインバータを、ＰＭＯＳトランジスタ及び
ＮＭＯＳトランジスタによって構成することができ、し
かも最も簡易な構成にすることができる。
ジックインバータによりバーンイン信号を発生させるこ
とができ、第１スイッチ、しきい電圧低下用トランジス
タによりフィードバックして設定しきい電圧を低下させ
てヒステリシス特性を得ることができる。請求項４の発
明にかかる半導体メモリのバーンイン感知回路によれ
ば、ロジックインバータを、ＰＭＯＳトランジスタ及び
ＮＭＯＳトランジスタによって構成することができ、し
かも最も簡易な構成にすることができる。
【００５０】請求項５の発明にかかる半導体メモリのバ
ーンイン感知回路によれば、第１スイッチをＭＯＳトラ
ンジスタによって構成することができ、しきい電圧低下
用トランジスタをターンオンさせることができる。請求
項６の発明にかかる半導体メモリのバーンイン感知回路
によれば、第２スイッチを備えることにより、しきい電
圧低下用トランジスタがターンオフしているときは、よ
り確実にしきい電圧低下用トランジスタのターンオンを
禁止することができる。
ーンイン感知回路によれば、第１スイッチをＭＯＳトラ
ンジスタによって構成することができ、しきい電圧低下
用トランジスタをターンオンさせることができる。請求
項６の発明にかかる半導体メモリのバーンイン感知回路
によれば、第２スイッチを備えることにより、しきい電
圧低下用トランジスタがターンオフしているときは、よ
り確実にしきい電圧低下用トランジスタのターンオンを
禁止することができる。
【００５１】請求項７の発明にかかる半導体メモリのバ
ーンイン感知回路によれば、しきい電圧低下用トランジ
スタにより設定しきい電圧を低下させることができる。
請求項８の発明にかかる半導体メモリのバーンイン感知
回路によれば、より一層、設定しきい電圧を低下させる
ことができる。
ーンイン感知回路によれば、しきい電圧低下用トランジ
スタにより設定しきい電圧を低下させることができる。
請求項８の発明にかかる半導体メモリのバーンイン感知
回路によれば、より一層、設定しきい電圧を低下させる
ことができる。
【図１】本発明の実施の形態を示す回路図。
【図２】従来の回路図。
【図３】ヒステリシス特性の説明図。
７０ 外部電圧感知部 ８０ バーンイン信号発生部 １００ 電圧調整部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/04 (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 29/00 G01R 31/26 G01R 31/3185 G01R 31/28 H01L 27/04 H01L 21/822
Claims (8)
- 【請求項１】半導体メモリのチップに印加された外部電
圧のレベルを感知してバーンインテストを行うモードに
なったか否かを知らせるためのバーンイン信号を出力す
る半導体メモリのバーンイン感知回路であって、 前記外部電圧を感知して外部電圧に応じたレベルの信号
を出力する外部電圧感知手段と、 該外部電圧感知手段の出力信号の信号レベルを、予め設
定されたしきい電圧と比較し、該出力信号の信号レベル
が、設定されたしきい電圧以上になったときは、バーン
イン信号を発生させると共に、該バーンイン信号をフィ
ードバックして設定しきい電圧を設定値よりも低下させ
るバーンイン信号発生手段と、 を備えて構成されたことを特徴とする半導体メモリのバ
ーンイン感知回路。 - 【請求項２】前記外部電圧感知手段は、混入したノイズ
を除去するＭＯＳキャパシタを備えたことを特徴とする
請求項１記載の半導体メモリのバーンイン感知回路。 - 【請求項３】前記バーンイン信号発生手段は、 しきい電圧が予め設定され、外部電圧感知手段の出力信
号の信号レベルが設定しきい電圧以上になったとき、該
外部電圧感知手段の出力信号の信号レベルを反転して出
力するロジックインバータと、 前記外部電圧感知手段の出力信号の信号レベルの反転出
力に応じてバーンイン信号がフィードバックされたと
き、外部電圧感知手段の出力信号を伝達する第１スイッ
チと、 該第１スイッチにより伝達された外部電圧感知手段の出
力信号が印加されて、ロジックインバータの設定しきい
電圧を低下させるしきい電圧低下用トランジスタと、 を備えて構成されたことを特徴とする請求項１又は請求
項２記載の半導体メモリのバーンイン感知回路。 - 【請求項４】前記ロジックインバータは、外部電圧の電
源と接地間にＰＭＯＳトランジスタ及びＮＭＯＳトラン
ジスタが順次接続され、これらのＰＭＯＳトランジスタ
及びＮＭＯＳトランジスタの各ゲート端子に外部電圧感
知手段の出力信号が印加されるように構成されたことを
特徴とする請求項３記載の半導体メモリのバーンイン感
知回路。 - 【請求項５】前記第１スイッチは、ＭＯＳトランジスタ
からなり、ゲート端子に印加されるバーンイン信号が非
バーンインモードを示しているときはターンオフし、バ
ーンイン信号がバーンインモードを示しているときにタ
ーンオンして、しきい電圧低下用トランジスタをターン
オンさせるように構成されたことを特徴とする請求項３
又は請求項４記載の半導体メモリのバーンイン感知回
路。 - 【請求項６】前記第１スイッチがターンオフしたときに
ターンオンして、しきい電圧低下用トランジスタのター
ンオンを禁止し、第１スイッチがターンオンしたときに
ターンオフして、しきい電圧低下用トランジスタのター
ンオンの禁止を解除する第２スイッチを備えたことを特
徴とする請求項３〜請求項５のいずれか１つに記載の半
導体メモリのバーンイン感知回路。 - 【請求項７】前記しきい電圧低下用トランジスタは、ド
レイン端子がロジックインバータの出力端子に接続さ
れ、ソース端子が接地され、ゲート端子が第１スイッチ
の出力端子に接続されて、第１スイッチがターンオンし
たときにターンオンしてロジックインバータの設定しき
い電圧を低下させるように構成されたことを特徴とする
請求項３〜請求項６のいずれか１つに記載の半導体メモ
リのバーンイン感知回路。 - 【請求項８】前記バーンイン信号発生手段は、直列接続
された２つのＭＯＳトランジスタをしきい電圧低下用ト
ランジスタと並列に接続すると共に、外部制御信号を出
力するしきい電圧低下調整手段を備え、当該２つのＭＯ
Ｓトランジスタを、夫々、第１スイッチ及び所定外部制
御信号により制御してロジックインバータの所定しきい
電圧を一層低下させるように構成されたことを特徴とす
る請求項３〜請求項７のいずれか１つに記載の半導体メ
モリのバーンイン感知回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2457/1996 | 1996-02-01 | ||
| KR1019960002457A KR0179820B1 (ko) | 1996-02-01 | 1996-02-01 | 반도체 메모리의 번인 감지 회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09231798A JPH09231798A (ja) | 1997-09-05 |
| JP2881729B2 true JP2881729B2 (ja) | 1999-04-12 |
Family
ID=19450611
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9012151A Expired - Fee Related JP2881729B2 (ja) | 1996-02-01 | 1997-01-27 | 半導体メモリのバーンイン感知回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5844429A (ja) |
| JP (1) | JP2881729B2 (ja) |
| KR (1) | KR0179820B1 (ja) |
| DE (1) | DE19630913B4 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100462101B1 (ko) * | 1997-10-25 | 2005-04-06 | 삼성전자주식회사 | 번인 전압 제어 방법 |
| US6259285B1 (en) * | 1997-12-05 | 2001-07-10 | Intel Corporation | Method and apparatus for detecting supply power loss |
| US7102421B1 (en) * | 1998-04-20 | 2006-09-05 | Vanguard International Semiconductor Corporation | Dynamically adjustable on-chip supply voltage generation |
| US6768355B1 (en) * | 2001-05-03 | 2004-07-27 | National Semiconductor Corporation, Inc. | Transient rejecting circuit |
| KR100452334B1 (ko) * | 2002-10-30 | 2004-10-12 | 삼성전자주식회사 | 반도체 메모리 장치의 모드진입 제어회로 및 모드진입 방법 |
| US6897671B1 (en) * | 2004-03-01 | 2005-05-24 | Transmeta Corporation | System and method for reducing heat dissipation during burn-in |
| US6900650B1 (en) * | 2004-03-01 | 2005-05-31 | Transmeta Corporation | System and method for controlling temperature during burn-in |
| US7248988B2 (en) * | 2004-03-01 | 2007-07-24 | Transmeta Corporation | System and method for reducing temperature variation during burn in |
| US7141998B1 (en) * | 2005-05-19 | 2006-11-28 | International Business Machines Corporation | Method and apparatus for burn-in optimization |
| US7750694B1 (en) * | 2008-11-11 | 2010-07-06 | Altera Corporation | Power on reset circuitry for manufacturability and security using a fuse |
| CN106896635B (zh) * | 2017-03-22 | 2018-11-16 | 青岛海信电器股份有限公司 | 一种激光器驱动电流毛刺去除电路和方法 |
| CN106896634B (zh) * | 2017-03-22 | 2019-03-29 | 青岛海信电器股份有限公司 | 一种激光器驱动电流毛刺去除电路和方法 |
| JP7175555B2 (ja) * | 2018-03-09 | 2022-11-21 | エイブリック株式会社 | テスト回路及び半導体装置 |
| CN112130614B (zh) * | 2019-06-24 | 2021-11-02 | 华邦电子股份有限公司 | 反向偏压调整器 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5877317A (ja) * | 1981-11-02 | 1983-05-10 | Matsushita Electric Ind Co Ltd | シユミツト・トリガ回路 |
| US4539489A (en) * | 1983-06-22 | 1985-09-03 | Motorola, Inc. | CMOS Schmitt trigger circuit |
| US4970408A (en) * | 1989-10-30 | 1990-11-13 | Motorola, Inc. | CMOS power-on reset circuit |
| US5075572A (en) * | 1990-05-18 | 1991-12-24 | Texas Instruments Incorporated | Detector and integrated circuit device including charge pump circuits for high load conditions |
| JPH04192716A (ja) * | 1990-11-26 | 1992-07-10 | Mitsubishi Electric Corp | Ｍｏｓトランジスタ出力回路 |
| JPH05122035A (ja) * | 1991-05-10 | 1993-05-18 | Fuji Electric Co Ltd | 駆動電源内蔵型半導体装置 |
| KR940008286B1 (ko) * | 1991-08-19 | 1994-09-09 | 삼성전자 주식회사 | 내부전원발생회로 |
| KR930008886B1 (ko) * | 1991-08-19 | 1993-09-16 | 삼성전자 주식회사 | 전기적으로 프로그램 할 수 있는 내부전원 발생회로 |
| KR940004408B1 (ko) * | 1991-08-23 | 1994-05-25 | 삼성전자 주식회사 | 반도체 메모리 장치의 자동 스트레스 모드 테스트장치 |
| JP3147991B2 (ja) * | 1992-05-25 | 2001-03-19 | 株式会社東芝 | 半導体記憶装置 |
| KR960005387Y1 (ko) * | 1992-09-24 | 1996-06-28 | 문정환 | 반도체 메모리의 번 인 테스트(Burn-In Test) 장치 |
| US5459437A (en) * | 1994-05-10 | 1995-10-17 | Integrated Device Technology | Logic gate with controllable hysteresis and high frequency voltage controlled oscillator |
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| US5467256A (en) * | 1995-01-03 | 1995-11-14 | Chia Yi Enterprise Co., Ltd. | Knife with lighting fixture |
| US5644266A (en) * | 1995-11-13 | 1997-07-01 | Chen; Ming-Jer | Dynamic threshold voltage scheme for low voltage CMOS inverter |
-
1996
- 1996-02-01 KR KR1019960002457A patent/KR0179820B1/ko not_active IP Right Cessation
- 1996-07-15 US US08/683,632 patent/US5844429A/en not_active Expired - Lifetime
- 1996-07-31 DE DE19630913A patent/DE19630913B4/de not_active Expired - Fee Related
-
1997
- 1997-01-27 JP JP9012151A patent/JP2881729B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR970063273A (ko) | 1997-09-12 |
| DE19630913A1 (de) | 1997-08-07 |
| DE19630913B4 (de) | 2012-08-09 |
| KR0179820B1 (ko) | 1999-04-15 |
| US5844429A (en) | 1998-12-01 |
| JPH09231798A (ja) | 1997-09-05 |
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