JP3147991B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/14—Implementation of control logic, e.g. test mode decoders
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に係
り、特に例えばＤＲＡＭ（ダイナミック型ランダムアク
セスメモリ）に対して電圧ストレステストを行うテスト
モードの設定・解除を行うための制御回路に関する。
り、特に例えばＤＲＡＭ（ダイナミック型ランダムアク
セスメモリ）に対して電圧ストレステストを行うテスト
モードの設定・解除を行うための制御回路に関する。
【０００２】
【従来の技術】集積回路の微細加工技術の進歩に伴い、
ＤＲＡＭの記憶ビット数が増大するにつれて、ビットの
機能テストやバーンインテストに必要な時間が増大し、
製造コストに占めるテストコストの割合が大きくなって
きている。
ＤＲＡＭの記憶ビット数が増大するにつれて、ビットの
機能テストやバーンインテストに必要な時間が増大し、
製造コストに占めるテストコストの割合が大きくなって
きている。
【０００３】この対策の１つとして、１ＭビットＤＲＡ
Ｍの世代から、複数ビットを同時にテストすることによ
りビットの機能テストの時間を短縮する複数ビット並列
テストモードを採用している。この場合、パッケージに
封入された後のＤＲＡＭに対してユーザーがテストする
ことが可能となるように、ＤＲＡＭの電源電圧が通常動
作時に使用される値の時に通常動作時には使われない入
力クロックのサイクルを与えることによってテストモー
ドにエントリー（設定）するように設計している。上記
した通常動作時には使われない入力クロックのサイクル
は、例えばＷＣＢＲサイクル、つまり、ＷＥ（ライトイ
ネーブル）信号とＣＡＳ（カラムアドレスストローブ）
信号をＲＡＳ（ロウアドレスストローブ）信号よりも早
く活性レベルにするサイクルである。このようにするこ
とで、通常の動作には何等影響を与えることなく、複数
ビット並列テストモードの選択が可能となる。
Ｍの世代から、複数ビットを同時にテストすることによ
りビットの機能テストの時間を短縮する複数ビット並列
テストモードを採用している。この場合、パッケージに
封入された後のＤＲＡＭに対してユーザーがテストする
ことが可能となるように、ＤＲＡＭの電源電圧が通常動
作時に使用される値の時に通常動作時には使われない入
力クロックのサイクルを与えることによってテストモー
ドにエントリー（設定）するように設計している。上記
した通常動作時には使われない入力クロックのサイクル
は、例えばＷＣＢＲサイクル、つまり、ＷＥ（ライトイ
ネーブル）信号とＣＡＳ（カラムアドレスストローブ）
信号をＲＡＳ（ロウアドレスストローブ）信号よりも早
く活性レベルにするサイクルである。このようにするこ
とで、通常の動作には何等影響を与えることなく、複数
ビット並列テストモードの選択が可能となる。
【０００４】一方、ＤＲＡＭにおいては、ワード線がゲ
ート電極に連なっているメモリセルのトランスファゲー
ト用トランジスタ（セルトランジスタ）のゲート絶縁膜
に最も高い高電界（電圧ストレス）が印加されるので、
この箇所で信頼性上の問題が起こる確率が高い。また、
ＤＲＡＭは、世代が１つ進む毎にリフレッシュサイクル
は２倍になっているため、通常のサイクルを繰り返して
いる場合においてワード線に高電界が印加されるデュー
ティー比は世代毎に半減している。
ート電極に連なっているメモリセルのトランスファゲー
ト用トランジスタ（セルトランジスタ）のゲート絶縁膜
に最も高い高電界（電圧ストレス）が印加されるので、
この箇所で信頼性上の問題が起こる確率が高い。また、
ＤＲＡＭは、世代が１つ進む毎にリフレッシュサイクル
は２倍になっているため、通常のサイクルを繰り返して
いる場合においてワード線に高電界が印加されるデュー
ティー比は世代毎に半減している。
【０００５】従来、ＤＲＡＭのバーンインは、電源電圧
を上げてセルトランジスタのゲート絶縁膜に印加する電
界を加速しているが、ワード線を順次選択しているの
で、セルトランジスタのゲート絶縁膜のスクリーニング
に時間がかかり過ぎていた。従って、ＤＲＡＭの世代が
変わっても、セルトランジスタのゲート絶縁膜に高電界
をかけてスクリーニングするのに必要な時間の合計が一
定だとすれば、バーンインテスト時間は世代毎に２倍に
伸びて行く。
を上げてセルトランジスタのゲート絶縁膜に印加する電
界を加速しているが、ワード線を順次選択しているの
で、セルトランジスタのゲート絶縁膜のスクリーニング
に時間がかかり過ぎていた。従って、ＤＲＡＭの世代が
変わっても、セルトランジスタのゲート絶縁膜に高電界
をかけてスクリーニングするのに必要な時間の合計が一
定だとすれば、バーンインテスト時間は世代毎に２倍に
伸びて行く。
【０００６】そこで、ＤＲＡＭのバーンインテスト時間
を短縮する必要が今後ますます出てくる。その解決策の
１つとして、通常動作時よりも同時に選択されるワード
線の本数を増やした状態でバーンインを行うモード（以
下、このモードを、従来の通常のバーンインモードと区
別するために、時短方式のバーンインテストモードと称
する。）を搭載することが提案されている。
を短縮する必要が今後ますます出てくる。その解決策の
１つとして、通常動作時よりも同時に選択されるワード
線の本数を増やした状態でバーンインを行うモード（以
下、このモードを、従来の通常のバーンインモードと区
別するために、時短方式のバーンインテストモードと称
する。）を搭載することが提案されている。
【０００７】この時短方式のバーンインテストモードを
実現する手段の１つは、通常動作時には使用されない電
圧ストレステスト専用パッドをチップ上に余分に設けて
おき、ウェハー状態でのバーンインテスト時に上記パッ
ドにストレス電圧を印加することにより、通常動作時に
選択される本数よりも多くのワード線を同時に選択した
状態に設定し、この状態でバーンインテストを行うする
ものである。
実現する手段の１つは、通常動作時には使用されない電
圧ストレステスト専用パッドをチップ上に余分に設けて
おき、ウェハー状態でのバーンインテスト時に上記パッ
ドにストレス電圧を印加することにより、通常動作時に
選択される本数よりも多くのワード線を同時に選択した
状態に設定し、この状態でバーンインテストを行うする
ものである。
【０００８】しかし、上記した電圧ストレステスト専用
パッドを使用するバーンインテストモードは、パッケー
ジに封入された後のＤＲＡＭに対して、ユーザーが電圧
ストレステストを行うことができない。
パッドを使用するバーンインテストモードは、パッケー
ジに封入された後のＤＲＡＭに対して、ユーザーが電圧
ストレステストを行うことができない。
【０００９】また、前記時短方式のバーンインテストモ
ードを実現する手段の他の１つは、例えば特願平２−４
１８３７１号により提案されているように、外部から制
御信号を入力することにより、通常動作時に選択される
本数よりも多くのワード線を同時に選択した状態に設定
し、この状態でバーンインテストを行うものである。こ
れにより、電圧ストレステスト専用パッドを必要とせず
に、ウェハー状態あるいはパッケージに封入した後の状
態で時短方式のバーンインテストモードに設定すること
が可能である。
ードを実現する手段の他の１つは、例えば特願平２−４
１８３７１号により提案されているように、外部から制
御信号を入力することにより、通常動作時に選択される
本数よりも多くのワード線を同時に選択した状態に設定
し、この状態でバーンインテストを行うものである。こ
れにより、電圧ストレステスト専用パッドを必要とせず
に、ウェハー状態あるいはパッケージに封入した後の状
態で時短方式のバーンインテストモードに設定すること
が可能である。
【００１０】上記したように制御信号を入力することに
より時短方式のバーンインテストモードを採用する場
合、通常アクセスモード、通常のバーンインモード、標
準化されている複数ビット並列テストモードの設定手順
と矛盾することなく、時短方式のバーンインテストモー
ドに設定する手順を組み込むことが望ましい。また、上
記時短方式のバーンインテストモードから抜け出すため
の手順についても具体化が望まれる。
より時短方式のバーンインテストモードを採用する場
合、通常アクセスモード、通常のバーンインモード、標
準化されている複数ビット並列テストモードの設定手順
と矛盾することなく、時短方式のバーンインテストモー
ドに設定する手順を組み込むことが望ましい。また、上
記時短方式のバーンインテストモードから抜け出すため
の手順についても具体化が望まれる。
【００１１】
【発明が解決しようとする課題】本発明は上記の事情に
鑑みてなされたもので、電圧ストレステスト専用パッド
を必要とせずに、ウェハー状態あるいはパッケージに封
入した後の状態で所望の電圧ストレステストモードに設
定する手順を、通常アクセスモード、通常のバーンイン
モード、標準化されている複数ビット並列テストモード
の設定手順と矛盾することなく組み込むことができ、し
かも、ノイズ等で誤って設定される確率を低く抑えるこ
とができる半導体記憶装置を提供することを目的とす
る。
鑑みてなされたもので、電圧ストレステスト専用パッド
を必要とせずに、ウェハー状態あるいはパッケージに封
入した後の状態で所望の電圧ストレステストモードに設
定する手順を、通常アクセスモード、通常のバーンイン
モード、標準化されている複数ビット並列テストモード
の設定手順と矛盾することなく組み込むことができ、し
かも、ノイズ等で誤って設定される確率を低く抑えるこ
とができる半導体記憶装置を提供することを目的とす
る。
【００１２】
【課題を解決するための手段】本発明の半導体記憶装置
は、半導体メモリ回路と、電源電圧が通常動作時に使用
される値よりも大きな値ＶCCINに設定され、且つ、通常
動作時には用いないクロック信号の組み合わせが入力す
ることにより、上記半導体メモリ回路が所定の電圧スト
レステストモードに入るように制御するテストモード制
御回路とを具備することを特徴とする。
は、半導体メモリ回路と、電源電圧が通常動作時に使用
される値よりも大きな値ＶCCINに設定され、且つ、通常
動作時には用いないクロック信号の組み合わせが入力す
ることにより、上記半導体メモリ回路が所定の電圧スト
レステストモードに入るように制御するテストモード制
御回路とを具備することを特徴とする。
【００１３】
【作用】所望の電圧ストレステストモード（例えば通常
動作時に選択される本数よりも多くのワード線に同時に
電圧ストレスを印加する時短方式の電圧ストレステスト
モード）に設定するための手順が、半導体メモリ回路の
通常アクセスモード、通常のバーンインモード、標準化
されている複数ビット並列テストモードの設定手順と矛
盾しない。
動作時に選択される本数よりも多くのワード線に同時に
電圧ストレスを印加する時短方式の電圧ストレステスト
モード）に設定するための手順が、半導体メモリ回路の
通常アクセスモード、通常のバーンインモード、標準化
されている複数ビット並列テストモードの設定手順と矛
盾しない。
【００１４】従って、所望の電圧ストレステストモード
に設定するための特別なパッドを必要とすることなく、
ウェハー状態あるいはパッケージに封入した後の状態で
所望のテストモードに設定することが可能になる。
に設定するための特別なパッドを必要とすることなく、
ウェハー状態あるいはパッケージに封入した後の状態で
所望のテストモードに設定することが可能になる。
【００１５】また、通常動作時には用いないクロック信
号の組み合わせを用いて所望の電圧ストレステストモー
ドに入るので、ノイズ等によって誤って電圧ストレステ
ストモードに設定される確率が非常に低い。
号の組み合わせを用いて所望の電圧ストレステストモー
ドに入るので、ノイズ等によって誤って電圧ストレステ
ストモードに設定される確率が非常に低い。
【００１６】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は、本発明の途中で考えられた半導体
記憶装置の一例であるＤＲＡＭの一部を示す。
に説明する。図１は、本発明の途中で考えられた半導体
記憶装置の一例であるＤＲＡＭの一部を示す。
【００１７】図１において、ＤＲＡＭ回路１は、通常ア
クセスモード、通常のバーンインモード、標準化されて
いる複数ビット並列テストモードを有すると共に、通常
動作時に選択される本数よりも多くのワード線に同時に
電圧ストレスを印加する時短方式のバーンインテストモ
ードを有する。この時短方式のバーンインテストモード
は、バーンインテストモード制御回路１０からのバーン
インテスト制御信号ＢＩＴにより設定／解除が制御され
る。
クセスモード、通常のバーンインモード、標準化されて
いる複数ビット並列テストモードを有すると共に、通常
動作時に選択される本数よりも多くのワード線に同時に
電圧ストレスを印加する時短方式のバーンインテストモ
ードを有する。この時短方式のバーンインテストモード
は、バーンインテストモード制御回路１０からのバーン
インテスト制御信号ＢＩＴにより設定／解除が制御され
る。
【００１８】上記バーンインテストモード制御回路１０
において、１１はテストモード設定回路、１２はテスト
モード解除回路、１３は二入力ナンドゲート、１４はフ
リップフロップ回路、Ｔ１〜Ｔ９はエンハンスメント型
のＮチャネルＭＯＳトランジスタ、Ｎ１〜Ｎ６は内部ノ
ード、ＶCCは電源電位、ＶSSは接地電位である。
において、１１はテストモード設定回路、１２はテスト
モード解除回路、１３は二入力ナンドゲート、１４はフ
リップフロップ回路、Ｔ１〜Ｔ９はエンハンスメント型
のＮチャネルＭＯＳトランジスタ、Ｎ１〜Ｎ６は内部ノ
ード、ＶCCは電源電位、ＶSSは接地電位である。
【００１９】上記テストモード設定回路１１は、抵抗Ｒ
１およびトランジスタＴ１がＶCCノードと接地ノードと
の間に直列に接続されてなるインバータ１５と、それぞ
れダイオード接続された４段のトランジスタＴ２〜Ｔ５
および抵抗Ｒ２がＶCCノードと接地ノードとの間に直列
に接続されてなり、上記トランジスタＴ２と抵抗Ｒ２と
の接続点（ノードＮ１）の電圧を前記トランジスタＴ１
のゲートに供給する分圧回路１６と、上記インバータ１
５の出力ノードＮ２に入力端が接続されたインバータ１
７とからなる。
１およびトランジスタＴ１がＶCCノードと接地ノードと
の間に直列に接続されてなるインバータ１５と、それぞ
れダイオード接続された４段のトランジスタＴ２〜Ｔ５
および抵抗Ｒ２がＶCCノードと接地ノードとの間に直列
に接続されてなり、上記トランジスタＴ２と抵抗Ｒ２と
の接続点（ノードＮ１）の電圧を前記トランジスタＴ１
のゲートに供給する分圧回路１６と、上記インバータ１
５の出力ノードＮ２に入力端が接続されたインバータ１
７とからなる。
【００２０】前記ナンドゲート１３は、上記テストモー
ド設定回路１１の出力ノードＮ３に一方の入力端が接続
され、他方の入力端にＷＣＢＲ信号が入力する。このＷ
ＣＢＲ信号は、通常動作時には低レベル（“Ｌ”レベ
ル）であるが、ＷＣＢＲサイクルが指定された時に高レ
ベル（“Ｈ”レベル）になる信号である。
ド設定回路１１の出力ノードＮ３に一方の入力端が接続
され、他方の入力端にＷＣＢＲ信号が入力する。このＷ
ＣＢＲ信号は、通常動作時には低レベル（“Ｌ”レベ
ル）であるが、ＷＣＢＲサイクルが指定された時に高レ
ベル（“Ｈ”レベル）になる信号である。
【００２１】前記テストモード解除回路１２は、抵抗Ｒ
３およびトランジスタＴ６がＶCCノードと接地ノードと
の間に直列に接続されてなるインバータ１８と、それぞ
れダイオード接続された３段のトランジスタＴ６〜Ｔ８
および抵抗Ｒ４がＶCCノードと接地ノードとの間に直列
に接続されてなり、上記トランジスタＴ７と抵抗Ｒ４と
の接続点（ノードＮ４）の電圧を前記トランジスタＴ６
のゲートに供給する分圧回路１９と、上記インバータ１
８の出力ノードＮ５に入力端が接続されたインバータ２
０とからなる。
３およびトランジスタＴ６がＶCCノードと接地ノードと
の間に直列に接続されてなるインバータ１８と、それぞ
れダイオード接続された３段のトランジスタＴ６〜Ｔ８
および抵抗Ｒ４がＶCCノードと接地ノードとの間に直列
に接続されてなり、上記トランジスタＴ７と抵抗Ｒ４と
の接続点（ノードＮ４）の電圧を前記トランジスタＴ６
のゲートに供給する分圧回路１９と、上記インバータ１
８の出力ノードＮ５に入力端が接続されたインバータ２
０とからなる。
【００２２】前記フリップフロップ回路１４は、２個の
２入力ナンドゲートが交差接続されて構成されており、
セット入力端に前記ナンドゲート１３の出力が入力し、
リセット入力端に前記テストモード解除回路１２の出力
が入力し、プリセット入力端にプリセット信号／ＰＲＳ
Ｔが入力する。そして、上記フリップフロップ回路１４
のセット出力端の出力が前記バーンインテスト制御信号
ＢＩＴとして用いられる。
２入力ナンドゲートが交差接続されて構成されており、
セット入力端に前記ナンドゲート１３の出力が入力し、
リセット入力端に前記テストモード解除回路１２の出力
が入力し、プリセット入力端にプリセット信号／ＰＲＳ
Ｔが入力する。そして、上記フリップフロップ回路１４
のセット出力端の出力が前記バーンインテスト制御信号
ＢＩＴとして用いられる。
【００２３】なお、上記／ＰＲＳＴ信号は、電源投入時
から一定期間“Ｌ”レベルを保ち、この一定期間はフリ
ップフロップ回路１４をリセット状態（ＢＩＴ信号は
“Ｌ”レベル状態）に確定するが、その後は“Ｈ”レベ
ルとなり、無視される。図２は、図１の制御回路１０の
内部ノードＮ１〜Ｎ６のＶCC依存性を示す。
から一定期間“Ｌ”レベルを保ち、この一定期間はフリ
ップフロップ回路１４をリセット状態（ＢＩＴ信号は
“Ｌ”レベル状態）に確定するが、その後は“Ｈ”レベ
ルとなり、無視される。図２は、図１の制御回路１０の
内部ノードＮ１〜Ｎ６のＶCC依存性を示す。
【００２４】ＶCCが上昇する時、ノードＮ１の電位がト
ランジスタＴ１の閾値電圧Ｖthよりも大きくなると、ノ
ードＮ２が“Ｌ”レベルに落ち、ノードＮ３が“Ｈ”レ
ベルに持ち上がる。一方、ノードＮ４の電位がトランジ
スタＴ６の閾値電圧Ｖthよりも大きくなると、ノードＮ
５が“Ｌ”レベルに落ち、ノードＮ６が“Ｈ”レベルに
持ち上がる。
ランジスタＴ１の閾値電圧Ｖthよりも大きくなると、ノ
ードＮ２が“Ｌ”レベルに落ち、ノードＮ３が“Ｈ”レ
ベルに持ち上がる。一方、ノードＮ４の電位がトランジ
スタＴ６の閾値電圧Ｖthよりも大きくなると、ノードＮ
５が“Ｌ”レベルに落ち、ノードＮ６が“Ｈ”レベルに
持ち上がる。
【００２５】実際は、トランジスタＴ２〜Ｔ５はそれぞ
れソースが接地レベルから浮くので別々の基板バイアス
効果が働き、それぞれの閾値電圧Ｖthは順番に高くなっ
てゆくが、ほぼＶCC＞５×Ｖth（例えば６Ｖ）でノード
Ｎ３は“Ｈ”レベルになる。また、トランジスタＴ７〜
Ｔ９はそれぞれソースが接地レベルから浮くので別々の
基板バイアス効果が働き、それぞれの閾値電圧Ｖthは順
番に高くなってゆくが、ほぼＶCC＞４×Ｖth（例えば４
Ｖ）でノードＮ５は“Ｌ”レベルになる。
れソースが接地レベルから浮くので別々の基板バイアス
効果が働き、それぞれの閾値電圧Ｖthは順番に高くなっ
てゆくが、ほぼＶCC＞５×Ｖth（例えば６Ｖ）でノード
Ｎ３は“Ｈ”レベルになる。また、トランジスタＴ７〜
Ｔ９はそれぞれソースが接地レベルから浮くので別々の
基板バイアス効果が働き、それぞれの閾値電圧Ｖthは順
番に高くなってゆくが、ほぼＶCC＞４×Ｖth（例えば４
Ｖ）でノードＮ５は“Ｌ”レベルになる。
【００２６】上記とは逆に、ＶCCが降下する時、ノード
Ｎ１の電位がトランジスタＴ１の閾値電圧Ｖthよりも小
さくなると、ノードＮ２が“Ｈ”レベルになり、ノード
Ｎ３が“Ｌ”レベルになる。一方、ノードＮ４の電位が
トランジスタＴ６の閾値電圧Ｖthよりも小さくなると、
ノードＮ５が“Ｈ”レベルになる。
Ｎ１の電位がトランジスタＴ１の閾値電圧Ｖthよりも小
さくなると、ノードＮ２が“Ｈ”レベルになり、ノード
Ｎ３が“Ｌ”レベルになる。一方、ノードＮ４の電位が
トランジスタＴ６の閾値電圧Ｖthよりも小さくなると、
ノードＮ５が“Ｈ”レベルになる。
【００２７】従って、ＶCCが６Ｖ以上の時にＷＣＢＲサ
イクルを実行すると、ナンドゲート１３の二入力が共に
“Ｈ”レベルになり、その出力が“Ｌ”レベルになるの
で、フリップフロップ回路１４がセット状態になり、Ｂ
ＩＴ信号が“Ｈ”レベルになってＤＲＡＭ回路１が時短
方式のバーンインテストモードに入る。なお、この時、
ノードＮ４の電位がトランジスタＴ６の閾値電圧Ｖthよ
りも大きく、ノードＮ５が“Ｌ”レベル、ノードＮ６が
“Ｈ”レベルになっているので、フリップフロップ回路
１４のリセット入力は無効状態になっている。
イクルを実行すると、ナンドゲート１３の二入力が共に
“Ｈ”レベルになり、その出力が“Ｌ”レベルになるの
で、フリップフロップ回路１４がセット状態になり、Ｂ
ＩＴ信号が“Ｈ”レベルになってＤＲＡＭ回路１が時短
方式のバーンインテストモードに入る。なお、この時、
ノードＮ４の電位がトランジスタＴ６の閾値電圧Ｖthよ
りも大きく、ノードＮ５が“Ｌ”レベル、ノードＮ６が
“Ｈ”レベルになっているので、フリップフロップ回路
１４のリセット入力は無効状態になっている。
【００２８】これに対して、ＶCCが４Ｖ以下の時には、
ノードＮ４の電位がトランジスタＴ６の閾値電圧Ｖthよ
りも小さく、ノードＮ５が“Ｈ”レベル、ノードＮ６が
“Ｌ”レベルになるので、フリップフロップ回路１４が
リセット状態になり、ＢＩＴ信号が“Ｌ”レベルになっ
てＤＲＡＭ回路１が前記バーンインテストモードから抜
け出す。なお、この時、ノードＮ１の電位がトランジス
タＴ１の閾値電圧Ｖthよりも小さく、ノードＮ２が
“Ｈ”レベル、ノードＮ３が“Ｌ”レベルになり、ナン
ドゲート１３の出力が“Ｈ”レベルになっているので、
フリップフロップ回路１４のセット入力は無効状態にな
っている。
ノードＮ４の電位がトランジスタＴ６の閾値電圧Ｖthよ
りも小さく、ノードＮ５が“Ｈ”レベル、ノードＮ６が
“Ｌ”レベルになるので、フリップフロップ回路１４が
リセット状態になり、ＢＩＴ信号が“Ｌ”レベルになっ
てＤＲＡＭ回路１が前記バーンインテストモードから抜
け出す。なお、この時、ノードＮ１の電位がトランジス
タＴ１の閾値電圧Ｖthよりも小さく、ノードＮ２が
“Ｈ”レベル、ノードＮ３が“Ｌ”レベルになり、ナン
ドゲート１３の出力が“Ｈ”レベルになっているので、
フリップフロップ回路１４のセット入力は無効状態にな
っている。
【００２９】つまり、図１中の制御回路１０において
は、テストモード設定回路１１における４段のダイオー
ド接続されたトランジスタＴ２〜Ｔ５がテストモードを
設定する際の電源電圧の値ＶCCINを決め、テストモード
解除回路１２における３段のダイオード接続されたトラ
ンジスタＴ７〜Ｔ９がテストモードを解除する際の電源
電圧の値ＶCCOUT を決めている。このＶCCOUT は、前記
ＶCCINよりも有意に小さく、バーンインテストモード時
に使用される電源電圧の値、例えば５Ｖよりも小さな値
である。図３は、図１のＤＲＡＭで時短方式のバーンイ
ンテストモードを実行させるためのサイクルを示してい
る。
は、テストモード設定回路１１における４段のダイオー
ド接続されたトランジスタＴ２〜Ｔ５がテストモードを
設定する際の電源電圧の値ＶCCINを決め、テストモード
解除回路１２における３段のダイオード接続されたトラ
ンジスタＴ７〜Ｔ９がテストモードを解除する際の電源
電圧の値ＶCCOUT を決めている。このＶCCOUT は、前記
ＶCCINよりも有意に小さく、バーンインテストモード時
に使用される電源電圧の値、例えば５Ｖよりも小さな値
である。図３は、図１のＤＲＡＭで時短方式のバーンイ
ンテストモードを実行させるためのサイクルを示してい
る。
【００３０】まず、ＶCCを通常使用条件の値（例えば３
Ｖ）まで立ち上げて、ＤＲＡＭ回路１の初期化のために
必要なダミーサイクル（ＲＡＳオンリーリフレッシュサ
イクル）を８回行う。その後、ＶCCを６Ｖまで持ち上
げ、さらに、ＷＣＢＲサイクルのクロックを入力する。
すると、制御回路１０によりＢＩＴ信号が立ち上がり、
時短方式のバーンインテストモードに入る。そして、も
しも必要であれば、ＶCCをバーンイン電圧（この場合は
５Ｖ）まで下げて電圧ストレスをかける。本例では、時
短方式のバーンインテストモードにおいて、例えば／Ｃ
ＡＳ信号を／ＲＡＳ信号よりも早く活性レベルにするＣ
ＢＲサイクルのクロックを入力することにより、通常動
作時に選択される本数よりも多くのワード線（例えば全
ワード線）に直流的にＶCCのストレスをかける直流スト
レステストモードに入る場合を示している。
Ｖ）まで立ち上げて、ＤＲＡＭ回路１の初期化のために
必要なダミーサイクル（ＲＡＳオンリーリフレッシュサ
イクル）を８回行う。その後、ＶCCを６Ｖまで持ち上
げ、さらに、ＷＣＢＲサイクルのクロックを入力する。
すると、制御回路１０によりＢＩＴ信号が立ち上がり、
時短方式のバーンインテストモードに入る。そして、も
しも必要であれば、ＶCCをバーンイン電圧（この場合は
５Ｖ）まで下げて電圧ストレスをかける。本例では、時
短方式のバーンインテストモードにおいて、例えば／Ｃ
ＡＳ信号を／ＲＡＳ信号よりも早く活性レベルにするＣ
ＢＲサイクルのクロックを入力することにより、通常動
作時に選択される本数よりも多くのワード線（例えば全
ワード線）に直流的にＶCCのストレスをかける直流スト
レステストモードに入る場合を示している。
【００３１】このバーンインテストモードの終了後、Ｖ
CCを通常使用条件の値（３Ｖ）まで下げればＢＩＴ信号
は“Ｌ”レベルに下がり、上記バーンインテストモード
から抜け出す。
CCを通常使用条件の値（３Ｖ）まで下げればＢＩＴ信号
は“Ｌ”レベルに下がり、上記バーンインテストモード
から抜け出す。
【００３２】図１のＤＲＡＭは、ＶCC＞６Ｖ、且つ、Ｗ
ＣＢＲサイクルで時短方式のバーンインテストモードに
入り、ＶCC＜４Ｖで上記バーンインテストモードから抜
け出すので、以下の（１）〜（３）に述べるような利点
がある。
ＣＢＲサイクルで時短方式のバーンインテストモードに
入り、ＶCC＜４Ｖで上記バーンインテストモードから抜
け出すので、以下の（１）〜（３）に述べるような利点
がある。
【００３３】（１）、通常アクセスモードと異なる手順
で時短方式のバーンインテストモードに設定することが
可能であり、従来の標準化されている複数ビット並列テ
ストモードの設定手順と矛盾しない。しかも、複数ビッ
ト並列テストモードの設定サイクル（通常使用条件のＶ
CCの値でのＷＣＢＲサイクル）に対して上位互換性があ
る。また、通常のバーンインモード（電源電圧ＶCCを高
くし、ワード線を順次選択する従来通りの方法でバーン
インを行うモード）に対しても上位互換性がある。この
通常のバーンインモードは、ただ単に電源電圧ＶCCが高
いだけのモードである場合のほか、電源電圧変換回路を
使用している場合やワード線のレベルを制限している時
にそのレベルを通常動作時とは変えて加速したモードで
ある場合が考えられる。
で時短方式のバーンインテストモードに設定することが
可能であり、従来の標準化されている複数ビット並列テ
ストモードの設定手順と矛盾しない。しかも、複数ビッ
ト並列テストモードの設定サイクル（通常使用条件のＶ
CCの値でのＷＣＢＲサイクル）に対して上位互換性があ
る。また、通常のバーンインモード（電源電圧ＶCCを高
くし、ワード線を順次選択する従来通りの方法でバーン
インを行うモード）に対しても上位互換性がある。この
通常のバーンインモードは、ただ単に電源電圧ＶCCが高
いだけのモードである場合のほか、電源電圧変換回路を
使用している場合やワード線のレベルを制限している時
にそのレベルを通常動作時とは変えて加速したモードで
ある場合が考えられる。
【００３４】従って、時短方式のバーンインテストモー
ドに設定するために特別なパッドを必要としないので、
ウェハー状態あるいはパッケージに封入した後の状態で
時短方式のバーンインテストモードに設定することが可
能になる。これにより、ウェハー状態で時短方式のバー
ンインテストを行う場合には通常の機能テストで使用さ
れるテスト装置（プローブカードなど）を用いることが
でき、パッケージに封入した後に時短方式のバーンイン
テストを行う場合には通常のメモリテスタを用いること
ができる。
ドに設定するために特別なパッドを必要としないので、
ウェハー状態あるいはパッケージに封入した後の状態で
時短方式のバーンインテストモードに設定することが可
能になる。これにより、ウェハー状態で時短方式のバー
ンインテストを行う場合には通常の機能テストで使用さ
れるテスト装置（プローブカードなど）を用いることが
でき、パッケージに封入した後に時短方式のバーンイン
テストを行う場合には通常のメモリテスタを用いること
ができる。
【００３５】（２）、通常動作時には用いないタイミン
グ（この場合、ＷＣＢＲサイクル）との組み合わせで時
短方式のバーンインテストモードに入るので、ノイズ等
によって誤ってテストモードに設定される確率が非常に
低い。
グ（この場合、ＷＣＢＲサイクル）との組み合わせで時
短方式のバーンインテストモードに入るので、ノイズ等
によって誤ってテストモードに設定される確率が非常に
低い。
【００３６】（３）、テストモード設定／解除のＶCCの
値に履歴を持たせてあるので、例えば通常使用時のＶCC
の値とバーンイン時のＶCCの値との間にあまり電圧差が
ないような場合でも、時短方式のバーンインテストモー
ド設定のためのＶCCをノイズなどで誤設定することのな
いような大きな値に設定できる。
値に履歴を持たせてあるので、例えば通常使用時のＶCC
の値とバーンイン時のＶCCの値との間にあまり電圧差が
ないような場合でも、時短方式のバーンインテストモー
ド設定のためのＶCCをノイズなどで誤設定することのな
いような大きな値に設定できる。
【００３７】なお、この図１のＤＲＡＭではパワーオン
後、ＶCCの値が３Ｖでダミーサイクルを入れているが、
これに限ることはなく、例えば直接６Ｖにパワーオンし
てＷＣＢＲサイクルにてエントリーしてもよい。また、
ＶCCINをバーンイン電圧よりも低め、例えば４．５Ｖ程
度に設定して、直接バーンイン電圧５Ｖにパワーオンし
てＷＣＢＲサイクルにてエントリーすることも可能であ
る。
後、ＶCCの値が３Ｖでダミーサイクルを入れているが、
これに限ることはなく、例えば直接６Ｖにパワーオンし
てＷＣＢＲサイクルにてエントリーしてもよい。また、
ＶCCINをバーンイン電圧よりも低め、例えば４．５Ｖ程
度に設定して、直接バーンイン電圧５Ｖにパワーオンし
てＷＣＢＲサイクルにてエントリーすることも可能であ
る。
【００３８】図４は、本発明が適用されたＤＲＡＭにお
ける通常動作モード、通常のバーンインモード、複数ビ
ット並列テストモード、時短方式のバーンインテストモ
ードのそれぞれの設定方法の違いを示す。
ける通常動作モード、通常のバーンインモード、複数ビ
ット並列テストモード、時短方式のバーンインテストモ
ードのそれぞれの設定方法の違いを示す。
【００３９】図４から、通常動作モードと３つの特殊モ
ード（通常のバーンインモード、複数ビット並列テスト
モード、時短方式のバーンインテストモード）が互いに
干渉せずに組み入れられることが分かる。
ード（通常のバーンインモード、複数ビット並列テスト
モード、時短方式のバーンインテストモード）が互いに
干渉せずに組み入れられることが分かる。
【００４０】なお、図１の制御回路１０は、トランジス
タの閾値電圧Ｖthによってテストモード設定／解除の電
源電圧を決めているので、プロセスのばらつきでＶthの
値がばらついた時に不都合が起るおそれがある。この問
題を回避するために改良された回路を図５に示す。図５
は、図１中の制御回路の他の例を示す。
タの閾値電圧Ｖthによってテストモード設定／解除の電
源電圧を決めているので、プロセスのばらつきでＶthの
値がばらついた時に不都合が起るおそれがある。この問
題を回避するために改良された回路を図５に示す。図５
は、図１中の制御回路の他の例を示す。
【００４１】この制御回路は、図１の制御回路１０と比
べて、テストモード設定回路１１ａおよびテストモード
解除回路１２ａが異なり、その他は同じであるので同じ
符号を付している。
べて、テストモード設定回路１１ａおよびテストモード
解除回路１２ａが異なり、その他は同じであるので同じ
符号を付している。
【００４２】上記テストモード設定回路１１ａは、第１
の抵抗分圧回路４１の分圧ノード（ノードＮ７）の電圧
を電圧比較回路ＣＰ１で基準電圧Ｖref と比較し、電圧
比較回路ＣＰ１の出力端（ノードＮ９）からテストモー
ド設定信号を出力する。
の抵抗分圧回路４１の分圧ノード（ノードＮ７）の電圧
を電圧比較回路ＣＰ１で基準電圧Ｖref と比較し、電圧
比較回路ＣＰ１の出力端（ノードＮ９）からテストモー
ド設定信号を出力する。
【００４３】前記テストモード解除回路１２ａは、第２
の抵抗分圧回路４２の分圧ノード（ノードＮ８）の電圧
を電圧比較回路ＣＰ２で基準電圧Ｖref と比較し、電圧
比較回路ＣＰ２の出力端（ノードＮ１０）のテストモー
ド解除信号を２段のインバータ回路４３、４４を介して
出力する。
の抵抗分圧回路４２の分圧ノード（ノードＮ８）の電圧
を電圧比較回路ＣＰ２で基準電圧Ｖref と比較し、電圧
比較回路ＣＰ２の出力端（ノードＮ１０）のテストモー
ド解除信号を２段のインバータ回路４３、４４を介して
出力する。
【００４４】なお、上記第１の抵抗分圧回路４１におけ
る抵抗Ｒ５およびＲ６の抵抗比と第２の抵抗分圧回路４
２における抵抗Ｒ７およびＲ８の抵抗比とは異なり、ノ
ードＮ８の方がノードＮ７よりもＶCC依存性が大きくな
るように設計されている。また、基準電圧Ｖref は、例
えばバンドギャップ・レファレンス回路（図示せず）の
出力から供給されている直流電圧である。図６は、図５
の制御回路における内部ノードＮ７〜Ｎ１０のＶCC依存
性を示す。この例では、Ｖref ＝２Ｖであり、ノードＮ
７はＶCC＝６ＶでＶref と交差し、ノードＮ８はＶCC＝
４ＶでＶref と交差している。
る抵抗Ｒ５およびＲ６の抵抗比と第２の抵抗分圧回路４
２における抵抗Ｒ７およびＲ８の抵抗比とは異なり、ノ
ードＮ８の方がノードＮ７よりもＶCC依存性が大きくな
るように設計されている。また、基準電圧Ｖref は、例
えばバンドギャップ・レファレンス回路（図示せず）の
出力から供給されている直流電圧である。図６は、図５
の制御回路における内部ノードＮ７〜Ｎ１０のＶCC依存
性を示す。この例では、Ｖref ＝２Ｖであり、ノードＮ
７はＶCC＝６ＶでＶref と交差し、ノードＮ８はＶCC＝
４ＶでＶref と交差している。
【００４５】従って、ノードＮ９はＶCC＞６Ｖで“Ｈ”
レベルとなり、ノードＮ１０はＶCC＞４Ｖで“Ｈ”レベ
ルになるので、図５の制御回路は基本的に図１の制御回
路１０と同じ働きにより同様の効果が得られる。図７
は、図１中の制御回路のさらに他の例を示す。
レベルとなり、ノードＮ１０はＶCC＞４Ｖで“Ｈ”レベ
ルになるので、図５の制御回路は基本的に図１の制御回
路１０と同じ働きにより同様の効果が得られる。図７
は、図１中の制御回路のさらに他の例を示す。
【００４６】この制御回路は、図１の制御回路１０と比
べて、二入力ナンドゲート１３が三入力ナンドゲート６
１に変更され、二入力アンドゲート６２が付加され、イ
ンバータ回路２０が二入力ノアゲート６３に変更されて
いる点が異なり、その他は同じであるので同じ符号を付
している。
べて、二入力ナンドゲート１３が三入力ナンドゲート６
１に変更され、二入力アンドゲート６２が付加され、イ
ンバータ回路２０が二入力ノアゲート６３に変更されて
いる点が異なり、その他は同じであるので同じ符号を付
している。
【００４７】上記二入力アンドゲート６２には、ロウア
ドレス信号の一部である／Ａ０Ｒ信号および／Ａ１Ｒ信
号が入力する。このアンドゲート６２の出力は前記三入
力ナンドゲート６１の１つの入力端に入力する。この三
入力ナンドゲート６１の残りの２つの入力端には、図１
の制御回路１０中の二入力ナンドゲート１３と同じ信号
が入力する。そして、前記二入力ノアゲート６３には、
前記ノードＮ５の信号およびリフレッシュサイクル（例
えばＲＡＳオンリーリフレッシュサイクル）のクロック
が入力した時に生成される信号（本例ではＲＯＲ信号）
が入力する。
ドレス信号の一部である／Ａ０Ｒ信号および／Ａ１Ｒ信
号が入力する。このアンドゲート６２の出力は前記三入
力ナンドゲート６１の１つの入力端に入力する。この三
入力ナンドゲート６１の残りの２つの入力端には、図１
の制御回路１０中の二入力ナンドゲート１３と同じ信号
が入力する。そして、前記二入力ノアゲート６３には、
前記ノードＮ５の信号およびリフレッシュサイクル（例
えばＲＡＳオンリーリフレッシュサイクル）のクロック
が入力した時に生成される信号（本例ではＲＯＲ信号）
が入力する。
【００４８】図７の制御回路は、ＶCCを通常動作範囲外
の値よりも高くし、且つ、ＷＣＢＲサイクルにおいてア
ドレス信号の一部が特定の組み合わせ（この場合、ロウ
アドレス信号の一部である／Ａ０Ｒ信号および／Ａ１Ｒ
信号が共に“Ｌ”レベル）となるように設定された時に
バーンインテストモードに入り、且つ、ＶCCをある値よ
りも下げるか、または、ＲＯＲサイクルのクロックが入
力した時に上記バーンインテストモードから抜け出す働
きを有する。これにより、図１の制御回路１０と同様の
効果が得られる。図８は、本発明の半導体記憶装置の一
実施例に係るＤＲＡＭの、前記図１や図５、図７に対応
した制御回路の構成を示す。
の値よりも高くし、且つ、ＷＣＢＲサイクルにおいてア
ドレス信号の一部が特定の組み合わせ（この場合、ロウ
アドレス信号の一部である／Ａ０Ｒ信号および／Ａ１Ｒ
信号が共に“Ｌ”レベル）となるように設定された時に
バーンインテストモードに入り、且つ、ＶCCをある値よ
りも下げるか、または、ＲＯＲサイクルのクロックが入
力した時に上記バーンインテストモードから抜け出す働
きを有する。これにより、図１の制御回路１０と同様の
効果が得られる。図８は、本発明の半導体記憶装置の一
実施例に係るＤＲＡＭの、前記図１や図５、図７に対応
した制御回路の構成を示す。
【００４９】この制御回路は、通常動作モード時に電圧
比較回路ＣＰ１、ＣＰ２のスタンバイ貫通電流が生じな
いように改良したものであり、図５の制御回路と比べ
て、次の各点が異なり、その他は同じであるので同じ符
号を付している。 （ａ）電圧比較回路ＣＰ１、ＣＰ２としてそれぞれカレ
ントミラー負荷型の差動増幅回路が用いられている。 （ｂ）電圧比較回路ＣＰ１の動作の可否がＷＣＢＲ信号
により制御される。
比較回路ＣＰ１、ＣＰ２のスタンバイ貫通電流が生じな
いように改良したものであり、図５の制御回路と比べ
て、次の各点が異なり、その他は同じであるので同じ符
号を付している。 （ａ）電圧比較回路ＣＰ１、ＣＰ２としてそれぞれカレ
ントミラー負荷型の差動増幅回路が用いられている。 （ｂ）電圧比較回路ＣＰ１の動作の可否がＷＣＢＲ信号
により制御される。
【００５０】（ｃ）電圧比較回路ＣＰ１の一方の出力ノ
ードとＶCCノードとの間にＰＭＯＳトランジスタ８１が
接続されており、このＰＭＯＳトランジスタ８１のゲー
トにＷＣＢＲ信号が与えられる。
ードとＶCCノードとの間にＰＭＯＳトランジスタ８１が
接続されており、このＰＭＯＳトランジスタ８１のゲー
トにＷＣＢＲ信号が与えられる。
【００５１】（ｄ）電圧比較回路ＣＰ１の出力ノードＮ
９と接地ノードとの間にＮＭＯＳトランジスタ８２が接
続されており、このトランジスタ８２のゲートにはＷＣ
ＢＲ信号がインバータ回路８３により反転された信号が
与えられる。 （ｄ）電圧比較回路ＣＰ２の動作の可否がＢＩＴ信号に
より制御される。
９と接地ノードとの間にＮＭＯＳトランジスタ８２が接
続されており、このトランジスタ８２のゲートにはＷＣ
ＢＲ信号がインバータ回路８３により反転された信号が
与えられる。 （ｄ）電圧比較回路ＣＰ２の動作の可否がＢＩＴ信号に
より制御される。
【００５２】（ｅ）電圧比較回路ＣＰ２の一対の出力ノ
ードとＶCCノードとの間にＰＭＯＳトランジスタ８４、
８５が接続されており、これらのＰＭＯＳトランジスタ
８４、８５の各ゲートにＢＩＴ信号が与えられる。
ードとＶCCノードとの間にＰＭＯＳトランジスタ８４、
８５が接続されており、これらのＰＭＯＳトランジスタ
８４、８５の各ゲートにＢＩＴ信号が与えられる。
【００５３】（ｆ）第１の抵抗分圧回路４１および第２
の抵抗分圧回路４２が省略され、抵抗Ｒ１１、Ｒ１２、
Ｒ１３がＶCCノードと接地ノードとの間に直列に接続さ
れてなる抵抗分圧回路４０が用いられ、抵抗Ｒ１１、Ｒ
１２の接続点の分圧電圧が電圧比較回路ＣＰ２の比較電
圧として供給され、抵抗Ｒ１２、Ｒ１３の接続点の分圧
電圧が電圧比較回路ＣＰ１の比較電圧として供給されて
いる。 （ｇ）ＷＣＢＲ信号は例えば４段のインバータ回路から
なる遅延回路８６を経た遅延信号ＤＷＣＢＲが前記ナン
ドゲート１３の一方の入力となる。図９は、図８の制御
回路を有するＤＲＡＭで時短方式のバーンインテストモ
ードを実行させる場合の動作例を示すタイミング波形図
である。
の抵抗分圧回路４２が省略され、抵抗Ｒ１１、Ｒ１２、
Ｒ１３がＶCCノードと接地ノードとの間に直列に接続さ
れてなる抵抗分圧回路４０が用いられ、抵抗Ｒ１１、Ｒ
１２の接続点の分圧電圧が電圧比較回路ＣＰ２の比較電
圧として供給され、抵抗Ｒ１２、Ｒ１３の接続点の分圧
電圧が電圧比較回路ＣＰ１の比較電圧として供給されて
いる。 （ｇ）ＷＣＢＲ信号は例えば４段のインバータ回路から
なる遅延回路８６を経た遅延信号ＤＷＣＢＲが前記ナン
ドゲート１３の一方の入力となる。図９は、図８の制御
回路を有するＤＲＡＭで時短方式のバーンインテストモ
ードを実行させる場合の動作例を示すタイミング波形図
である。
【００５４】図８の制御回路において、通常動作モード
時には、ＷＣＢＲ信号は“Ｌ”レベルであり、電圧比較
回路ＣＰ１はオフ状態に制御されるのでスタンバイ貫通
電流が生じない。この時、ＢＩＴ信号は“Ｌ”レベルで
あり、電圧比較回路ＣＰ２はオフ状態に制御されるので
スタンバイ貫通電流が生じない。
時には、ＷＣＢＲ信号は“Ｌ”レベルであり、電圧比較
回路ＣＰ１はオフ状態に制御されるのでスタンバイ貫通
電流が生じない。この時、ＢＩＴ信号は“Ｌ”レベルで
あり、電圧比較回路ＣＰ２はオフ状態に制御されるので
スタンバイ貫通電流が生じない。
【００５５】一方、時短方式のバーンインテストモード
に入る時は、ＶCCをＶCCINよりも高くしてＷＣＢＲサイ
クルを実行すると、ＷＣＢＲ信号が“Ｈ”レベルにな
り、電圧比較回路ＣＰ１が活性化され、その出力ノード
Ｎ９が“Ｈ”レベルになる。そして、遅延回路８６の遅
延時間が経過すると、ナンドゲート１３の二入力が共に
“Ｈ”レベルになり、その出力ノードＮ１１が“Ｌ”レ
ベルになるので、フリップフロップ回路１４がセット状
態になり、ＢＩＴ信号が“Ｈ”レベルになる。
に入る時は、ＶCCをＶCCINよりも高くしてＷＣＢＲサイ
クルを実行すると、ＷＣＢＲ信号が“Ｈ”レベルにな
り、電圧比較回路ＣＰ１が活性化され、その出力ノード
Ｎ９が“Ｈ”レベルになる。そして、遅延回路８６の遅
延時間が経過すると、ナンドゲート１３の二入力が共に
“Ｈ”レベルになり、その出力ノードＮ１１が“Ｌ”レ
ベルになるので、フリップフロップ回路１４がセット状
態になり、ＢＩＴ信号が“Ｈ”レベルになる。
【００５６】このようにＢＩＴ信号が一旦“Ｈ”レベル
になると、電圧比較回路ＣＰ２が活性化される。この
後、時短方式のバーンインテストモードから抜け出す時
には、ＶCCをＶCCOUT よりも低くすると、電圧比較回路
ＣＰ２の出力ノードＮ１０が“Ｌ”レベルになるので、
インバータ回路４４の出力ノードＮ１２が“Ｌ”レベ
ル、ＢＩＴ信号が“Ｌ”レベルになる。
になると、電圧比較回路ＣＰ２が活性化される。この
後、時短方式のバーンインテストモードから抜け出す時
には、ＶCCをＶCCOUT よりも低くすると、電圧比較回路
ＣＰ２の出力ノードＮ１０が“Ｌ”レベルになるので、
インバータ回路４４の出力ノードＮ１２が“Ｌ”レベ
ル、ＢＩＴ信号が“Ｌ”レベルになる。
【００５７】上記したように図８の制御回路は、“Ｈ”
レベルのＷＣＢＲ信号が入力した後、ＶCCが高いか低い
かを判断して時短方式のバーンインテストモードに入る
か否かを判断すればよく、電圧比較回路ＣＰ１を常に活
性化させておく必要はない。
レベルのＷＣＢＲ信号が入力した後、ＶCCが高いか低い
かを判断して時短方式のバーンインテストモードに入る
か否かを判断すればよく、電圧比較回路ＣＰ１を常に活
性化させておく必要はない。
【００５８】また、電圧比較回路ＣＰ２は、時短方式の
バーンインテストモードから抜け出すために使用され、
時短方式のバーンインテストモードに入った後に活性化
させればよいので、通常動作モード時には活性化させて
おく必要はない。
バーンインテストモードから抜け出すために使用され、
時短方式のバーンインテストモードに入った後に活性化
させればよいので、通常動作モード時には活性化させて
おく必要はない。
【００５９】即ち、通常動作モード時には電圧比較回路
ＣＰ１、ＣＰ２を非活性状態にすることができるので、
スタンバイ時の消費電流をなくすることができ、低消費
電力のＤＲＡＭを実現することができる。
ＣＰ１、ＣＰ２を非活性状態にすることができるので、
スタンバイ時の消費電流をなくすることができ、低消費
電力のＤＲＡＭを実現することができる。
【００６０】ところで、上記実施例の制御回路におい
て、通常動作時には用いないクロック信号の組み合わせ
が入力したこと（例えばＷＣＢＲサイクル）を識別して
直ちにＢＩＴ信号を“Ｈ”レベルに変化させると、時短
方式のバーンインテストモードに入るサイクルの途中で
ロウアドレスのワード線選択能力がなくなり、多数のワ
ード線が同時に立ち上がろうとする。この場合、チップ
内部で発生させているワード線駆動用の昇圧電圧の駆動
能力が低いと、この昇圧電圧が非常に低い電圧まで低下
してしまい、ＷＣＢＲサイクルが完結しないおそれがあ
る。このような場合に対応し得る制御回路の一例を図１
０に示す。
て、通常動作時には用いないクロック信号の組み合わせ
が入力したこと（例えばＷＣＢＲサイクル）を識別して
直ちにＢＩＴ信号を“Ｈ”レベルに変化させると、時短
方式のバーンインテストモードに入るサイクルの途中で
ロウアドレスのワード線選択能力がなくなり、多数のワ
ード線が同時に立ち上がろうとする。この場合、チップ
内部で発生させているワード線駆動用の昇圧電圧の駆動
能力が低いと、この昇圧電圧が非常に低い電圧まで低下
してしまい、ＷＣＢＲサイクルが完結しないおそれがあ
る。このような場合に対応し得る制御回路の一例を図１
０に示す。
【００６１】図１０の制御回路は、図８の制御回路を改
良し、通常動作時には用いないクロック信号の組み合わ
せが入力したこと（例えばＷＣＢＲサイクル）を識別し
た後、前記ＤＲＡＭ回路１のプリチャージサイクルが開
始された以降に上記ＤＲＡＭ回路１が時短方式のバーン
インテストモードに入るように制御するようにしたもの
である。この制御回路は、図８の制御回路と比べて、次
の点が異なり、その他は同じであるので同じ符号を付し
ている。
良し、通常動作時には用いないクロック信号の組み合わ
せが入力したこと（例えばＷＣＢＲサイクル）を識別し
た後、前記ＤＲＡＭ回路１のプリチャージサイクルが開
始された以降に上記ＤＲＡＭ回路１が時短方式のバーン
インテストモードに入るように制御するようにしたもの
である。この制御回路は、図８の制御回路と比べて、次
の点が異なり、その他は同じであるので同じ符号を付し
ている。
【００６２】（ａ）フリップフロップ回路１４の出力を
プリチャージ信号ＰＲＣＨによりラッチしてＢＩＴ信号
を出力するためのラッチ回路９０（例えば第２のフリッ
プフロップ回路９１およびその出力を反転させるインバ
ータ回路９２からなる。）が付加接続されている。図１
１は、図１０の制御回路を有するＤＲＡＭで時短方式の
バーンインテストモードを実行させる場合の動作例を示
すタイミング波形図である。
プリチャージ信号ＰＲＣＨによりラッチしてＢＩＴ信号
を出力するためのラッチ回路９０（例えば第２のフリッ
プフロップ回路９１およびその出力を反転させるインバ
ータ回路９２からなる。）が付加接続されている。図１
１は、図１０の制御回路を有するＤＲＡＭで時短方式の
バーンインテストモードを実行させる場合の動作例を示
すタイミング波形図である。
【００６３】図１０の制御回路を有するＤＲＡＭにおい
て、時短方式のバーンインテストモードに入る時は、Ｖ
CCをＶCCINよりも高くしてＷＣＢＲサイクルを実行する
と、図８の制御回路と同様の動作により、フリップフロ
ップ回路１４がセット状態になり、セット出力ノードＮ
１３が“Ｈ”レベルになる。
て、時短方式のバーンインテストモードに入る時は、Ｖ
CCをＶCCINよりも高くしてＷＣＢＲサイクルを実行する
と、図８の制御回路と同様の動作により、フリップフロ
ップ回路１４がセット状態になり、セット出力ノードＮ
１３が“Ｈ”レベルになる。
【００６４】一方、前記ＷＣＢＲサイクルを識別した後
にＰＲＣＨ信号が“Ｈ”レベルになってプリチャージサ
イクルが開始する。そして、上記ＰＲＣＨ信号が“Ｌ”
レベルになった時、ラッチ回路９０が前記フリップフロ
ップ回路１４のセット出力をラッチしてＢＩＴ信号を
“Ｈ”レベルにする。このラッチ状態においては、ＰＲ
ＣＨ信号のレベルが“Ｈ”、“Ｌ”を繰り返しても、Ｂ
ＩＴ信号は“Ｈ”レベルのままである。
にＰＲＣＨ信号が“Ｈ”レベルになってプリチャージサ
イクルが開始する。そして、上記ＰＲＣＨ信号が“Ｌ”
レベルになった時、ラッチ回路９０が前記フリップフロ
ップ回路１４のセット出力をラッチしてＢＩＴ信号を
“Ｈ”レベルにする。このラッチ状態においては、ＰＲ
ＣＨ信号のレベルが“Ｈ”、“Ｌ”を繰り返しても、Ｂ
ＩＴ信号は“Ｈ”レベルのままである。
【００６５】なお、上記各実施例のＤＲＡＭにおいて、
制御回路１０の出力信号ＢＩＴを例えばインバータ回路
および余っているパッド（図示せず）を介してチップ外
部に取り出すようにすれば、時短方式のバーンインテス
トモードの設定／解除の制御の様子を外部でモニターし
て確認することが可能になる。
制御回路１０の出力信号ＢＩＴを例えばインバータ回路
および余っているパッド（図示せず）を介してチップ外
部に取り出すようにすれば、時短方式のバーンインテス
トモードの設定／解除の制御の様子を外部でモニターし
て確認することが可能になる。
【００６６】また、上記実施例では、バーンインに際し
ての電圧ストレス試験を例にとって説明したが、本発明
は、温度加速に関係なく電圧ストレス試験を行う場合に
も有効であることはいうまでもない。また、本発明は上
記実施例のＤＲＡＭに限らず、他の半導体メモリにも適
用することができる。
ての電圧ストレス試験を例にとって説明したが、本発明
は、温度加速に関係なく電圧ストレス試験を行う場合に
も有効であることはいうまでもない。また、本発明は上
記実施例のＤＲＡＭに限らず、他の半導体メモリにも適
用することができる。
【００６７】
【発明の効果】上述したように本発明の半導体記憶装置
によれば、電圧ストレステスト専用パッドを必要とせず
に、ウェハー状態あるいはパッケージに封入した後の状
態で所望の電圧ストレステストモードに設定する手順
を、通常アクセスモード、通常のバーンインモード、標
準化されている複数ビット並列テストモードの設定手順
と矛盾することなく組み込むことができ、しかも、ノイ
ズ等で誤って設定される確率を低く抑えることができ
る。
によれば、電圧ストレステスト専用パッドを必要とせず
に、ウェハー状態あるいはパッケージに封入した後の状
態で所望の電圧ストレステストモードに設定する手順
を、通常アクセスモード、通常のバーンインモード、標
準化されている複数ビット並列テストモードの設定手順
と矛盾することなく組み込むことができ、しかも、ノイ
ズ等で誤って設定される確率を低く抑えることができ
る。
【図１】本発明の途中で考えられたＤＲＡＭの一部を示
す回路図。
す回路図。
【図２】図１中のバーンインテストモード制御回路にお
ける内部ノードのＶCC電圧依存性の一例を示す特性図。
ける内部ノードのＶCC電圧依存性の一例を示す特性図。
【図３】図１のＤＲＡＭの動作例を示す電圧波形図。
【図４】本発明が適用されたＤＲＡＭにおける通常動作
モードと３つの特殊モードのそれぞれの設定方法の違い
を説明するために示す図。
モードと３つの特殊モードのそれぞれの設定方法の違い
を説明するために示す図。
【図５】図１中のバーンインテストモード制御回路の他
の例を示す回路図。
の例を示す回路図。
【図６】図５の回路における内部ノードのＶCC電圧依存
性の一例を示す特性図。
性の一例を示す特性図。
【図７】図１中のバーンインテストモード制御回路のさ
らに他の例を示す回路図。
らに他の例を示す回路図。
【図８】本発明の半導体記憶装置の一実施例に係るＤＲ
ＡＭにおける制御回路の構成を示す回路図。
ＡＭにおける制御回路の構成を示す回路図。
【図９】図８の制御回路を有するＤＲＡＭで時短方式の
バーンインテストモードを実行させる場合の動作例を示
すタイミング波形図。
バーンインテストモードを実行させる場合の動作例を示
すタイミング波形図。
【図１０】図８の制御回路の改良例を示す回路図。
【図１１】図１０の制御回路を有するＤＲＡＭで時短方
式のバーンインテストモードを実行させる場合の動作例
を示すタイミング波形図。
式のバーンインテストモードを実行させる場合の動作例
を示すタイミング波形図。
１…ＤＲＡＭ回路、１０…バーンインテストモード制御
回路、１１、１１ａ…テストモード設定回路、１２、１
２ａ…テストモード解除回路、１３、６２…二入力ナン
ドゲート、１４…フリップフロップ回路、１６、１９…
分圧回路、１７、１８、２０、４３、４４…インバー
タ、４０、４１、４２…抵抗分圧回路、６１…三入力ナ
ンドゲート、６３…二入力ノアゲート、８６…遅延回
路、９０…ラッチ回路、Ｔ１〜Ｔ９…ＭＯＳトランジス
タ、Ｒ１〜Ｒ８、Ｒ１１〜Ｒ１３…抵抗、ＣＰ１、ＣＰ
２…電圧比較回路、Ｎ１〜Ｎ１０…内部ノード、ＢＩＴ
…バーンインテスト制御信号。
回路、１１、１１ａ…テストモード設定回路、１２、１
２ａ…テストモード解除回路、１３、６２…二入力ナン
ドゲート、１４…フリップフロップ回路、１６、１９…
分圧回路、１７、１８、２０、４３、４４…インバー
タ、４０、４１、４２…抵抗分圧回路、６１…三入力ナ
ンドゲート、６３…二入力ノアゲート、８６…遅延回
路、９０…ラッチ回路、Ｔ１〜Ｔ９…ＭＯＳトランジス
タ、Ｒ１〜Ｒ８、Ｒ１１〜Ｒ１３…抵抗、ＣＰ１、ＣＰ
２…電圧比較回路、Ｎ１〜Ｎ１０…内部ノード、ＢＩＴ
…バーンインテスト制御信号。
Claims (2)
- 【請求項１】 半導体メモリ回路と、 電源電圧が通常動作時に使用される値よりも大きな値Ｖ
CCIN以上に設定され、且つ、通常動作時には用いないク
ロック信号の組み合わせが入力することにより、上記半
導体メモリ回路が所定の電圧ストレステストモードに入
るように制御するテストモード制御回路とを備え、 上記テストモード制御回路は、 通常動作時には用いないクロック信号の組み合わせが入
力することにより活性化され、電源電圧が通常動作時に
使用される値よりも大きな値ＶCCINであることを検知す
るための第１の電圧比較回路と、 上記半導体メモリ回路が所定の電圧ストレスモードに入
った後に活性化され、電源電圧が前記値ＶCCINよりも有
意に小さく、通常動作時に使用される値よりも小さな値
ＶCCOUTであることを検知するための第２の電圧比較回
路とを具備することを特徴する半導体記憶装置。 - 【請求項２】 半導体メモリ回路と、 電源電圧が通常動作時に使用される値よりも大きな値Ｖ
CCIN以上に設定され、且つ、通常動作時には用いないク
ロック信号の組み合わせが入力することにより、上記半
導体メモリ回路が所定の電圧ストレステストモードに入
るように制御するテストモード制御回路とを備え、 上記テストモード制御回路は、上記通常動作時には用い
ないクロック信号の組み合わせが入力したことを識別し
た後、上記半導体メモリ回路のプリチャージサイクルが
開始された以降に上記半導体メモリ回路が所定の電圧ス
トレスモードに入るように制御することを特徴する半導
体記憶装置。
Priority Applications (3)
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|---|---|---|---|
| JP13247792A JP3147991B2 (ja) | 1992-05-25 | 1992-05-25 | 半導体記憶装置 |
| KR1019930008941A KR960010961B1 (ko) | 1992-05-25 | 1993-05-24 | 반도체 기억장치 |
| US08/065,363 US5373472A (en) | 1992-05-25 | 1993-05-24 | Semiconductor memory apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13247792A JP3147991B2 (ja) | 1992-05-25 | 1992-05-25 | 半導体記憶装置 |
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| JPH05325547A JPH05325547A (ja) | 1993-12-10 |
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Family
ID=15082292
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13247792A Expired - Fee Related JP3147991B2 (ja) | 1992-05-25 | 1992-05-25 | 半導体記憶装置 |
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| JP2003132674A (ja) | 2001-10-26 | 2003-05-09 | Mitsubishi Electric Corp | 半導体記憶装置 |
| KR100442960B1 (ko) | 2001-12-21 | 2004-08-04 | 주식회사 하이닉스반도체 | 반도체 메모리 테스트 장치 |
| KR100452334B1 (ko) * | 2002-10-30 | 2004-10-12 | 삼성전자주식회사 | 반도체 메모리 장치의 모드진입 제어회로 및 모드진입 방법 |
| US6894937B2 (en) * | 2003-09-26 | 2005-05-17 | Freescale Semiconductor, Inc. | Accelerated life test of MRAM cells |
| KR100532964B1 (ko) * | 2004-03-11 | 2005-12-01 | 주식회사 하이닉스반도체 | 메모리 셀 트랜지스터의 하자 측정 방법 |
| EP3354789B1 (en) * | 2015-12-25 | 2022-05-04 | Samsung Electronics Co., Ltd. | Washing machine and method for controlling same |
| KR20240002068A (ko) | 2022-06-28 | 2024-01-04 | 윈본드 일렉트로닉스 코포레이션 | 스트레스 테스트 회로 및 반도체 기억장치 |
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|---|---|---|---|---|
| JPH01245499A (ja) * | 1988-03-25 | 1989-09-29 | Hitachi Ltd | 半導体集積回路装置 |
| JPH023145A (ja) * | 1988-06-10 | 1990-01-08 | Mitsubishi Electric Corp | ダイナミック型半導体記憶装置のモード切換方式 |
| JPH0262783A (ja) * | 1988-08-29 | 1990-03-02 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH07105160B2 (ja) * | 1989-05-20 | 1995-11-13 | 東芝マイクロエレクトロニクス株式会社 | 半導体記憶装置 |
| US5245577A (en) * | 1990-11-06 | 1993-09-14 | Micron Technology, Inc. | Integrated circuit two-cycle test mode activation circuit |
| JPH04225182A (ja) * | 1990-12-26 | 1992-08-14 | Toshiba Corp | 半導体記憶装置 |
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-
1992
- 1992-05-25 JP JP13247792A patent/JP3147991B2/ja not_active Expired - Fee Related
-
1993
- 1993-05-24 KR KR1019930008941A patent/KR960010961B1/ko not_active IP Right Cessation
- 1993-05-24 US US08/065,363 patent/US5373472A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR960010961B1 (ko) | 1996-08-14 |
| JPH05325547A (ja) | 1993-12-10 |
| US5373472A (en) | 1994-12-13 |
| KR930024023A (ko) | 1993-12-21 |
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