JP3142435B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JP3142435B2 JP3142435B2 JP1811994A JP1811994A JP3142435B2 JP 3142435 B2 JP3142435 B2 JP 3142435B2 JP 1811994 A JP1811994 A JP 1811994A JP 1811994 A JP1811994 A JP 1811994A JP 3142435 B2 JP3142435 B2 JP 3142435B2
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
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- G—PHYSICS
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- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
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- G11C29/46—Test trigger logic
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Description
【0001】
【産業上の利用分野】この発明は、テストモード設定回
路を備えた半導体集積回路装置に関する。
路を備えた半導体集積回路装置に関する。
【0002】
【従来の技術】半導体集積回路装置、例えば半導体記憶
装置におけるテストモードの設定は、テストに関係のな
いピン、例えばアドレスピンに通常の入力レベル(0〜
5V)よりも高い電圧(“HH”レベル=約12V)が
印加された時に、テスト信号を発生することによって行
われている。図8は、このような従来のテストモード設
定回路とその周辺の回路部を抽出して示している。図8
において、10はアドレス入力パッド、11はアドレス
バッファ、12はテストモード設定回路として働く高電
位検知回路である。
装置におけるテストモードの設定は、テストに関係のな
いピン、例えばアドレスピンに通常の入力レベル(0〜
5V)よりも高い電圧(“HH”レベル=約12V)が
印加された時に、テスト信号を発生することによって行
われている。図8は、このような従来のテストモード設
定回路とその周辺の回路部を抽出して示している。図8
において、10はアドレス入力パッド、11はアドレス
バッファ、12はテストモード設定回路として働く高電
位検知回路である。
【0003】上記アドレスバッファ11は、Pチャネル
型MOSトランジスタ13,14、Nチャネル型MOS
トランジスタ15,16、及びインバータ17〜20か
ら構成されている。電源VccとVss間には、上記MOS
トランジスタ13,14,15の電流通路が直列接続さ
れている。MOSトランジスタ14,15の接続点と接
地点Vss間には、MOSトランジスタ16の電流通路が
接続される。上記MOSトランジスタ13,16のゲー
トにはチップイネーブル信号CE- (以降の説明では符
号の後に付した- はその信号の反転信号を表す)が供給
され、上記MOSトランジスタ14,15のゲートはア
ドレス入力パッド10に接続される。インバータ17の
入力端は上記MOSトランジスタ14,15,16のド
レイン共通接続点に接続され、出力端はインバータ18
の入力端に接続される。インバータ19の入力端は上記
インバータ18の出力端に接続され、その出力端から内
部アドレス信号Aiが出力される。また、インバータ2
0の入力端は上記インバータ19の出力端に接続され、
その出力端から内部アドレス信号Ai- が出力される。
型MOSトランジスタ13,14、Nチャネル型MOS
トランジスタ15,16、及びインバータ17〜20か
ら構成されている。電源VccとVss間には、上記MOS
トランジスタ13,14,15の電流通路が直列接続さ
れている。MOSトランジスタ14,15の接続点と接
地点Vss間には、MOSトランジスタ16の電流通路が
接続される。上記MOSトランジスタ13,16のゲー
トにはチップイネーブル信号CE- (以降の説明では符
号の後に付した- はその信号の反転信号を表す)が供給
され、上記MOSトランジスタ14,15のゲートはア
ドレス入力パッド10に接続される。インバータ17の
入力端は上記MOSトランジスタ14,15,16のド
レイン共通接続点に接続され、出力端はインバータ18
の入力端に接続される。インバータ19の入力端は上記
インバータ18の出力端に接続され、その出力端から内
部アドレス信号Aiが出力される。また、インバータ2
0の入力端は上記インバータ19の出力端に接続され、
その出力端から内部アドレス信号Ai- が出力される。
【0004】上記高電位検知回路12は、Pチャネル型
MOSトランジスタ21,22、Nチャネル型MOSト
ランジスタ23、及びインバータ24,25から構成さ
れている。MOSトランジスタ21のソースはアドレス
入力パッド10に接続され、ゲート及びドレインはMO
Sトランジスタ22のソースに接続される。このMOS
トランジスタ22のゲートには電源Vccが印加され、ド
レインはMOSトランジスタ23のドレインに接続され
ている。MOSトランジスタ23のゲートには電源Vcc
が印加され、ソースは接地点Vssに接続されている。イ
ンバータ24の入力端は上記MOSトランジスタ22,
23のドレイン共通接続点に接続され、その出力端はイ
ンバータ25の入力端に接続される。そして、このイン
バータ25の出力端から半導体記憶装置をテストモード
に切り換えるためのテスト信号TSiが出力される。
MOSトランジスタ21,22、Nチャネル型MOSト
ランジスタ23、及びインバータ24,25から構成さ
れている。MOSトランジスタ21のソースはアドレス
入力パッド10に接続され、ゲート及びドレインはMO
Sトランジスタ22のソースに接続される。このMOS
トランジスタ22のゲートには電源Vccが印加され、ド
レインはMOSトランジスタ23のドレインに接続され
ている。MOSトランジスタ23のゲートには電源Vcc
が印加され、ソースは接地点Vssに接続されている。イ
ンバータ24の入力端は上記MOSトランジスタ22,
23のドレイン共通接続点に接続され、その出力端はイ
ンバータ25の入力端に接続される。そして、このイン
バータ25の出力端から半導体記憶装置をテストモード
に切り換えるためのテスト信号TSiが出力される。
【0005】上記のような構成において、チップイネー
ブル信号CE- が“H”レベルの時には、MOSトラン
ジスタ13がオフ状態、MOSトランジスタ16がオン
状態となるので、インバータ17の入力端が“L”レベ
ルに設定され、内部アドレス信号Aiは“H”レベル、
内部アドレス信号Ai- は“L”レベルに固定される。
ブル信号CE- が“H”レベルの時には、MOSトラン
ジスタ13がオフ状態、MOSトランジスタ16がオン
状態となるので、インバータ17の入力端が“L”レベ
ルに設定され、内部アドレス信号Aiは“H”レベル、
内部アドレス信号Ai- は“L”レベルに固定される。
【0006】チップイネーブル信号CE- が“L”レベ
ルに反転すると、MOSトランジスタ13がオン状態、
MOSトランジスタ16がオフ状態となり、アドレス入
力パッド10に供給されたアドレス信号Addが、MO
Sトランジスタ14と15とから成るCMOSインバー
タで反転されてインバータ17の入力端に供給される。
これによって、内部アドレス信号Aiは外部から供給さ
れるアドレス信号Addと同相の信号、内部アドレス信
号Ai- はアドレス信号Addと逆相の信号となり、こ
れら内部アドレス信号Ai,Ai- が図示しないロウデ
コーダまたはカラムデコーダに供給される。
ルに反転すると、MOSトランジスタ13がオン状態、
MOSトランジスタ16がオフ状態となり、アドレス入
力パッド10に供給されたアドレス信号Addが、MO
Sトランジスタ14と15とから成るCMOSインバー
タで反転されてインバータ17の入力端に供給される。
これによって、内部アドレス信号Aiは外部から供給さ
れるアドレス信号Addと同相の信号、内部アドレス信
号Ai- はアドレス信号Addと逆相の信号となり、こ
れら内部アドレス信号Ai,Ai- が図示しないロウデ
コーダまたはカラムデコーダに供給される。
【0007】上記高電位検知回路12は、アドレス入力
パッド10に印加される電位がアドレス信号Addのレ
ベル(例えば0〜5V)のときにはMOSトランジスタ
22がオフ状態、MOSトランジスタ23がオン状態と
なり、インバータ25から出力されるテスト信号TSi
は“L”レベルを維持する。一方、アドレス入力パッド
10に“HH”レベルの電位が印加されると、MOSト
ランジスタ21,22がオンし、MOSトランジスタ2
3がオフするので、インバータ24の入力端が“H”レ
ベルとなる。これによって、インバータ25から出力さ
れるテスト信号TSiが“H”レベルとなり、テストモ
ードになる。
パッド10に印加される電位がアドレス信号Addのレ
ベル(例えば0〜5V)のときにはMOSトランジスタ
22がオフ状態、MOSトランジスタ23がオン状態と
なり、インバータ25から出力されるテスト信号TSi
は“L”レベルを維持する。一方、アドレス入力パッド
10に“HH”レベルの電位が印加されると、MOSト
ランジスタ21,22がオンし、MOSトランジスタ2
3がオフするので、インバータ24の入力端が“H”レ
ベルとなる。これによって、インバータ25から出力さ
れるテスト信号TSiが“H”レベルとなり、テストモ
ードになる。
【0008】このような構成のテストモード設定回路
は、チップをパッケージに封止した後でもテストが行
え、且つピン数の増加を抑制できるという利点があり、
広く用いられている。
は、チップをパッケージに封止した後でもテストが行
え、且つピン数の増加を抑制できるという利点があり、
広く用いられている。
【0009】ところで、上述したテストモード設定回路
が用いられる一例として不揮発性半導体記憶装置(EP
ROM、フラッシュEEPROM等)におけるゲートデ
ィスターブテストを考えてみる。ゲートディスターブテ
ストにおいては、全てのワード線は入力されたアドレス
に関係なく全て選択状態となるので、ロウアドレスの1
つのアドレス入力ピンを“HH”レベルを入力するため
のテストモード設定ピンとして使用できる。
が用いられる一例として不揮発性半導体記憶装置(EP
ROM、フラッシュEEPROM等)におけるゲートデ
ィスターブテストを考えてみる。ゲートディスターブテ
ストにおいては、全てのワード線は入力されたアドレス
に関係なく全て選択状態となるので、ロウアドレスの1
つのアドレス入力ピンを“HH”レベルを入力するため
のテストモード設定ピンとして使用できる。
【0010】しかしながら、例えばセンスアンプに対す
るテストモードのように、全てのコントロール信号及び
全てのアドレス信号を入力して動作させる必要があるテ
ストでは、テストモード設定用のピンが定義できない場
合が出てくる。また、ピン数には限りがあるので、パッ
ケージ封止状態でできるテストモードの数にも限界があ
る。しかも、例えば上記ゲートディスターブテスト中に
電源回路の一部の設定を変更したり、切り換えたり、他
のトランジスタ(例えばYセレクタ)にワード線と同様
のストレスを印加したりといった多数の項目を組み合わ
せたテストを実施するのは更に困難である。
るテストモードのように、全てのコントロール信号及び
全てのアドレス信号を入力して動作させる必要があるテ
ストでは、テストモード設定用のピンが定義できない場
合が出てくる。また、ピン数には限りがあるので、パッ
ケージ封止状態でできるテストモードの数にも限界があ
る。しかも、例えば上記ゲートディスターブテスト中に
電源回路の一部の設定を変更したり、切り換えたり、他
のトランジスタ(例えばYセレクタ)にワード線と同様
のストレスを印加したりといった多数の項目を組み合わ
せたテストを実施するのは更に困難である。
【0011】一方、テストを行う側では、12Vという
高電圧の信号を発生させる必要があるが、ICテスタに
はこのような高い電圧を発生させる端子は少ないため、
テストの準備に多大な労力が必要となる等の問題が発生
する。
高電圧の信号を発生させる必要があるが、ICテスタに
はこのような高い電圧を発生させる端子は少ないため、
テストの準備に多大な労力が必要となる等の問題が発生
する。
【0012】特に、図8に示したような従来のテストモ
ード設定回路を備えた半導体記憶装置では、設定できる
テストの種類、組み合わせ及び数などに限界があるた
め、開発並びに不良解析に支障を来す場合が多くなっ
た。
ード設定回路を備えた半導体記憶装置では、設定できる
テストの種類、組み合わせ及び数などに限界があるた
め、開発並びに不良解析に支障を来す場合が多くなっ
た。
【0013】
【発明が解決しようとする課題】上記のように従来のテ
ストモード設定回路を備えた半導体集積回路装置では、
全てのピンが必要となるテストでは、テストモード設定
用のピンが定義できないという問題があった。また、テ
ストモード設定回路として高電位検知回路を用いると、
設定できるテストの種類、組み合わせ及び数に限界があ
るため、多数の項目を組み合わせたテストの実施が更に
困難であった。更に、ICテスタには高電圧を発生させ
る端子が少ないため、テストの準備に多大な労力が必要
となるという問題もある。
ストモード設定回路を備えた半導体集積回路装置では、
全てのピンが必要となるテストでは、テストモード設定
用のピンが定義できないという問題があった。また、テ
ストモード設定回路として高電位検知回路を用いると、
設定できるテストの種類、組み合わせ及び数に限界があ
るため、多数の項目を組み合わせたテストの実施が更に
困難であった。更に、ICテスタには高電圧を発生させ
る端子が少ないため、テストの準備に多大な労力が必要
となるという問題もある。
【0014】この発明は上記のような事情に鑑みてなさ
れたもので、その目的とするところは、高電位を入力す
ることなくテストモードに設定できるテストモード設定
回路を備えた半導体集積回路装置を提供することにあ
る。
れたもので、その目的とするところは、高電位を入力す
ることなくテストモードに設定できるテストモード設定
回路を備えた半導体集積回路装置を提供することにあ
る。
【0015】また、この発明の他の目的は、全てのピン
を使用した状態のテストが可能なテストモード設定回路
を備えた半導体集積回路装置を提供することにある。こ
の発明の更に他の目的は、設定できるテストの種類、組
み合わせ及び数がピン数により制限されることがなく、
且つ多数の項目を組み合わせたテストが可能なテストモ
ード設定回路を備えた半導体集積回路装置を提供するこ
とにある。
を使用した状態のテストが可能なテストモード設定回路
を備えた半導体集積回路装置を提供することにある。こ
の発明の更に他の目的は、設定できるテストの種類、組
み合わせ及び数がピン数により制限されることがなく、
且つ多数の項目を組み合わせたテストが可能なテストモ
ード設定回路を備えた半導体集積回路装置を提供するこ
とにある。
【0016】
【課題を解決するための手段】請求項1に記載したこの
発明の半導体集積回路装置は、入力信号を受ける第1の
端子、それぞれのテストモード設定許可信号を受ける第
2の端子、それぞれのテストモード設定解除信号を受け
る第3の端子、及びそれぞれのテスト信号を出力する第
4の端子を有し、前記第1の端子が共通接続された複数
のテストモード設定回路を備え、前記各テストモード設
定回路はそれぞれ、それぞれのテストモード設定許可信
号と入力信号との論理積を取る論理積回路と、前記論理
積回路の出力によってセットされ、それぞれのテストモ
ード設定解除信号でリセットされ、半導体集積回路装置
をテストモードに設定するためのテスト信号をそれぞれ
出力するラッチ回路とを具備することを特徴とする。
発明の半導体集積回路装置は、入力信号を受ける第1の
端子、それぞれのテストモード設定許可信号を受ける第
2の端子、それぞれのテストモード設定解除信号を受け
る第3の端子、及びそれぞれのテスト信号を出力する第
4の端子を有し、前記第1の端子が共通接続された複数
のテストモード設定回路を備え、前記各テストモード設
定回路はそれぞれ、それぞれのテストモード設定許可信
号と入力信号との論理積を取る論理積回路と、前記論理
積回路の出力によってセットされ、それぞれのテストモ
ード設定解除信号でリセットされ、半導体集積回路装置
をテストモードに設定するためのテスト信号をそれぞれ
出力するラッチ回路とを具備することを特徴とする。
【0017】また、請求項2のように、前記複数のテス
トモード設定回路からそれぞれ出力されるテスト信号に
より、チップ内部の電源回路の出力電圧、チップ内部の
コントロール信号、及びチップ内部に設けられたメモリ
セルアレイのアドレスを選択するアドレス選択信号の中
の少なくとも1つを変化せしめることを特徴とする。請
求項3の半導体集積回路装置は、アドレス入力パッドを
有する半導体記憶装置と、テストモード設定許可信号と
前記アドレス入力パッドから入力されるアドレス信号と
の論理積を取る論理回路と、前記論理回路からの出力に
よってセットされ、テストモード設定解除信号によって
リセットされ、前記半導体記憶装置をテストモードに設
定するテスト信号を出力するラッチ回路と、前記テスト
モード設定回路にテストモード設定許可信号を供給する
回路とを備えたテストモード設定回路とを具備し、前記
テストモード設定回路にテストモード設定許可信号を供
給する回路は、第1のデータ信号が供給される第1の論
理ゲートと、第2のデータ信号が供給される第2の論理
ゲートと、前記第1及び第2の論理ゲートの出力信号が
供給される第3の論理ゲートと、第1のラッチ回路と、
書き込み信号に応答して前記第3論理ゲートの出力信号
を前記第1のラッチ回路に転送する第1のトランスファ
ゲートと、第2のラッチ回路と、前記書き込み信号に応
答して前記第1のラッチ回路にラッチされたデータを前
記第2のラッチ回路に転送する第2のトランスファゲー
トとを含み、前記第2のラッチ回路にラッチされたデー
タがテストモード設定許可信号として出力されることを
特徴としている。
トモード設定回路からそれぞれ出力されるテスト信号に
より、チップ内部の電源回路の出力電圧、チップ内部の
コントロール信号、及びチップ内部に設けられたメモリ
セルアレイのアドレスを選択するアドレス選択信号の中
の少なくとも1つを変化せしめることを特徴とする。請
求項3の半導体集積回路装置は、アドレス入力パッドを
有する半導体記憶装置と、テストモード設定許可信号と
前記アドレス入力パッドから入力されるアドレス信号と
の論理積を取る論理回路と、前記論理回路からの出力に
よってセットされ、テストモード設定解除信号によって
リセットされ、前記半導体記憶装置をテストモードに設
定するテスト信号を出力するラッチ回路と、前記テスト
モード設定回路にテストモード設定許可信号を供給する
回路とを備えたテストモード設定回路とを具備し、前記
テストモード設定回路にテストモード設定許可信号を供
給する回路は、第1のデータ信号が供給される第1の論
理ゲートと、第2のデータ信号が供給される第2の論理
ゲートと、前記第1及び第2の論理ゲートの出力信号が
供給される第3の論理ゲートと、第1のラッチ回路と、
書き込み信号に応答して前記第3論理ゲートの出力信号
を前記第1のラッチ回路に転送する第1のトランスファ
ゲートと、第2のラッチ回路と、前記書き込み信号に応
答して前記第1のラッチ回路にラッチされたデータを前
記第2のラッチ回路に転送する第2のトランスファゲー
トとを含み、前記第2のラッチ回路にラッチされたデー
タがテストモード設定許可信号として出力されることを
特徴としている。
【0018】請求項4のように、前記テストモード設定
回路から出力されるテスト信号により、チップ内部の電
源回路の出力電圧、チップ内部のコントロール信号、及
び前記半導体記憶装置に設けられたメモリセルアレイの
アドレスを選択するアドレス選択信号の中の少なくとも
1つを変化せしめることを特徴とする。
回路から出力されるテスト信号により、チップ内部の電
源回路の出力電圧、チップ内部のコントロール信号、及
び前記半導体記憶装置に設けられたメモリセルアレイの
アドレスを選択するアドレス選択信号の中の少なくとも
1つを変化せしめることを特徴とする。
【0019】更に、請求項5に記載した半導体集積回路
装置は、メモリセルが行列状に配置されたメモリセルア
レイ、ロウアドレス信号を受け前記メモリセルアレイの
1つの行を選択するロウデコーダ、及びカラムアドレス
信号を受け前記メモリセルアレイの1つのカラムを選択
するカラムデコーダを含む半導体記憶装置と、ロウアド
レス信号、カラムアドレス信号、第1のテストモード設
定許可信号及びテストモード解除信号を含むアドレス信
号に応答して第1のテスト信号を前記ロウデコーダに供
給して制御する第1のテストモード設定回路と、前記ア
ドレス信号、第2のテストモード設定許可信号、及び第
2のテストモード解除信号に応答して前記第2のテスト
信号を前記カラムデコーダに供給して制御する第2のテ
ストモード設定回路とを具備し、前記第1のテストモー
ド設定回路は、第1のテストモード設定許可信号とアド
レス信号との論理積を取る第1の論理回路と、前記第1
の論理回路の出力によってセットされ、第1のテストモ
ード設定解除信号によってリセットされ、第1のテスト
信号を出力する第1のラッチ回路とを含み、前記第2の
テストモード設定回路は、第2のテストモード設定許可
信号とアドレス信号との論理積を取る第2の論理回路
と、前記第2の論理回路の出力によってセットされ、第
2のテストモード設定解除信号によってリセットされ、
第2のテスト信号を出力する第2のラッチ回路とを含む
ことを特徴としている。
装置は、メモリセルが行列状に配置されたメモリセルア
レイ、ロウアドレス信号を受け前記メモリセルアレイの
1つの行を選択するロウデコーダ、及びカラムアドレス
信号を受け前記メモリセルアレイの1つのカラムを選択
するカラムデコーダを含む半導体記憶装置と、ロウアド
レス信号、カラムアドレス信号、第1のテストモード設
定許可信号及びテストモード解除信号を含むアドレス信
号に応答して第1のテスト信号を前記ロウデコーダに供
給して制御する第1のテストモード設定回路と、前記ア
ドレス信号、第2のテストモード設定許可信号、及び第
2のテストモード解除信号に応答して前記第2のテスト
信号を前記カラムデコーダに供給して制御する第2のテ
ストモード設定回路とを具備し、前記第1のテストモー
ド設定回路は、第1のテストモード設定許可信号とアド
レス信号との論理積を取る第1の論理回路と、前記第1
の論理回路の出力によってセットされ、第1のテストモ
ード設定解除信号によってリセットされ、第1のテスト
信号を出力する第1のラッチ回路とを含み、前記第2の
テストモード設定回路は、第2のテストモード設定許可
信号とアドレス信号との論理積を取る第2の論理回路
と、前記第2の論理回路の出力によってセットされ、第
2のテストモード設定解除信号によってリセットされ、
第2のテスト信号を出力する第2のラッチ回路とを含む
ことを特徴としている。
【0020】請求項6に記載したように、前記第1,第
2のテストモード設定回路中の前記第1,第2のラッチ
回路からそれぞれ出力される第1,第2のテスト信号に
より、チップ内部の電源回路の出力電圧、チップ内部の
コントロール信号、及び前記メモリセルアレイのアドレ
スを選択するロウアドレス信号とカラムアドレス信号の
中の少なくとも1つを変化せしめることを特徴とする。
2のテストモード設定回路中の前記第1,第2のラッチ
回路からそれぞれ出力される第1,第2のテスト信号に
より、チップ内部の電源回路の出力電圧、チップ内部の
コントロール信号、及び前記メモリセルアレイのアドレ
スを選択するロウアドレス信号とカラムアドレス信号の
中の少なくとも1つを変化せしめることを特徴とする。
【0021】
【作用】上記のような構成では、テストモード設定許可
信号と入力信号との論理積信号でラッチ回路にデータを
セットし、このラッチ回路からテストモードに設定する
ためのテスト信号を出力してテストモードに切り換え、
このテスト信号に応じてテストを行うことができるの
で、高電位を入力することなくテストモードに設定でき
る。よって、テストモードに切り換えるためのピンに制
限がなく、且つ全てのピンを使用した状態のテストが可
能となる。また、設定できるテストの種類、組み合わせ
及び数がピン数により制限されることがないので、多数
の項目を組み合わせたテストも可能となる。
信号と入力信号との論理積信号でラッチ回路にデータを
セットし、このラッチ回路からテストモードに設定する
ためのテスト信号を出力してテストモードに切り換え、
このテスト信号に応じてテストを行うことができるの
で、高電位を入力することなくテストモードに設定でき
る。よって、テストモードに切り換えるためのピンに制
限がなく、且つ全てのピンを使用した状態のテストが可
能となる。また、設定できるテストの種類、組み合わせ
及び数がピン数により制限されることがないので、多数
の項目を組み合わせたテストも可能となる。
【0022】半導体集積回路装置内に半導体記憶装置が
含まれる場合に、センスアンプに対するテストモードの
ように、全てのコントロール信号及び全てのアドレス信
号を入力して動作させるテストが可能となる。また、パ
ッケージ封止状態でできるテストモードの数を大幅に増
やすことができる。しかも、ゲートディスターブテスト
を行う場合には、電源回路の一部の設定を変更したり、
切り換えたり、他のトランジスタ(例えばYセレクタ)
にワード線と同様のストレスを印加したりといった多数
の項目を組み合わせたテストを実施できるので、特に半
導体記憶装置のテストに好適である。
含まれる場合に、センスアンプに対するテストモードの
ように、全てのコントロール信号及び全てのアドレス信
号を入力して動作させるテストが可能となる。また、パ
ッケージ封止状態でできるテストモードの数を大幅に増
やすことができる。しかも、ゲートディスターブテスト
を行う場合には、電源回路の一部の設定を変更したり、
切り換えたり、他のトランジスタ(例えばYセレクタ)
にワード線と同様のストレスを印加したりといった多数
の項目を組み合わせたテストを実施できるので、特に半
導体記憶装置のテストに好適である。
【0023】
【実施例】以下、この発明の一実施例について図面を参
照して説明する。図1は、この発明の一実施例に係る半
導体集積回路装置について説明するためのもので、半導
体記憶装置におけるテストモード設定回路とその周辺の
回路部を抽出して示している。アドレス入力パッド10
には図8に示した回路と同様な回路構成のアドレスバッ
ファ11の入力端が接続されている。すなわち、アドレ
ス入力パッド11には、Pチャネル型MOSトランジス
タ14及びNチャネル型MOSトランジスタ15のゲー
トが接続される。このMOSトランジスタ15のソース
には接地点Vssが接続される。上記MOSトランジスタ
14のソースと電源Vcc間には、Pチャネル型MOSト
ランジスタ13のドレイン,ソース間が接続され、この
MOSトランジスタ13のゲートにはチップイネーブル
信号CE- が供給される。上記MOSトランジスタ1
4,15のドレインと接地点Vss間にはNチャネル型M
OSトランジスタ16のドレイン,ソース間が接続さ
れ、このMOSトランジスタ16のゲートには上記チッ
プイネーブル信号CE- が供給される。上記MOSトラ
ンジスタ14〜16のドレインにはインバータ17の入
力端が接続され、このインバータ17の出力端はインバ
ータ18の入力端に接続される。上記インバータ18の
出力端はインバータ19の入力端に接続され、このイン
バータ19の出力端から内部アドレス信号Aiが出力さ
れる。また、上記インバータ19の出力端にはインバー
タ20の入力端が接続され、このインバータ20の出力
端から内部アドレス信号Ai- が出力される。
照して説明する。図1は、この発明の一実施例に係る半
導体集積回路装置について説明するためのもので、半導
体記憶装置におけるテストモード設定回路とその周辺の
回路部を抽出して示している。アドレス入力パッド10
には図8に示した回路と同様な回路構成のアドレスバッ
ファ11の入力端が接続されている。すなわち、アドレ
ス入力パッド11には、Pチャネル型MOSトランジス
タ14及びNチャネル型MOSトランジスタ15のゲー
トが接続される。このMOSトランジスタ15のソース
には接地点Vssが接続される。上記MOSトランジスタ
14のソースと電源Vcc間には、Pチャネル型MOSト
ランジスタ13のドレイン,ソース間が接続され、この
MOSトランジスタ13のゲートにはチップイネーブル
信号CE- が供給される。上記MOSトランジスタ1
4,15のドレインと接地点Vss間にはNチャネル型M
OSトランジスタ16のドレイン,ソース間が接続さ
れ、このMOSトランジスタ16のゲートには上記チッ
プイネーブル信号CE- が供給される。上記MOSトラ
ンジスタ14〜16のドレインにはインバータ17の入
力端が接続され、このインバータ17の出力端はインバ
ータ18の入力端に接続される。上記インバータ18の
出力端はインバータ19の入力端に接続され、このイン
バータ19の出力端から内部アドレス信号Aiが出力さ
れる。また、上記インバータ19の出力端にはインバー
タ20の入力端が接続され、このインバータ20の出力
端から内部アドレス信号Ai- が出力される。
【0024】上記アドレス入力パッド10には、テスト
モード設定回路36−1,36−2,…が接続されてい
る。各テストモード設定回路36−1,36−2,…は
それぞれ、基本的にはアドレス入力パッド10から供給
されたアドレス信号Addとモード設定許可信号MDS
1,MDS2,…との論理積を取ってラッチし、モード
設定解除信号MDC1,MDC2,…でリセットされる
ようになっている。すなわち、テストモード設定回路3
6−1は、ナンドゲート37−1、インバータ38−
1、ラッチ回路39−1及びインバータ40−1,41
−1から構成されている。ナンドゲート37−1の一方
の入力端にはアドレス入力パッド10が接続され、他方
の入力端にモード設定許可信号MDS1が供給される。
このナンドゲート37−1の出力端にはインバータ38
−1の入力端が接続され、このインバータ38−1の出
力端はラッチ回路39−1のセット入力端Sに接続され
る。このラッチ回路39−1のリセット入力端にはモー
ド設定解除信号MDC1が供給されてリセットされると
ともに、パワーオン時にリセットされるようにパワーオ
ンリセット信号PORが供給されている。ラッチ回路3
9−1の出力端Qにはインバータ40−1の入力端が接
続され、このインバータ40−1の出力端にはインバー
タ41−1の入力端が接続される。そして、このインバ
ータ41−1の出力端からテスト信号TSiが出力され
る。
モード設定回路36−1,36−2,…が接続されてい
る。各テストモード設定回路36−1,36−2,…は
それぞれ、基本的にはアドレス入力パッド10から供給
されたアドレス信号Addとモード設定許可信号MDS
1,MDS2,…との論理積を取ってラッチし、モード
設定解除信号MDC1,MDC2,…でリセットされる
ようになっている。すなわち、テストモード設定回路3
6−1は、ナンドゲート37−1、インバータ38−
1、ラッチ回路39−1及びインバータ40−1,41
−1から構成されている。ナンドゲート37−1の一方
の入力端にはアドレス入力パッド10が接続され、他方
の入力端にモード設定許可信号MDS1が供給される。
このナンドゲート37−1の出力端にはインバータ38
−1の入力端が接続され、このインバータ38−1の出
力端はラッチ回路39−1のセット入力端Sに接続され
る。このラッチ回路39−1のリセット入力端にはモー
ド設定解除信号MDC1が供給されてリセットされると
ともに、パワーオン時にリセットされるようにパワーオ
ンリセット信号PORが供給されている。ラッチ回路3
9−1の出力端Qにはインバータ40−1の入力端が接
続され、このインバータ40−1の出力端にはインバー
タ41−1の入力端が接続される。そして、このインバ
ータ41−1の出力端からテスト信号TSiが出力され
る。
【0025】テストモード設定回路36−2も回路36
−1と同様にナンドゲート37−2、インバータ38−
2、ラッチ回路39−2及びインバータ40−2,41
−2から構成され、同じ回路接続になっている。そし
て、この回路36−2にはモード設定許可信号MDS
2、モード設定解除信号MDC2及びパワーオンリセッ
ト信号PORが供給され、テスト信号TSjを出力す
る。図示しないが、必要に応じて同様な回路構成のテス
トモード設定回路を更に設けても良い。
−1と同様にナンドゲート37−2、インバータ38−
2、ラッチ回路39−2及びインバータ40−2,41
−2から構成され、同じ回路接続になっている。そし
て、この回路36−2にはモード設定許可信号MDS
2、モード設定解除信号MDC2及びパワーオンリセッ
ト信号PORが供給され、テスト信号TSjを出力す
る。図示しないが、必要に応じて同様な回路構成のテス
トモード設定回路を更に設けても良い。
【0026】図2は、コマンド入力の場合のテストモー
ド設定許可信号MDS1を出力する回路の構成例を示し
ている。この回路は、ナンドゲート51,52、ノアゲ
ート53、トランスファゲート54〜57、インバータ
58〜61及びNチャネル型MOSトランジスタ62,
63から構成されている。上記ナンドゲート51には、
図示しないデータ入力バッファにデータとして供給され
る信号IO0〜IO3が供給される。また、ナンドゲー
ト52には上記データとして供給される信号IO4,I
O5- ,IO6,IO7- が供給される。これらナンド
ゲート51,52の出力信号はノアゲート53に供給さ
れ、このノアゲート53の出力信号CMD5Fがトラン
スファゲート54の一端に供給される。トランスファゲ
ート54〜57は直列接続されており、Pチャネル型M
OSトランジスタは書き込み信号WE- で、Nチャネル
型MOSトランジスタは書き込み信号WEで制御され
る。トランスファゲート55の両端間にはインバータ5
8,59が接続され、ラッチ回路64を構成している。
同様に、トランスファゲート57の両端間にはインバー
タ60,61が接続され、ラッチ回路65を構成してい
る。Nチャネル型MOSトランジスタ62のドレインは
上記トランスファゲート54,55の接続点に、ソース
は接地点Vssにそれぞれ接続され、ゲートにリセット信
号RSが供給される。また、Nチャネル型MOSトラン
ジスタ63のドレインは上記トランスファゲート56,
57の接続点に、ソースは接地点Vssにそれぞれ接続さ
れ、ゲートに上記リセット信号RSが供給される。この
リセット信号RSによって、上記ラッチ回路64,65
にラッチされた信号CMD5Fがリセットされる。そし
て、上記トランスファゲート54〜57を介してテスト
モード設定許可信号MDS1が出力されるようになって
いる。
ド設定許可信号MDS1を出力する回路の構成例を示し
ている。この回路は、ナンドゲート51,52、ノアゲ
ート53、トランスファゲート54〜57、インバータ
58〜61及びNチャネル型MOSトランジスタ62,
63から構成されている。上記ナンドゲート51には、
図示しないデータ入力バッファにデータとして供給され
る信号IO0〜IO3が供給される。また、ナンドゲー
ト52には上記データとして供給される信号IO4,I
O5- ,IO6,IO7- が供給される。これらナンド
ゲート51,52の出力信号はノアゲート53に供給さ
れ、このノアゲート53の出力信号CMD5Fがトラン
スファゲート54の一端に供給される。トランスファゲ
ート54〜57は直列接続されており、Pチャネル型M
OSトランジスタは書き込み信号WE- で、Nチャネル
型MOSトランジスタは書き込み信号WEで制御され
る。トランスファゲート55の両端間にはインバータ5
8,59が接続され、ラッチ回路64を構成している。
同様に、トランスファゲート57の両端間にはインバー
タ60,61が接続され、ラッチ回路65を構成してい
る。Nチャネル型MOSトランジスタ62のドレインは
上記トランスファゲート54,55の接続点に、ソース
は接地点Vssにそれぞれ接続され、ゲートにリセット信
号RSが供給される。また、Nチャネル型MOSトラン
ジスタ63のドレインは上記トランスファゲート56,
57の接続点に、ソースは接地点Vssにそれぞれ接続さ
れ、ゲートに上記リセット信号RSが供給される。この
リセット信号RSによって、上記ラッチ回路64,65
にラッチされた信号CMD5Fがリセットされる。そし
て、上記トランスファゲート54〜57を介してテスト
モード設定許可信号MDS1が出力されるようになって
いる。
【0027】テストモードの設定は、次の手順にしたが
って行う。ここでは、テストモード設定回路36−1を
例にとって説明する。まず、コマンドの入力によりモー
ド設定許可信号MDS1を“H”レベルに設定する。す
なわち、信号IO0〜IO4,IO6を“H”レベル、
信号IO5- ,IO7- を“L”レベルに設定すること
により、信号CMD5Fを“H”レベルに設定し、書き
込み信号WE- ,WEに応答してラッチ回路64,65
にこの信号CMD5Fをラッチして、モード設定許可信
号MDS1を“H”レベルに設定する。次に、モード設
定許可信号MDS1が“H”レベルの状態でアドレス信
号Addをアドレス入力パッド10に供給し、ラッチ回
路39−1をセットしてテストモードに設定する(TS
iが“H”レベルに設定される)。その後、コマンドの
入力により(信号IO0〜IO4,IO6、信号IO5
- ,IO7- の少なくともいずれか1つを切り換えて)
モード設定許可信号MDS1を“L”レベルに戻す。そ
して、半導体集積回路装置を希望の動作状態(半導体記
憶装置の場合には例えば読み出し、プログラム、消去
等)に設定した後、テスト信号TSiの制御によりテス
トを実行する。
って行う。ここでは、テストモード設定回路36−1を
例にとって説明する。まず、コマンドの入力によりモー
ド設定許可信号MDS1を“H”レベルに設定する。す
なわち、信号IO0〜IO4,IO6を“H”レベル、
信号IO5- ,IO7- を“L”レベルに設定すること
により、信号CMD5Fを“H”レベルに設定し、書き
込み信号WE- ,WEに応答してラッチ回路64,65
にこの信号CMD5Fをラッチして、モード設定許可信
号MDS1を“H”レベルに設定する。次に、モード設
定許可信号MDS1が“H”レベルの状態でアドレス信
号Addをアドレス入力パッド10に供給し、ラッチ回
路39−1をセットしてテストモードに設定する(TS
iが“H”レベルに設定される)。その後、コマンドの
入力により(信号IO0〜IO4,IO6、信号IO5
- ,IO7- の少なくともいずれか1つを切り換えて)
モード設定許可信号MDS1を“L”レベルに戻す。そ
して、半導体集積回路装置を希望の動作状態(半導体記
憶装置の場合には例えば読み出し、プログラム、消去
等)に設定した後、テスト信号TSiの制御によりテス
トを実行する。
【0028】一方、テストモードの解除は、次の手順に
したがって行う。まず、コマンド入力により、モード設
定解除信号MDC1を“H”レベルにする。これによっ
て、ラッチ回路39−1がリセットされ、テスト信号T
Siが“L”レベルとなる。次に、コマンドの入力によ
り、モード設定解除信号MDC1を“L”レベルにす
る。
したがって行う。まず、コマンド入力により、モード設
定解除信号MDC1を“H”レベルにする。これによっ
て、ラッチ回路39−1がリセットされ、テスト信号T
Siが“L”レベルとなる。次に、コマンドの入力によ
り、モード設定解除信号MDC1を“L”レベルにす
る。
【0029】他のテストモード設定回路36−2,…も
同様にテストモードに設定あるいは解除を行うことによ
り、別の種類あるいは複数種類を組み合わせてテストを
行う。
同様にテストモードに設定あるいは解除を行うことによ
り、別の種類あるいは複数種類を組み合わせてテストを
行う。
【0030】上記のような構成では、モード設定許可信
号MDS1,MDS2,…が“L”レベルの時には、ア
ドレス入力パッド10に供給されるアドレス信号Add
がいかなるレベルになっていようともテスト信号TS
i,TSj,…は変化せず“L”レベルを維持する。ま
た、高電位を印加することなくテストモード設定回路を
制御できるので、テストモードに切り換えるためのピン
に制限がなく、半導体記憶装置の場合にはコントロール
信号の入力ピンやアドレス入力ピン等の全てのピンを使
用したテストが可能となる。しかも、1つのピンに対し
て複数のテストモード設定回路を設けることができるの
で、パッケージのピン数に関係なく多数のテストモード
でテストすることが可能となる。また、例えば半導体記
憶装置のゲートディスターブテストの時に電源回路の一
部の設定を変更したり、切り替えの有無に応じたテスト
を行うことができる。更に、他のトランジスタや回路の
テストを同時に行うか否か、メモリセルアレイの一部に
ストレスをかけるか否か等の多種の条件を組み合わせた
テストの実施が容易に可能となる。高電位を印加するこ
となくテストモードに設定できるので、ICテスタの通
常の出力端子(0〜5V出力)のみを用いてテストが行
えるので、テストの準備も簡単化できるという効果も得
られる。
号MDS1,MDS2,…が“L”レベルの時には、ア
ドレス入力パッド10に供給されるアドレス信号Add
がいかなるレベルになっていようともテスト信号TS
i,TSj,…は変化せず“L”レベルを維持する。ま
た、高電位を印加することなくテストモード設定回路を
制御できるので、テストモードに切り換えるためのピン
に制限がなく、半導体記憶装置の場合にはコントロール
信号の入力ピンやアドレス入力ピン等の全てのピンを使
用したテストが可能となる。しかも、1つのピンに対し
て複数のテストモード設定回路を設けることができるの
で、パッケージのピン数に関係なく多数のテストモード
でテストすることが可能となる。また、例えば半導体記
憶装置のゲートディスターブテストの時に電源回路の一
部の設定を変更したり、切り替えの有無に応じたテスト
を行うことができる。更に、他のトランジスタや回路の
テストを同時に行うか否か、メモリセルアレイの一部に
ストレスをかけるか否か等の多種の条件を組み合わせた
テストの実施が容易に可能となる。高電位を印加するこ
となくテストモードに設定できるので、ICテスタの通
常の出力端子(0〜5V出力)のみを用いてテストが行
えるので、テストの準備も簡単化できるという効果も得
られる。
【0031】なお、上記図1に示した実施例では、テス
トモード設定回路への入力信号として、アドレス入力パ
ッド10から入力されるアドレス信号Addを用いる場
合を例にとって説明したが、図1におけるインバータ1
7の入力端あるいは出力端の信号、内部アドレス信号A
iやAi- 等を使用しても構わず、テストモード設定回
路36−1,36−2,…を他のコントロールピンやI
/Oピンに接続し、これらのピンから入力される信号を
利用しても良く、上記実施例に限定されるものではな
い。また、コマンドを用いてテストモードに設定したり
解除したりする場合を例にとって説明したが、コントロ
ール信号やその組み合わせにより状態を選択するアルゴ
リズミックな制御方式を用いる場合も同様して適用可能
である。
トモード設定回路への入力信号として、アドレス入力パ
ッド10から入力されるアドレス信号Addを用いる場
合を例にとって説明したが、図1におけるインバータ1
7の入力端あるいは出力端の信号、内部アドレス信号A
iやAi- 等を使用しても構わず、テストモード設定回
路36−1,36−2,…を他のコントロールピンやI
/Oピンに接続し、これらのピンから入力される信号を
利用しても良く、上記実施例に限定されるものではな
い。また、コマンドを用いてテストモードに設定したり
解除したりする場合を例にとって説明したが、コントロ
ール信号やその組み合わせにより状態を選択するアルゴ
リズミックな制御方式を用いる場合も同様して適用可能
である。
【0032】更に、上記実施例では半導体記憶装置を例
にとって説明したが、同様にして他の半導体集積回路装
置にも適用できるのは勿論である。次に、不揮発性半導
体記憶装置(EPROM、フラッシュEEPROM等)
におけるゲートディスターブテストへの適用について説
明する。図3は、不揮発性半導体記憶装置におけるゲー
トディスターブテストに関係する回路部を抽出して示し
ている。図3において、26−1〜26−nはカラムデ
コーダで、カラムデコーダ26−1〜26−nには、各
々が図1と同様な回路構成のアドレスバッファ11(カ
ラムアドレスバッファ)から出力されるカラムアドレス
信号CA1,…CAn、及びテストモード設定回路36
−1から出力されるテスト信号TSiが供給される。2
7−1,…27−4,…はロウデコーダで、ロウデコー
ダ27−1,…27−4,…には、各々が図1と同様な
回路構成のアドレスバッファ11(ロウアドレスバッフ
ァ)から出力されるロウアドレス信号RA1,…RA
4,…、及びテストモード設定回路36−2から出力さ
れるテスト信号TSjが供給される。上記カラムデコー
ダ26−1〜26−nの出力信号は、カラム選択トラン
ジスタ28−1〜28−nのゲートに供給される。各カ
ラム選択トランジスタ28−1〜28−nの電流通路の
一端はビット線BL1〜BLnにそれぞれ接続され、他
端は共通接続される。また、上記ロウデコーダ27−
1,…27−4,…の出力端はそれぞれ、ワード線WL
1,…WL4,…に接続される。これらワード線WL
1,…WL4,…にはセルトランジスタMCのコントロ
ールゲートが行毎に接続され、上記ビット線BL1〜B
LnにはそれぞれセルトランジスタMCのドレインが列
毎に接続される。隣接する2行のセルトランジスタMC
にはそれぞれ、ソース線SL1,SL2,…が接続され
る。
にとって説明したが、同様にして他の半導体集積回路装
置にも適用できるのは勿論である。次に、不揮発性半導
体記憶装置(EPROM、フラッシュEEPROM等)
におけるゲートディスターブテストへの適用について説
明する。図3は、不揮発性半導体記憶装置におけるゲー
トディスターブテストに関係する回路部を抽出して示し
ている。図3において、26−1〜26−nはカラムデ
コーダで、カラムデコーダ26−1〜26−nには、各
々が図1と同様な回路構成のアドレスバッファ11(カ
ラムアドレスバッファ)から出力されるカラムアドレス
信号CA1,…CAn、及びテストモード設定回路36
−1から出力されるテスト信号TSiが供給される。2
7−1,…27−4,…はロウデコーダで、ロウデコー
ダ27−1,…27−4,…には、各々が図1と同様な
回路構成のアドレスバッファ11(ロウアドレスバッフ
ァ)から出力されるロウアドレス信号RA1,…RA
4,…、及びテストモード設定回路36−2から出力さ
れるテスト信号TSjが供給される。上記カラムデコー
ダ26−1〜26−nの出力信号は、カラム選択トラン
ジスタ28−1〜28−nのゲートに供給される。各カ
ラム選択トランジスタ28−1〜28−nの電流通路の
一端はビット線BL1〜BLnにそれぞれ接続され、他
端は共通接続される。また、上記ロウデコーダ27−
1,…27−4,…の出力端はそれぞれ、ワード線WL
1,…WL4,…に接続される。これらワード線WL
1,…WL4,…にはセルトランジスタMCのコントロ
ールゲートが行毎に接続され、上記ビット線BL1〜B
LnにはそれぞれセルトランジスタMCのドレインが列
毎に接続される。隣接する2行のセルトランジスタMC
にはそれぞれ、ソース線SL1,SL2,…が接続され
る。
【0033】上記カラム選択トランジスタ28−1〜2
8−nの電流通路の他端側共通接続点と電源Vpp間に
は、制御トランジスタ29及び書き込みトランジスタ3
0の電流通路が直列接続されている。上記書き込みトラ
ンジスタ30のゲートには、データ入力バッファ31の
出力信号Din*- が供給される。このバッファ31に
はデータDinが入力される。上記制御トランジスタの
ゲートには、プログラムコントロール回路32の出力信
号(プログラム信号)PRGが供給される。この回路3
2には、チップイネーブル信号CE- 、出力イネーブル
信号OE- 、及び書き込みイネーブル信号WE- 等のコ
ントロール信号が供給される。
8−nの電流通路の他端側共通接続点と電源Vpp間に
は、制御トランジスタ29及び書き込みトランジスタ3
0の電流通路が直列接続されている。上記書き込みトラ
ンジスタ30のゲートには、データ入力バッファ31の
出力信号Din*- が供給される。このバッファ31に
はデータDinが入力される。上記制御トランジスタの
ゲートには、プログラムコントロール回路32の出力信
号(プログラム信号)PRGが供給される。この回路3
2には、チップイネーブル信号CE- 、出力イネーブル
信号OE- 、及び書き込みイネーブル信号WE- 等のコ
ントロール信号が供給される。
【0034】上記データ入力バッファ31には、図4
(a)に示すような電源回路33から電源SW1が与え
られる。この電源回路33は電源電圧Vppで動作し、プ
ログラム信号PRGとテスト信号TSkに応答して電源
SW1の電圧を切り換えるものである。上記プログラム
コントロール回路32及びカラムデコーダ26−1〜2
6−nには、図4(b)に示すような電源回路34から
電源SW2が与えられる。この電源回路34は電源電圧
Vppで動作し、プログラム信号PRGとテスト信号TS
lに応答して電源SW2を切り換える。また、上記ロウ
デコーダ27−1,…27−4,…には、図4(c)に
示すような電源回路35から電源SW3が与えられる。
この電源回路35は電源電圧Vppで動作し、プログラム
信号PRG、消去信号ER及びテスト信号TSmに応答
して電源SW3を切り換える。
(a)に示すような電源回路33から電源SW1が与え
られる。この電源回路33は電源電圧Vppで動作し、プ
ログラム信号PRGとテスト信号TSkに応答して電源
SW1の電圧を切り換えるものである。上記プログラム
コントロール回路32及びカラムデコーダ26−1〜2
6−nには、図4(b)に示すような電源回路34から
電源SW2が与えられる。この電源回路34は電源電圧
Vppで動作し、プログラム信号PRGとテスト信号TS
lに応答して電源SW2を切り換える。また、上記ロウ
デコーダ27−1,…27−4,…には、図4(c)に
示すような電源回路35から電源SW3が与えられる。
この電源回路35は電源電圧Vppで動作し、プログラム
信号PRG、消去信号ER及びテスト信号TSmに応答
して電源SW3を切り換える。
【0035】図5は上述したゲートディスターブテスト
を行う時の各信号のタイミングチャートである。図5で
はコマンドの入力により状態が設定される場合を示して
おり、5FHはテストモードにセットするためのコマン
ド、6FHはテストモードのクリアコマンド、40Hは
プログラムコマンド、FFHはリセット(リード)コマ
ンドである。すなわち、この例では、5FHコマンドに
よりラッチ回路をセットしてテスト信号TSiを“H”
レベルに設定し、6FHでリセットして“L”レベルに
設定している。
を行う時の各信号のタイミングチャートである。図5で
はコマンドの入力により状態が設定される場合を示して
おり、5FHはテストモードにセットするためのコマン
ド、6FHはテストモードのクリアコマンド、40Hは
プログラムコマンド、FFHはリセット(リード)コマ
ンドである。すなわち、この例では、5FHコマンドに
よりラッチ回路をセットしてテスト信号TSiを“H”
レベルに設定し、6FHでリセットして“L”レベルに
設定している。
【0036】上記のような構成において、ゲートディス
ターブテストを行う時は、テスト信号TSiをカラムデ
コーダ26−1〜26−nに供給して例えばカラムデコ
ーダ26−1の出力を“HH”レベル(約12V)、カ
ラムデコーダ26−2〜26−nの出力を“L”レベル
に設定する。また、テスト信号TSjをロウデコーダ2
7−1,…27−4,…に供給して、全てのワード線W
L1〜WLmを選択して“HH”レベルに設定する。次
に、コントロール信号(チップイネーブル信号CE- 、
出力イネーブル信号OE- 、ライトイネーブル信号WE
- 等)をプログラムコントロール回路32に供給してプ
ログラム信号PRGを“HH”レベルに設定することに
より、MOSトランジスタ29をオンさせて半導体記憶
装置をプログラム状態とする。そして、“H”レベルの
データDinをデータ入力バッファ31に供給し、この
バッファ31の出力信号Din*- を“L”レベルに設
定して書き込みトランジスタ30をオフ状態に設定す
る。
ターブテストを行う時は、テスト信号TSiをカラムデ
コーダ26−1〜26−nに供給して例えばカラムデコ
ーダ26−1の出力を“HH”レベル(約12V)、カ
ラムデコーダ26−2〜26−nの出力を“L”レベル
に設定する。また、テスト信号TSjをロウデコーダ2
7−1,…27−4,…に供給して、全てのワード線W
L1〜WLmを選択して“HH”レベルに設定する。次
に、コントロール信号(チップイネーブル信号CE- 、
出力イネーブル信号OE- 、ライトイネーブル信号WE
- 等)をプログラムコントロール回路32に供給してプ
ログラム信号PRGを“HH”レベルに設定することに
より、MOSトランジスタ29をオンさせて半導体記憶
装置をプログラム状態とする。そして、“H”レベルの
データDinをデータ入力バッファ31に供給し、この
バッファ31の出力信号Din*- を“L”レベルに設
定して書き込みトランジスタ30をオフ状態に設定す
る。
【0037】これによって、全てのセルトランジスタM
Cのドレインが開放、コントロールゲートがVpp(書き
込み電位約12V)に設定される。よって、書き込み時
に、非選択セルのゲートディスターブテストを全てのセ
ルトランジスタMCに対して同時に行える。
Cのドレインが開放、コントロールゲートがVpp(書き
込み電位約12V)に設定される。よって、書き込み時
に、非選択セルのゲートディスターブテストを全てのセ
ルトランジスタMCに対して同時に行える。
【0038】上記ゲートディスターブテスト時に、ワー
ド線電圧を通常の書き込み時より高く設定してテストし
たい場合には、図4(c)に示した電源回路35の出力
電圧SW3をテスト信号TSmにより切り換え可能に構
成すれば良い。
ド線電圧を通常の書き込み時より高く設定してテストし
たい場合には、図4(c)に示した電源回路35の出力
電圧SW3をテスト信号TSmにより切り換え可能に構
成すれば良い。
【0039】また、ゲートディスターブテストと同時に
カラム選択トランジスタ28−1〜28−nも全て選択
状態としてストレステストを行いたい場合には、カラム
デコーダ26−1〜26−nをテスト信号TSiで全て
選択できるように構成する。この時、カラム選択トラン
ジスタ28−1〜28−nにかかるストレスを通常の書
き込み時より高くして加速テストを行いたい場合には、
カラムデコーダ26−1〜26−nの電源として働く電
源回路34の出力電圧SW2をテスト信号TSlで変更
できるように構成すれば良い。
カラム選択トランジスタ28−1〜28−nも全て選択
状態としてストレステストを行いたい場合には、カラム
デコーダ26−1〜26−nをテスト信号TSiで全て
選択できるように構成する。この時、カラム選択トラン
ジスタ28−1〜28−nにかかるストレスを通常の書
き込み時より高くして加速テストを行いたい場合には、
カラムデコーダ26−1〜26−nの電源として働く電
源回路34の出力電圧SW2をテスト信号TSlで変更
できるように構成すれば良い。
【0040】このように、ゲートディスターブテスト一
つに関しても多種のテストを自由に設定して行うことが
でき、テスト数がピン数により限定されることもない。
テストの多様性の他の例として、プログラム特性をテス
トしたい時には、セルトランジスタMCのドレイン電圧
の設定、ワード線WLの電圧の設定、多ワード線同時書
き込みの設定等が考えられ、他のテストを制限すること
なく自由に設定可能である。
つに関しても多種のテストを自由に設定して行うことが
でき、テスト数がピン数により限定されることもない。
テストの多様性の他の例として、プログラム特性をテス
トしたい時には、セルトランジスタMCのドレイン電圧
の設定、ワード線WLの電圧の設定、多ワード線同時書
き込みの設定等が考えられ、他のテストを制限すること
なく自由に設定可能である。
【0041】ところで、書き込み時には、各セルトラン
ジスタMCのドレイン電圧は、データ入力バッファ31
の出力電圧Din*- によって規定される。データ入力
バッファ31の出力電圧Din*- が電源回路33の出
力電圧SW1の場合、書き込みトランジスタ30のソー
スには“SW1−VTN”(VTNは書き込みトランジスタ
30のしきい値電圧)なる電圧が現れる。セルトランジ
スタMCと書き込みトランジスタ30をつなぐカラム選
択トランジスタ28−1〜28−n等の抵抗成分が無視
できるように、カラム選択トランジスタ28−1〜28
−nのゲートには電圧SW1に対して十分高い電圧SW
2が与えられるので、セルトランジスタMCのドレイン
には書き込み時には前述の電圧“SW1−VTN”が与え
られる。
ジスタMCのドレイン電圧は、データ入力バッファ31
の出力電圧Din*- によって規定される。データ入力
バッファ31の出力電圧Din*- が電源回路33の出
力電圧SW1の場合、書き込みトランジスタ30のソー
スには“SW1−VTN”(VTNは書き込みトランジスタ
30のしきい値電圧)なる電圧が現れる。セルトランジ
スタMCと書き込みトランジスタ30をつなぐカラム選
択トランジスタ28−1〜28−n等の抵抗成分が無視
できるように、カラム選択トランジスタ28−1〜28
−nのゲートには電圧SW1に対して十分高い電圧SW
2が与えられるので、セルトランジスタMCのドレイン
には書き込み時には前述の電圧“SW1−VTN”が与え
られる。
【0042】このことから、セルトランジスタMCへの
書き込み時のドレイン電圧を通常より例えば0.5V高
く設定したい時には、電圧SW1を0.5V高くするよ
うにテスト信号TSkで設定できるようにすれば良いこ
とが分かる。
書き込み時のドレイン電圧を通常より例えば0.5V高
く設定したい時には、電圧SW1を0.5V高くするよ
うにテスト信号TSkで設定できるようにすれば良いこ
とが分かる。
【0043】また、ワード線電位の変更は、テスト信号
TSkでロウデコーダの電源回路35の出力電圧SW3
を変更すれば良いことが分かる。図6は、ゲートディス
ターブテスト中に出力電圧の切り換えができる電源回路
の構成例を示している。この電源回路は、ダイオード
D、Nチャネル型MOSトランジスタQ1〜Q3、Pチ
ャネル型MOSトランジスタQ4、比較器CMP及び抵
抗R1〜R5から構成されている。電源Vppと接地点V
ss間には、MOSトランジスタQ1の電流通路及び抵抗
R1〜R3が直列接続される。MOSトランジスタQ1
のゲートはそのドレインに接続され、このMOSトラン
ジスタQ1のソースと接地点Vss間にはダイオードDが
接続されている。MOSトランジスタQ2の電流通路の
一端は抵抗R1とR2との接続点に接続され、ゲートに
はテスト信号TSが供給される。MOSトランジスタQ
3の電流通路の一端は抵抗R2とR3との接続点に接続
され、ゲートにはテスト信号TS- が供給される。上記
MOSトランジスタQ2,Q3の電流通路の他端は、比
較器CMPの反転入力端(−)に接続される。
TSkでロウデコーダの電源回路35の出力電圧SW3
を変更すれば良いことが分かる。図6は、ゲートディス
ターブテスト中に出力電圧の切り換えができる電源回路
の構成例を示している。この電源回路は、ダイオード
D、Nチャネル型MOSトランジスタQ1〜Q3、Pチ
ャネル型MOSトランジスタQ4、比較器CMP及び抵
抗R1〜R5から構成されている。電源Vppと接地点V
ss間には、MOSトランジスタQ1の電流通路及び抵抗
R1〜R3が直列接続される。MOSトランジスタQ1
のゲートはそのドレインに接続され、このMOSトラン
ジスタQ1のソースと接地点Vss間にはダイオードDが
接続されている。MOSトランジスタQ2の電流通路の
一端は抵抗R1とR2との接続点に接続され、ゲートに
はテスト信号TSが供給される。MOSトランジスタQ
3の電流通路の一端は抵抗R2とR3との接続点に接続
され、ゲートにはテスト信号TS- が供給される。上記
MOSトランジスタQ2,Q3の電流通路の他端は、比
較器CMPの反転入力端(−)に接続される。
【0044】また、電源Vppと接地点Vss間には、MO
SトランジスタQ4の電流通路及び抵抗R4,R5が直
列接続されている。MOSトランジスタQ4のゲートは
上記比較器CMPの出力端に接続され、抵抗R4とR5
との接続点は上記比較器CMPの非反転入力端(+)に
接続される。そして、上記トランジスタQ4と抵抗R4
との接続点から電圧SWを出力するようになっている。
SトランジスタQ4の電流通路及び抵抗R4,R5が直
列接続されている。MOSトランジスタQ4のゲートは
上記比較器CMPの出力端に接続され、抵抗R4とR5
との接続点は上記比較器CMPの非反転入力端(+)に
接続される。そして、上記トランジスタQ4と抵抗R4
との接続点から電圧SWを出力するようになっている。
【0045】図6に示した電源回路では、ダイオードD
のブレークダウンを利用して基準電位VBDを生成する。
この基準電位VBDを抵抗R1〜R3を用いて抵抗分割
し、電位Vref1={r3 /(r1 +r2 +r3 )}×V
BD、及びVref2={(r2 +r3 )/(r1 +r2 +r
3 )}×VBDを生成している。但し、r1 ,r2 ,r3
はそれぞれ抵抗R1,R2,R3の抵抗値である。そし
て、テスト信号TS,TS- によってMOSトランジス
タQ2,Q3の一方をオン、他方をオフ状態に設定する
ことにより、電位Vref1またはVref2を選択する。選択
した電位Vref1またはVref2と出力電圧SWを抵抗R
4,R5で分割した電位Vinとを比較器CMPで比較
し、負荷MOSトランジスタQ4を制御する。これによ
って、テスト信号TS,TS- のレベルに応じて電源回
路の出力電圧SWを変化させることができる。
のブレークダウンを利用して基準電位VBDを生成する。
この基準電位VBDを抵抗R1〜R3を用いて抵抗分割
し、電位Vref1={r3 /(r1 +r2 +r3 )}×V
BD、及びVref2={(r2 +r3 )/(r1 +r2 +r
3 )}×VBDを生成している。但し、r1 ,r2 ,r3
はそれぞれ抵抗R1,R2,R3の抵抗値である。そし
て、テスト信号TS,TS- によってMOSトランジス
タQ2,Q3の一方をオン、他方をオフ状態に設定する
ことにより、電位Vref1またはVref2を選択する。選択
した電位Vref1またはVref2と出力電圧SWを抵抗R
4,R5で分割した電位Vinとを比較器CMPで比較
し、負荷MOSトランジスタQ4を制御する。これによ
って、テスト信号TS,TS- のレベルに応じて電源回
路の出力電圧SWを変化させることができる。
【0046】このような回路構成の電源回路を図3に示
した回路に設け、その出力電圧SWを電源電圧の切り換
えを行いたい回路に供給すれば、ゲートディスターブテ
スト中に電圧の切り換えができる。
した回路に設け、その出力電圧SWを電源電圧の切り換
えを行いたい回路に供給すれば、ゲートディスターブテ
スト中に電圧の切り換えができる。
【0047】更に、多数のワード線に対する同時書き込
みをしたい時には、アドレスバッファの一部の出力信
号、例えばアドレス信号A0,A0- を常にテスト信号
TSで二重選択状態にすれば、2つのワード線に対する
同時書き込みのテストができる。
みをしたい時には、アドレスバッファの一部の出力信
号、例えばアドレス信号A0,A0- を常にテスト信号
TSで二重選択状態にすれば、2つのワード線に対する
同時書き込みのテストができる。
【0048】図7は、上記2つのワード線に対して同時
に書き込みを行うことができるアドレスバッファの構成
例を示している。この回路は、アドレスバッファの出力
の前段にノアゲートを設け、テスト信号TSに応答して
内部アドレス信号AiとAi- の両方が同時に“H”レ
ベル固定となるように構成したもので、ノアゲート71
〜73とインバータ74〜76とから構成されている。
ノアゲート71の一方の入力端にはチップイネーブル信
号CE- が供給され、他方の入力端にはアドレス入力パ
ッド10からアドレス信号Addが供給される。このノ
アゲート71の出力はインバータ74の入力端及びノア
ゲート73の一方の入力端に供給される。上記インバー
タ74の出力はノアゲート72の一方の入力端に供給さ
れる。上記ノアゲート72,73の他方の入力端にはそ
れぞれ、テスト信号TSが供給される。そして、ノアゲ
ート72の出力がインバータ75を介して内部アドレス
信号Aiとして図示しないデコーダに、ノアゲート73
の出力がインバータ76を介して内部アドレス信号Ai
- として図示しないデコーダに供給されるようになって
いる。
に書き込みを行うことができるアドレスバッファの構成
例を示している。この回路は、アドレスバッファの出力
の前段にノアゲートを設け、テスト信号TSに応答して
内部アドレス信号AiとAi- の両方が同時に“H”レ
ベル固定となるように構成したもので、ノアゲート71
〜73とインバータ74〜76とから構成されている。
ノアゲート71の一方の入力端にはチップイネーブル信
号CE- が供給され、他方の入力端にはアドレス入力パ
ッド10からアドレス信号Addが供給される。このノ
アゲート71の出力はインバータ74の入力端及びノア
ゲート73の一方の入力端に供給される。上記インバー
タ74の出力はノアゲート72の一方の入力端に供給さ
れる。上記ノアゲート72,73の他方の入力端にはそ
れぞれ、テスト信号TSが供給される。そして、ノアゲ
ート72の出力がインバータ75を介して内部アドレス
信号Aiとして図示しないデコーダに、ノアゲート73
の出力がインバータ76を介して内部アドレス信号Ai
- として図示しないデコーダに供給されるようになって
いる。
【0049】このような回路構成のアドレスバッファを
図3に示した回路と組み合わせて用いることにより、2
つのワード線に対して同時に書き込みを行うことができ
る。上述したように、テストモード設定許可信号とピン
入力の論理積信号をセット信号とし、テストモード解除
信号をリセット信号とするラッチ回路の出力を、テスト
モードに切り換えるためのテスト信号として使用するこ
とにより、高電位を入力することなくテストモードに設
定でき、且つピン数の増加もなく、また、テスト時に全
コントロール信号並びに全てのアドレス信号を自由に使
用でき、設定できるテスト数がピン数により制限される
こともない。
図3に示した回路と組み合わせて用いることにより、2
つのワード線に対して同時に書き込みを行うことができ
る。上述したように、テストモード設定許可信号とピン
入力の論理積信号をセット信号とし、テストモード解除
信号をリセット信号とするラッチ回路の出力を、テスト
モードに切り換えるためのテスト信号として使用するこ
とにより、高電位を入力することなくテストモードに設
定でき、且つピン数の増加もなく、また、テスト時に全
コントロール信号並びに全てのアドレス信号を自由に使
用でき、設定できるテスト数がピン数により制限される
こともない。
【0050】なお、上述した実施例では半導体記憶装置
を例にとって説明したが、この発明は半導体記憶装置に
限定されるものではなく、同様にしてテストが必要な半
導体集積回路装置一般に適用できる。
を例にとって説明したが、この発明は半導体記憶装置に
限定されるものではなく、同様にしてテストが必要な半
導体集積回路装置一般に適用できる。
【0051】
【発明の効果】以上説明したように、この発明によれ
ば、高電位を入力することなくテストモードに設定でき
るテストモード設定回路を備えた半導体集積回路装置が
得られる。
ば、高電位を入力することなくテストモードに設定でき
るテストモード設定回路を備えた半導体集積回路装置が
得られる。
【0052】また、全てのピンを使用した状態のテスト
が可能なテストモード設定回路を備えた半導体集積回路
装置が得られる。更に、設定できるテストの種類、組み
合わせ及び数がピン数により制限されることがなく、且
つ多数の項目を組み合わせたテストが可能なテストモー
ド設定回路を備えた半導体集積回路装置が得られる。
が可能なテストモード設定回路を備えた半導体集積回路
装置が得られる。更に、設定できるテストの種類、組み
合わせ及び数がピン数により制限されることがなく、且
つ多数の項目を組み合わせたテストが可能なテストモー
ド設定回路を備えた半導体集積回路装置が得られる。
【図1】この発明の一実施例に係る半導体集積回路装置
について説明するためのもので、半導体記憶装置におけ
るテストモード設定回路とその周辺の回路部を抽出して
示す回路図。
について説明するためのもので、半導体記憶装置におけ
るテストモード設定回路とその周辺の回路部を抽出して
示す回路図。
【図2】コマンド入力の場合のテストモード設定許可信
号を出力する回路の構成例を示す回路図。
号を出力する回路の構成例を示す回路図。
【図3】不揮発性半導体記憶装置におけるゲートディス
ターブテストに関係する回路部を抽出して示す回路図。
ターブテストに関係する回路部を抽出して示す回路図。
【図4】図3に示した回路における各回路に電源を与え
るための電源回路の構成例を示す回路図。
るための電源回路の構成例を示す回路図。
【図5】図3に示した回路のゲートディスターブテスト
における各信号のタイミングチャート。
における各信号のタイミングチャート。
【図6】ゲートディスターブテスト中に出力電圧の切り
換えができる電源回路の構成例を示す回路図。
換えができる電源回路の構成例を示す回路図。
【図7】2つのワード線に対して同時に書き込みを行う
ことができるアドレスバッファの構成例を示す回路図。
ことができるアドレスバッファの構成例を示す回路図。
【図8】従来の半導体集積回路装置について説明するた
めのもので、半導体記憶装置におけるテストモード設定
回路とその周辺の回路部を抽出して示す回路図。
めのもので、半導体記憶装置におけるテストモード設定
回路とその周辺の回路部を抽出して示す回路図。
10…アドレス入力パッド、36−1,36−2…テス
トモード設定回路、37−1,37−2…ナンドゲー
ト、38−1,38−2,40−1,40−2,41−
1,41−2…インバータ、39−1,39−2…ラッ
チ回路、Add…アドレス信号、MDS1,MDS2…
モード設定許可信号、MDC1,MDC2…モード設定
解除信号、POR…パワーオンリセット信号、TSi,
TSj,TSk,TSl,TSm…テスト信号。
トモード設定回路、37−1,37−2…ナンドゲー
ト、38−1,38−2,40−1,40−2,41−
1,41−2…インバータ、39−1,39−2…ラッ
チ回路、Add…アドレス信号、MDS1,MDS2…
モード設定許可信号、MDC1,MDC2…モード設定
解除信号、POR…パワーオンリセット信号、TSi,
TSj,TSk,TSl,TSm…テスト信号。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平4−235366(JP,A) 特開 平4−25779(JP,A) 特開 昭63−3283(JP,A) 特開 昭62−182937(JP,A) 特開 昭62−265737(JP,A) 特開 昭63−38179(JP,A) 特開 昭63−58276(JP,A) (58)調査した分野(Int.Cl.7,DB名) G01R 31/28 - 31/3193
Claims (6)
- 【請求項1】 入力信号を受ける第1の端子、それぞれ
のテストモード設定許可信号を受ける第2の端子、それ
ぞれのテストモード設定解除信号を受ける第3の端子、
及びそれぞれのテスト信号を出力する第4の端子を有
し、前記第1の端子が共通接続された複数のテストモー
ド設定回路を備え、 前記各テストモード設定回路はそれぞれ、それぞれのテ
ストモード設定許可信号と入力信号との論理積を取る論
理積回路と、前記論理積回路の出力によってセットさ
れ、それぞれのテストモード設定解除信号でリセットさ
れ、半導体集積回路装置をテストモードに設定するため
のテスト信号をそれぞれ出力するラッチ回路とを具備す
ることを特徴とするテストモードを有する半導体集積回
路装置。 - 【請求項2】 前記複数のテストモード設定回路からそ
れぞれ出力されるテスト信号により、チップ内部の電源
回路の出力電圧、チップ内部のコントロール信号、及び
チップ内部に設けられたメモリセルアレイのアドレスを
選択するアドレス選択信号の中の少なくとも1つを変化
せしめることを特徴とする請求項1に記載の半導体集積
回路装置。 - 【請求項3】 アドレス入力パッドを有する半導体記憶
装置と、 テストモード設定許可信号と前記アドレス入力パッドか
ら入力されるアドレス信号との論理積を取る論理回路
と、前記論理回路からの出力によってセットされ、テス
トモード設定解除信号によってリセットされ、前記半導
体記憶装置をテストモードに設定するテスト信号を出力
するラッチ回路と、前記テストモード設定回路にテスト
モード設定許可信号を供給する回路とを備えたテストモ
ード設定回路とを具備し、 前記テストモード設定回路にテストモード設定許可信号
を供給する回路は、第1のデータ信号が供給される第1
の論理ゲートと、第2のデータ信号が供給される第2の
論理ゲートと、前記第1及び第2の論理ゲートの出力信
号が供給される第3の論理ゲートと、第1のラッチ回路
と、書き込み信号に応答して前記第3論理ゲートの出力
信号を前記第1のラッチ回路に転送する第1のトランス
ファゲートと、第2のラッチ回路と、前記書き込み信号
に応答して前記第1のラッチ回路にラッチされたデータ
を前記第2のラッチ回路に転送する第2のトランスファ
ゲートとを含み、前記第2のラッチ回路にラッチされた
データがテストモード設定許可信号として出力されるこ
とを特徴とするテストモードを有する半導体集積回路装
置。 - 【請求項4】 前記テストモード設定回路から出力され
るテスト信号により、チップ内部の電源回路の出力電
圧、チップ内部のコントロール信号、及び前記半導体記
憶装置に設けられたメモリセルアレイのアドレスを選択
するアドレス選択信号の中の少なくとも1つを変化せし
めることを特徴とする請求項3に記載の半導体集積回路
装置。 - 【請求項5】 メモリセルが行列状に配置されたメモリ
セルアレイ、ロウアドレス信号を受け前記メモリセルア
レイの1つの行を選択するロウデコーダ、及びカラムア
ドレス信号を受け前記メモリセルアレイの1つのカラム
を選択するカラムデコーダを含む半導体記憶装置と、 ロウアドレス信号、カラムアドレス信号、第1のテスト
モード設定許可信号及びテストモード解除信号を含むア
ドレス信号に応答して第1のテスト信号を前記ロウデコ
ーダに供給して制御する第1のテストモード設定回路
と、前記アドレス信号、第2のテストモード設定許可信
号、及び第2のテストモード解除信号に応答して前記第
2のテスト信号を前記カラムデコーダに供給して制御す
る第2のテストモード設定回路とを具備し、 前記第1のテストモード設定回路は、第1のテストモー
ド設定許可信号とアドレス信号との論理積を取る第1の
論理回路と、前記第1の論理回路の出力によってセット
され、第1のテストモード設定解除信号によってリセッ
トされ、第1のテスト信号を出力する第1のラッチ回路
とを含み、 前記第2のテストモード設定回路は、第2のテストモー
ド設定許可信号とアドレス信号との論理積を取る第2の
論理回路と、前記第2の論理回路の出力によってセット
され、第2のテストモード設定解除信号によってリセッ
トされ、第2のテスト信号を出力する第2のラッチ回路
とを含むことを特徴とするテストモードを有する半導体
集積回路装置。 - 【請求項6】 前記第1,第2のテストモード設定回路
中の前記第1,第2 のラッチ回路からそれぞれ出力され
る第1,第2のテスト信号により、チップ内部の電源回
路の出力電圧、チップ内部のコントロール信号、及び前
記メモリセルアレイのアドレスを選択するロウアドレス
信号とカラムアドレス信号の中の少なくとも1つを変化
せしめることを特徴とする請求項5に記載の半導体集積
回路装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1811994A JP3142435B2 (ja) | 1994-02-15 | 1994-02-15 | 半導体集積回路装置 |
KR1019950002781A KR100195976B1 (ko) | 1994-02-15 | 1995-02-15 | 반도체 집적회로장치 |
US08/389,165 US5559744A (en) | 1994-02-15 | 1995-02-15 | Semiconductor integrated circuit device having a test mode setting circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1811994A JP3142435B2 (ja) | 1994-02-15 | 1994-02-15 | 半導体集積回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07225262A JPH07225262A (ja) | 1995-08-22 |
JP3142435B2 true JP3142435B2 (ja) | 2001-03-07 |
Family
ID=11962724
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1811994A Expired - Fee Related JP3142435B2 (ja) | 1994-02-15 | 1994-02-15 | 半導体集積回路装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5559744A (ja) |
JP (1) | JP3142435B2 (ja) |
KR (1) | KR100195976B1 (ja) |
Families Citing this family (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2743850B2 (ja) * | 1994-12-28 | 1998-04-22 | 日本電気株式会社 | データ処理装置 |
JPH09128998A (ja) * | 1995-10-31 | 1997-05-16 | Nec Corp | テスト回路 |
US5848018A (en) * | 1996-01-19 | 1998-12-08 | Stmicroelectronics, Inc. | Memory-row selector having a test function |
US5745432A (en) * | 1996-01-19 | 1998-04-28 | Sgs-Thomson Microelectronics, Inc. | Write driver having a test function |
US5845059A (en) * | 1996-01-19 | 1998-12-01 | Stmicroelectronics, Inc. | Data-input device for generating test signals on bit and bit-complement lines |
US5870408A (en) * | 1996-04-30 | 1999-02-09 | Sun Microsystems, Inc. | Method and apparatus for on die testing |
KR100245411B1 (ko) * | 1997-12-20 | 2000-02-15 | 윤종용 | 반도체 장치의 병렬 테스트 회로 |
KR100532777B1 (ko) * | 1998-10-28 | 2006-02-17 | 주식회사 하이닉스반도체 | 테스트 레지스터 |
KR100333666B1 (ko) | 1999-06-30 | 2002-04-24 | 박종섭 | 다양한 파워-온 신호에 대하여 리셋신호를 생성하는 파워-온리셋회로 |
US6675330B1 (en) * | 2000-01-07 | 2004-01-06 | National Seminconductor Corporation | Testing the operation of integrated circuits by simulating a switching-mode of their power supply inputs |
JP3395773B2 (ja) * | 2000-03-16 | 2003-04-14 | セイコーエプソン株式会社 | 半導体装置 |
US6704894B1 (en) | 2000-12-21 | 2004-03-09 | Lockheed Martin Corporation | Fault insertion using on-card reprogrammable devices |
US6944812B2 (en) * | 2002-01-15 | 2005-09-13 | Micron Technology, Inc. | Mode entry circuit and method |
KR100515055B1 (ko) * | 2002-12-12 | 2005-09-14 | 삼성전자주식회사 | 모든 칼럼 선택 트랜지스터들을 선택할 수 있는 칼럼 프리디코더를 갖는 플레쉬 메모리 장치와 그 스트레스 테스트방법 |
TWI254799B (en) * | 2003-12-03 | 2006-05-11 | Renesas Tech Corp | Semiconductor device and the method of testing the same |
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Publication number | Priority date | Publication date | Assignee | Title |
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-
1994
- 1994-02-15 JP JP1811994A patent/JP3142435B2/ja not_active Expired - Fee Related
-
1995
- 1995-02-15 KR KR1019950002781A patent/KR100195976B1/ko active IP Right Grant
- 1995-02-15 US US08/389,165 patent/US5559744A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
KR950025952A (ko) | 1995-09-18 |
US5559744A (en) | 1996-09-24 |
JPH07225262A (ja) | 1995-08-22 |
KR100195976B1 (ko) | 1999-06-15 |
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