JP3142435B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JP3142435B2 JP3142435B2 JP1811994A JP1811994A JP3142435B2 JP 3142435 B2 JP3142435 B2 JP 3142435B2 JP 1811994 A JP1811994 A JP 1811994A JP 1811994 A JP1811994 A JP 1811994A JP 3142435 B2 JP3142435 B2 JP 3142435B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- test mode
- mode setting
- test
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/46—Test trigger logic
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
- Dram (AREA)
- Semiconductor Integrated Circuits (AREA)
- Read Only Memory (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、テストモード設定回
路を備えた半導体集積回路装置に関する。
路を備えた半導体集積回路装置に関する。
【０００２】
【従来の技術】半導体集積回路装置、例えば半導体記憶
装置におけるテストモードの設定は、テストに関係のな
いピン、例えばアドレスピンに通常の入力レベル（０〜
５Ｖ）よりも高い電圧（“ＨＨ”レベル＝約１２Ｖ）が
印加された時に、テスト信号を発生することによって行
われている。図８は、このような従来のテストモード設
定回路とその周辺の回路部を抽出して示している。図８
において、１０はアドレス入力パッド、１１はアドレス
バッファ、１２はテストモード設定回路として働く高電
位検知回路である。
装置におけるテストモードの設定は、テストに関係のな
いピン、例えばアドレスピンに通常の入力レベル（０〜
５Ｖ）よりも高い電圧（“ＨＨ”レベル＝約１２Ｖ）が
印加された時に、テスト信号を発生することによって行
われている。図８は、このような従来のテストモード設
定回路とその周辺の回路部を抽出して示している。図８
において、１０はアドレス入力パッド、１１はアドレス
バッファ、１２はテストモード設定回路として働く高電
位検知回路である。
【０００３】上記アドレスバッファ１１は、Ｐチャネル
型ＭＯＳトランジスタ１３，１４、Ｎチャネル型ＭＯＳ
トランジスタ１５，１６、及びインバータ１７〜２０か
ら構成されている。電源ＶccとＶss間には、上記ＭＯＳ
トランジスタ１３，１４，１５の電流通路が直列接続さ
れている。ＭＯＳトランジスタ１４，１５の接続点と接
地点Ｖss間には、ＭＯＳトランジスタ１６の電流通路が
接続される。上記ＭＯＳトランジスタ１３，１６のゲー
トにはチップイネーブル信号ＣＥ- （以降の説明では符
号の後に付した- はその信号の反転信号を表す）が供給
され、上記ＭＯＳトランジスタ１４，１５のゲートはア
ドレス入力パッド１０に接続される。インバータ１７の
入力端は上記ＭＯＳトランジスタ１４，１５，１６のド
レイン共通接続点に接続され、出力端はインバータ１８
の入力端に接続される。インバータ１９の入力端は上記
インバータ１８の出力端に接続され、その出力端から内
部アドレス信号Ａｉが出力される。また、インバータ２
０の入力端は上記インバータ１９の出力端に接続され、
その出力端から内部アドレス信号Ａｉ- が出力される。
型ＭＯＳトランジスタ１３，１４、Ｎチャネル型ＭＯＳ
トランジスタ１５，１６、及びインバータ１７〜２０か
ら構成されている。電源ＶccとＶss間には、上記ＭＯＳ
トランジスタ１３，１４，１５の電流通路が直列接続さ
れている。ＭＯＳトランジスタ１４，１５の接続点と接
地点Ｖss間には、ＭＯＳトランジスタ１６の電流通路が
接続される。上記ＭＯＳトランジスタ１３，１６のゲー
トにはチップイネーブル信号ＣＥ- （以降の説明では符
号の後に付した- はその信号の反転信号を表す）が供給
され、上記ＭＯＳトランジスタ１４，１５のゲートはア
ドレス入力パッド１０に接続される。インバータ１７の
入力端は上記ＭＯＳトランジスタ１４，１５，１６のド
レイン共通接続点に接続され、出力端はインバータ１８
の入力端に接続される。インバータ１９の入力端は上記
インバータ１８の出力端に接続され、その出力端から内
部アドレス信号Ａｉが出力される。また、インバータ２
０の入力端は上記インバータ１９の出力端に接続され、
その出力端から内部アドレス信号Ａｉ- が出力される。
【０００４】上記高電位検知回路１２は、Ｐチャネル型
ＭＯＳトランジスタ２１，２２、Ｎチャネル型ＭＯＳト
ランジスタ２３、及びインバータ２４，２５から構成さ
れている。ＭＯＳトランジスタ２１のソースはアドレス
入力パッド１０に接続され、ゲート及びドレインはＭＯ
Ｓトランジスタ２２のソースに接続される。このＭＯＳ
トランジスタ２２のゲートには電源Ｖccが印加され、ド
レインはＭＯＳトランジスタ２３のドレインに接続され
ている。ＭＯＳトランジスタ２３のゲートには電源Ｖcc
が印加され、ソースは接地点Ｖssに接続されている。イ
ンバータ２４の入力端は上記ＭＯＳトランジスタ２２，
２３のドレイン共通接続点に接続され、その出力端はイ
ンバータ２５の入力端に接続される。そして、このイン
バータ２５の出力端から半導体記憶装置をテストモード
に切り換えるためのテスト信号ＴＳｉが出力される。
ＭＯＳトランジスタ２１，２２、Ｎチャネル型ＭＯＳト
ランジスタ２３、及びインバータ２４，２５から構成さ
れている。ＭＯＳトランジスタ２１のソースはアドレス
入力パッド１０に接続され、ゲート及びドレインはＭＯ
Ｓトランジスタ２２のソースに接続される。このＭＯＳ
トランジスタ２２のゲートには電源Ｖccが印加され、ド
レインはＭＯＳトランジスタ２３のドレインに接続され
ている。ＭＯＳトランジスタ２３のゲートには電源Ｖcc
が印加され、ソースは接地点Ｖssに接続されている。イ
ンバータ２４の入力端は上記ＭＯＳトランジスタ２２，
２３のドレイン共通接続点に接続され、その出力端はイ
ンバータ２５の入力端に接続される。そして、このイン
バータ２５の出力端から半導体記憶装置をテストモード
に切り換えるためのテスト信号ＴＳｉが出力される。
【０００５】上記のような構成において、チップイネー
ブル信号ＣＥ- が“Ｈ”レベルの時には、ＭＯＳトラン
ジスタ１３がオフ状態、ＭＯＳトランジスタ１６がオン
状態となるので、インバータ１７の入力端が“Ｌ”レベ
ルに設定され、内部アドレス信号Ａｉは“Ｈ”レベル、
内部アドレス信号Ａｉ- は“Ｌ”レベルに固定される。
ブル信号ＣＥ- が“Ｈ”レベルの時には、ＭＯＳトラン
ジスタ１３がオフ状態、ＭＯＳトランジスタ１６がオン
状態となるので、インバータ１７の入力端が“Ｌ”レベ
ルに設定され、内部アドレス信号Ａｉは“Ｈ”レベル、
内部アドレス信号Ａｉ- は“Ｌ”レベルに固定される。
【０００６】チップイネーブル信号ＣＥ- が“Ｌ”レベ
ルに反転すると、ＭＯＳトランジスタ１３がオン状態、
ＭＯＳトランジスタ１６がオフ状態となり、アドレス入
力パッド１０に供給されたアドレス信号Ａｄｄが、ＭＯ
Ｓトランジスタ１４と１５とから成るＣＭＯＳインバー
タで反転されてインバータ１７の入力端に供給される。
これによって、内部アドレス信号Ａｉは外部から供給さ
れるアドレス信号Ａｄｄと同相の信号、内部アドレス信
号Ａｉ- はアドレス信号Ａｄｄと逆相の信号となり、こ
れら内部アドレス信号Ａｉ，Ａｉ- が図示しないロウデ
コーダまたはカラムデコーダに供給される。
ルに反転すると、ＭＯＳトランジスタ１３がオン状態、
ＭＯＳトランジスタ１６がオフ状態となり、アドレス入
力パッド１０に供給されたアドレス信号Ａｄｄが、ＭＯ
Ｓトランジスタ１４と１５とから成るＣＭＯＳインバー
タで反転されてインバータ１７の入力端に供給される。
これによって、内部アドレス信号Ａｉは外部から供給さ
れるアドレス信号Ａｄｄと同相の信号、内部アドレス信
号Ａｉ- はアドレス信号Ａｄｄと逆相の信号となり、こ
れら内部アドレス信号Ａｉ，Ａｉ- が図示しないロウデ
コーダまたはカラムデコーダに供給される。
【０００７】上記高電位検知回路１２は、アドレス入力
パッド１０に印加される電位がアドレス信号Ａｄｄのレ
ベル（例えば０〜５Ｖ）のときにはＭＯＳトランジスタ
２２がオフ状態、ＭＯＳトランジスタ２３がオン状態と
なり、インバータ２５から出力されるテスト信号ＴＳｉ
は“Ｌ”レベルを維持する。一方、アドレス入力パッド
１０に“ＨＨ”レベルの電位が印加されると、ＭＯＳト
ランジスタ２１，２２がオンし、ＭＯＳトランジスタ２
３がオフするので、インバータ２４の入力端が“Ｈ”レ
ベルとなる。これによって、インバータ２５から出力さ
れるテスト信号ＴＳｉが“Ｈ”レベルとなり、テストモ
ードになる。
パッド１０に印加される電位がアドレス信号Ａｄｄのレ
ベル（例えば０〜５Ｖ）のときにはＭＯＳトランジスタ
２２がオフ状態、ＭＯＳトランジスタ２３がオン状態と
なり、インバータ２５から出力されるテスト信号ＴＳｉ
は“Ｌ”レベルを維持する。一方、アドレス入力パッド
１０に“ＨＨ”レベルの電位が印加されると、ＭＯＳト
ランジスタ２１，２２がオンし、ＭＯＳトランジスタ２
３がオフするので、インバータ２４の入力端が“Ｈ”レ
ベルとなる。これによって、インバータ２５から出力さ
れるテスト信号ＴＳｉが“Ｈ”レベルとなり、テストモ
ードになる。
【０００８】このような構成のテストモード設定回路
は、チップをパッケージに封止した後でもテストが行
え、且つピン数の増加を抑制できるという利点があり、
広く用いられている。
は、チップをパッケージに封止した後でもテストが行
え、且つピン数の増加を抑制できるという利点があり、
広く用いられている。
【０００９】ところで、上述したテストモード設定回路
が用いられる一例として不揮発性半導体記憶装置（ＥＰ
ＲＯＭ、フラッシュＥＥＰＲＯＭ等）におけるゲートデ
ィスターブテストを考えてみる。ゲートディスターブテ
ストにおいては、全てのワード線は入力されたアドレス
に関係なく全て選択状態となるので、ロウアドレスの１
つのアドレス入力ピンを“ＨＨ”レベルを入力するため
のテストモード設定ピンとして使用できる。
が用いられる一例として不揮発性半導体記憶装置（ＥＰ
ＲＯＭ、フラッシュＥＥＰＲＯＭ等）におけるゲートデ
ィスターブテストを考えてみる。ゲートディスターブテ
ストにおいては、全てのワード線は入力されたアドレス
に関係なく全て選択状態となるので、ロウアドレスの１
つのアドレス入力ピンを“ＨＨ”レベルを入力するため
のテストモード設定ピンとして使用できる。
【００１０】しかしながら、例えばセンスアンプに対す
るテストモードのように、全てのコントロール信号及び
全てのアドレス信号を入力して動作させる必要があるテ
ストでは、テストモード設定用のピンが定義できない場
合が出てくる。また、ピン数には限りがあるので、パッ
ケージ封止状態でできるテストモードの数にも限界があ
る。しかも、例えば上記ゲートディスターブテスト中に
電源回路の一部の設定を変更したり、切り換えたり、他
のトランジスタ（例えばＹセレクタ）にワード線と同様
のストレスを印加したりといった多数の項目を組み合わ
せたテストを実施するのは更に困難である。
るテストモードのように、全てのコントロール信号及び
全てのアドレス信号を入力して動作させる必要があるテ
ストでは、テストモード設定用のピンが定義できない場
合が出てくる。また、ピン数には限りがあるので、パッ
ケージ封止状態でできるテストモードの数にも限界があ
る。しかも、例えば上記ゲートディスターブテスト中に
電源回路の一部の設定を変更したり、切り換えたり、他
のトランジスタ（例えばＹセレクタ）にワード線と同様
のストレスを印加したりといった多数の項目を組み合わ
せたテストを実施するのは更に困難である。
【００１１】一方、テストを行う側では、１２Ｖという
高電圧の信号を発生させる必要があるが、ＩＣテスタに
はこのような高い電圧を発生させる端子は少ないため、
テストの準備に多大な労力が必要となる等の問題が発生
する。
高電圧の信号を発生させる必要があるが、ＩＣテスタに
はこのような高い電圧を発生させる端子は少ないため、
テストの準備に多大な労力が必要となる等の問題が発生
する。
【００１２】特に、図８に示したような従来のテストモ
ード設定回路を備えた半導体記憶装置では、設定できる
テストの種類、組み合わせ及び数などに限界があるた
め、開発並びに不良解析に支障を来す場合が多くなっ
た。
ード設定回路を備えた半導体記憶装置では、設定できる
テストの種類、組み合わせ及び数などに限界があるた
め、開発並びに不良解析に支障を来す場合が多くなっ
た。
【００１３】
【発明が解決しようとする課題】上記のように従来のテ
ストモード設定回路を備えた半導体集積回路装置では、
全てのピンが必要となるテストでは、テストモード設定
用のピンが定義できないという問題があった。また、テ
ストモード設定回路として高電位検知回路を用いると、
設定できるテストの種類、組み合わせ及び数に限界があ
るため、多数の項目を組み合わせたテストの実施が更に
困難であった。更に、ＩＣテスタには高電圧を発生させ
る端子が少ないため、テストの準備に多大な労力が必要
となるという問題もある。
ストモード設定回路を備えた半導体集積回路装置では、
全てのピンが必要となるテストでは、テストモード設定
用のピンが定義できないという問題があった。また、テ
ストモード設定回路として高電位検知回路を用いると、
設定できるテストの種類、組み合わせ及び数に限界があ
るため、多数の項目を組み合わせたテストの実施が更に
困難であった。更に、ＩＣテスタには高電圧を発生させ
る端子が少ないため、テストの準備に多大な労力が必要
となるという問題もある。
【００１４】この発明は上記のような事情に鑑みてなさ
れたもので、その目的とするところは、高電位を入力す
ることなくテストモードに設定できるテストモード設定
回路を備えた半導体集積回路装置を提供することにあ
る。
れたもので、その目的とするところは、高電位を入力す
ることなくテストモードに設定できるテストモード設定
回路を備えた半導体集積回路装置を提供することにあ
る。
【００１５】また、この発明の他の目的は、全てのピン
を使用した状態のテストが可能なテストモード設定回路
を備えた半導体集積回路装置を提供することにある。こ
の発明の更に他の目的は、設定できるテストの種類、組
み合わせ及び数がピン数により制限されることがなく、
且つ多数の項目を組み合わせたテストが可能なテストモ
ード設定回路を備えた半導体集積回路装置を提供するこ
とにある。
を使用した状態のテストが可能なテストモード設定回路
を備えた半導体集積回路装置を提供することにある。こ
の発明の更に他の目的は、設定できるテストの種類、組
み合わせ及び数がピン数により制限されることがなく、
且つ多数の項目を組み合わせたテストが可能なテストモ
ード設定回路を備えた半導体集積回路装置を提供するこ
とにある。
【００１６】
【課題を解決するための手段】請求項１に記載したこの
発明の半導体集積回路装置は、入力信号を受ける第１の
端子、それぞれのテストモード設定許可信号を受ける第
２の端子、それぞれのテストモード設定解除信号を受け
る第３の端子、及びそれぞれのテスト信号を出力する第
４の端子を有し、前記第１の端子が共通接続された複数
のテストモード設定回路を備え、前記各テストモード設
定回路はそれぞれ、それぞれのテストモード設定許可信
号と入力信号との論理積を取る論理積回路と、前記論理
積回路の出力によってセットされ、それぞれのテストモ
ード設定解除信号でリセットされ、半導体集積回路装置
をテストモードに設定するためのテスト信号をそれぞれ
出力するラッチ回路とを具備することを特徴とする。
発明の半導体集積回路装置は、入力信号を受ける第１の
端子、それぞれのテストモード設定許可信号を受ける第
２の端子、それぞれのテストモード設定解除信号を受け
る第３の端子、及びそれぞれのテスト信号を出力する第
４の端子を有し、前記第１の端子が共通接続された複数
のテストモード設定回路を備え、前記各テストモード設
定回路はそれぞれ、それぞれのテストモード設定許可信
号と入力信号との論理積を取る論理積回路と、前記論理
積回路の出力によってセットされ、それぞれのテストモ
ード設定解除信号でリセットされ、半導体集積回路装置
をテストモードに設定するためのテスト信号をそれぞれ
出力するラッチ回路とを具備することを特徴とする。
【００１７】また、請求項２のように、前記複数のテス
トモード設定回路からそれぞれ出力されるテスト信号に
より、チップ内部の電源回路の出力電圧、チップ内部の
コントロール信号、及びチップ内部に設けられたメモリ
セルアレイのアドレスを選択するアドレス選択信号の中
の少なくとも１つを変化せしめることを特徴とする。請
求項３の半導体集積回路装置は、アドレス入力パッドを
有する半導体記憶装置と、テストモード設定許可信号と
前記アドレス入力パッドから入力されるアドレス信号と
の論理積を取る論理回路と、前記論理回路からの出力に
よってセットされ、テストモード設定解除信号によって
リセットされ、前記半導体記憶装置をテストモードに設
定するテスト信号を出力するラッチ回路と、前記テスト
モード設定回路にテストモード設定許可信号を供給する
回路とを備えたテストモード設定回路とを具備し、前記
テストモード設定回路にテストモード設定許可信号を供
給する回路は、第１のデータ信号が供給される第１の論
理ゲートと、第２のデータ信号が供給される第２の論理
ゲートと、前記第１及び第２の論理ゲートの出力信号が
供給される第３の論理ゲートと、第１のラッチ回路と、
書き込み信号に応答して前記第３論理ゲートの出力信号
を前記第１のラッチ回路に転送する第１のトランスファ
ゲートと、第２のラッチ回路と、前記書き込み信号に応
答して前記第１のラッチ回路にラッチされたデータを前
記第２のラッチ回路に転送する第２のトランスファゲー
トとを含み、前記第２のラッチ回路にラッチされたデー
タがテストモード設定許可信号として出力されることを
特徴としている。
トモード設定回路からそれぞれ出力されるテスト信号に
より、チップ内部の電源回路の出力電圧、チップ内部の
コントロール信号、及びチップ内部に設けられたメモリ
セルアレイのアドレスを選択するアドレス選択信号の中
の少なくとも１つを変化せしめることを特徴とする。請
求項３の半導体集積回路装置は、アドレス入力パッドを
有する半導体記憶装置と、テストモード設定許可信号と
前記アドレス入力パッドから入力されるアドレス信号と
の論理積を取る論理回路と、前記論理回路からの出力に
よってセットされ、テストモード設定解除信号によって
リセットされ、前記半導体記憶装置をテストモードに設
定するテスト信号を出力するラッチ回路と、前記テスト
モード設定回路にテストモード設定許可信号を供給する
回路とを備えたテストモード設定回路とを具備し、前記
テストモード設定回路にテストモード設定許可信号を供
給する回路は、第１のデータ信号が供給される第１の論
理ゲートと、第２のデータ信号が供給される第２の論理
ゲートと、前記第１及び第２の論理ゲートの出力信号が
供給される第３の論理ゲートと、第１のラッチ回路と、
書き込み信号に応答して前記第３論理ゲートの出力信号
を前記第１のラッチ回路に転送する第１のトランスファ
ゲートと、第２のラッチ回路と、前記書き込み信号に応
答して前記第１のラッチ回路にラッチされたデータを前
記第２のラッチ回路に転送する第２のトランスファゲー
トとを含み、前記第２のラッチ回路にラッチされたデー
タがテストモード設定許可信号として出力されることを
特徴としている。
【００１８】請求項４のように、前記テストモード設定
回路から出力されるテスト信号により、チップ内部の電
源回路の出力電圧、チップ内部のコントロール信号、及
び前記半導体記憶装置に設けられたメモリセルアレイの
アドレスを選択するアドレス選択信号の中の少なくとも
１つを変化せしめることを特徴とする。
回路から出力されるテスト信号により、チップ内部の電
源回路の出力電圧、チップ内部のコントロール信号、及
び前記半導体記憶装置に設けられたメモリセルアレイの
アドレスを選択するアドレス選択信号の中の少なくとも
１つを変化せしめることを特徴とする。
【００１９】更に、請求項５に記載した半導体集積回路
装置は、メモリセルが行列状に配置されたメモリセルア
レイ、ロウアドレス信号を受け前記メモリセルアレイの
１つの行を選択するロウデコーダ、及びカラムアドレス
信号を受け前記メモリセルアレイの１つのカラムを選択
するカラムデコーダを含む半導体記憶装置と、ロウアド
レス信号、カラムアドレス信号、第１のテストモード設
定許可信号及びテストモード解除信号を含むアドレス信
号に応答して第１のテスト信号を前記ロウデコーダに供
給して制御する第１のテストモード設定回路と、前記ア
ドレス信号、第２のテストモード設定許可信号、及び第
２のテストモード解除信号に応答して前記第２のテスト
信号を前記カラムデコーダに供給して制御する第２のテ
ストモード設定回路とを具備し、前記第１のテストモー
ド設定回路は、第１のテストモード設定許可信号とアド
レス信号との論理積を取る第１の論理回路と、前記第１
の論理回路の出力によってセットされ、第１のテストモ
ード設定解除信号によってリセットされ、第１のテスト
信号を出力する第１のラッチ回路とを含み、前記第２の
テストモード設定回路は、第２のテストモード設定許可
信号とアドレス信号との論理積を取る第２の論理回路
と、前記第２の論理回路の出力によってセットされ、第
２のテストモード設定解除信号によってリセットされ、
第２のテスト信号を出力する第２のラッチ回路とを含む
ことを特徴としている。
装置は、メモリセルが行列状に配置されたメモリセルア
レイ、ロウアドレス信号を受け前記メモリセルアレイの
１つの行を選択するロウデコーダ、及びカラムアドレス
信号を受け前記メモリセルアレイの１つのカラムを選択
するカラムデコーダを含む半導体記憶装置と、ロウアド
レス信号、カラムアドレス信号、第１のテストモード設
定許可信号及びテストモード解除信号を含むアドレス信
号に応答して第１のテスト信号を前記ロウデコーダに供
給して制御する第１のテストモード設定回路と、前記ア
ドレス信号、第２のテストモード設定許可信号、及び第
２のテストモード解除信号に応答して前記第２のテスト
信号を前記カラムデコーダに供給して制御する第２のテ
ストモード設定回路とを具備し、前記第１のテストモー
ド設定回路は、第１のテストモード設定許可信号とアド
レス信号との論理積を取る第１の論理回路と、前記第１
の論理回路の出力によってセットされ、第１のテストモ
ード設定解除信号によってリセットされ、第１のテスト
信号を出力する第１のラッチ回路とを含み、前記第２の
テストモード設定回路は、第２のテストモード設定許可
信号とアドレス信号との論理積を取る第２の論理回路
と、前記第２の論理回路の出力によってセットされ、第
２のテストモード設定解除信号によってリセットされ、
第２のテスト信号を出力する第２のラッチ回路とを含む
ことを特徴としている。
【００２０】請求項６に記載したように、前記第１，第
２のテストモード設定回路中の前記第１，第２のラッチ
回路からそれぞれ出力される第１，第２のテスト信号に
より、チップ内部の電源回路の出力電圧、チップ内部の
コントロール信号、及び前記メモリセルアレイのアドレ
スを選択するロウアドレス信号とカラムアドレス信号の
中の少なくとも１つを変化せしめることを特徴とする。
２のテストモード設定回路中の前記第１，第２のラッチ
回路からそれぞれ出力される第１，第２のテスト信号に
より、チップ内部の電源回路の出力電圧、チップ内部の
コントロール信号、及び前記メモリセルアレイのアドレ
スを選択するロウアドレス信号とカラムアドレス信号の
中の少なくとも１つを変化せしめることを特徴とする。
【００２１】
【作用】上記のような構成では、テストモード設定許可
信号と入力信号との論理積信号でラッチ回路にデータを
セットし、このラッチ回路からテストモードに設定する
ためのテスト信号を出力してテストモードに切り換え、
このテスト信号に応じてテストを行うことができるの
で、高電位を入力することなくテストモードに設定でき
る。よって、テストモードに切り換えるためのピンに制
限がなく、且つ全てのピンを使用した状態のテストが可
能となる。また、設定できるテストの種類、組み合わせ
及び数がピン数により制限されることがないので、多数
の項目を組み合わせたテストも可能となる。
信号と入力信号との論理積信号でラッチ回路にデータを
セットし、このラッチ回路からテストモードに設定する
ためのテスト信号を出力してテストモードに切り換え、
このテスト信号に応じてテストを行うことができるの
で、高電位を入力することなくテストモードに設定でき
る。よって、テストモードに切り換えるためのピンに制
限がなく、且つ全てのピンを使用した状態のテストが可
能となる。また、設定できるテストの種類、組み合わせ
及び数がピン数により制限されることがないので、多数
の項目を組み合わせたテストも可能となる。
【００２２】半導体集積回路装置内に半導体記憶装置が
含まれる場合に、センスアンプに対するテストモードの
ように、全てのコントロール信号及び全てのアドレス信
号を入力して動作させるテストが可能となる。また、パ
ッケージ封止状態でできるテストモードの数を大幅に増
やすことができる。しかも、ゲートディスターブテスト
を行う場合には、電源回路の一部の設定を変更したり、
切り換えたり、他のトランジスタ（例えばＹセレクタ）
にワード線と同様のストレスを印加したりといった多数
の項目を組み合わせたテストを実施できるので、特に半
導体記憶装置のテストに好適である。
含まれる場合に、センスアンプに対するテストモードの
ように、全てのコントロール信号及び全てのアドレス信
号を入力して動作させるテストが可能となる。また、パ
ッケージ封止状態でできるテストモードの数を大幅に増
やすことができる。しかも、ゲートディスターブテスト
を行う場合には、電源回路の一部の設定を変更したり、
切り換えたり、他のトランジスタ（例えばＹセレクタ）
にワード線と同様のストレスを印加したりといった多数
の項目を組み合わせたテストを実施できるので、特に半
導体記憶装置のテストに好適である。
【００２３】
【実施例】以下、この発明の一実施例について図面を参
照して説明する。図１は、この発明の一実施例に係る半
導体集積回路装置について説明するためのもので、半導
体記憶装置におけるテストモード設定回路とその周辺の
回路部を抽出して示している。アドレス入力パッド１０
には図８に示した回路と同様な回路構成のアドレスバッ
ファ１１の入力端が接続されている。すなわち、アドレ
ス入力パッド１１には、Ｐチャネル型ＭＯＳトランジス
タ１４及びＮチャネル型ＭＯＳトランジスタ１５のゲー
トが接続される。このＭＯＳトランジスタ１５のソース
には接地点Ｖssが接続される。上記ＭＯＳトランジスタ
１４のソースと電源Ｖcc間には、Ｐチャネル型ＭＯＳト
ランジスタ１３のドレイン，ソース間が接続され、この
ＭＯＳトランジスタ１３のゲートにはチップイネーブル
信号ＣＥ- が供給される。上記ＭＯＳトランジスタ１
４，１５のドレインと接地点Ｖss間にはＮチャネル型Ｍ
ＯＳトランジスタ１６のドレイン，ソース間が接続さ
れ、このＭＯＳトランジスタ１６のゲートには上記チッ
プイネーブル信号ＣＥ- が供給される。上記ＭＯＳトラ
ンジスタ１４〜１６のドレインにはインバータ１７の入
力端が接続され、このインバータ１７の出力端はインバ
ータ１８の入力端に接続される。上記インバータ１８の
出力端はインバータ１９の入力端に接続され、このイン
バータ１９の出力端から内部アドレス信号Ａｉが出力さ
れる。また、上記インバータ１９の出力端にはインバー
タ２０の入力端が接続され、このインバータ２０の出力
端から内部アドレス信号Ａｉ- が出力される。
照して説明する。図１は、この発明の一実施例に係る半
導体集積回路装置について説明するためのもので、半導
体記憶装置におけるテストモード設定回路とその周辺の
回路部を抽出して示している。アドレス入力パッド１０
には図８に示した回路と同様な回路構成のアドレスバッ
ファ１１の入力端が接続されている。すなわち、アドレ
ス入力パッド１１には、Ｐチャネル型ＭＯＳトランジス
タ１４及びＮチャネル型ＭＯＳトランジスタ１５のゲー
トが接続される。このＭＯＳトランジスタ１５のソース
には接地点Ｖssが接続される。上記ＭＯＳトランジスタ
１４のソースと電源Ｖcc間には、Ｐチャネル型ＭＯＳト
ランジスタ１３のドレイン，ソース間が接続され、この
ＭＯＳトランジスタ１３のゲートにはチップイネーブル
信号ＣＥ- が供給される。上記ＭＯＳトランジスタ１
４，１５のドレインと接地点Ｖss間にはＮチャネル型Ｍ
ＯＳトランジスタ１６のドレイン，ソース間が接続さ
れ、このＭＯＳトランジスタ１６のゲートには上記チッ
プイネーブル信号ＣＥ- が供給される。上記ＭＯＳトラ
ンジスタ１４〜１６のドレインにはインバータ１７の入
力端が接続され、このインバータ１７の出力端はインバ
ータ１８の入力端に接続される。上記インバータ１８の
出力端はインバータ１９の入力端に接続され、このイン
バータ１９の出力端から内部アドレス信号Ａｉが出力さ
れる。また、上記インバータ１９の出力端にはインバー
タ２０の入力端が接続され、このインバータ２０の出力
端から内部アドレス信号Ａｉ- が出力される。
【００２４】上記アドレス入力パッド１０には、テスト
モード設定回路３６−１，３６−２，…が接続されてい
る。各テストモード設定回路３６−１，３６−２，…は
それぞれ、基本的にはアドレス入力パッド１０から供給
されたアドレス信号Ａｄｄとモード設定許可信号ＭＤＳ
１，ＭＤＳ２，…との論理積を取ってラッチし、モード
設定解除信号ＭＤＣ１，ＭＤＣ２，…でリセットされる
ようになっている。すなわち、テストモード設定回路３
６−１は、ナンドゲート３７−１、インバータ３８−
１、ラッチ回路３９−１及びインバータ４０−１，４１
−１から構成されている。ナンドゲート３７−１の一方
の入力端にはアドレス入力パッド１０が接続され、他方
の入力端にモード設定許可信号ＭＤＳ１が供給される。
このナンドゲート３７−１の出力端にはインバータ３８
−１の入力端が接続され、このインバータ３８−１の出
力端はラッチ回路３９−１のセット入力端Ｓに接続され
る。このラッチ回路３９−１のリセット入力端にはモー
ド設定解除信号ＭＤＣ１が供給されてリセットされると
ともに、パワーオン時にリセットされるようにパワーオ
ンリセット信号ＰＯＲが供給されている。ラッチ回路３
９−１の出力端Ｑにはインバータ４０−１の入力端が接
続され、このインバータ４０−１の出力端にはインバー
タ４１−１の入力端が接続される。そして、このインバ
ータ４１−１の出力端からテスト信号ＴＳｉが出力され
る。
モード設定回路３６−１，３６−２，…が接続されてい
る。各テストモード設定回路３６−１，３６−２，…は
それぞれ、基本的にはアドレス入力パッド１０から供給
されたアドレス信号Ａｄｄとモード設定許可信号ＭＤＳ
１，ＭＤＳ２，…との論理積を取ってラッチし、モード
設定解除信号ＭＤＣ１，ＭＤＣ２，…でリセットされる
ようになっている。すなわち、テストモード設定回路３
６−１は、ナンドゲート３７−１、インバータ３８−
１、ラッチ回路３９−１及びインバータ４０−１，４１
−１から構成されている。ナンドゲート３７−１の一方
の入力端にはアドレス入力パッド１０が接続され、他方
の入力端にモード設定許可信号ＭＤＳ１が供給される。
このナンドゲート３７−１の出力端にはインバータ３８
−１の入力端が接続され、このインバータ３８−１の出
力端はラッチ回路３９−１のセット入力端Ｓに接続され
る。このラッチ回路３９−１のリセット入力端にはモー
ド設定解除信号ＭＤＣ１が供給されてリセットされると
ともに、パワーオン時にリセットされるようにパワーオ
ンリセット信号ＰＯＲが供給されている。ラッチ回路３
９−１の出力端Ｑにはインバータ４０−１の入力端が接
続され、このインバータ４０−１の出力端にはインバー
タ４１−１の入力端が接続される。そして、このインバ
ータ４１−１の出力端からテスト信号ＴＳｉが出力され
る。
【００２５】テストモード設定回路３６−２も回路３６
−１と同様にナンドゲート３７−２、インバータ３８−
２、ラッチ回路３９−２及びインバータ４０−２，４１
−２から構成され、同じ回路接続になっている。そし
て、この回路３６−２にはモード設定許可信号ＭＤＳ
２、モード設定解除信号ＭＤＣ２及びパワーオンリセッ
ト信号ＰＯＲが供給され、テスト信号ＴＳｊを出力す
る。図示しないが、必要に応じて同様な回路構成のテス
トモード設定回路を更に設けても良い。
−１と同様にナンドゲート３７−２、インバータ３８−
２、ラッチ回路３９−２及びインバータ４０−２，４１
−２から構成され、同じ回路接続になっている。そし
て、この回路３６−２にはモード設定許可信号ＭＤＳ
２、モード設定解除信号ＭＤＣ２及びパワーオンリセッ
ト信号ＰＯＲが供給され、テスト信号ＴＳｊを出力す
る。図示しないが、必要に応じて同様な回路構成のテス
トモード設定回路を更に設けても良い。
【００２６】図２は、コマンド入力の場合のテストモー
ド設定許可信号ＭＤＳ１を出力する回路の構成例を示し
ている。この回路は、ナンドゲート５１，５２、ノアゲ
ート５３、トランスファゲート５４〜５７、インバータ
５８〜６１及びＮチャネル型ＭＯＳトランジスタ６２，
６３から構成されている。上記ナンドゲート５１には、
図示しないデータ入力バッファにデータとして供給され
る信号ＩＯ０〜ＩＯ３が供給される。また、ナンドゲー
ト５２には上記データとして供給される信号ＩＯ４，Ｉ
Ｏ５- ，ＩＯ６，ＩＯ７- が供給される。これらナンド
ゲート５１，５２の出力信号はノアゲート５３に供給さ
れ、このノアゲート５３の出力信号ＣＭＤ５Ｆがトラン
スファゲート５４の一端に供給される。トランスファゲ
ート５４〜５７は直列接続されており、Ｐチャネル型Ｍ
ＯＳトランジスタは書き込み信号ＷＥ- で、Ｎチャネル
型ＭＯＳトランジスタは書き込み信号ＷＥで制御され
る。トランスファゲート５５の両端間にはインバータ５
８，５９が接続され、ラッチ回路６４を構成している。
同様に、トランスファゲート５７の両端間にはインバー
タ６０，６１が接続され、ラッチ回路６５を構成してい
る。Ｎチャネル型ＭＯＳトランジスタ６２のドレインは
上記トランスファゲート５４，５５の接続点に、ソース
は接地点Ｖssにそれぞれ接続され、ゲートにリセット信
号ＲＳが供給される。また、Ｎチャネル型ＭＯＳトラン
ジスタ６３のドレインは上記トランスファゲート５６，
５７の接続点に、ソースは接地点Ｖssにそれぞれ接続さ
れ、ゲートに上記リセット信号ＲＳが供給される。この
リセット信号ＲＳによって、上記ラッチ回路６４，６５
にラッチされた信号ＣＭＤ５Ｆがリセットされる。そし
て、上記トランスファゲート５４〜５７を介してテスト
モード設定許可信号ＭＤＳ１が出力されるようになって
いる。
ド設定許可信号ＭＤＳ１を出力する回路の構成例を示し
ている。この回路は、ナンドゲート５１，５２、ノアゲ
ート５３、トランスファゲート５４〜５７、インバータ
５８〜６１及びＮチャネル型ＭＯＳトランジスタ６２，
６３から構成されている。上記ナンドゲート５１には、
図示しないデータ入力バッファにデータとして供給され
る信号ＩＯ０〜ＩＯ３が供給される。また、ナンドゲー
ト５２には上記データとして供給される信号ＩＯ４，Ｉ
Ｏ５- ，ＩＯ６，ＩＯ７- が供給される。これらナンド
ゲート５１，５２の出力信号はノアゲート５３に供給さ
れ、このノアゲート５３の出力信号ＣＭＤ５Ｆがトラン
スファゲート５４の一端に供給される。トランスファゲ
ート５４〜５７は直列接続されており、Ｐチャネル型Ｍ
ＯＳトランジスタは書き込み信号ＷＥ- で、Ｎチャネル
型ＭＯＳトランジスタは書き込み信号ＷＥで制御され
る。トランスファゲート５５の両端間にはインバータ５
８，５９が接続され、ラッチ回路６４を構成している。
同様に、トランスファゲート５７の両端間にはインバー
タ６０，６１が接続され、ラッチ回路６５を構成してい
る。Ｎチャネル型ＭＯＳトランジスタ６２のドレインは
上記トランスファゲート５４，５５の接続点に、ソース
は接地点Ｖssにそれぞれ接続され、ゲートにリセット信
号ＲＳが供給される。また、Ｎチャネル型ＭＯＳトラン
ジスタ６３のドレインは上記トランスファゲート５６，
５７の接続点に、ソースは接地点Ｖssにそれぞれ接続さ
れ、ゲートに上記リセット信号ＲＳが供給される。この
リセット信号ＲＳによって、上記ラッチ回路６４，６５
にラッチされた信号ＣＭＤ５Ｆがリセットされる。そし
て、上記トランスファゲート５４〜５７を介してテスト
モード設定許可信号ＭＤＳ１が出力されるようになって
いる。
【００２７】テストモードの設定は、次の手順にしたが
って行う。ここでは、テストモード設定回路３６−１を
例にとって説明する。まず、コマンドの入力によりモー
ド設定許可信号ＭＤＳ１を“Ｈ”レベルに設定する。す
なわち、信号ＩＯ０〜ＩＯ４，ＩＯ６を“Ｈ”レベル、
信号ＩＯ５- ，ＩＯ７- を“Ｌ”レベルに設定すること
により、信号ＣＭＤ５Ｆを“Ｈ”レベルに設定し、書き
込み信号ＷＥ- ，ＷＥに応答してラッチ回路６４，６５
にこの信号ＣＭＤ５Ｆをラッチして、モード設定許可信
号ＭＤＳ１を“Ｈ”レベルに設定する。次に、モード設
定許可信号ＭＤＳ１が“Ｈ”レベルの状態でアドレス信
号Ａｄｄをアドレス入力パッド１０に供給し、ラッチ回
路３９−１をセットしてテストモードに設定する（ＴＳ
ｉが“Ｈ”レベルに設定される）。その後、コマンドの
入力により（信号ＩＯ０〜ＩＯ４，ＩＯ６、信号ＩＯ５
- ，ＩＯ７- の少なくともいずれか１つを切り換えて）
モード設定許可信号ＭＤＳ１を“Ｌ”レベルに戻す。そ
して、半導体集積回路装置を希望の動作状態（半導体記
憶装置の場合には例えば読み出し、プログラム、消去
等）に設定した後、テスト信号ＴＳｉの制御によりテス
トを実行する。
って行う。ここでは、テストモード設定回路３６−１を
例にとって説明する。まず、コマンドの入力によりモー
ド設定許可信号ＭＤＳ１を“Ｈ”レベルに設定する。す
なわち、信号ＩＯ０〜ＩＯ４，ＩＯ６を“Ｈ”レベル、
信号ＩＯ５- ，ＩＯ７- を“Ｌ”レベルに設定すること
により、信号ＣＭＤ５Ｆを“Ｈ”レベルに設定し、書き
込み信号ＷＥ- ，ＷＥに応答してラッチ回路６４，６５
にこの信号ＣＭＤ５Ｆをラッチして、モード設定許可信
号ＭＤＳ１を“Ｈ”レベルに設定する。次に、モード設
定許可信号ＭＤＳ１が“Ｈ”レベルの状態でアドレス信
号Ａｄｄをアドレス入力パッド１０に供給し、ラッチ回
路３９−１をセットしてテストモードに設定する（ＴＳ
ｉが“Ｈ”レベルに設定される）。その後、コマンドの
入力により（信号ＩＯ０〜ＩＯ４，ＩＯ６、信号ＩＯ５
- ，ＩＯ７- の少なくともいずれか１つを切り換えて）
モード設定許可信号ＭＤＳ１を“Ｌ”レベルに戻す。そ
して、半導体集積回路装置を希望の動作状態（半導体記
憶装置の場合には例えば読み出し、プログラム、消去
等）に設定した後、テスト信号ＴＳｉの制御によりテス
トを実行する。
【００２８】一方、テストモードの解除は、次の手順に
したがって行う。まず、コマンド入力により、モード設
定解除信号ＭＤＣ１を“Ｈ”レベルにする。これによっ
て、ラッチ回路３９−１がリセットされ、テスト信号Ｔ
Ｓｉが“Ｌ”レベルとなる。次に、コマンドの入力によ
り、モード設定解除信号ＭＤＣ１を“Ｌ”レベルにす
る。
したがって行う。まず、コマンド入力により、モード設
定解除信号ＭＤＣ１を“Ｈ”レベルにする。これによっ
て、ラッチ回路３９−１がリセットされ、テスト信号Ｔ
Ｓｉが“Ｌ”レベルとなる。次に、コマンドの入力によ
り、モード設定解除信号ＭＤＣ１を“Ｌ”レベルにす
る。
【００２９】他のテストモード設定回路３６−２，…も
同様にテストモードに設定あるいは解除を行うことによ
り、別の種類あるいは複数種類を組み合わせてテストを
行う。
同様にテストモードに設定あるいは解除を行うことによ
り、別の種類あるいは複数種類を組み合わせてテストを
行う。
【００３０】上記のような構成では、モード設定許可信
号ＭＤＳ１，ＭＤＳ２，…が“Ｌ”レベルの時には、ア
ドレス入力パッド１０に供給されるアドレス信号Ａｄｄ
がいかなるレベルになっていようともテスト信号ＴＳ
ｉ，ＴＳｊ，…は変化せず“Ｌ”レベルを維持する。ま
た、高電位を印加することなくテストモード設定回路を
制御できるので、テストモードに切り換えるためのピン
に制限がなく、半導体記憶装置の場合にはコントロール
信号の入力ピンやアドレス入力ピン等の全てのピンを使
用したテストが可能となる。しかも、１つのピンに対し
て複数のテストモード設定回路を設けることができるの
で、パッケージのピン数に関係なく多数のテストモード
でテストすることが可能となる。また、例えば半導体記
憶装置のゲートディスターブテストの時に電源回路の一
部の設定を変更したり、切り替えの有無に応じたテスト
を行うことができる。更に、他のトランジスタや回路の
テストを同時に行うか否か、メモリセルアレイの一部に
ストレスをかけるか否か等の多種の条件を組み合わせた
テストの実施が容易に可能となる。高電位を印加するこ
となくテストモードに設定できるので、ＩＣテスタの通
常の出力端子（０〜５Ｖ出力）のみを用いてテストが行
えるので、テストの準備も簡単化できるという効果も得
られる。
号ＭＤＳ１，ＭＤＳ２，…が“Ｌ”レベルの時には、ア
ドレス入力パッド１０に供給されるアドレス信号Ａｄｄ
がいかなるレベルになっていようともテスト信号ＴＳ
ｉ，ＴＳｊ，…は変化せず“Ｌ”レベルを維持する。ま
た、高電位を印加することなくテストモード設定回路を
制御できるので、テストモードに切り換えるためのピン
に制限がなく、半導体記憶装置の場合にはコントロール
信号の入力ピンやアドレス入力ピン等の全てのピンを使
用したテストが可能となる。しかも、１つのピンに対し
て複数のテストモード設定回路を設けることができるの
で、パッケージのピン数に関係なく多数のテストモード
でテストすることが可能となる。また、例えば半導体記
憶装置のゲートディスターブテストの時に電源回路の一
部の設定を変更したり、切り替えの有無に応じたテスト
を行うことができる。更に、他のトランジスタや回路の
テストを同時に行うか否か、メモリセルアレイの一部に
ストレスをかけるか否か等の多種の条件を組み合わせた
テストの実施が容易に可能となる。高電位を印加するこ
となくテストモードに設定できるので、ＩＣテスタの通
常の出力端子（０〜５Ｖ出力）のみを用いてテストが行
えるので、テストの準備も簡単化できるという効果も得
られる。
【００３１】なお、上記図１に示した実施例では、テス
トモード設定回路への入力信号として、アドレス入力パ
ッド１０から入力されるアドレス信号Ａｄｄを用いる場
合を例にとって説明したが、図１におけるインバータ１
７の入力端あるいは出力端の信号、内部アドレス信号Ａ
ｉやＡｉ- 等を使用しても構わず、テストモード設定回
路３６−１，３６−２，…を他のコントロールピンやＩ
／Ｏピンに接続し、これらのピンから入力される信号を
利用しても良く、上記実施例に限定されるものではな
い。また、コマンドを用いてテストモードに設定したり
解除したりする場合を例にとって説明したが、コントロ
ール信号やその組み合わせにより状態を選択するアルゴ
リズミックな制御方式を用いる場合も同様して適用可能
である。
トモード設定回路への入力信号として、アドレス入力パ
ッド１０から入力されるアドレス信号Ａｄｄを用いる場
合を例にとって説明したが、図１におけるインバータ１
７の入力端あるいは出力端の信号、内部アドレス信号Ａ
ｉやＡｉ- 等を使用しても構わず、テストモード設定回
路３６−１，３６−２，…を他のコントロールピンやＩ
／Ｏピンに接続し、これらのピンから入力される信号を
利用しても良く、上記実施例に限定されるものではな
い。また、コマンドを用いてテストモードに設定したり
解除したりする場合を例にとって説明したが、コントロ
ール信号やその組み合わせにより状態を選択するアルゴ
リズミックな制御方式を用いる場合も同様して適用可能
である。
【００３２】更に、上記実施例では半導体記憶装置を例
にとって説明したが、同様にして他の半導体集積回路装
置にも適用できるのは勿論である。次に、不揮発性半導
体記憶装置（ＥＰＲＯＭ、フラッシュＥＥＰＲＯＭ等）
におけるゲートディスターブテストへの適用について説
明する。図３は、不揮発性半導体記憶装置におけるゲー
トディスターブテストに関係する回路部を抽出して示し
ている。図３において、２６−１〜２６−ｎはカラムデ
コーダで、カラムデコーダ２６−１〜２６−ｎには、各
々が図１と同様な回路構成のアドレスバッファ１１（カ
ラムアドレスバッファ）から出力されるカラムアドレス
信号ＣＡ１，…ＣＡｎ、及びテストモード設定回路３６
−１から出力されるテスト信号ＴＳｉが供給される。２
７−１，…２７−４，…はロウデコーダで、ロウデコー
ダ２７−１，…２７−４，…には、各々が図１と同様な
回路構成のアドレスバッファ１１（ロウアドレスバッフ
ァ）から出力されるロウアドレス信号ＲＡ１，…ＲＡ
４，…、及びテストモード設定回路３６−２から出力さ
れるテスト信号ＴＳｊが供給される。上記カラムデコー
ダ２６−１〜２６−ｎの出力信号は、カラム選択トラン
ジスタ２８−１〜２８−ｎのゲートに供給される。各カ
ラム選択トランジスタ２８−１〜２８−ｎの電流通路の
一端はビット線ＢＬ１〜ＢＬｎにそれぞれ接続され、他
端は共通接続される。また、上記ロウデコーダ２７−
１，…２７−４，…の出力端はそれぞれ、ワード線ＷＬ
１，…ＷＬ４，…に接続される。これらワード線ＷＬ
１，…ＷＬ４，…にはセルトランジスタＭＣのコントロ
ールゲートが行毎に接続され、上記ビット線ＢＬ１〜Ｂ
ＬｎにはそれぞれセルトランジスタＭＣのドレインが列
毎に接続される。隣接する２行のセルトランジスタＭＣ
にはそれぞれ、ソース線ＳＬ１，ＳＬ２，…が接続され
る。
にとって説明したが、同様にして他の半導体集積回路装
置にも適用できるのは勿論である。次に、不揮発性半導
体記憶装置（ＥＰＲＯＭ、フラッシュＥＥＰＲＯＭ等）
におけるゲートディスターブテストへの適用について説
明する。図３は、不揮発性半導体記憶装置におけるゲー
トディスターブテストに関係する回路部を抽出して示し
ている。図３において、２６−１〜２６−ｎはカラムデ
コーダで、カラムデコーダ２６−１〜２６−ｎには、各
々が図１と同様な回路構成のアドレスバッファ１１（カ
ラムアドレスバッファ）から出力されるカラムアドレス
信号ＣＡ１，…ＣＡｎ、及びテストモード設定回路３６
−１から出力されるテスト信号ＴＳｉが供給される。２
７−１，…２７−４，…はロウデコーダで、ロウデコー
ダ２７−１，…２７−４，…には、各々が図１と同様な
回路構成のアドレスバッファ１１（ロウアドレスバッフ
ァ）から出力されるロウアドレス信号ＲＡ１，…ＲＡ
４，…、及びテストモード設定回路３６−２から出力さ
れるテスト信号ＴＳｊが供給される。上記カラムデコー
ダ２６−１〜２６−ｎの出力信号は、カラム選択トラン
ジスタ２８−１〜２８−ｎのゲートに供給される。各カ
ラム選択トランジスタ２８−１〜２８−ｎの電流通路の
一端はビット線ＢＬ１〜ＢＬｎにそれぞれ接続され、他
端は共通接続される。また、上記ロウデコーダ２７−
１，…２７−４，…の出力端はそれぞれ、ワード線ＷＬ
１，…ＷＬ４，…に接続される。これらワード線ＷＬ
１，…ＷＬ４，…にはセルトランジスタＭＣのコントロ
ールゲートが行毎に接続され、上記ビット線ＢＬ１〜Ｂ
ＬｎにはそれぞれセルトランジスタＭＣのドレインが列
毎に接続される。隣接する２行のセルトランジスタＭＣ
にはそれぞれ、ソース線ＳＬ１，ＳＬ２，…が接続され
る。
【００３３】上記カラム選択トランジスタ２８−１〜２
８−ｎの電流通路の他端側共通接続点と電源Ｖpp間に
は、制御トランジスタ２９及び書き込みトランジスタ３
０の電流通路が直列接続されている。上記書き込みトラ
ンジスタ３０のゲートには、データ入力バッファ３１の
出力信号Ｄｉｎ＊- が供給される。このバッファ３１に
はデータＤｉｎが入力される。上記制御トランジスタの
ゲートには、プログラムコントロール回路３２の出力信
号（プログラム信号）ＰＲＧが供給される。この回路３
２には、チップイネーブル信号ＣＥ- 、出力イネーブル
信号ＯＥ- 、及び書き込みイネーブル信号ＷＥ- 等のコ
ントロール信号が供給される。
８−ｎの電流通路の他端側共通接続点と電源Ｖpp間に
は、制御トランジスタ２９及び書き込みトランジスタ３
０の電流通路が直列接続されている。上記書き込みトラ
ンジスタ３０のゲートには、データ入力バッファ３１の
出力信号Ｄｉｎ＊- が供給される。このバッファ３１に
はデータＤｉｎが入力される。上記制御トランジスタの
ゲートには、プログラムコントロール回路３２の出力信
号（プログラム信号）ＰＲＧが供給される。この回路３
２には、チップイネーブル信号ＣＥ- 、出力イネーブル
信号ＯＥ- 、及び書き込みイネーブル信号ＷＥ- 等のコ
ントロール信号が供給される。
【００３４】上記データ入力バッファ３１には、図４
（ａ）に示すような電源回路３３から電源ＳＷ１が与え
られる。この電源回路３３は電源電圧Ｖppで動作し、プ
ログラム信号ＰＲＧとテスト信号ＴＳｋに応答して電源
ＳＷ１の電圧を切り換えるものである。上記プログラム
コントロール回路３２及びカラムデコーダ２６−１〜２
６−ｎには、図４（ｂ）に示すような電源回路３４から
電源ＳＷ２が与えられる。この電源回路３４は電源電圧
Ｖppで動作し、プログラム信号ＰＲＧとテスト信号ＴＳ
ｌに応答して電源ＳＷ２を切り換える。また、上記ロウ
デコーダ２７−１，…２７−４，…には、図４（ｃ）に
示すような電源回路３５から電源ＳＷ３が与えられる。
この電源回路３５は電源電圧Ｖppで動作し、プログラム
信号ＰＲＧ、消去信号ＥＲ及びテスト信号ＴＳｍに応答
して電源ＳＷ３を切り換える。
（ａ）に示すような電源回路３３から電源ＳＷ１が与え
られる。この電源回路３３は電源電圧Ｖppで動作し、プ
ログラム信号ＰＲＧとテスト信号ＴＳｋに応答して電源
ＳＷ１の電圧を切り換えるものである。上記プログラム
コントロール回路３２及びカラムデコーダ２６−１〜２
６−ｎには、図４（ｂ）に示すような電源回路３４から
電源ＳＷ２が与えられる。この電源回路３４は電源電圧
Ｖppで動作し、プログラム信号ＰＲＧとテスト信号ＴＳ
ｌに応答して電源ＳＷ２を切り換える。また、上記ロウ
デコーダ２７−１，…２７−４，…には、図４（ｃ）に
示すような電源回路３５から電源ＳＷ３が与えられる。
この電源回路３５は電源電圧Ｖppで動作し、プログラム
信号ＰＲＧ、消去信号ＥＲ及びテスト信号ＴＳｍに応答
して電源ＳＷ３を切り換える。
【００３５】図５は上述したゲートディスターブテスト
を行う時の各信号のタイミングチャートである。図５で
はコマンドの入力により状態が設定される場合を示して
おり、５ＦＨはテストモードにセットするためのコマン
ド、６ＦＨはテストモードのクリアコマンド、４０Ｈは
プログラムコマンド、ＦＦＨはリセット（リード）コマ
ンドである。すなわち、この例では、５ＦＨコマンドに
よりラッチ回路をセットしてテスト信号ＴＳｉを“Ｈ”
レベルに設定し、６ＦＨでリセットして“Ｌ”レベルに
設定している。
を行う時の各信号のタイミングチャートである。図５で
はコマンドの入力により状態が設定される場合を示して
おり、５ＦＨはテストモードにセットするためのコマン
ド、６ＦＨはテストモードのクリアコマンド、４０Ｈは
プログラムコマンド、ＦＦＨはリセット（リード）コマ
ンドである。すなわち、この例では、５ＦＨコマンドに
よりラッチ回路をセットしてテスト信号ＴＳｉを“Ｈ”
レベルに設定し、６ＦＨでリセットして“Ｌ”レベルに
設定している。
【００３６】上記のような構成において、ゲートディス
ターブテストを行う時は、テスト信号ＴＳｉをカラムデ
コーダ２６−１〜２６−ｎに供給して例えばカラムデコ
ーダ２６−１の出力を“ＨＨ”レベル（約１２Ｖ）、カ
ラムデコーダ２６−２〜２６−ｎの出力を“Ｌ”レベル
に設定する。また、テスト信号ＴＳｊをロウデコーダ２
７−１，…２７−４，…に供給して、全てのワード線Ｗ
Ｌ１〜ＷＬｍを選択して“ＨＨ”レベルに設定する。次
に、コントロール信号（チップイネーブル信号ＣＥ- 、
出力イネーブル信号ＯＥ- 、ライトイネーブル信号ＷＥ
- 等）をプログラムコントロール回路３２に供給してプ
ログラム信号ＰＲＧを“ＨＨ”レベルに設定することに
より、ＭＯＳトランジスタ２９をオンさせて半導体記憶
装置をプログラム状態とする。そして、“Ｈ”レベルの
データＤｉｎをデータ入力バッファ３１に供給し、この
バッファ３１の出力信号Ｄｉｎ＊- を“Ｌ”レベルに設
定して書き込みトランジスタ３０をオフ状態に設定す
る。
ターブテストを行う時は、テスト信号ＴＳｉをカラムデ
コーダ２６−１〜２６−ｎに供給して例えばカラムデコ
ーダ２６−１の出力を“ＨＨ”レベル（約１２Ｖ）、カ
ラムデコーダ２６−２〜２６−ｎの出力を“Ｌ”レベル
に設定する。また、テスト信号ＴＳｊをロウデコーダ２
７−１，…２７−４，…に供給して、全てのワード線Ｗ
Ｌ１〜ＷＬｍを選択して“ＨＨ”レベルに設定する。次
に、コントロール信号（チップイネーブル信号ＣＥ- 、
出力イネーブル信号ＯＥ- 、ライトイネーブル信号ＷＥ
- 等）をプログラムコントロール回路３２に供給してプ
ログラム信号ＰＲＧを“ＨＨ”レベルに設定することに
より、ＭＯＳトランジスタ２９をオンさせて半導体記憶
装置をプログラム状態とする。そして、“Ｈ”レベルの
データＤｉｎをデータ入力バッファ３１に供給し、この
バッファ３１の出力信号Ｄｉｎ＊- を“Ｌ”レベルに設
定して書き込みトランジスタ３０をオフ状態に設定す
る。
【００３７】これによって、全てのセルトランジスタＭ
Ｃのドレインが開放、コントロールゲートがＶpp（書き
込み電位約１２Ｖ）に設定される。よって、書き込み時
に、非選択セルのゲートディスターブテストを全てのセ
ルトランジスタＭＣに対して同時に行える。
Ｃのドレインが開放、コントロールゲートがＶpp（書き
込み電位約１２Ｖ）に設定される。よって、書き込み時
に、非選択セルのゲートディスターブテストを全てのセ
ルトランジスタＭＣに対して同時に行える。
【００３８】上記ゲートディスターブテスト時に、ワー
ド線電圧を通常の書き込み時より高く設定してテストし
たい場合には、図４（ｃ）に示した電源回路３５の出力
電圧ＳＷ３をテスト信号ＴＳｍにより切り換え可能に構
成すれば良い。
ド線電圧を通常の書き込み時より高く設定してテストし
たい場合には、図４（ｃ）に示した電源回路３５の出力
電圧ＳＷ３をテスト信号ＴＳｍにより切り換え可能に構
成すれば良い。
【００３９】また、ゲートディスターブテストと同時に
カラム選択トランジスタ２８−１〜２８−ｎも全て選択
状態としてストレステストを行いたい場合には、カラム
デコーダ２６−１〜２６−ｎをテスト信号ＴＳｉで全て
選択できるように構成する。この時、カラム選択トラン
ジスタ２８−１〜２８−ｎにかかるストレスを通常の書
き込み時より高くして加速テストを行いたい場合には、
カラムデコーダ２６−１〜２６−ｎの電源として働く電
源回路３４の出力電圧ＳＷ２をテスト信号ＴＳｌで変更
できるように構成すれば良い。
カラム選択トランジスタ２８−１〜２８−ｎも全て選択
状態としてストレステストを行いたい場合には、カラム
デコーダ２６−１〜２６−ｎをテスト信号ＴＳｉで全て
選択できるように構成する。この時、カラム選択トラン
ジスタ２８−１〜２８−ｎにかかるストレスを通常の書
き込み時より高くして加速テストを行いたい場合には、
カラムデコーダ２６−１〜２６−ｎの電源として働く電
源回路３４の出力電圧ＳＷ２をテスト信号ＴＳｌで変更
できるように構成すれば良い。
【００４０】このように、ゲートディスターブテスト一
つに関しても多種のテストを自由に設定して行うことが
でき、テスト数がピン数により限定されることもない。
テストの多様性の他の例として、プログラム特性をテス
トしたい時には、セルトランジスタＭＣのドレイン電圧
の設定、ワード線ＷＬの電圧の設定、多ワード線同時書
き込みの設定等が考えられ、他のテストを制限すること
なく自由に設定可能である。
つに関しても多種のテストを自由に設定して行うことが
でき、テスト数がピン数により限定されることもない。
テストの多様性の他の例として、プログラム特性をテス
トしたい時には、セルトランジスタＭＣのドレイン電圧
の設定、ワード線ＷＬの電圧の設定、多ワード線同時書
き込みの設定等が考えられ、他のテストを制限すること
なく自由に設定可能である。
【００４１】ところで、書き込み時には、各セルトラン
ジスタＭＣのドレイン電圧は、データ入力バッファ３１
の出力電圧Ｄｉｎ＊- によって規定される。データ入力
バッファ３１の出力電圧Ｄｉｎ＊- が電源回路３３の出
力電圧ＳＷ１の場合、書き込みトランジスタ３０のソー
スには“ＳＷ１−ＶTN”（ＶTNは書き込みトランジスタ
３０のしきい値電圧）なる電圧が現れる。セルトランジ
スタＭＣと書き込みトランジスタ３０をつなぐカラム選
択トランジスタ２８−１〜２８−ｎ等の抵抗成分が無視
できるように、カラム選択トランジスタ２８−１〜２８
−ｎのゲートには電圧ＳＷ１に対して十分高い電圧ＳＷ
２が与えられるので、セルトランジスタＭＣのドレイン
には書き込み時には前述の電圧“ＳＷ１−ＶTN”が与え
られる。
ジスタＭＣのドレイン電圧は、データ入力バッファ３１
の出力電圧Ｄｉｎ＊- によって規定される。データ入力
バッファ３１の出力電圧Ｄｉｎ＊- が電源回路３３の出
力電圧ＳＷ１の場合、書き込みトランジスタ３０のソー
スには“ＳＷ１−ＶTN”（ＶTNは書き込みトランジスタ
３０のしきい値電圧）なる電圧が現れる。セルトランジ
スタＭＣと書き込みトランジスタ３０をつなぐカラム選
択トランジスタ２８−１〜２８−ｎ等の抵抗成分が無視
できるように、カラム選択トランジスタ２８−１〜２８
−ｎのゲートには電圧ＳＷ１に対して十分高い電圧ＳＷ
２が与えられるので、セルトランジスタＭＣのドレイン
には書き込み時には前述の電圧“ＳＷ１−ＶTN”が与え
られる。
【００４２】このことから、セルトランジスタＭＣへの
書き込み時のドレイン電圧を通常より例えば０．５Ｖ高
く設定したい時には、電圧ＳＷ１を０．５Ｖ高くするよ
うにテスト信号ＴＳｋで設定できるようにすれば良いこ
とが分かる。
書き込み時のドレイン電圧を通常より例えば０．５Ｖ高
く設定したい時には、電圧ＳＷ１を０．５Ｖ高くするよ
うにテスト信号ＴＳｋで設定できるようにすれば良いこ
とが分かる。
【００４３】また、ワード線電位の変更は、テスト信号
ＴＳｋでロウデコーダの電源回路３５の出力電圧ＳＷ３
を変更すれば良いことが分かる。図６は、ゲートディス
ターブテスト中に出力電圧の切り換えができる電源回路
の構成例を示している。この電源回路は、ダイオード
Ｄ、Ｎチャネル型ＭＯＳトランジスタＱ１〜Ｑ３、Ｐチ
ャネル型ＭＯＳトランジスタＱ４、比較器ＣＭＰ及び抵
抗Ｒ１〜Ｒ５から構成されている。電源Ｖppと接地点Ｖ
ss間には、ＭＯＳトランジスタＱ１の電流通路及び抵抗
Ｒ１〜Ｒ３が直列接続される。ＭＯＳトランジスタＱ１
のゲートはそのドレインに接続され、このＭＯＳトラン
ジスタＱ１のソースと接地点Ｖss間にはダイオードＤが
接続されている。ＭＯＳトランジスタＱ２の電流通路の
一端は抵抗Ｒ１とＲ２との接続点に接続され、ゲートに
はテスト信号ＴＳが供給される。ＭＯＳトランジスタＱ
３の電流通路の一端は抵抗Ｒ２とＲ３との接続点に接続
され、ゲートにはテスト信号ＴＳ- が供給される。上記
ＭＯＳトランジスタＱ２，Ｑ３の電流通路の他端は、比
較器ＣＭＰの反転入力端（−）に接続される。
ＴＳｋでロウデコーダの電源回路３５の出力電圧ＳＷ３
を変更すれば良いことが分かる。図６は、ゲートディス
ターブテスト中に出力電圧の切り換えができる電源回路
の構成例を示している。この電源回路は、ダイオード
Ｄ、Ｎチャネル型ＭＯＳトランジスタＱ１〜Ｑ３、Ｐチ
ャネル型ＭＯＳトランジスタＱ４、比較器ＣＭＰ及び抵
抗Ｒ１〜Ｒ５から構成されている。電源Ｖppと接地点Ｖ
ss間には、ＭＯＳトランジスタＱ１の電流通路及び抵抗
Ｒ１〜Ｒ３が直列接続される。ＭＯＳトランジスタＱ１
のゲートはそのドレインに接続され、このＭＯＳトラン
ジスタＱ１のソースと接地点Ｖss間にはダイオードＤが
接続されている。ＭＯＳトランジスタＱ２の電流通路の
一端は抵抗Ｒ１とＲ２との接続点に接続され、ゲートに
はテスト信号ＴＳが供給される。ＭＯＳトランジスタＱ
３の電流通路の一端は抵抗Ｒ２とＲ３との接続点に接続
され、ゲートにはテスト信号ＴＳ- が供給される。上記
ＭＯＳトランジスタＱ２，Ｑ３の電流通路の他端は、比
較器ＣＭＰの反転入力端（−）に接続される。
【００４４】また、電源Ｖppと接地点Ｖss間には、ＭＯ
ＳトランジスタＱ４の電流通路及び抵抗Ｒ４，Ｒ５が直
列接続されている。ＭＯＳトランジスタＱ４のゲートは
上記比較器ＣＭＰの出力端に接続され、抵抗Ｒ４とＲ５
との接続点は上記比較器ＣＭＰの非反転入力端（＋）に
接続される。そして、上記トランジスタＱ４と抵抗Ｒ４
との接続点から電圧ＳＷを出力するようになっている。
ＳトランジスタＱ４の電流通路及び抵抗Ｒ４，Ｒ５が直
列接続されている。ＭＯＳトランジスタＱ４のゲートは
上記比較器ＣＭＰの出力端に接続され、抵抗Ｒ４とＲ５
との接続点は上記比較器ＣＭＰの非反転入力端（＋）に
接続される。そして、上記トランジスタＱ４と抵抗Ｒ４
との接続点から電圧ＳＷを出力するようになっている。
【００４５】図６に示した電源回路では、ダイオードＤ
のブレークダウンを利用して基準電位ＶBDを生成する。
この基準電位ＶBDを抵抗Ｒ１〜Ｒ３を用いて抵抗分割
し、電位Ｖref1＝｛ｒ3 ／（ｒ1 ＋ｒ2 ＋ｒ3 ）｝×Ｖ
BD、及びＶref2＝｛（ｒ2 ＋ｒ3 ）／（ｒ1 ＋ｒ2 ＋ｒ
3 ）｝×ＶBDを生成している。但し、ｒ1 ，ｒ2 ，ｒ3
はそれぞれ抵抗Ｒ１，Ｒ２，Ｒ３の抵抗値である。そし
て、テスト信号ＴＳ，ＴＳ- によってＭＯＳトランジス
タＱ２，Ｑ３の一方をオン、他方をオフ状態に設定する
ことにより、電位Ｖref1またはＶref2を選択する。選択
した電位Ｖref1またはＶref2と出力電圧ＳＷを抵抗Ｒ
４，Ｒ５で分割した電位Ｖinとを比較器ＣＭＰで比較
し、負荷ＭＯＳトランジスタＱ４を制御する。これによ
って、テスト信号ＴＳ，ＴＳ- のレベルに応じて電源回
路の出力電圧ＳＷを変化させることができる。
のブレークダウンを利用して基準電位ＶBDを生成する。
この基準電位ＶBDを抵抗Ｒ１〜Ｒ３を用いて抵抗分割
し、電位Ｖref1＝｛ｒ3 ／（ｒ1 ＋ｒ2 ＋ｒ3 ）｝×Ｖ
BD、及びＶref2＝｛（ｒ2 ＋ｒ3 ）／（ｒ1 ＋ｒ2 ＋ｒ
3 ）｝×ＶBDを生成している。但し、ｒ1 ，ｒ2 ，ｒ3
はそれぞれ抵抗Ｒ１，Ｒ２，Ｒ３の抵抗値である。そし
て、テスト信号ＴＳ，ＴＳ- によってＭＯＳトランジス
タＱ２，Ｑ３の一方をオン、他方をオフ状態に設定する
ことにより、電位Ｖref1またはＶref2を選択する。選択
した電位Ｖref1またはＶref2と出力電圧ＳＷを抵抗Ｒ
４，Ｒ５で分割した電位Ｖinとを比較器ＣＭＰで比較
し、負荷ＭＯＳトランジスタＱ４を制御する。これによ
って、テスト信号ＴＳ，ＴＳ- のレベルに応じて電源回
路の出力電圧ＳＷを変化させることができる。
【００４６】このような回路構成の電源回路を図３に示
した回路に設け、その出力電圧ＳＷを電源電圧の切り換
えを行いたい回路に供給すれば、ゲートディスターブテ
スト中に電圧の切り換えができる。
した回路に設け、その出力電圧ＳＷを電源電圧の切り換
えを行いたい回路に供給すれば、ゲートディスターブテ
スト中に電圧の切り換えができる。
【００４７】更に、多数のワード線に対する同時書き込
みをしたい時には、アドレスバッファの一部の出力信
号、例えばアドレス信号Ａ０，Ａ０- を常にテスト信号
ＴＳで二重選択状態にすれば、２つのワード線に対する
同時書き込みのテストができる。
みをしたい時には、アドレスバッファの一部の出力信
号、例えばアドレス信号Ａ０，Ａ０- を常にテスト信号
ＴＳで二重選択状態にすれば、２つのワード線に対する
同時書き込みのテストができる。
【００４８】図７は、上記２つのワード線に対して同時
に書き込みを行うことができるアドレスバッファの構成
例を示している。この回路は、アドレスバッファの出力
の前段にノアゲートを設け、テスト信号ＴＳに応答して
内部アドレス信号ＡｉとＡｉ- の両方が同時に“Ｈ”レ
ベル固定となるように構成したもので、ノアゲート７１
〜７３とインバータ７４〜７６とから構成されている。
ノアゲート７１の一方の入力端にはチップイネーブル信
号ＣＥ- が供給され、他方の入力端にはアドレス入力パ
ッド１０からアドレス信号Ａｄｄが供給される。このノ
アゲート７１の出力はインバータ７４の入力端及びノア
ゲート７３の一方の入力端に供給される。上記インバー
タ７４の出力はノアゲート７２の一方の入力端に供給さ
れる。上記ノアゲート７２，７３の他方の入力端にはそ
れぞれ、テスト信号ＴＳが供給される。そして、ノアゲ
ート７２の出力がインバータ７５を介して内部アドレス
信号Ａｉとして図示しないデコーダに、ノアゲート７３
の出力がインバータ７６を介して内部アドレス信号Ａｉ
- として図示しないデコーダに供給されるようになって
いる。
に書き込みを行うことができるアドレスバッファの構成
例を示している。この回路は、アドレスバッファの出力
の前段にノアゲートを設け、テスト信号ＴＳに応答して
内部アドレス信号ＡｉとＡｉ- の両方が同時に“Ｈ”レ
ベル固定となるように構成したもので、ノアゲート７１
〜７３とインバータ７４〜７６とから構成されている。
ノアゲート７１の一方の入力端にはチップイネーブル信
号ＣＥ- が供給され、他方の入力端にはアドレス入力パ
ッド１０からアドレス信号Ａｄｄが供給される。このノ
アゲート７１の出力はインバータ７４の入力端及びノア
ゲート７３の一方の入力端に供給される。上記インバー
タ７４の出力はノアゲート７２の一方の入力端に供給さ
れる。上記ノアゲート７２，７３の他方の入力端にはそ
れぞれ、テスト信号ＴＳが供給される。そして、ノアゲ
ート７２の出力がインバータ７５を介して内部アドレス
信号Ａｉとして図示しないデコーダに、ノアゲート７３
の出力がインバータ７６を介して内部アドレス信号Ａｉ
- として図示しないデコーダに供給されるようになって
いる。
【００４９】このような回路構成のアドレスバッファを
図３に示した回路と組み合わせて用いることにより、２
つのワード線に対して同時に書き込みを行うことができ
る。上述したように、テストモード設定許可信号とピン
入力の論理積信号をセット信号とし、テストモード解除
信号をリセット信号とするラッチ回路の出力を、テスト
モードに切り換えるためのテスト信号として使用するこ
とにより、高電位を入力することなくテストモードに設
定でき、且つピン数の増加もなく、また、テスト時に全
コントロール信号並びに全てのアドレス信号を自由に使
用でき、設定できるテスト数がピン数により制限される
こともない。
図３に示した回路と組み合わせて用いることにより、２
つのワード線に対して同時に書き込みを行うことができ
る。上述したように、テストモード設定許可信号とピン
入力の論理積信号をセット信号とし、テストモード解除
信号をリセット信号とするラッチ回路の出力を、テスト
モードに切り換えるためのテスト信号として使用するこ
とにより、高電位を入力することなくテストモードに設
定でき、且つピン数の増加もなく、また、テスト時に全
コントロール信号並びに全てのアドレス信号を自由に使
用でき、設定できるテスト数がピン数により制限される
こともない。
【００５０】なお、上述した実施例では半導体記憶装置
を例にとって説明したが、この発明は半導体記憶装置に
限定されるものではなく、同様にしてテストが必要な半
導体集積回路装置一般に適用できる。
を例にとって説明したが、この発明は半導体記憶装置に
限定されるものではなく、同様にしてテストが必要な半
導体集積回路装置一般に適用できる。
【００５１】
【発明の効果】以上説明したように、この発明によれ
ば、高電位を入力することなくテストモードに設定でき
るテストモード設定回路を備えた半導体集積回路装置が
得られる。
ば、高電位を入力することなくテストモードに設定でき
るテストモード設定回路を備えた半導体集積回路装置が
得られる。
【００５２】また、全てのピンを使用した状態のテスト
が可能なテストモード設定回路を備えた半導体集積回路
装置が得られる。更に、設定できるテストの種類、組み
合わせ及び数がピン数により制限されることがなく、且
つ多数の項目を組み合わせたテストが可能なテストモー
ド設定回路を備えた半導体集積回路装置が得られる。
が可能なテストモード設定回路を備えた半導体集積回路
装置が得られる。更に、設定できるテストの種類、組み
合わせ及び数がピン数により制限されることがなく、且
つ多数の項目を組み合わせたテストが可能なテストモー
ド設定回路を備えた半導体集積回路装置が得られる。
【図１】この発明の一実施例に係る半導体集積回路装置
について説明するためのもので、半導体記憶装置におけ
るテストモード設定回路とその周辺の回路部を抽出して
示す回路図。
について説明するためのもので、半導体記憶装置におけ
るテストモード設定回路とその周辺の回路部を抽出して
示す回路図。
【図２】コマンド入力の場合のテストモード設定許可信
号を出力する回路の構成例を示す回路図。
号を出力する回路の構成例を示す回路図。
【図３】不揮発性半導体記憶装置におけるゲートディス
ターブテストに関係する回路部を抽出して示す回路図。
ターブテストに関係する回路部を抽出して示す回路図。
【図４】図３に示した回路における各回路に電源を与え
るための電源回路の構成例を示す回路図。
るための電源回路の構成例を示す回路図。
【図５】図３に示した回路のゲートディスターブテスト
における各信号のタイミングチャート。
における各信号のタイミングチャート。
【図６】ゲートディスターブテスト中に出力電圧の切り
換えができる電源回路の構成例を示す回路図。
換えができる電源回路の構成例を示す回路図。
【図７】２つのワード線に対して同時に書き込みを行う
ことができるアドレスバッファの構成例を示す回路図。
ことができるアドレスバッファの構成例を示す回路図。
【図８】従来の半導体集積回路装置について説明するた
めのもので、半導体記憶装置におけるテストモード設定
回路とその周辺の回路部を抽出して示す回路図。
めのもので、半導体記憶装置におけるテストモード設定
回路とその周辺の回路部を抽出して示す回路図。
１０…アドレス入力パッド、３６−１，３６−２…テス
トモード設定回路、３７−１，３７−２…ナンドゲー
ト、３８−１，３８−２，４０−１，４０−２，４１−
１，４１−２…インバータ、３９−１，３９−２…ラッ
チ回路、Ａｄｄ…アドレス信号、ＭＤＳ１，ＭＤＳ２…
モード設定許可信号、ＭＤＣ１，ＭＤＣ２…モード設定
解除信号、ＰＯＲ…パワーオンリセット信号、ＴＳｉ，
ＴＳｊ，ＴＳｋ，ＴＳｌ，ＴＳｍ…テスト信号。
トモード設定回路、３７−１，３７−２…ナンドゲー
ト、３８−１，３８−２，４０−１，４０−２，４１−
１，４１−２…インバータ、３９−１，３９−２…ラッ
チ回路、Ａｄｄ…アドレス信号、ＭＤＳ１，ＭＤＳ２…
モード設定許可信号、ＭＤＣ１，ＭＤＣ２…モード設定
解除信号、ＰＯＲ…パワーオンリセット信号、ＴＳｉ，
ＴＳｊ，ＴＳｋ，ＴＳｌ，ＴＳｍ…テスト信号。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−235366（ＪＰ，Ａ) 特開 平４−25779（ＪＰ，Ａ) 特開 昭63−3283（ＪＰ，Ａ) 特開 昭62−182937（ＪＰ，Ａ) 特開 昭62−265737（ＪＰ，Ａ) 特開 昭63−38179（ＪＰ，Ａ) 特開 昭63−58276（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 31/28 - 31/3193
Claims (6)
- 【請求項１】 入力信号を受ける第１の端子、それぞれ
のテストモード設定許可信号を受ける第２の端子、それ
ぞれのテストモード設定解除信号を受ける第３の端子、
及びそれぞれのテスト信号を出力する第４の端子を有
し、前記第１の端子が共通接続された複数のテストモー
ド設定回路を備え、 前記各テストモード設定回路はそれぞれ、それぞれのテ
ストモード設定許可信号と入力信号との論理積を取る論
理積回路と、前記論理積回路の出力によってセットさ
れ、それぞれのテストモード設定解除信号でリセットさ
れ、半導体集積回路装置をテストモードに設定するため
のテスト信号をそれぞれ出力するラッチ回路とを具備す
ることを特徴とするテストモードを有する半導体集積回
路装置。 - 【請求項２】 前記複数のテストモード設定回路からそ
れぞれ出力されるテスト信号により、チップ内部の電源
回路の出力電圧、チップ内部のコントロール信号、及び
チップ内部に設けられたメモリセルアレイのアドレスを
選択するアドレス選択信号の中の少なくとも１つを変化
せしめることを特徴とする請求項１に記載の半導体集積
回路装置。 - 【請求項３】 アドレス入力パッドを有する半導体記憶
装置と、 テストモード設定許可信号と前記アドレス入力パッドか
ら入力されるアドレス信号との論理積を取る論理回路
と、前記論理回路からの出力によってセットされ、テス
トモード設定解除信号によってリセットされ、前記半導
体記憶装置をテストモードに設定するテスト信号を出力
するラッチ回路と、前記テストモード設定回路にテスト
モード設定許可信号を供給する回路とを備えたテストモ
ード設定回路とを具備し、 前記テストモード設定回路にテストモード設定許可信号
を供給する回路は、第１のデータ信号が供給される第１
の論理ゲートと、第２のデータ信号が供給される第２の
論理ゲートと、前記第１及び第２の論理ゲートの出力信
号が供給される第３の論理ゲートと、第１のラッチ回路
と、書き込み信号に応答して前記第３論理ゲートの出力
信号を前記第１のラッチ回路に転送する第１のトランス
ファゲートと、第２のラッチ回路と、前記書き込み信号
に応答して前記第１のラッチ回路にラッチされたデータ
を前記第２のラッチ回路に転送する第２のトランスファ
ゲートとを含み、前記第２のラッチ回路にラッチされた
データがテストモード設定許可信号として出力されるこ
とを特徴とするテストモードを有する半導体集積回路装
置。 - 【請求項４】 前記テストモード設定回路から出力され
るテスト信号により、チップ内部の電源回路の出力電
圧、チップ内部のコントロール信号、及び前記半導体記
憶装置に設けられたメモリセルアレイのアドレスを選択
するアドレス選択信号の中の少なくとも１つを変化せし
めることを特徴とする請求項３に記載の半導体集積回路
装置。 - 【請求項５】 メモリセルが行列状に配置されたメモリ
セルアレイ、ロウアドレス信号を受け前記メモリセルア
レイの１つの行を選択するロウデコーダ、及びカラムア
ドレス信号を受け前記メモリセルアレイの１つのカラム
を選択するカラムデコーダを含む半導体記憶装置と、 ロウアドレス信号、カラムアドレス信号、第１のテスト
モード設定許可信号及びテストモード解除信号を含むア
ドレス信号に応答して第１のテスト信号を前記ロウデコ
ーダに供給して制御する第１のテストモード設定回路
と、前記アドレス信号、第２のテストモード設定許可信
号、及び第２のテストモード解除信号に応答して前記第
２のテスト信号を前記カラムデコーダに供給して制御す
る第２のテストモード設定回路とを具備し、 前記第１のテストモード設定回路は、第１のテストモー
ド設定許可信号とアドレス信号との論理積を取る第１の
論理回路と、前記第１の論理回路の出力によってセット
され、第１のテストモード設定解除信号によってリセッ
トされ、第１のテスト信号を出力する第１のラッチ回路
とを含み、 前記第２のテストモード設定回路は、第２のテストモー
ド設定許可信号とアドレス信号との論理積を取る第２の
論理回路と、前記第２の論理回路の出力によってセット
され、第２のテストモード設定解除信号によってリセッ
トされ、第２のテスト信号を出力する第２のラッチ回路
とを含むことを特徴とするテストモードを有する半導体
集積回路装置。 - 【請求項６】 前記第１，第２のテストモード設定回路
中の前記第１，第２ のラッチ回路からそれぞれ出力され
る第１，第２のテスト信号により、チップ内部の電源回
路の出力電圧、チップ内部のコントロール信号、及び前
記メモリセルアレイのアドレスを選択するロウアドレス
信号とカラムアドレス信号の中の少なくとも１つを変化
せしめることを特徴とする請求項５に記載の半導体集積
回路装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1811994A JP3142435B2 (ja) | 1994-02-15 | 1994-02-15 | 半導体集積回路装置 |
| KR1019950002781A KR100195976B1 (ko) | 1994-02-15 | 1995-02-15 | 반도체 집적회로장치 |
| US08/389,165 US5559744A (en) | 1994-02-15 | 1995-02-15 | Semiconductor integrated circuit device having a test mode setting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1811994A JP3142435B2 (ja) | 1994-02-15 | 1994-02-15 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07225262A JPH07225262A (ja) | 1995-08-22 |
| JP3142435B2 true JP3142435B2 (ja) | 2001-03-07 |
Family
ID=11962724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1811994A Expired - Fee Related JP3142435B2 (ja) | 1994-02-15 | 1994-02-15 | 半導体集積回路装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5559744A (ja) |
| JP (1) | JP3142435B2 (ja) |
| KR (1) | KR100195976B1 (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2743850B2 (ja) * | 1994-12-28 | 1998-04-22 | 日本電気株式会社 | データ処理装置 |
| JPH09128998A (ja) * | 1995-10-31 | 1997-05-16 | Nec Corp | テスト回路 |
| US5848018A (en) * | 1996-01-19 | 1998-12-08 | Stmicroelectronics, Inc. | Memory-row selector having a test function |
| US5745432A (en) * | 1996-01-19 | 1998-04-28 | Sgs-Thomson Microelectronics, Inc. | Write driver having a test function |
| US5845059A (en) * | 1996-01-19 | 1998-12-01 | Stmicroelectronics, Inc. | Data-input device for generating test signals on bit and bit-complement lines |
| US5870408A (en) * | 1996-04-30 | 1999-02-09 | Sun Microsystems, Inc. | Method and apparatus for on die testing |
| KR100245411B1 (ko) * | 1997-12-20 | 2000-02-15 | 윤종용 | 반도체 장치의 병렬 테스트 회로 |
| KR100532777B1 (ko) * | 1998-10-28 | 2006-02-17 | 주식회사 하이닉스반도체 | 테스트 레지스터 |
| KR100333666B1 (ko) | 1999-06-30 | 2002-04-24 | 박종섭 | 다양한 파워-온 신호에 대하여 리셋신호를 생성하는 파워-온리셋회로 |
| US6675330B1 (en) * | 2000-01-07 | 2004-01-06 | National Seminconductor Corporation | Testing the operation of integrated circuits by simulating a switching-mode of their power supply inputs |
| JP3395773B2 (ja) * | 2000-03-16 | 2003-04-14 | セイコーエプソン株式会社 | 半導体装置 |
| US6704894B1 (en) | 2000-12-21 | 2004-03-09 | Lockheed Martin Corporation | Fault insertion using on-card reprogrammable devices |
| US6944812B2 (en) * | 2002-01-15 | 2005-09-13 | Micron Technology, Inc. | Mode entry circuit and method |
| KR100515055B1 (ko) * | 2002-12-12 | 2005-09-14 | 삼성전자주식회사 | 모든 칼럼 선택 트랜지스터들을 선택할 수 있는 칼럼 프리디코더를 갖는 플레쉬 메모리 장치와 그 스트레스 테스트방법 |
| TWI254799B (en) * | 2003-12-03 | 2006-05-11 | Renesas Tech Corp | Semiconductor device and the method of testing the same |
| JP2005189834A (ja) * | 2003-12-03 | 2005-07-14 | Renesas Technology Corp | 半導体装置およびその試験方法 |
| JP4213605B2 (ja) | 2004-02-26 | 2009-01-21 | 東芝エルエスアイシステムサポート株式会社 | 動作モード設定回路 |
| KR100604905B1 (ko) | 2004-10-04 | 2006-07-28 | 삼성전자주식회사 | Ｖｐｐ 레벨을 독립적으로 제어하는 반도체 메모리 장치 |
| US7557604B2 (en) * | 2005-05-03 | 2009-07-07 | Oki Semiconductor Co., Ltd. | Input circuit for mode setting |
| KR100925372B1 (ko) * | 2008-01-14 | 2009-11-09 | 주식회사 하이닉스반도체 | 반도체 집적 회로의 테스트 장치 및 이를 이용한 테스트방법 |
| KR102375054B1 (ko) | 2015-12-11 | 2022-03-17 | 에스케이하이닉스 주식회사 | 테스트 모드 설정회로 및 이를 포함하는 반도체 장치 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4580246A (en) * | 1983-11-02 | 1986-04-01 | Motorola, Inc. | Write protection circuit and method for a control register |
| JP3147991B2 (ja) * | 1992-05-25 | 2001-03-19 | 株式会社東芝 | 半導体記憶装置 |
| KR960005387Y1 (ko) * | 1992-09-24 | 1996-06-28 | 문정환 | 반도체 메모리의 번 인 테스트(Burn-In Test) 장치 |
-
1994
- 1994-02-15 JP JP1811994A patent/JP3142435B2/ja not_active Expired - Fee Related
-
1995
- 1995-02-15 KR KR1019950002781A patent/KR100195976B1/ko active IP Right Grant
- 1995-02-15 US US08/389,165 patent/US5559744A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR950025952A (ko) | 1995-09-18 |
| US5559744A (en) | 1996-09-24 |
| JPH07225262A (ja) | 1995-08-22 |
| KR100195976B1 (ko) | 1999-06-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3142435B2 (ja) | 半導体集積回路装置 | |
| US5233566A (en) | Address detector of a redundancy memory cell | |
| US4612630A (en) | EEPROM margin testing design | |
| US6181605B1 (en) | Global erase/program verification apparatus and method | |
| US4651304A (en) | EPROM memory device having a test circuit | |
| JPH02254700A (ja) | 集積回路メモリ | |
| US6472862B1 (en) | Programmable voltage divider and method for testing the impedance of a programmable element | |
| JP2001202799A (ja) | 回路内メモリ・アレイ・ビット・セル・スレシホルド電圧分布測定 | |
| US5343429A (en) | Semiconductor memory device having redundant circuit and method of testing to see whether or not redundant circuit is used therein | |
| JP2009533789A (ja) | プログラマブルセル | |
| JPS61292755A (ja) | 半導体集積回路 | |
| US5970005A (en) | Testing structure and method for high density PLDs which have flexible logic built-in blocks | |
| US11935607B2 (en) | Circuit and method to detect word-line leakage and process defects in non-volatile memory array | |
| US20030086292A1 (en) | Nonvolatile semiconductor storage device and test method therefor | |
| US7660162B2 (en) | Circuit for measuring current in a NAND flash memory | |
| JP2003249074A (ja) | 強誘電体メモリ装置をテストする回路及び方法 | |
| US5459733A (en) | Input/output checker for a memory array | |
| TW442952B (en) | Flash memory device having mask ROM cells for self-test | |
| US5818778A (en) | Redundancy circuit for programmable integrated circuits | |
| JPH11120794A (ja) | 半導体記憶装置 | |
| US5771191A (en) | Method and system for inspecting semiconductor memory device | |
| US5875137A (en) | Semiconductor memory device externally confirmable of a currently operated test mode | |
| US5949724A (en) | Burn-in stress circuit for semiconductor memory device | |
| JP2898230B2 (ja) | 集積回路装置及び集積回路装置の周辺回路検査方法 | |
| WO2007146532A2 (en) | Data register with efficient erase, program verify, and direct bit-line memory access features |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071222 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081222 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |