JPH02254700A

JPH02254700A - 集積回路メモリ

Info

Publication number: JPH02254700A
Application number: JP2044681A
Authority: JP
Inventors: George R Canepa; ジヨージ・アール・ケインパ
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 1989-03-10
Filing date: 1990-02-27
Publication date: 1990-10-15
Also published as: IT1241661B; US5142495A; IT9019589A0; IT9019589A1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は浮遊ゲートを有する金属酸化膜半導体（ＭＯＳ
）メモリデバイスに関し、さらに詳細には、消去可能プ
ログラム可能読み出し専用メモリ（ａｐｌＯＭ）のマー
ジニングに関する。

〔従来の技術〕

最も一般的に使用されるＥＦＲＯＭセルは、シリコン基
板く形成されたソース領域とドレイン領域との間に配置
され且つ絶縁物により完全に取卸まれた電気的浮遊ゲー
トを有している。様々なｇｐＲＯＭセルの構成が、従来
技術によって良く知られている。初期のｌＰＲＯＭデバ
イスに於いてはアバランシェ注入が用いられたが、その
後のＥＦＲＯＭは、浮遊ゲートを帯電させるためにチャ
ネル注入を用いた。米国特許第３，６６０，８１９号、
同第４，１４２゜９２６号、同第４，１１４，２５５号
、同第４，４１２，３１０号には、ＥＰＲＯＭの例が述
べられている。

ｌＰＲＯＭメモリは、消去もしくはプログラミングに際
し、しばしばそのプリント回路板から取り外される。消
去後のセルのプログラミングには、特別のプログラミン
グ装置が使用される。プログラミングによシミ子が浮遊
ゲートへと移動させられて、セルを低導電性にする。

その他の浮遊ゲートメモリとして、電気的消去可能なＰ
ＲＯＭ　（ＥＥＰＲＯＭ）がるる。ＥＥＰＲＯＭは一般
に、メモリからのデータの読出しに使用されるプリント
回路板などの当核回路に取シ付けられ九ｔｉでプログラ
ミングされ且つ消去される。米国特許第４．２０３，１
５８号、同第４，０９９，１９６号、同第４．４６０，
９８２号には、ＥＥＦＲＯＭの例が述べられている。

浮遊ゲートデバイスの電気的消去は、容易ならぬ問題、
侍に消去不足と過剰消去とを引き起こしかねない。セル
の幾つかが、消去シーケンス中に十分には消去されずに
プログラムされた状態のままで残るかも知れなり。逆に
、過剰な電荷が移動させられてデバイスを「空乏状態」
Ｋするかも知れない。セルは一般に、浮遊ゲートが適切
に消去されていることを確認するために、消去後に試験
（検査）される。

ＥＦＲＯＭの場合と同様にプロセスの変動が、アレイ中
の幾つかのビットに、消去済みビットとしてきちんと検
出されるに十分なだけの電流を導通させないかも知れず
、また、消去済みビットとしての検出を、そのチップの
アクセスタイム仕様を越えて大幅に遅延させるかも知れ
ない。

メモリデバイスは、試験のために１マージンモードと通
例呼ばれる状態に置かれる。このマージンモードは低電
流ビットの検出を可能とし、こうした状態は、冗長又は
除外部分によって修復され得る。消去済みセルの電圧及
び／又は電流の読みを得るための、予定のマージニング
電圧を提供すべく、通例「オンチップ」の特別なマージ
ニング回路が使用される。このマージニング電圧は１予
定のマージンポイント又ハマージンレベルにセルが適合
するか否かを確認すべく被検セルの電圧と比較されるた
めの基準電圧として使用される。典型的には、このマー
ジン電圧はマージン電流を定める目的で与えられるもの
であり、また、マージン電流は、通常の読出し電流に対
する割合（百分率）である。１９８８年１月１２日に出
願された「フラッシュＥＦＲＯＭのための電圧マージニ
ング回路」と題する米国特許出願第１４４，５６７号に
は、浮遊ゲートマージニングの例が述べられている。

〔発明の概要〕

浮遊ゲート集積回路メモリに於いて、マージニング中に
メモリセルの列への電流を制御するため、可変負荷が使
用される。複数の負荷トランジスタが、ｆｆｉＰＲＯＭ
セルの列の丸めの負荷として機能すべく、並列に配置さ
れる。マージンモード期間中の列のセル両端の電圧降下
は、ターンオンされる負荷トランジスタの数を制御する
ととＫよって、通常の読出し動作期間中のセル両端の電
圧降下から変化させられる。負荷を調整可能とすること
がＭまれる場合には、プログラムすることによって負荷
トランジスタの活動化が制御される。マージ；ングに関
するこの方法は、試験時間を最少とし、且つ、製造段階
の環、境に適合する。

〔実施例〕

浮遊ゲートメモリのための、可変負荷を用いるマージニ
ング回路について説明する。本発明についての完全な理
解を得る丸めに以下の説明に於いて、特定の回路構成、
特定のメモリデバイス等の数多くの特定的詳細が述べら
れる。しかし、このような特定の詳細を用いずとも本発
明を実施し得ることは当業者には明白であろう。他方、
不必要に本発明を曖昧にすることの無いよう、曳く知ら
れた回路についての詳細な説明は省略される。

第１図には、従来技術によるマージニング回路１０が示
されている。ドレインを一列に結合されて配列されてい
る複数の浮遊ゲートメモリセル１１が、回路１０の１本
の脚を構成している。第１図には３つのセル１１が示さ
れているけれども、実際の数は設計時の選択による。セ
ル１１のドレインはノード１２に結合されており、この
ノード１２は、負荷素子１３を介してＶｅｅなどの電圧
へと結合される。第１図に於いては、負荷素子１３は抵
抗器として示されている。各メモリセルのゲートは、そ
れぞれの復号された語線へ結合される。

回路１０の第２の脚は、基準セル列１５と負荷素子１６
とからなる基準脚である。セル列１５は、通常の読出し
動作期間中に使用される。マージンモードＫｌｊ）替え
られるとき、セル１５０代わシにマージンモード基準セ
ル１４に切シ替えられる。

この切シ替えはノード１７にて行われる。基準セル１４
は、ノード１７と、この場合には接地であるｖｌｌとの
間に結合される。抵抗器として示されている負荷素子１
６は、ノード１Ｔと、ｖｃｃなどの電圧との間に接続さ
れている。基準セル１４は、安定なマージニング基準を
提供し得る多様なデバイスにて構成し得るものであシ、
単一のメモリセルであってもよく、複数のセルであって
もよく、また、基準回路で６って本よい。しかしながら
機能的には、基準セル１４は、第１図に示されているよ
うなソースとドレインとゲートとを有する単一のセルと
して表現され得る。

セル１１が消去されたならば、セル１１の消去後の電流
を計測すべくマージンモードが活動化される。電流ＩＥ
は、セル１１の列の消去後の電流である。マージンモー
ドが活動化されたならば、基準電流ＩＲＥＦが基準脚を
通って流れる。典型的にはこの基準電流は安定で６夛、
プロセスと温度との変動から影響を受けない。比較器１
９は、各脚の電流を確認するためにノード１２に於ける
電圧とノード１７に於ける電圧とを計測すべく、ノード
１２とノード１Ｔとに結合される。基準セル１５のゲー
トは異なる電圧によって駆動され得るので、多様な”Ｒ
ＥＦの値を得ることが出来る。比較器１９は、セル列の
電流ＩＥを基準電流”ＲＥＦと比較して、工。が公差の
外にあるか否かを判定する。通常動作の期間中はセル１
５に切り替えられておシ、ノード１７の電圧はマージン
モードに於ける電圧値とは異なシ、その電流ＩＲＥＦも
異なつた値となる。

多くの場合、■　がＩ　　と比較されるときＫＥ　　　
　　ＲＥＦＫはこれら２つの電流の比が既に存在する。この比は、
通常の読出し動作期間中に使用される負荷の割合によっ
て定まる。たとえば！Ｅが１０／ＪＡ（マイクロアンペ
ア）でアシ、一方、比較器１９へと向かうＩ　　が３０
μＡとされるならば、比はＲＥＦ１対３である。もし、この比の変更が必要ならば、基準
セルへのゲート駆動が変更される。

第２図には、本発明のマージニング回路２０が示されて
いる。第１図の要素と同じ要素（は同じ参照数字がつけ
られているけれども、添字“ａ“が付加されている。第
１図と同様に１複数の浮遊ゲートセル１１＆が１つの列
としてノード１２＆に結合されている。基準脚は、基準
セル列１５＆と負荷１６ｍとからなる。比較器１９ｍは
、ノード１２ｍとノード１７ｍとに結合されている。第
２図に於いては、回路２０が相補形金属酸化膜半導体（
０ＭＯ８）技術を用いて示されてｉるので、負荷１６龜
はｐチャネルトランジスタとして示されている。基準セ
ル１５ｍは複数の浮遊ゲートメモリセルからなっておシ
、各基準メモリセル２１のゲートは、対応するメモリセ
ル１１１のそれぞれの語線へ結合されている。

従来技術による第１図の負荷１３は、本発明の可変負荷
に置き換えられた。複数の負荷素子２２が、高電圧゛と
ンー′ドＦ２ｍとの間に並列に結合されている。各スイ
ッチングトランジスタ２４は、対応する負荷素子２２と
直列に結合されており、その各々の負荷２２を活動化す
る。回路２ｏには０ＭＯ８技術が使用されているので、
回路２ｏの各負荷２２はｐチャネルトランジスタにて構
成されている。しかしながら、他の可変負荷構成の適用
も容易で６る。各トランジスタ２４０ゲーＩ・は、個別
のライン２３によって駆動される。与えられたライン２
３を低レベル信号状態とすることにょシ、対応するトラ
ンジスタ２４が活動化され、それに対応する負荷２２が
Ｖｃｅとノード１２１との間の回路に挿入される。負荷
の割合は、組み入れられているトランジスタ２２の数に
よる。各ライン２３は、それがプログラミングによシ制
御され得るように接続されることも可能である。回路２
０内に使用されるトランジスタ２２の実際の数は、設計
時の選択事項である。

本発明の回路２０に於いては基準電流”ＲＥＦが一定で
Ｔｏ夛、それによシ、−層安定で継続的な基準値を提供
する。それゆえ、従来技術による第１図の回路とは異な
シ、通常の読出しモード期間に於いてもマージンモード
期間に於いても基準電流が一定であシ、シたがって、ノ
ード１７ｍの電圧も一定値にとどまる。２つのノード間
に異なる比を必要とする場合には、回路に組み入れられ
る負荷素子の数が変更され、それＫよって、ノード１２
１に於ける電圧が変化する。電流工。はほぼ一定である
から、ノード１２１に於ける電圧は、回路内の活動的負
荷２２の数の関数となる。従来技術による第１図の回路
に於いては、異なる比を必要とするときには基準電流■
ＲＩＣＦが変化させられる。基準が変動した場合には重
大な誤差が生じ得るので、本発明の体系に於いては基準
を一定に保持する。

読出し期間中の負荷の割合は、そのアレイに予期される
読出し電流の代表値に基づいて固定される。この代表値
付近での変化によってマージンモード期間中の修正の割
合が定められ、それにより、この部分がその仕様通）の
アクセスタイムで機能すると七を可能とする。電流が極
めて少ない場合には、アレイのアクセスタイムが大幅に
遅延する。

提示した実施例に於いては、マージンモード期間中の活
動的素子の数は固定されている。しかしながら各スイッ
チングトランジスタは、組み入れられる負荷２２の数が
プログラミング信号によって制御され得るようぺして結
合されることも可能で６シ、それによムノード１２ｍに
於けるマージンモード時の読みが可変となる。さらに、
可変負荷は第１図のただ一つのセル列に与えられたけれ
ども、複数の列が容易に結合され得るものであり、その
代表的なものはＹ−デコードされた列の場合である。本
発明のマージニング体系は、試験時間が最少でめシ、且
つ、製造環境に適合し得る。

【図面の簡単な説明】

、ノ第１図は、従来技術によるマージニング回路の回路略図
、第２図は、本発明のマージニング回路の回路略図であ
る。１Ｃ・・・・従来技術のマージニング回路、１１．１１
ａ−−・−浮遊ゲートメそりセル、１２　．１２ａ＊１
７　＋１７ｍ”　　”　　−”／−ド、１３．１６．１
６ｍ、２２・・・・負荷素子、１４−・―−マージンモ
ード基準セル、１５　、ｔｓａ・・ｍ−基準セル列、１９　、１９轟・φ・ｅ比較器、２０−−−・本発明のマージニング回路、２１・−・−
基準メモリセル、２３・−・自ライン、２４・の・拳スイッチングトランジスタ。

Claims

【特許請求の範囲】

（１）マージニング電圧を計測すべくメモリセルの少く
とも１つに電流が供給されるようにした複数の前記メモ
リセルからなる集積回路メモリに於いて：負荷を提供すべく前記メモリセルの少くも１つに結合さ
れる複数の負荷素子を含んでおり、読出し動作期間中お
よびマージニング期間中に、活動的となる前記負荷素子
の数を制御することによつて、前記メモリセルへマージ
ニング電圧が供給される、ことを特徴とする集積回路メモリ。
（２）行と列とを有するアレイ状に配置された複数のメ
モリセルからなっており、且つ、前記各列のメモリセル
同士が結合されており、さらに、選択された列のメモリ
セルにマージニング電圧が与えられるようにした集積回
路メモリに於いて：負荷を提供すべく前記選択された列
へ結合される複数の負荷トランジスタを含んでおり、活動的にされる前記負荷トランジスタの数を制御するこ
とによつて、読出し電圧とは異なる前記マージニング電
圧が前記の列へ与えられる、ことを特徴とする集積回路
メモリ。