JP2006216196A

JP2006216196A - 不揮発性半導体記憶装置

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Publication number: JP2006216196A
Application number: JP2005030364A
Authority: JP
Inventors: Taku Ogura; 卓小倉
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2005-02-07
Filing date: 2005-02-07
Publication date: 2006-08-17

Abstract

【課題】メモリセルの電気的特性を高精度に測定することが可能な小面積の不揮発性半導体記憶装置を提供する。
【解決手段】リファレンスメモリセルＭＣ＿ＲＥＦのテスト時において、外部端子３からライトドライバ３１を介してリファレンスメモリセルＭＣ＿ＲＥＦのセル電流を直接測定する。したがって、リファレンスメモリセルＭＣ＿ＲＥＦの電気的特性を高精度に測定することができる。これにより、基準電流値ＩＲＥＦ＿Ｒ１，ＩＲＥＦ＿Ｒ２，ＩＲＥＦ＿Ｒ３，ＩＲＥＦ＿ＥＶ，ＩＲＥＦ＿ＰＶ１，ＩＲＥＦ＿ＰＶ２，ＩＲＥＦ＿ＰＶ３を高精度に調整することが可能になる。したがって、リードマージンが大きく、動作の信頼性の高い不揮発性半導体記憶装置が実現できる。また、簡易な構成で実現されるため、面積ペナルティが非常に小さくてすむ。
【選択図】図７

Description

この発明は、不揮発性半導体記憶装置に関し、特に、リファレンスメモリセルを用いて、ノーマルメモリセルに記憶されたデータを読出す不揮発性半導体記憶装置に関する。

電気的にデータ書込およびデータ消去が可能な不揮発性メモリの代表例として、フラッシュメモリが適用されている。

図１２は、フラッシュメモリのメモリセル構造を示す概念図である。図１２を参照して、フラッシュメモリのメモリセルＭＣは、Ｐ型基板１０１上に形成されるＮウェル１０２と、Ｎウェル１０２上に形成されるＰウェル１０３と、Ｐウェル１０３上に形成されるｎ＋領域であるソース１０４およびドレイン１０５を含む。メモリセルＭＣは、さらに、フローティングゲート１０６およびコントロールゲート１０７を含む。フローティングゲート１０６およびコントロールゲート１０７は、絶縁膜１０８によって絶縁されて、Ｐウェル１０３上に積層される。特に、フローティングゲート１０６およびコントロールゲート１０７の間の絶縁膜をインターポリ絶縁膜１０８ａとも称し、フローティングゲート１０６およびＰウェル１０３の間の絶縁膜をトンネル絶縁膜１０８ｂとも称する。このメモリセルＭＣはｎチャネル電界効果型トランジスタに相当する。

コントロールゲート１０７は、メモリセルＭＣを選択するためのワード線ＷＬと結合される。ソース１０４およびドレイン１０５は、それぞれソース線ＳＬおよびビット線ＢＬと結合される。

初期状態であるデータ消去状態においては、メモリセルＭＣにおいて、フローティングゲート１０６からエレクトロン１０９が引抜かれる。

具体的には、メモリセルＭＣのコントロールゲート１０７およびソース１０４に、負電圧Ｖｎｎおよび高電圧Ｖｐｐがそれぞれ印加される。これにより、メモリセルＭＣにおいて、フローティングゲート１０６からファウラーノルドヘイムトンネリング現象によってエレクトロン１０９が引抜かれて、データ消去が実行される。

これに対して、メモリセルＭＣに対するデータ書込は、フローティングゲート１０６に対するチャネルホットエレクトロン注入現象によるエレクトロン１０９の注入によって実行される。

具体的には、ワード線ＷＬおよびビット線ＢＬを介して、ソース線ＳＬに接地電圧Ｖｓｓが印加された状態でコントロールゲート１０７およびドレイン１０５に高電圧Ｖｐｐおよび所定電圧Ｖｄｗがそれぞれ印加された場合、チャネルホットエレクトロン注入現象によってエレクトロン１０９がフローティングゲート１０６に注入されて、データ書込が実行される。

ここで、フローティングゲート１０６にエレクトロン１０９が注入された、すなわちデータ書込状態のメモリセルＭＣのしきい値電圧Ｖｔｈは、データ消去状態よりも高くなる。したがって、最初に各メモリセルＭＣに対してデータ消去を実行し、その上で、選択的なデータ書込を実行することによって、データ書込を実行されたメモリセルのしきい値電圧のみが上昇することになる。

これにより、メモリセルＭＣにおけるしきい値電圧Ｖｔｈの高／低に応じて、記憶データを読出すことができる。記憶データの読出は、予めビット線ＢＬをプリチャージしておき、コントロールゲート１０７と結合されたワード線ＷＬに一定電圧を与えてある所定時間ディスチャージを行なって、それからビット線ＢＬの電位を検出することによって実行される。

具体的には、データ読出時においては、ビット線ＢＬは所定電圧Ｖｄｒにあらかじめプリチャージされる。また、ソース線ＳＬは、接地電圧Ｖｓｓが供給される。そして、ある所定時間の間、選択されたワード線ＷＬに対してデータ読出のための所定電圧Ｖｗｒが印可される。これにより、対応するメモリセルＭＣのコントロールゲート１０７は、所定電圧Ｖｗｒに設定される。

これらの電圧Ｖｗｒ、Ｖｄｒを、データ書込されたメモリセルＭＣのしきい値電圧Ｖｔｈを考慮して適切に設定することによって、データ書込が実行されている場合においては、メモリセルＭＣがオン状態とならないためプリチャージされた電荷は保存される。その一方で、データ書込が実行されていない場合においてはメモリセルＭＣがオン状態となるため、プリチャージされた電荷は、メモリセルＭＣを介してソース線ＳＬに放電されビット線ＢＬの電位は、ディスチャージされ下がる。したがって、その後、ビット線ＢＬに残っている電荷量を検出することによって、データ読出が可能である。

このようにして、フローティングゲート１０６に対するエレクトロン１０９の注入の有／無に応じて、各メモリセルＭＣに対して不揮発的なデータ書込を実行するとともに、その記憶データを読出すことが可能である。

近年では、フラッシュメモリの低コスト化および大容量化を実現するために、各メモリセルにおいて複数のデータを書込可能な、いわゆる多値技術が用いられる。たとえば４値のＮＯＲ型フラッシュメモリにおいては、１つのメモリセルに対して、２ビットのデータ（“１１”“１０”“０１”“００”）が記憶される。

図１３は、４値のフラッシュメモリにおけるメモリセルのしきい値電圧分布を示す概念図である。図１３を参照して、４値のフラッシュメモリにおいては、データ“１１”に相当するデータ消去状態Ｌ０のほかに、３つのデータ書込状態Ｌ１、Ｌ２およびＬ３が定義される。たとえば、データ書込状態Ｌ１、Ｌ２およびＬ３は、データ“１０”、“０１”および“００”にそれぞれ相当する。

データ書込時における印加電圧レベル（高電圧Ｖｐｐ）等のデータ書込条件を適切に設定することにより、データ書込状態Ｌ１〜Ｌ３におけるしきい値電圧の分布はそれぞれ異なるものとなる。データ書込状態Ｌ１〜Ｌ３の各々に対応したしきい値電圧の分布状態の境界に、データ読出レベルＶｔｒ１〜Ｖｔｒ３は設定される。

ここで、メモリセルのしきい値電圧が高くなるほどメモリセルに流れるセル電流は小さくなる。データ消去時は、ファウラーノルドヘイムトンネリング現象を利用して、メモリセルのしきい値電圧が高い状態から低い状態になるように、すなわちセル電流が小さな状態から大きな状態になるように、消去パルスを印加する。具体的には、セル電流値がデータ消去状態Ｌ０の基準電流値ＩＲＥＦ＿ＥＶよりも大きくなるまで、消去パルスを印加する。

データ書込時は、チャネルホットエレクトロン注入現象を利用して、メモリセルのしきい値電圧が低い状態から高い状態になるように、すなわちセル電流が大きな状態から小さな状態になるように、書込パルスを印加する。具体的には、セル電流値がデータ書込状態Ｌ１〜Ｌ３の各々の基準電流値ＩＲＥＦ＿ＰＶ１，ＩＲＥＦ＿ＰＶ２，ＩＲＥＦ＿ＰＶ３よりも小さくなるまで、書込パルスを印加する。

データ読出時は、しきい値電圧のデータ読出レベルＶｔｒ１〜Ｖｔｒ３の各々に対応した基準電流値ＩＲＥＦ＿Ｒ１，ＩＲＥＦ＿Ｒ２，ＩＲＥＦ＿Ｒ３に応じて、記憶データが読み分けられる。具体的には、セル電流値が基準電流値ＩＲＥＦ＿Ｒ１よりも大きい場合は、データ消去状態Ｌ０（“１１”）であると判定される。セル電流値が基準電流値ＩＲＥＦ＿Ｒ１よりも小さく、基準電流値ＩＲＥＦ＿Ｒ２よりも大きい場合は、データ書込状態Ｌ１（“１０”）であると判定される。セル電流値が基準電流値ＩＲＥＦ＿Ｒ２よりも小さく、基準電流値ＩＲＥＦ＿Ｒ３よりも大きい場合は、データ書込状態Ｌ２（“０１”）であると判定される。セル電流値が基準電流値ＩＲＥＦ＿Ｒ３よりも小さい場合は、データ書込状態Ｌ３（“００”）であると判定される。

このように、４値のフラッシュメモリでは、セル電流の大きさに基づいてメモリセルの４つの状態Ｌ０〜Ｌ３を定義している。通常、データ消去、データ書込およびデータ読出を行なうノーマルメモリセルＭＣ＿ＮＯＲと同一形状のリファレンスメモリセルＭＣ＿ＲＥＦを設け、このリファレンスメモリセルＭＣ＿ＲＥＦに流れるセル電流を基準電流とする。リファレンスメモリセルＭＣ＿ＲＥＦのしきい値電圧を制御して、基準電流値ＩＲＥＦ＿Ｒ１，ＩＲＥＦ＿Ｒ２，ＩＲＥＦ＿Ｒ３，ＩＲＥＦ＿ＥＶ，ＩＲＥＦ＿ＰＶ１，ＩＲＥＦ＿ＰＶ２，ＩＲＥＦ＿ＰＶ３を予め設定する。そして、これらの基準電流値ＩＲＥＦ＿Ｒ１，ＩＲＥＦ＿Ｒ２，ＩＲＥＦ＿Ｒ３，ＩＲＥＦ＿ＥＶ，ＩＲＥＦ＿ＰＶ１，ＩＲＥＦ＿ＰＶ２，ＩＲＥＦ＿ＰＶ３を用いて、ノーマルメモリセルのデータ消去、データ書込およびデータ読出を行なう。

リードマージンが大きく、動作の信頼性の高いフラッシュメモリを実現するためには、メモリセルの電気的特性を高精度にモニタする必要がある。リファレンスメモリセルＭＣ＿ＲＥＦの電流−電圧特性を高精度に測定することによって、基準電流値ＩＲＥＦ＿Ｒ１，ＩＲＥＦ＿Ｒ２，ＩＲＥＦ＿Ｒ３，ＩＲＥＦ＿ＥＶ，ＩＲＥＦ＿ＰＶ１，ＩＲＥＦ＿ＰＶ２，ＩＲＥＦ＿ＰＶ３を高精度に調整することが可能になる。そして、高精度に調整された基準電流値ＩＲＥＦ＿Ｒ１，ＩＲＥＦ＿Ｒ２，ＩＲＥＦ＿Ｒ３，ＩＲＥＦ＿ＥＶ，ＩＲＥＦ＿ＰＶ１，ＩＲＥＦ＿ＰＶ２，ＩＲＥＦ＿ＰＶ３を用いて、ノーマルメモリセルＭＣ＿ＮＯＲのデータ消去、データ書込およびデータ読出を正確に行なうことが可能になる。また、ノーマルメモリセルＭＣ＿ＮＯＲの電流−電圧特性を高精度に測定することによって、不良セルを解析することが可能になる。

従来は、内部で生成した基準電流ＩＶＲＳＡの値を変更しながら、センスアンプを用いてセル電流値と基準電流ＩＶＲＳＡの値とを比較し、センスアンプの出力信号のレベルが反転するときの基準電流ＩＶＲＳＡの値が、セル電流値であると判定していた。しかし、内部で生成する基準電流ＩＶＲＳＡのばらつき、およびセンスアンプのオフセット特性のばらつきに起因して、正確なセル電流値が得られないことがあった。

下記の特許文献１には、メモリセルの電気的特性を直接測定でき、歩留り、不良品解析の精度を向上させることができる不揮発性半導体記憶装置が開示されている。この場合、外部端子と各メモリセルアレイとをそれぞれ接続する複数のスイッチング素子と、このスイッチング素子をそれぞれ選択してオンし、同一ビット列のメモリセルアレイ上の特定のメモリセルから外部端子までの電流経路を形成する同一ビット列選択手段とを設け、外部端子に任意の電圧を供給することにより電流経路を介して特定のメモリセルの素子に電流を流すようにしている。
特開平６−１２９００号公報

上述のように、従来の不揮発性半導体記憶装置では、内部で生成する基準電流ＩＶＲＳＡのばらつき、およびセンスアンプのオフセット特性のばらつきに起因して、正確なセル電流値が得られないことがあった。メモリセルの電気的特性の測定精度がよくないと、基準電流値ＩＲＥＦ＿Ｒ１，ＩＲＥＦ＿Ｒ２，ＩＲＥＦ＿Ｒ３，ＩＲＥＦ＿ＥＶ，ＩＲＥＦ＿ＰＶ１，ＩＲＥＦ＿ＰＶ２，ＩＲＥＦ＿ＰＶ３を正確に設定することができない。このため、リードマージンが小さくなり、フラッシュメモリの動作の信頼性が低くなっていた。

また、上記の特許文献１に開示された方法では、外部端子からメモリセルの電気的特性を直接測定できるという特徴を有するが、外部端子と各メモリセルアレイとをそれぞれ接続する複数のスイッチング素子の占有面積が大きかった。

それゆえに、この発明の主たる目的は、メモリセルの電気的特性を高精度に測定することが可能な小面積の不揮発性半導体記憶装置を提供することである。

この発明に係わる不揮発性半導体記憶装置は、しきい値電圧のレベルに応じたデータを記憶するノーマルメモリセルと、しきい値電圧が予め定められたリファレンスメモリセルと、ノーマルメモリセルに流れる電流とリファレンスメモリセルに流れる電流とを比較して、ノーマルメモリセルに記憶されたデータを読出す読出回路と、外部端子と、第１の動作モード時にノーマルメモリセルにデータを書込むライトドライバと、第１の動作モード時にライトドライバを介して電源電圧を供給する電圧ノードとノーマルメモリセルとを接続し、第２の動作モード時にライトドライバを介して外部端子とリファレンスメモリセルとを接続する切換回路とを備えたものである。

この発明に係わる他の不揮発性半導体記憶装置は、しきい値電圧のレベルに応じたデータを記憶するノーマルメモリセルと、しきい値電圧が予め定められたリファレンスメモリセルと、ノーマルメモリセルに流れる電流とリファレンスメモリセルに流れる電流とを比較して、ノーマルメモリセルに記憶されたデータを読出す読出回路と、外部端子と、第１の動作モード時にノーマルメモリセルにデータを書込むライトドライバと、第１の動作モード時にライトドライバを介して電源電圧を供給する電圧ノードとノーマルメモリセルとを接続し、第２の動作モード時にライトドライバを介して外部端子とノーマルメモリセルとを接続する切換回路とを備えたものである。

好ましくは、さらに、外部信号に応じて、ライトドライバの出力電圧のレベルを変化させる電圧制御部が設けられる。

また好ましくは、ノーマルメモリセルは、しきい値電圧のレベルに応じた複数ビットのデータを記憶する。

この発明に係わる不揮発性半導体記憶装置では、しきい値電圧のレベルに応じたデータを記憶するノーマルメモリセルと、しきい値電圧が予め定められたリファレンスメモリセルと、ノーマルメモリセルに流れる電流とリファレンスメモリセルに流れる電流とを比較して、ノーマルメモリセルに記憶されたデータを読出す読出回路と、外部端子と、第１の動作モード時にノーマルメモリセルにデータを書込むライトドライバと、第１の動作モード時にライトドライバを介して電源電圧を供給する電圧ノードとノーマルメモリセルとを接続し、第２の動作モード時にライトドライバを介して外部端子とリファレンスメモリセルとを接続する切換回路とが設けられる。したがって、外部端子からライトドライバを介してリファレンスメモリセルのセル電流を直接測定することによって、リファレンスメモリセルの電気的特性を高精度に測定することができる。これにより、基準電流値を高精度に調整することが可能になる。したがって、リードマージンが大きく、動作の信頼性の高い不揮発性半導体記憶装置が実現できる。また、簡易な構成で実現されるため、面積ペナルティが非常に小さくてすむ。

この発明に係わる他の不揮発性半導体記憶装置では、しきい値電圧のレベルに応じたデータを記憶するノーマルメモリセルと、しきい値電圧が予め定められたリファレンスメモリセルと、ノーマルメモリセルに流れる電流とリファレンスメモリセルに流れる電流とを比較して、ノーマルメモリセルに記憶されたデータを読出す読出回路と、外部端子と、第１の動作モード時にノーマルメモリセルにデータを書込むライトドライバと、第１の動作モード時にライトドライバを介して電源電圧を供給する電圧ノードとノーマルメモリセルとを接続し、第２の動作モード時にライトドライバを介して外部端子とノーマルメモリセルとを接続する切換回路とが設けられる。したがって、外部端子からライトドライバを介してノーマルメモリセルのセル電流を直接測定することによって、ノーマルメモリセルの電気的特性を高精度に測定することができる。これにより、不良セルを解析することが可能になる。また、簡易な構成で実現されるため、面積ペナルティが非常に小さくてすむ。

図１は、この発明の一実施の形態によるフラッシュメモリの全体構成図を示すブロック図である。図１において、このフラッシュメモリは、入力端子１，２と、外部端子３と、入出力端子４と、アドレスバッファ１１と、制御回路１２と、電圧発生回路１３と、電圧分配回路１４と、プリデコーダ１５と、行デコーダ＋レベルシフタ１６と、列デコーダ＋レベルシフタ１７と、ワード線ドライバ１８，１９と、ノーマルメモリアレイ２０とリファレンスメモリアレイ２１と、列選択ゲート２２，２３と、センス制御回路２４と、切換回路２５，２６，２９，３０と、書込回路２７，２８と、ライトドライバ３１と、センスアンプ帯３２と、データ制御回路３３と、入出力バッファ３４とを備える。

アドレスバッファ１１は、入力端子１からのアドレス信号をバッファリングして、制御回路１２、プリデコーダ１５およびセンス制御回路２４に与える。制御回路１２は、アドレスバッファ１１からのアドレス信号を受けるとともに、入出力端子４からのコマンドを入出力バッファ３４を介して受け、制御信号を出力する。電圧発生回路１３は、制御回路１２からの制御信号に応じて各種電圧を生成し、電圧分配回路１４および切換回路３０に与える。電圧分配回路１４は、電圧発生回路１３から受けた電圧を分配し、行デコーダ＋レベルシフタ１６、列デコーダ＋レベルシフタ１７および切換回路２６に与える。

プリデコーダ１５は、アドレスバッファ１１からのアドレス信号を受け、行プリデコード信号および列プリデコード信号を出力する。行デコーダ＋レベルシフタ１６は、プリデコーダ１５からの行プリデコード信号に応じて行選択信号を生成し、電圧分配回路１４から与えられた電圧に応じて行選択信号を電圧変換する。列デコーダ＋レベルシフタ１７は、プリデコーダ１５からの列プリデコード信号に応じて列選択信号を生成し、電圧分配回路１４から与えられた電圧に応じて列選択信号を電圧変換する。

ワード線ドライバ１８は、行デコーダ＋レベルシフタ１６からの行選択信号を受けて、ノーマルメモリアレイ２０のワード線ＷＬ＿ＮＯＲを指定し、ワード線ＷＬ＿ＮＯＲに印可するパルス電圧振幅および印可時間を変化させる。ワード線ドライバ１９は、行デコーダ＋レベルシフタ１６からの行選択信号を受けて、リファレンスメモリアレイ２１のワード線ＷＬ＿ＲＥＦを指定し、ワード線ＷＬ＿ＲＥＦに印可するパルス電圧振幅および印可時間を変化させる。

ノーマルメモリアレイ２０は、複数行複数列（たとえば２５６行２０４８列）に配置された複数のノーマルメモリセルＭＣ＿ＮＯＲと、それぞれ複数行に対応して設けられた複数のワード線ＷＬ＿ＮＯＲと、それぞれ複数列に対応して設けられた複数のビット線ＢＬ＿ＮＯＲとを含む。リファレンスメモリアレイ２１は、複数行複数列（たとえば３行９６列）に配置された複数のリファレンスメモリセルＭＣ＿ＲＥＦと、それぞれ複数行に対応して設けられた複数のワード線ＷＬ＿ＲＥＦと、それぞれ複数列に対応して設けられた複数のビット線ＢＬ＿ＲＥＦとを含む。リファレンスメモリセルＭＣ＿ＲＥＦは、ノーマルメモリセルＭＣ＿ＮＯＲと同一形状を有する。

なお、ノーマルメモリセルＭＣ＿ＮＯＲおよびリファレンスメモリセルＭＣ＿ＲＥＦは、たとえば図１２に示したメモリセル構造を有し、４値のＮＯＲ型フラッシュメモリを構成する。ただし、ＮＯＲ型フラッシュメモリに代わって、フローティングゲートを有さないメモリセル構造を有するＮＲＯＭ（Nitride Read Only Memory）としてもよい。このように、ノーマルメモリセルＭＣ＿ＮＯＲおよびリファレンスメモリセルＭＣ＿ＲＥＦは、そのしきい値電圧のレベルに応じた複数ビットのデータを記憶し、ノーマルメモリセルＭＣ＿ＮＯＲとリファレンスメモリセルＭＣ＿ＲＥＦに流れるセル電流を比較することによってデータ読出が行なわれるものとする。

列選択ゲート２２は、列デコーダ＋レベルシフタ１７からの列選択信号によって指定されたビット線ＢＬ＿ＮＯＲとセンスアンプ帯３２とを選択的に接続する。列選択ゲート２３は、列デコーダ＋レベルシフタ１７からの列選択信号によって指定されたビット線ＢＬ＿ＲＥＦとセンスアンプ帯３２とを選択的に接続する。

センス制御回路２４は、アドレスバッファ１１からのアドレス信号に応じて、ＡＴＤ（Address Transition Detect）パルスを生成し、生成したＡＴＤパルスに応じてセンスアンプ帯３２の読出動作を制御するための制御信号を出力する。

切換回路２５は、オン／オフ制御され、入力端子２からの電圧ＥＸＷＬ（外部信号）を受け、電圧ＶＰＹ２を出力する。切換回路２６は、電圧分配回路１４からの電圧ＶＰＹ１および切換回路２５からの電圧ＶＰＹ２を受け、いずれか一方を選択して電圧ＶＤＷＲＴを出力する。

書込回路２７は、切換回路２６からの電圧ＶＤＷＲＴによって駆動され、電圧ＷＲＩＴＥ＿ＮＯＲを出力する。書込回路２８は、切換回路２６からの電圧ＶＤＷＲＴによって駆動され、電圧ＷＲＩＴＥ＿ＲＥＦを出力する。

切換回路２９は、オン／オフ制御され、外部端子３からの電圧ＸＸＬＲＰを受け、電圧ＶＰＰ＿ＡＣＣを出力する。切換回路３０は、電圧発生回路１３からの電圧ＶＰＬおよび切換回路２９からの電圧ＶＰＰ＿ＡＣＣを受け、いずれか一方を選択して電源電圧ＶＰＤを出力する。ライトドライバ３１は、切換回路３０からの電源電圧ＶＰＤによって駆動され、電圧ＷＤＤＡＴＡを出力する。

センスアンプ帯３２は、センス制御回路２４からの制御信号、書込回路２７，２８からの電圧ＷＲＩＴＥ＿ＮＯＲ，ＷＲＩＴＥ＿ＲＥＦおよびライトドライバ３１からの電圧ＷＤＤＡＴＡに応じて、指定されたメモリセルにデータ書込を行なう。または、指定されたメモリセルの記憶データを読出してデータ制御回路３３に転送する。このセンスアンプ帯３２は、複数列（たとえば３２列）に配置されたセンスアンプを含む。

データ制御回路３３は、センスアンプ帯３２からのデータに適正な処理を行なって、入出力バッファ３４に転送する。入出力バッファ３４は、入出力端子４にデータを出力する。また、入出力端子４からのコマンドを制御回路１２に与える。

図２は、図１に示したセンスアンプ帯３２の１つの列の構成を詳細に示す回路ブロック図である。図２において、このセンスアンプ帯３２の１つの列は、図１に示したノーマルメモリアレイ２０の２５６行６４列のノーマルメモリセルＭＣ＿ＮＯＲおよびリファレンスメモリアレイ２１の３行３列のリファレンスメモリセルＭＣ＿ＲＥＦに対応して設けられる。

切換回路２５の入力ノードは、入力端子２からの電圧ＥＸＷＬを受ける。切換回路２５の出力ノードからは電圧ＶＰＹ２が出力される。切換回路２６の第１および第２の入力ノードは、それぞれ電圧分配回路１４からの電圧ＶＰＹ１および切換回路２５からの電圧ＶＰＹ２を受ける。切換回路２６の出力ノードからは電圧ＶＰＷＲＴが出力される。

書込回路２７は、切換回路２６の出力ノードと接地電位ＧＮＤのラインとの間に直列接続されたＰチャネルＭＯＳトランジスタ５１およびＮチャネルＭＯＳトランジスタ６１を含む。ＰチャネルＭＯＳトランジスタ５１およびＮチャネルＭＯＳトランジスタ６１のゲートは、ともに制御電圧ＩＷＲＴ＿ＮＯＲを受ける。

書込回路２８は、切換回路２６の出力ノードと接地電位ＧＮＤのラインとの間に直列接続されたＰチャネルＭＯＳトランジスタ５２およびＮチャネルＭＯＳトランジスタ６２を含む。ＰチャネルＭＯＳトランジスタ５２およびＮチャネルＭＯＳトランジスタ６２のゲートは、ともに制御電圧ＩＷＲＴ＿ＲＥＦを受ける。

ライトドライバ３１は、切換回路３０の出力ノードと接地電位ＧＮＤのラインとの間に直列接続されたＰチャネルＭＯＳトランジスタ５３およびＮチャネルＭＯＳトランジスタ６３を含む。ＰチャネルＭＯＳトランジスタ５３およびＮチャネルＭＯＳトランジスタ６３のゲートは、ともに制御電圧ＤＡＴＡを受ける。

切換回路２９の入力ノードは、外部端子３からの電圧ＸＸＬＲＰを受ける。切換回路２９の出力ノードからは電圧ＶＰＰ＿ＡＣＣが出力される。切換回路３０の第１および第２の入力ノードは、それぞれ切換回路２９からの電圧ＶＰＰ＿ＡＣＣおよび電圧発生回路１３からの電圧ＶＰＬを受ける。切換回路３０の出力ノードからは電源電圧ＶＰＤが出力される。

ＮチャネルＭＯＳトランジスタ６４は、ＰチャネルＭＯＳトランジスタ５３とＮチャネルＭＯＳトランジスタ６３の間の出力ノードとノードＮ３との間に接続される。ＮチャネルＭＯＳトランジスタ６４のゲートは、書込回路２７からの電圧ＷＲＩＴＥ＿ＮＯＲを受ける。

ＶＲＳＡ電圧発生回路４２は、電圧ＶＲＳＡ＿ＮＯＲおよびＶＲＳＡ＿ＲＥＦを生成する。ＮチャネルＭＯＳトランジスタ６５は、センスアンプ（ＳＡ）４１の入力ノードＮ１と接地電位ＧＮＤのラインとの間に接続される。ＮチャネルＭＯＳトランジスタ６４のゲートは、ＶＲＳＡ電圧発生回路４２からの電圧ＶＲＳＡ＿ＮＯＲを受ける。ＮチャネルＭＯＳトランジスタ６６は、センスアンプ４１の入力ノードＮ２と接地電位ＧＮＤのラインとの間に接続される。ＮチャネルＭＯＳトランジスタ６６のゲートは、ＶＲＳＡ電圧発生回路４２からの電圧ＶＲＳＡ＿ＲＥＦを受ける。

ＮチャネルＭＯＳトランジスタ６７は、センスアンプ４１の入力ノードＮ１とノードＮ３との間に接続される。ＮチャネルＭＯＳトランジスタ６８は、センスアンプ４１の入力ノードＮ２とノードＮ４との間に接続される。ＮチャネルＭＯＳトランジスタ６７，６８のゲートは、ともに読出制御電圧ＲＥＡＤを受ける。

ＮチャネルＭＯＳトランジスタ６９は、ノードＮ３とノードＮ４との間に接続される。ＮチャネルＭＯＳトランジスタ６９のゲートは、書込回路２８からの電圧ＷＲＩＴＥ＿ＲＥＦを受ける。ノードＮ３，Ｎ４の電圧は、それぞれＢＤ＿ＮＯＲ，ＢＤ＿ＲＥＦである。

ＮチャネルＭＯＳトランジスタ７０，７１は、ノードＮ３とノードＮ５との間に直列接続される。ＮチャネルＭＯＳトランジスタ７０，７１のゲートは、それぞれ制御電圧ＣＡＵ，ＣＡＬを受ける。ＮチャネルＭＯＳトランジスタ７２は、ノードＮ４とノードＮ６との間に接続される。ＮチャネルＭＯＳトランジスタ７２のゲートは、制御電圧ＹＧ＿ＲＥＦを受ける。ノードＮ５，Ｎ６は、それぞれビット線ＢＬ＿ＮＯＲ，ＢＬ＿ＲＥＦに接続される。

ノードＮ５とノードＮ７との間には、ＮチャネルＭＯＳトランジスタ７３が設けられる。ＮチャネルＭＯＳトランジスタ７３のゲートは、制御電圧ＳＧ＿ＮＯＲを受ける。

ノードＮ６とノードＮ８との間には、ＮチャネルＭＯＳトランジスタ７４が設けられる。ＮチャネルＭＯＳトランジスタ７４のゲートは、制御電圧ＳＧ＿ＲＥＦを受ける。

ノーマルメモリセルＭＣ＿ＮＯＲは、ノードＮ７とソース線ＳＬ＿ＮＯＲとの間に接続されたメモリトランジスタ７５で構成される。メモリトランジスタ７５のゲートは、ワード線ＷＬ＿ＮＯＲに接続される。リファレンスメモリセルＭＣ＿ＲＥＦは、ノードＮ８とソース線ＳＬ＿ＲＥＦとの間に接続されたメモリトランジスタ７６で構成される。メモリトランジスタ７６のゲートは、ワード線ＷＬ＿ＲＥＦに接続される。ノードＮ７，Ｎ８の電圧は、それぞれＶＤ＿ＮＯＲ，ＶＤ＿ＲＥＦである。

なお、図示しないが、ＮチャネルＭＯＳトランジスタ７３およびノーマルメモリセルＭＣ＿ＮＯＲは、それぞれ各ビット線ＢＬ＿ＮＯＲに対応して２５６行６４列設けられる。すなわち、３２列のセンスアンプ４１に対応して、合計２５６行２０４８列設けられる。ＮチャネルＭＯＳトランジスタ７３は、制御電圧ＳＧ＿ＮＯＲに応じて、ノーマルメモリセルＭＣ＿ＮＯＲを選択的にビット線ＢＬ＿ＮＯＲに接続する。

また、ＮチャネルＭＯＳトランジスタ７４およびリファレンスメモリセルＭＣ＿ＲＥＦは、それぞれ各ビット線ＢＬ＿ＲＥＦに対応して３行３列設けられる。すなわち、３２列のセンスアンプ４１に対応して、合計３行９６列設けられる。ＮチャネルＭＯＳトランジスタ７４は、制御電圧ＳＧ＿ＲＥＦに応じて、リファレンスメモリセルＭＣ＿ＲＥＦを選択的にビット線ＢＬ＿ＲＥＦに接続する。

各ビット線ＢＬ＿ＲＥＦに対応して設けられる３行３列のリファレンスメモリセルＭＣ＿ＮＯＲのうちの７つは、それぞれ基準電流値ＩＲＥＦ＿Ｒ１，ＩＲＥＦ＿Ｒ２，ＩＲＥＦ＿Ｒ３，ＩＲＥＦ＿ＥＶ，ＩＲＥＦ＿ＰＶ１，ＩＲＥＦ＿ＰＶ２，ＩＲＥＦ＿ＰＶ３が予め設定される。

ＮチャネルＭＯＳトランジスタ７０，７１は図１に示した列選択ゲート２２に配置され、ＮチャネルＭＯＳトランジスタ７２は図１に示した列選択ゲート２３に配置される。また、ＮチャネルＭＯＳトランジスタ７３はノーマルメモリアレイ２０に配置され、ＮチャネルＭＯＳトランジスタ７４はリファレンスメモリアレイ２１に配置される。

ここで、ノーマルメモリセルＭＣ＿ＮＯＲへのデータ書込動作について説明する。図２において、ノーマルメモリセルＭＣ＿ＮＯＲへのデータ書込時の電流経路を点線矢印で示す。メモリセルへの書込動作は、チャネルホットエレクトロン注入現象を利用して行なわれる。

ノーマルメモリセルＭＣ＿ＮＯＲへのデータ書込時において、切換回路２５，２９はともにオフ状態にされる。切換回路２６は、入力電圧ＶＰＹ１，ＶＰＹ２のうち電圧ＶＰＹ１を選択して出力する。切換回路３０は、入力電圧ＶＰＰ＿ＡＣＣ，ＶＰＬのうち電圧ＶＰＬを選択して出力する。

図３は、各ノードの電圧値を示す図である。図２および図３を参照して、切換回路２６は、出力電圧ＶＰＷＲＴを入力電圧ＶＰＹ１と同じ８．５Ｖにする。書込回路２７において、０Ｖの制御電圧ＩＷＲＴ＿ＮＯＲに応じて、ＰチャネルＭＯＳトランジスタ５１が導通し、ＮチャネルＭＯＳトランジスタ６１が非導通になる。このため、書込回路２７の出力電圧ＷＲＩＴＥ＿ＮＯＲは、電圧ＶＰＷＲＴと同じ８．５Ｖにされる。書込回路２８において、８．５Ｖの制御電圧ＩＷＲＴ＿ＲＥＦに応じて、ＰチャネルＭＯＳトランジスタ５２が非導通になり、ＮチャネルＭＯＳトランジスタ６２が導通する。このため、書込回路２８の出力ノードの電圧ＷＲＩＴＥ＿ＲＥＦは、接地電圧０Ｖにされる。

切換回路３０は、出力電圧ＶＰＤを入力電圧ＶＰＬと同じ３．６Ｖにする。ライトドライバ３１において、０Ｖの制御電圧ＤＡＴＡに応じて、ＰチャネルＭＯＳトランジスタ５３が導通し、ＮチャネルＭＯＳトランジスタ６３が非導通になる。このため、ライトドライバ３１の出力電圧ＷＤＤＡＴＡは、電圧ＶＰＤと同じ３．６Ｖにされる。なお、図示しないが、ライトドライバ３１は複数（たとえば６４個）設けられ、選択されたメモリセルに対応するライトドライバの制御電圧ＤＡＴＡのみが０Ｖにされ、他のライトドライバの制御電圧ＤＡＴＡは３．６Ｖにされる。

ＮチャネルＭＯＳトランジスタ６５，６６は、それぞれＶＲＳＡ電圧発生回路４２からの０Ｖの電圧ＶＲＳＡ＿ＮＯＲ，ＶＲＳＡ＿ＲＥＦに応じて非導通になる。ＮチャネルＭＯＳトランジスタ６７，６８は、それぞれ０Ｖの読出制御電圧ＲＥＡＤに応じて非導通になる。このため、ノードＮ３，Ｎ４は、センスアンプ４１と電気的に切離される。

ＮチャネルＭＯＳトランジスタ６４は、書込回路２７からの８．５Ｖの電圧ＷＲＩＴＥ＿ＮＯＲに応じて導通する。このため、ノードＮ３の電圧ＢＤ＿ＮＯＲは、ライトドライバ３１の出力電圧ＷＤＤＡＴＡと同じ３．６Ｖにされる。

ＮチャネルＭＯＳトランジスタ６９は、書込回路２８からの０Ｖの電圧ＷＲＩＴＥ＿ＲＥＦに応じて非導通になる。また、ＮチャネルＭＯＳトランジスタ７２，７４は、それぞれ０Ｖの制御電圧ＹＧ＿ＲＥＦ，ＳＧ＿ＲＥＦに応じて非導通になる。このため、ノードＮ４の電圧ＢＤ＿ＲＥＦは０Ｖにされる。また、リファレンスメモリセルＭＣ＿ＲＥＦは、ワード線ＷＬ＿ＲＥＦの電圧０Ｖに応じて非選択状態にされる。

ＮチャネルＭＯＳトランジスタ７０，７１，７３は、それぞれ８．５Ｖの制御電圧ＣＡＵ，ＣＡＬ，ＳＧ＿ＮＯＲに応じて導通する。したがって、ノーマルメモリセルＭＣ＿ＮＯＲのドレイン（ノードＮ７）には、３．６Ｖの電圧ＶＰＬが切換回路３０、ＰチャネルＭＯＳトランジスタ５３、ＮチャネルＭＯＳトランジスタ６４，７０，７１，７３を介して印加される（印加電圧ＶＤ＿ＮＯＲ）。また、ノーマルメモリセルＭＣ＿ＮＯＲのゲートには、ワード線ＷＬ＿ＮＯＲを介して２．５Ｖ〜８Ｖの書込パルスが印加される。このとき、ノーマルメモリセルＭＣ＿ＮＯＲにはセル電流ＩＣＨＥ＿ＮＯＲが流れる。

図４は、ノーマルメモリセルＭＣ＿ＮＯＲのゲートに印加される書込パルスを示す図である。図４において、３つのデータ書込状態Ｌ１〜Ｌ３（図１３参照）の各々に対応して、データ書込が正常に完了するまでの間、書込パルスが複数ステップ印加される。この書込パルスの電圧値は、２．５Ｖから８Ｖまでの間で、繰返し印加されるごとに所定電圧ΔＶ１（たとえば、０．０５Ｖ）ずつ上昇する。

各ステップの間では、メモリセルのしきい値電圧が所望の値まで上昇したか否か、すなわち、セル電流ＩＣＨＥ＿ＮＯＲが所望の値まで小さくなったか否かを判定するベリファイ動作を行なう。具体的には、３つのデータ書込状態Ｌ１〜Ｌ３の各々に対応して、セル電流ＩＣＨＥ＿ＮＯＲの値が基準電流値ＩＲＥＦ＿ＰＶ１〜ＩＲＥＦ＿ＰＶ３よりも小さくなったか否かを判定する。このベリファイ動作を行ないながら、セル電流ＩＣＨＥ＿ＮＯＲの値が所望の値よりも小さくなるまで書込パルスを印加し、所望の値よりも小さくなると書込パルスの印加を終了する。なお、図１３を参照して、ＩＲＥＦ＿ＰＶ１＞ＩＲＥＦ＿ＰＶ２＞ＩＲＥＦ＿ＰＶ３の大小関係であるため、ＩＲＥＦ＿ＰＶ１に対応するしきい値電圧が最も低く、ＩＲＥＦ＿ＰＶ３に対応するしきい値電圧が最も高い。

図５は、リファレンスメモリセルＭＣ＿ＲＥＦへの書込動作について説明するための回路ブロック図である。図５において、リファレンスメモリセルＭＣ＿ＲＥＦへの書込時の電流経路を点線矢印で示す。メモリセルへの書込動作は、チャネルホットエレクトロン注入現象を利用して行なわれる。

リファレンスメモリセルＭＣ＿ＲＥＦへの書込時において、切換回路２５，２９はともにオフ状態にされる。切換回路２６は、入力電圧ＶＰＹ１，ＶＰＹ２のうち電圧ＶＰＹ１を選択して出力する。切換回路３０は、入力電圧ＶＰＰ＿ＡＣＣ，ＶＰＬのうち電圧ＶＰＬを選択して出力する。

図５および図３を参照して、切換回路２６は、出力電圧ＶＰＷＲＴを入力電圧ＶＰＹ１と同じ８．５Ｖにする。書込回路２７において、０Ｖの制御電圧ＩＷＲＴ＿ＮＯＲに応じて、ＰチャネルＭＯＳトランジスタ５１が導通し、ＮチャネルＭＯＳトランジスタ６１が非導通になる。このため、書込回路２７の出力電圧ＷＲＩＴＥ＿ＮＯＲは、電圧ＶＰＷＲＴと同じ８．５Ｖにされる。書込回路２８において、０Ｖの制御電圧ＩＷＲＴ＿ＲＥＦに応じて、ＰチャネルＭＯＳトランジスタ５２が導通し、ＮチャネルＭＯＳトランジスタ６２が非導通になる。このため、書込回路２８の出力ノードの電圧ＷＲＩＴＥ＿ＲＥＦは、電圧ＶＰＷＲＴと同じ８．５Ｖにされる。

切換回路３０は、出力電圧ＶＰＤを入力電圧ＶＰＬと同じ３．６Ｖにする。ライトドライバ３１において、０Ｖの制御電圧ＤＡＴＡに応じて、ＰチャネルＭＯＳトランジスタ５３が導通し、ＮチャネルＭＯＳトランジスタ６３が非導通になる。このため、ライトドライバ３１の出力電圧ＷＤＤＡＴＡは、電圧ＶＰＤと同じ３．６Ｖにされる。

ＮチャネルＭＯＳトランジスタ６５は、ＶＲＳＡ電圧発生回路４２からの所定の電圧値Ｖαの電圧ＶＲＳＡ＿ＮＯＲに応じて導通する。ＮチャネルＭＯＳトランジスタ６６は、ＶＲＳＡ電圧発生回路４２からの０Ｖの電圧ＶＲＳＡ＿ＲＥＦに応じて非導通になる。ＮチャネルＭＯＳトランジスタ６７，６８は、それぞれ０Ｖの読出制御電圧ＲＥＡＤに応じて非導通になる。このため、ノードＮ３，Ｎ４は、センスアンプ４１と電気的に切離される。

ＮチャネルＭＯＳトランジスタ６７，６８は、それぞれ０Ｖの読出制御電圧ＲＥＡＤに応じて非導通になる。このため、ノードＮ３，Ｎ４は、センスアンプ４１と電気的に切離される。

ＮチャネルＭＯＳトランジスタ６９は、書込回路２８からの８．５Ｖの電圧ＷＲＩＴＥ＿ＲＥＦに応じて導通する。これにより、ノードＮ４の電圧ＢＤ＿ＲＥＦはノードＮ３の電圧ＢＤ＿ＮＯＲと同じ３．６Ｖにされる。また、ＮチャネルＭＯＳトランジスタ７０，７１，７３は、それぞれ０Ｖの制御電圧ＣＡＵ，ＣＡＬ，ＳＧ＿ＮＯＲに応じて非導通になる。また、ノーマルメモリセルＭＣ＿ＮＯＲは、ワード線ＷＬ＿ＮＯＲの電圧０Ｖに応じて非選択状態にされる。

ＮチャネルＭＯＳトランジスタ７２，７４は、それぞれ８．５Ｖの制御電圧ＹＧ＿ＲＥＦ，ＳＧ＿ＲＥＦに応じて導通する。したがって、リファレンスメモリセルＭＣ＿ＲＥＦのドレイン（ノードＮ８）には、３．６Ｖの電圧ＶＰＬが切換回路３０、ＰチャネルＭＯＳトランジスタ５３、ＮチャネルＭＯＳトランジスタ６４，６９，７２，７４を介して印加される（印加電圧ＶＤ＿ＲＥＦ）。また、リファレンスメモリセルＭＣ＿ＲＥＦのゲートには、ワード線ＷＬ＿ＲＥＦを介して２．５Ｖ〜８Ｖの書込パルスが印加される。このとき、リファレンスメモリセルＭＣ＿ＲＥＦにはセル電流ＩＣＨＥ＿ＲＥＦが流れる。

リファレンスメモリセルＭＣ＿ＲＥＦのゲートには、図４に示した書込パルスと同様の書込パルスが印加される。具体的には、７つの基準電流値ＩＲＥＦ＿Ｒ１，ＩＲＥＦ＿Ｒ２，ＩＲＥＦ＿Ｒ３，ＩＲＥＦ＿ＥＶ，ＩＲＥＦ＿ＰＶ１，ＩＲＥＦ＿ＰＶ２，ＩＲＥＦ＿ＰＶ３（図１３参照）の各々に対応して、書込動作が正常に完了するまでの間、書込パルスが複数ステップ印加される。この書込パルスの電圧値は、２．５Ｖから８Ｖまでの間で、繰返し印加されるごとに所定電圧ΔＶ１（たとえば、０．０５Ｖ）ずつ上昇する。

ここで、７つの基準電流値ＩＲＥＦ＿Ｒ１，ＩＲＥＦ＿Ｒ２，ＩＲＥＦ＿Ｒ３，ＩＲＥＦ＿ＥＶ，ＩＲＥＦ＿ＰＶ１，ＩＲＥＦ＿ＰＶ２，ＩＲＥＦ＿ＰＶ３を設定する際に、所望の基準電流値が得られているか否かを判定するベリファイ動作を行なう。このとき、読出制御電圧ＲＥＡＤが活性化レベルにされ、ＮチャネルＭＯＳトランジスタ６７，６８がともに導通する。そして、ＶＲＳＡ電圧発生回路４２からＮチャネルＭＯＳトランジスタ６５のゲートに与える電圧ＶＲＳＡ＿ＮＯＲの値Ｖαを変化させることによって、ＮチャネルＭＯＳトランジスタ６５に流れる基準電流ＩＶＲＳＡ＿ＮＯＲの値を変更する。基準電流ＩＶＲＳＡ＿ＮＯＲの値を変更しながら、センスアンプ４１を用いて、リファレンスメモリセルＭＣ＿ＲＥＦに流れるセル電流ＩＣＨＥ＿ＲＥＦの値と基準電流ＩＶＲＳＡ＿ＮＯＲの値とを比較して、センスアンプ４１の出力信号のレベルが反転するときの基準電流ＩＶＲＳＡ＿ＮＯＲの値が、リファレンスメモリセルＭＣ＿ＲＥＦのセル電流値であると判定する。

図６は、データ読出動作について説明するための回路ブロック図である。図６において、データ読出時の電流経路を点線矢印で示す。

データ読出時においては、読出制御電圧ＲＥＡＤが活性化レベルにされ、ＮチャネルＭＯＳトランジスタ６７，６８がともに導通する。そして、センスアンプ４１によって、ノーマルメモリセルＭＣ＿ＮＯＲのセル電流ＩＮＯＲとリファレンスメモリセルＭＣ＿ＲＥＦの基準電流ＩＲＥＦとが比較され、ノーマルセルＭＣ＿ＮＯＲの記憶データが読み分けられる。具体的には、ノーマルメモリセルＭＣ＿ＮＯＲのセル電流値が基準電流値ＩＲＥＦ＿Ｒ１よりも大きい場合は、データ消去状態Ｌ０（“１１”）であると判定される。ノーマルメモリセルＭＣ＿ＮＯＲのセル電流値が基準電流値ＩＲＥＦ＿Ｒ１よりも小さく、基準電流値ＩＲＥＦ＿Ｒ２よりも大きい場合は、データ書込状態Ｌ１（“１０”）であると判定される。ノーマルメモリセルＭＣ＿ＮＯＲのセル電流値が基準電流値ＩＲＥＦ＿Ｒ２よりも小さく、基準電流値ＩＲＥＦ＿Ｒ３よりも大きい場合は、データ書込状態Ｌ２（“０１”）であると判定される。ノーマルメモリセルＭＣ＿ＮＯＲのセル電流値が基準電流値ＩＲＥＦ＿Ｒ３よりも小さい場合は、データ書込状態Ｌ３（“００”）であると判定される。

ここで、リードマージンが大きく、動作の信頼性の高いフラッシュメモリを実現するためには、メモリセルの電気的特性を高精度にモニタする必要がある。

図７は、リファレンスメモリセルＭＣ＿ＲＥＦの電流−電圧特性を測定する方法について説明するための回路ブロック図である。図７において、リファレンスメモリセルＭＣ＿ＲＥＦのテスト時における電流経路を点線矢印で示す。

リファレンスメモリセルＭＣ＿ＲＥＦのテスト時において、切換回路２５，２９はともにオン状態にされる。切換回路２６は、入力電圧ＶＰＹ１，ＶＰＹ２のうち電圧ＶＰＹ２を選択して出力する。切換回路３０は、入力電圧ＶＰＰ＿ＡＣＣ，ＶＰＬのうち電圧ＶＰＰ＿ＡＣＣを選択して出力する。

図７および図３を参照して、切換回路２５は、出力電圧ＶＰＹ２を入力電圧ＥＸＷＬと同じ２．０Ｖにする。切換回路２６は、出力電圧ＶＰＷＲＴを入力電圧ＶＰＹ２と同じ２．０Ｖにする。書込回路２７において、０Ｖの制御電圧ＩＷＲＴ＿ＮＯＲに応じて、ＰチャネルＭＯＳトランジスタ５１が導通し、ＮチャネルＭＯＳトランジスタ６１が非導通になる。このため、書込回路２７の出力電圧ＷＲＩＴＥ＿ＮＯＲは、電圧ＶＰＷＲＴと同じ２．０Ｖにされる。書込回路２８において、０Ｖの制御電圧ＩＷＲＴ＿ＲＥＦに応じて、ＰチャネルＭＯＳトランジスタ５２が導通し、ＮチャネルＭＯＳトランジスタ６２が非導通になる。このため、書込回路２８の出力ノードの電圧ＷＲＩＴＥ＿ＲＥＦは、電圧ＶＰＷＲＴと同じ２．０Ｖにされる。

切換回路２９は、出力電圧ＶＰＰ＿ＡＣＣを入力電圧ＸＸＬＲＰと同じ２．５Ｖにする。切換回路３０は、出力電圧ＶＰＤを入力電圧ＶＰＰ＿ＡＣＣと同じ２．５Ｖにする。ライトドライバ３１において、０Ｖの制御電圧ＤＡＴＡに応じて、ＰチャネルＭＯＳトランジスタ５３が導通し、ＮチャネルＭＯＳトランジスタ６３が非導通になる。このため、ライトドライバ３１の出力電圧ＷＤＤＡＴＡは、電圧ＶＰＤと同じ２．５Ｖにされる。

ＮチャネルＭＯＳトランジスタ６４は、書込回路２７からの２．０Ｖの電圧ＷＲＩＴＥ＿ＮＯＲに応じて導通する。ただし、ノードＮ３の電圧ＢＤ＿ＮＯＲは、ライトドライバ３１の出力電圧ＷＤＤＡＴＡ（２．５Ｖ）からＮチャネルＭＯＳトランジスタ６４による電圧降下を伴って０．９Ｖにされる。

ＮチャネルＭＯＳトランジスタ６９は、書込回路２８からの２．０Ｖの電圧ＷＲＩＴＥ＿ＲＥＦに応じて導通する。これにより、ノードＮ４の電圧ＢＤ＿ＲＥＦはノードＮ３の電圧ＢＤ＿ＮＯＲと同じ０．９Ｖにされる。また、ＮチャネルＭＯＳトランジスタ７０，７１，７３は、それぞれ０Ｖの制御電圧ＣＡＵ，ＣＡＬ，ＳＧ＿ＮＯＲに応じて非導通になる。また、ノーマルメモリセルＭＣ＿ＮＯＲは、ワード線ＷＬ＿ＮＯＲの電圧０Ｖに応じて非選択状態にされる。

ＮチャネルＭＯＳトランジスタ７２は、５．０Ｖの制御電圧ＹＧ＿ＲＥＦに応じて導通する。ＮチャネルＭＯＳトランジスタ７４は、５．５Ｖの制御電圧ＳＧ＿ＲＥＦに応じて導通する。したがって、リファレンスメモリセルＭＣ＿ＲＥＦのドレイン（ノードＮ８）には、２．５Ｖの電圧ＸＸＬＲＰが切換回路２９，３０、ＰチャネルＭＯＳトランジスタ５３、ＮチャネルＭＯＳトランジスタ６４，６９，７２，７４を介して、電圧降下を伴って印加される（印加電圧ＶＤ＿ＲＥＦ）。また、リファレンスメモリセルＭＣ＿ＲＥＦのゲートには、ワード線ＷＬ＿ＲＥＦを介して５．５Ｖの電圧が印加される。このように、メモリセルを１つずつ選択して電流−電圧特性を測定する。

なお、入力端子２、切換回路２５，２６、書込回路２７，２８およびＮチャネルＭＯＳトランジスタ６４，６９は電圧制御部を構成し、外部から入力端子２に与えられる電圧ＥＸＷＬ（外部信号）に応じて、ライトドライバ３１の出力電圧のレベルを変化させる。すなわち、入力端子２に与えられる電圧ＥＸＷＬに応じて、電圧ＷＲＩＴＥ＿ＮＯＲ，ＷＲＩＴＥ＿ＲＥＦのレベルが変化し、リファレンスメモリセルＭＣ＿ＲＥＦのドレイン電圧ＶＤ＿ＲＥＦが変化する。したがって、ドレイン電圧ＶＤ＿ＲＥＦを変化させながらセル電流ＩＲＥＦを測定することによって、セル電流ＩＲＥＦのドレイン電圧ＶＤ＿ＲＥＦに対する依存性を評価することができる。

図８は、リファレンスメモリセルＭＣ＿ＲＥＦのセル電流ＩＲＥＦとドレイン電圧ＶＤ＿ＲＥＦとの関係を示す図である。図８において、ドレイン電圧ＶＤ＿ＲＥＦが高くなるほど、セル電流ＩＲＥＦは大きくなり、かつ電流−電圧特性曲線の傾きは小さくなる。ドレイン電圧ＶＤ＿ＲＥＦが小さい範囲では、電流−電圧特性曲線の傾きが大きく、セル電流ＩＲＥＦはドレイン電圧ＶＤ＿ＲＥＦに比例して増加する。この電流−電圧特性の領域を線形領域という。ドレイン電圧ＶＤ＿ＲＥＦが所定値Ｖ１１を超えると、電流−電圧特性曲線の傾きが非常に小さくなり、セル電流ＩＲＥＦのドレイン電圧ＶＤ＿ＲＥＦに対する依存性が小さくなる。この電流−電圧特性の領域を飽和領域という。

リードマージンが大きく、動作の信頼性の高いフラッシュメモリを実現するためには、メモリセルを飽和領域で使用する必要がある。このため、セル電流ＩＲＥＦのドレイン電圧ＶＤ＿ＲＥＦに対する依存性を評価して、飽和領域になるドレイン電圧ＶＤ＿ＲＥＦの値Ｖ１１を求める。そして、ドレイン電圧ＶＤ＿ＲＥＦが所定値Ｖ１１よりも大きい範囲で、リファレンスメモリセルＭＣ＿ＲＥＦを使用する。

このように、この一実施の形態では、書込動作時に使用するライトドライバ３１を利用して、リファレンスメモリセルＭＣ＿ＲＥＦの電流−電圧特性を高精度に測定することができる。これにより、基準電流値ＩＲＥＦ＿Ｒ１，ＩＲＥＦ＿Ｒ２，ＩＲＥＦ＿Ｒ３，ＩＲＥＦ＿ＥＶ，ＩＲＥＦ＿ＰＶ１，ＩＲＥＦ＿ＰＶ２，ＩＲＥＦ＿ＰＶ３を高精度に調整することが可能になる。そして、高精度に調整された基準電流値ＩＲＥＦ＿Ｒ１，ＩＲＥＦ＿Ｒ２，ＩＲＥＦ＿Ｒ３，ＩＲＥＦ＿ＥＶ，ＩＲＥＦ＿ＰＶ１，ＩＲＥＦ＿ＰＶ２，ＩＲＥＦ＿ＰＶ３を用いて、ノーマルメモリセルのデータ消去、データ書込およびデータ読出を正確に行なうことが可能になる。

なお、外部端子３は、フラッシュメモリの消費電力を低下させ、リセット状態（またはスタンバイ状態）にするためのリセットパワーダウンピンである。このリセットパワーダウンピンは、ウェハ工程、組立て工程、検査工程、製品出荷後のいずれにおいても使用可能である。したがって、いずれの工程においてもメモリセルの電流−電圧特性を測定することができる。

図９は、ノーマルメモリセルＭＣ＿ＮＯＲの電流−電圧特性を測定する方法について説明するための回路ブロック図である。図９において、ノーマルメモリセルＭＣ＿ＮＯＲのテスト時における電流経路を点線矢印で示す。

ノーマルメモリセルＭＣ＿ＮＯＲのテスト時において、切換回路２５，２９はともにオン状態にされる。切換回路２６は、入力電圧ＶＰＹ１，ＶＰＹ２のうち電圧ＶＰＹ２を選択して出力する。切換回路３０は、入力電圧ＶＰＰ＿ＡＣＣ，ＶＰＬのうち電圧ＶＰＰ＿ＡＣＣを選択して出力する。

図９および図３を参照して、切換回路２５は、出力電圧ＶＰＹ２を入力電圧ＥＸＷＬと同じ２．０Ｖにする。切換回路２６は、出力電圧ＶＰＷＲＴを入力電圧ＶＰＹ２と同じ２．０Ｖにする。書込回路２７において、０Ｖの制御電圧ＩＷＲＴ＿ＮＯＲに応じて、ＰチャネルＭＯＳトランジスタ５１が導通し、ＮチャネルＭＯＳトランジスタ６１が非導通になる。このため、書込回路２７の出力電圧ＷＲＩＴＥ＿ＮＯＲは、電圧ＶＰＷＲＴと同じ２．０Ｖにされる。書込回路２８において、２．０Ｖの制御電圧ＩＷＲＴ＿ＲＥＦに応じて、ＰチャネルＭＯＳトランジスタ５２が非導通になり、ＮチャネルＭＯＳトランジスタ６２が導通する。このため、書込回路２８の出力ノードの電圧ＷＲＩＴＥ＿ＲＥＦは、接地電圧０Ｖにされる。

ＮチャネルＭＯＳトランジスタ７０，７１は、それぞれ５．０Ｖの制御電圧ＣＡＵ，ＣＡＬに応じて導通する。ＮチャネルＭＯＳトランジスタ７３は、５．５Ｖの制御電圧ＳＧに応じて導通する。したがって、ノーマルメモリセルＭＣ＿ＮＯＲのドレイン（ノードＮ７）には、２．５Ｖの電圧ＸＸＬＲＰが切換回路２９，３０、ＰチャネルＭＯＳトランジスタ５３、ＮチャネルＭＯＳトランジスタ６４，７０，７１，７３を介して、電圧降下を伴って印加される（印加電圧ＶＤ＿ＮＯＲ）。また、ノーマルメモリセルＭＣ＿ＮＯＲのゲートには、ワード線ＷＬ＿ＮＯＲを介して５．５Ｖの電圧が印加される。このように、メモリセルを１つずつ選択して電流−電圧特性を測定する。

なお、入力端子２、切換回路２５，２６、書込回路２７，２８およびＮチャネルＭＯＳトランジスタ６４，６９は電圧制御部を構成し、外部から入力端子２に与えられる電圧ＥＸＷＬ（外部信号）に応じて、ライトドライバ３１の出力電圧のレベルを変化させる。すなわち、入力端子２に与えられる電圧ＥＸＷＬに応じて、電圧ＷＲＩＴＥ＿ＮＯＲのレベルが変化し、ノーマルメモリセルＭＣ＿ＮＯＲのドレイン電圧ＶＤ＿ＮＯＲが変化する。したがって、ドレイン電圧ＶＤ＿ＮＯＲを変化させながらセル電流ＩＮＯＲを測定することによって、セル電流ＩＮＯＲのドレイン電圧ＶＤ＿ＮＯＲに対する依存性を評価することができる。

ノーマルメモリセルＭＣ＿ＮＯＲはリファレンスメモリセルＭＣ＿ＲＥＦと同一形状であり、ノーマルメモリセルＭＣ＿ＮＯＲのセル電流ＩＮＯＲとドレイン電圧ＶＤ＿ＮＯＲとの関係は、図８に示したリファレンスメモリセルＭＣ＿ＲＥＦのセル電流ＩＲＥＦとドレイン電圧ＶＤ＿ＲＥＦとの関係と同様である。

このように、この一実施の形態では、書込動作時に使用するライトドライバ３１を利用して、ノーマルメモリセルＭＣ＿ＮＯＲの電流−電圧特性を高精度に測定することができる。これにより、不良セルを解析することが可能になる。

ここで、本発明によるメモリセルの電流−電圧特性の測定方法と対比して、従来の測定方法について説明する。

図１０は、従来のリファレンスメモリセルＭＣ＿ＲＥＦの電流−電圧特性の測定方法について説明するための回路ブロック図である。図１０において、リファレンスメモリセルＭＣ＿ＲＥＦのテスト時における電流経路を点線矢印で示す。

リファレンスメモリセルＭＣ＿ＲＥＦのテスト時において、切換回路２５，２９はともにオフ状態にされる。切換回路２６は、入力電圧ＶＰＹ１，ＶＰＹ２のうち電圧ＶＰＹ１を選択して出力する。切換回路３０は、入力電圧ＶＰＰ＿ＡＣＣ，ＶＰＬのうち電圧ＶＰＬを選択して出力する。

図１０および図３を参照して、切換回路２６は、出力電圧ＶＰＷＲＴを入力電圧ＶＰＹ１と同じ５．０Ｖにする。書込回路２７において、５．０Ｖの制御電圧ＩＷＲＴ＿ＮＯＲに応じて、ＰチャネルＭＯＳトランジスタ５１が非導通になり、ＮチャネルＭＯＳトランジスタ６１が導通する。このため、書込回路２７の出力電圧ＷＲＩＴＥ＿ＮＯＲは、接地電圧０Ｖにされる。書込回路２８において、５．０Ｖの制御電圧ＩＷＲＴ＿ＲＥＦに応じて、ＰチャネルＭＯＳトランジスタ５２が非導通になり、ＮチャネルＭＯＳトランジスタ６２が導通する。このため、書込回路２８の出力ノードの電圧ＷＲＩＴＥ＿ＲＥＦは、接地電圧０Ｖにされる。

切換回路３０は、出力電圧ＶＰＤを入力電圧ＶＰＬと同じ３．６Ｖにする。ライトドライバ３１において、３．６Ｖの制御電圧ＤＡＴＡに応じて、ＰチャネルＭＯＳトランジスタ５３が非導通になり、ＮチャネルＭＯＳトランジスタ６３が導通する。このため、ライトドライバ３１の出力電圧ＷＤＤＡＴＡは、接地電圧０Ｖにされる。

ＮチャネルＭＯＳトランジスタ６４は、書込回路２７からの０Ｖの電圧ＷＲＩＴＥ＿ＮＯＲに応じて非導通になる。このため、ライトドライバ３１の出力ノードとノードＮ３とは電気的に切離される。ＮチャネルＭＯＳトランジスタ６９は、書込回路２８からの０Ｖの電圧ＷＲＩＴＥ＿ＲＥＦに応じて非導通になる。これにより、ノードＮ３とノードＮ４とは電気的に切離される。

ＮチャネルＭＯＳトランジスタ７０，７１，７３は、それぞれ０Ｖの制御電圧ＣＡＵ，ＣＡＬ，ＳＧ＿ＮＯＲに応じて非導通になる。また、ノーマルメモリセルＭＣ＿ＮＯＲは、ワード線ＷＬ＿ＮＯＲの電圧０Ｖに応じて非選択状態にされる。

ＮチャネルＭＯＳトランジスタ６７，６８は、５．０Ｖの読出制御電圧ＲＥＡＤに応じて導通する。ＮチャネルＭＯＳトランジスタ６５は、ＶＲＳＡ電圧発生回路４２からの所定の電圧値Ｖαの電圧ＶＲＳＡ＿ＮＯＲに応じて導通する。このＮチャネルＭＯＳトランジスタ６５に流れる電流をＩＶＲＳＡ＿ＮＯＲとする。ＮチャネルＭＯＳトランジスタ６６は、ＶＲＳＡ電圧発生回路４２からの０Ｖの電圧ＶＲＳＡ＿ＲＥＦに応じて非導通になる。

ＮチャネルＭＯＳトランジスタ７２は、５．０Ｖの制御電圧ＹＧ＿ＲＥＦに応じて導通する。ＮチャネルＭＯＳトランジスタ７４は、５．５Ｖの制御電圧ＳＧ＿ＲＥＦに応じて導通する。また、リファレンスメモリセルＭＣ＿ＲＥＦのゲートには、ワード線ＷＬ＿ＲＥＦを介して５．５Ｖの電圧が印加される。

ここで、ＶＲＳＡ電圧発生回路４２からＮチャネルＭＯＳトランジスタ６５のゲートに与える電圧ＶＲＳＡ＿ＮＯＲの値Ｖαを変化させることによって、ＮチャネルＭＯＳトランジスタ６５に流れる基準電流ＩＶＲＳＡ＿ＮＯＲの値を変更する。そして、基準電流ＩＶＲＳＡ＿ＮＯＲの値を変更しながら、センスアンプ４１を用いて、リファレンスメモリセルＭＣ＿ＲＥＦに流れるセル電流ＩＲＥＦの値と基準電流ＩＶＲＳＡ＿ＮＯＲの値とを比較して、センスアンプ４１の出力信号のレベルが反転するときの基準電流ＩＶＲＳＡ＿ＮＯＲの値が、リファレンスメモリセルＭＣ＿ＲＥＦのセル電流値であると判定する。

しかし、このような従来の測定方法では、内部で生成する基準電流ＩＶＲＳＡ＿ＮＯＲのばらつき、およびセンスアンプ４１のオフセット特性のばらつきに起因して、正確なセル電流値が得られないことがあった。具体的には、ＮチャネルＭＯＳトランジスタ６５の特性（しきい値電圧など）のばらつきや、ＮチャネルＭＯＳトランジスタ６５のソースに与えられる接地電位ＧＮＤのばらつき（物理的な位置に依存したばらつき）に起因して、基準電流ＩＶＲＳＡ＿ＮＯＲがばらつくことがある。また、センスアンプ固有の特性により、センスアンプ４１の出力信号のレベルは、必ずしもセル電流ＩＲＥＦと基準電流ＩＶＲＳＡ＿ＮＯＲとが等しくなった時に反転するわけではない。すなわち、セル電流ＩＲＥＦ＞基準電流ＩＶＲＳＡ＿ＮＯＲ、またはセル電流ＩＲＥＦ＜基準電流ＩＶＲＳＡ＿ＮＯＲであってもセンスアンプ４１の出力信号のレベルが反転する場合がある。このように、センスアンプ毎にオフセット特性（カレントミラー回路の差動オフセット特性）がばらつくことがある。したがって、セル電流の測定値がばらつき、リファレンスメモリセルＭＣ＿ＲＥＦの正確なセル電流値が得られないことがあった。

図１１は、従来のノーマルメモリセルＭＣ＿ＮＯＲの電流−電圧特性の測定方法について説明するための回路ブロック図である。図１１において、ノーマルメモリセルＭＣ＿ＮＯＲのテスト時における電流経路を点線矢印で示す。

ノーマルメモリセルＭＣ＿ＮＯＲのテスト時において、切換回路２５，２９はともにオフ状態にされる。切換回路２６は、入力電圧ＶＰＹ１，ＶＰＹ２のうち電圧ＶＰＹ１を選択して出力する。切換回路３０は、入力電圧ＶＰＰ＿ＡＣＣ，ＶＰＬのうち電圧ＶＰＬを選択して出力する。

図１１および図３を参照して、切換回路２６は、出力電圧ＶＰＷＲＴを入力電圧ＶＰＹ１と同じ５．０Ｖにする。書込回路２７において、５．０Ｖの制御電圧ＩＷＲＴ＿ＮＯＲに応じて、ＰチャネルＭＯＳトランジスタ５１が非導通になり、ＮチャネルＭＯＳトランジスタ６１が導通する。このため、書込回路２７の出力電圧ＷＲＩＴＥ＿ＮＯＲは、接地電圧０Ｖにされる。書込回路２８において、５．０Ｖの制御電圧ＩＷＲＴ＿ＲＥＦに応じて、ＰチャネルＭＯＳトランジスタ５２が非導通になり、ＮチャネルＭＯＳトランジスタ６２が導通する。このため、書込回路２８の出力ノードの電圧ＷＲＩＴＥ＿ＲＥＦは、接地電圧０Ｖにされる。

ＮチャネルＭＯＳトランジスタ７２，７４は、それぞれ０Ｖの制御電圧ＹＧ＿ＲＥＦ，ＳＧ＿ＲＥＦに応じて非導通になる。また、リファレンスメモリセルＭＣ＿ＲＥＦは、ワード線ＷＬ＿ＲＥＦの電圧０Ｖに応じて非選択状態にされる。

ＮチャネルＭＯＳトランジスタ６７，６８は、５．０Ｖの読出制御電圧ＲＥＡＤに応じて導通する。ＮチャネルＭＯＳトランジスタ６５は、ＶＲＳＡ電圧発生回路４２からの０Ｖの電圧ＶＲＳＡ＿ＮＯＲに応じて非導通になる。ＮチャネルＭＯＳトランジスタ６６は、ＶＲＳＡ電圧発生回路４２からの所定の電圧値Ｖβの電圧ＶＲＳＡ＿ＲＥＦに応じて導通する。このＮチャネルＭＯＳトランジスタ６６に流れる電流をＩＶＲＳＡ＿ＲＥＦとする。

ＮチャネルＭＯＳトランジスタ７０，７１は、それぞれ５．０Ｖの制御電圧ＣＡＵ，ＣＡＬに応じて導通する。ＮチャネルＭＯＳトランジスタ７３は、５．５Ｖの制御電圧ＳＧ＿ＮＯＲに応じて導通する。また、ノーマルメモリセルＭＣ＿ＮＯＲのゲートには、ワード線ＷＬ＿ＮＯＲを介して５．５Ｖの電圧が印加される。

ここで、ＶＲＳＡ電圧発生回路４２からＮチャネルＭＯＳトランジスタ６６のゲートに与える電圧ＶＲＳＡ＿ＲＥＦの値Ｖβを変化させることによって、ＮチャネルＭＯＳトランジスタ６６に流れる基準電流ＩＶＲＳＡ＿ＲＥＦの値を変更する。そして、基準電流ＩＶＲＳＡ＿ＲＥＦの値を変更しながら、センスアンプ４１を用いて、ノーマルメモリセルＭＣ＿ＮＯＲに流れるセル電流ＩＮＯＲの値と基準電流ＩＶＲＳＡ＿ＲＥＦの値とを比較して、センスアンプ４１の出力信号のレベルが反転するときの基準電流ＩＶＲＳＡ＿ＲＥＦの値が、ノーマルメモリセルＭＣ＿ＮＯＲのセル電流値であると判定する。

このような従来の測定方法では、内部で生成する基準電流ＩＶＲＳＡ＿ＲＥＦのばらつき、およびセンスアンプ４１のオフセット特性のばらつきに起因して、正確なセル電流値が得られないことがあった。具体的には、ＮチャネルＭＯＳトランジスタ６６の特性（しきい値電圧など）のばらつきや、ＮチャネルＭＯＳトランジスタ６６のソースに与えられる接地電位ＧＮＤのばらつき（物理的な位置に依存したばらつき）に起因して、基準電流ＩＶＲＳＡ＿ＲＥＦがばらつくことがある。また、センスアンプ固有の特性により、センスアンプ４１の出力信号のレベルは、必ずしもセル電流ＩＮＯＲと基準電流ＩＶＲＳＡ＿ＲＥＦとが等しくなった時に反転するわけではない。すなわち、セル電流ＩＮＯＲ＞基準電流ＩＶＲＳＡ＿ＲＥＦ、またはセル電流ＩＮＯＲ＜基準電流ＩＶＲＳＡ＿ＲＥＦであってもセンスアンプ４１の出力信号のレベルが反転する場合がある。このように、センスアンプ毎にオフセット特性（カレントミラー回路の差動オフセット特性）がばらつくことがある。したがって、セル電流の測定値がばらつき、ノーマルメモリセルＭＣ＿ＮＯＲの正確なセル電流値が得られないことがあった。

しかし、この一実施の形態では、センスアンプ４１およびＶＲＳＡ電圧発生回路４２を用いずに、ライトドライバ３１を利用して外部端子３からメモリセルのセル電流を直接測定する。このため、従来のように、内部で生成する基準電流ＩＶＲＳＡ＿ＮＯＲ，ＩＶＲＳＡ＿ＲＥＦのばらつき、およびセンスアンプ４１のオフセット特性のばらつきの影響を受けなくてすむ。また、実際の動作時と同じ条件で測定することができる。したがって、リファレンスメモリセルＭＣ＿ＲＥＦおよびノーマルメモリセルＭＣ＿ＮＯＲの電流−電圧特性（電気的特性）を高精度に測定することができる。これにより、基準電流値ＩＲＥＦ＿Ｒ１，ＩＲＥＦ＿Ｒ２，ＩＲＥＦ＿Ｒ３，ＩＲＥＦ＿ＥＶ，ＩＲＥＦ＿ＰＶ１，ＩＲＥＦ＿ＰＶ２，ＩＲＥＦ＿ＰＶ３を高精度に調整することが可能になる。そして、高精度に調整された基準電流値ＩＲＥＦ＿Ｒ１，ＩＲＥＦ＿Ｒ２，ＩＲＥＦ＿Ｒ３，ＩＲＥＦ＿ＥＶ，ＩＲＥＦ＿ＰＶ１，ＩＲＥＦ＿ＰＶ２，ＩＲＥＦ＿ＰＶ３を用いて、ノーマルメモリセルのデータ消去、データ書込およびデータ読出を正確に行なうことが可能になる。したがって、リードマージンが大きく、動作の信頼性の高いフラッシュメモリが実現できる。

また、この一実施の形態では、入力端子２に対応する切換回路２５，２６と、外部端子３に対応する切換回路２９，３０とを新たに設ける。すなわち、入力端子２を書込回路２７，２８に繋げる経路と、外部端子３をライトドライバ３１に繋げる経路とを新たに設けるだけでよい。したがって、これらの切換回路２５，２６，２９，３０は、それぞれ１つだけ設ければよい。このため、特許文献１のように複数のデータ線に対応して複数のスイッチング素子（ビット列選択用ＦＥＴ）を設ける場合に比べて簡易な構成で実現でき、チップ面積がそれほど大きくならず、面積ペナルティが非常に小さくてすむ。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

この発明の一実施の形態によるフラッシュメモリの全体構成図を示すブロック図である。図１に示したセンスアンプ帯３２の１つの列の構成を詳細に示す回路ブロック図である。各ノードの電圧値を示す図である。ノーマルメモリセルＭＣ＿ＮＯＲのゲートに印加される書込パルスを示す図である。リファレンスメモリセルＭＣ＿ＲＥＦへの書込動作について説明するための回路ブロック図である。データ読出動作について説明するための回路ブロック図である。リファレンスメモリセルＭＣ＿ＲＥＦの電流−電圧特性を測定する方法について説明するための回路ブロック図である。リファレンスメモリセルＭＣ＿ＲＥＦのセル電流ＩＲＥＦとドレイン電圧ＶＤ＿ＲＥＦとの関係を示す図である。ノーマルメモリセルＭＣ＿ＮＯＲの電流−電圧特性を測定する方法について説明するための回路ブロック図である。従来のリファレンスメモリセルＭＣ＿ＲＥＦの電流−電圧特性を測定する方法について説明するための回路ブロック図である。従来のノーマルメモリセルＭＣ＿ＮＯＲの電流−電圧特性を測定する方法について説明するための回路ブロック図である。フラッシュメモリのメモリセル構造を示す概念図である。４値のフラッシュメモリにおけるメモリセルのしきい値電圧分布を示す概念図である。

符号の説明

１，２入力端子、３外部端子、４入出力端子、１１アドレスバッファ、１２制御回路、１３電圧発生回路、１４電圧分配回路、１５プリデコーダ、１６行デコーダ＋レベルシフタ、１７列デコーダ＋レベルシフタ、１８，１９ワード線ドライバ、２０ノーマルメモリアレイ、２１リファレンスメモリアレイ、２２，２３列選択ゲート、２４センス制御回路、２５，２６，２９，３０切換回路、２７，２８書込回路、３１ライトドライバ、３２センスアンプ帯、３３データ制御回路、３４入出力バッファ、４１センスアンプ、４２ＶＲＳＡ電圧発生回路、５１，５２，５３ＰチャネルＭＯＳトランジスタ、６１〜７４ＮチャネルＭＯＳトランジスタ、７５，７６メモリトランジスタ、１０１Ｐ型基板、１０２Ｎウェル、１０３Ｐウェル、１０４ソース、１０５ドレイン、１０６フローティングゲート、１０７コントロールゲート、１０８絶縁膜、１０９エレクトロン。

Claims

不揮発性半導体記憶装置であって、
しきい値電圧のレベルに応じたデータを記憶するノーマルメモリセル、
しきい値電圧が予め定められたリファレンスメモリセル、
前記ノーマルメモリセルに流れる電流と前記リファレンスメモリセルに流れる電流とを比較して、前記ノーマルメモリセルに記憶されたデータを読出す読出回路、
外部端子、
第１の動作モード時に前記ノーマルメモリセルにデータを書込むライトドライバ、および
前記第１の動作モード時に前記ライトドライバを介して電源電圧を供給する電圧ノードと前記ノーマルメモリセルとを接続し、第２の動作モード時に前記ライトドライバを介して前記外部端子と前記リファレンスメモリセルとを接続する切換回路を備える、不揮発性半導体記憶装置。
不揮発性半導体記憶装置であって、
しきい値電圧のレベルに応じたデータを記憶するノーマルメモリセル、
しきい値電圧が予め定められたリファレンスメモリセル、
前記ノーマルメモリセルに流れる電流と前記リファレンスメモリセルに流れる電流とを比較して、前記ノーマルメモリセルに記憶されたデータを読出す読出回路、
外部端子、
第１の動作モード時に前記ノーマルメモリセルにデータを書込むライトドライバ、および
前記第１の動作モード時に前記ライトドライバを介して電源電圧を供給する電圧ノードと前記ノーマルメモリセルとを接続し、第２の動作モード時に前記ライトドライバを介して前記外部端子と前記ノーマルメモリセルとを接続する切換回路を備える、不揮発性半導体記憶装置。
さらに、外部信号に応じて、前記ライトドライバの出力電圧のレベルを変化させる電圧制御部を備える、請求項１または請求項２に記載の不揮発性半導体記憶装置。
前記ノーマルメモリセルは、しきい値電圧のレベルに応じた複数ビットのデータを記憶する、請求項１から請求項３までのいずれかに記載の不揮発性半導体記憶装置。