JP3053969U

JP3053969U - 基準回路

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Publication number: JP3053969U
Application number: JP1998003153U
Authority: JP
Inventors: マイケル、チャールズ、ハミック
Original assignee: STMicroelectronics Ltd Israel
Current assignee: STMicroelectronics Ltd Israel
Priority date: 1994-11-15
Filing date: 1998-05-11
Publication date: 1998-11-17
Anticipated expiration: 2001-11-15
Also published as: EP0713164A1; EP0713164B1; DE69511661D1; DE69511661T2; GB9423034D0; US5654918A; JPH08235884A

Abstract

(57)【要約】【課題】積分ゲートトランジスタによって形成された
メモリセルを有する記憶装置に適した基準回路を提供す
る。【解決手段】基準回路は、制御電圧に応答して基準電
流を生成するための基準セルと、基準電流を受けるよう
に接続された第１の分岐と、整合された電流を生成する
第２の分岐とを有する第１の電流ミラー回路と、整合さ
れた電流を受け取り、整合された電流から生じる基準レ
ベルを供給するように接続された出力装置と、第１の整
合された電流から生じた基準レベルを第１の全基準レベ
ルから第２の低下した基準レベルに選択的に低下させる
ように接続された分割回路とを有する。

Description

【考案の詳細な説明】

【０００１】

【考案の属する技術分野】

本考案は、基準回路、特にメモリ内での検知用の基準レベルを提供するように配列された基準回路に関するが、しかしこれのみに関するものではない。本考案は特に、ＰＲＯＭ、ＥＰＲＯＭまたはフラッシュＥＰＲＯＭ等の絶縁ゲートトランジスタによってメモリセルを形成する記憶装置での検知に関するが、しかしこれのみに関するものではない。基準回路は基準レベルを必要とするあらゆる状況で使用することができる。

【０００２】

【従来の技術】

検知用の基準レベルを提供する時に、適合しなければならない１つの基準は、基準レベルを変更することなく複数の検知回路に基準レベルを適用することが出来るということである。フラッシュメモリの場合には、読み込み操作中の検知に要求されるレベルは、通常プログラムされたセル、および消去されたセルに依って生成した全信号の一部、例えば２分の１に設定される。この基準レベルは他の同一のフラッシュメモリセルの特性に依存しているので、このレベルを生成することが有利である。例えば、プログラムされたセルと消去されたセルとによって生成した信号の間の中間にある信号レベルを得るように変更されたしきい値電圧を有する基準フラッシュメモリセルを得ることが可能であるが、斯かるセルはプログラムされたセルと消去されたセルの双方を検知するための基準電流を発生するためには使用することが出来ず、電源レベルＶｃｃが、従って基準セルのゲートに加えられる電圧が、正規の変動をする場合には、正確には維持されない。従って、十分な検知電流を保証するようにゲート電圧よりも十分に低いしきい値電圧を有するセル、即ち消去されたセルを、基準セルとして、使用することが望ましい。

【０００３】

【考案が解決しようとする課題】

本考案に従えば、制御電圧に応答して基準電流を発生する、単一トランジスタフロートゲートセルで構成された少なくとも１つの基準セルと、第１の電流ミラー回路であってその第１の分岐に於いて前記基準電流を受けるように、またその第２の分岐に於いて第１の整合された電流を受けるように接続された電流ミラー回路と、前記第１の整合電流を受け、前記第１の整合電流を供給するように接続された出力装置と、前記第１の整合電流から誘導された基準レベルを第１の全基準レベルから第２の低下基準レベルに選択的に低下させるための分割回路とを有する基準回路が提供される。

【０００４】

【課題を解決するための手段】

ここに説明する実施例において、分割回路は第１の全基準レベルの２分の１である第２の低下基準レベルを発生するための２分割回路である。従って、この基準レベルはフラッシュメモリ中での読み込み操作用に使用される。

【０００５】分割回路は、出力トランジスタと並列に接続されたトランジスタと、出力トランジスタの制御端子と並列接続のトランジスタとの間に接続された制御可能な経路を有する制御トランジスタとを含んでいる。制御トランジスタは制御信号によって制御可能な制御端子を有し、出力トランジスタと並列トランジスタの両方を同時に作動せしめ、その結果第１の整合電流の２分の１が出力トランジスタに流れる。

【０００６】複数の基準レベルを提供するために、基準回路は異なる基準電流を提供するように配列された複数の単一のトランジスタフロートゲートセルで構成された基準セルと、前記基準セルの所要の１つを選択するための選択回路とを含むことができる。基準セルは種々のしきい値電圧でプログラムすることができる。

【０００７】フラッシュメモリ内では、上述したように各基準セルは所要の基準電流を供給するために予め選択したしきい値電圧を有する単一のトランジスタフロートゲートセルである。正規の読み取りのための単一基準レベルが要求される場合に於いても、これを２つの基準セルで１つは最大の消去しきい値電圧に調整され、他のセルは最低のプログラムされたしきい値電圧に調節されている２つの基準セルの電流の合計の２分の１として生ぜしめることが有利となることがある。後者では、Ｖｃｃがプログラムされたセルの最低しきい値電圧よりも大きいとき、即ち配列内のプログラムされたセルが作動し始めるときに、比較的大きな検知マージンが得られる。

【０００８】プログラムパルスがプログラムされるセルに加えられたのち、そのセルのプログラミングを、分割回路を使用禁止にした状態で、そのプログラムされるべきセルのトランジスタのゲートに相当する電圧を印加すること、およびそのセルを通過した電流を、プログラムされたセルの最低しきい値電圧に等しいしきい値電圧を有し、且つプログラムされているセルに対して印加される電圧と等しい、基準セル中のトランジスタのゲートに印加される電圧を有する基準セルを通過した電流と、比較することによって確認することができる。印加される電圧の量は、基準セル中に相当の検知電流を発生するに十分でなければならず、典型的には約７Ｖである。

【０００９】同様に、消去パルスが消去されるべきセルに加えられるた後、そのセルの消去を、分割回路を使用不能にした状態で、その消去されるセルのトランジスタのゲートに電圧を印加し、また消去されたセルの最大しきい値電圧に等しいしきい値電圧を有し、且つ消去中のセルに印加される電圧と同じ、基準セル中のゲートに印加される電圧を有する基準セルによって通過した電流を比較することによって確認することができる。印加される電圧の量は、基準セル中に相当の検知電流を発生するに十分でなければならず、典型的には約５Ｖである。

【００１０】選択回路は主選択段と選択段の２段階を備えていてもよい。その場合、選択回路は第１の電流ミラー回路の第１分岐中に配置してもよく、また第１の電流ミラー回路の第２の分岐には選択回路の前記第１段と第２段との選択的整合を行なうための回路を含めることもできる。抵抗性整合回路は、整合を出来るだけ良好にするように同一状態に置かれた同一の装置を含むこともできる。

【００１１】本考案はまた複数のメモリセルを有する記憶装置用の検知回路を提供するが、検知回路は、制御電圧に応答して基準電流を発生する、単一トランジスタフロートゲートセルで構成された少なくとも１つの基準セルと、第１の電流ミラー回路であってその第１の分岐中に前記基準電流を受けて第１の整合電流を発生するように接続された第１の電流ミラー回路と、前記第１の整合電流を受けて前記第１の整合電流から誘導される基準レベルを供給するように接続された出力装置と、前記第１の整合電流から誘導された基準レベルを第１の全基準レベルから第２の低下基準レベルに選択的に低下させるための低下回路とを有し、更に前記検知回路は電流ミラー構成に於いて前記基準レベルから基準信号を生成するように接続された入力トランジスタと、前記基準信号を受け取るための入力および前記複数のメモリセルの選択された１つから信号を受け取るための別の入力と、前記基準信号および前記メモリセルの選択された１つからの前記信号との間の差分状態に応じて検知レベルを発生するための出力とを有する検知増幅器とを有する。

【００１２】好ましくは検知増幅器は動的検知増幅器である。しかし本考案はまた静的検知増幅器用の基準レベルの提供に適用することができる。

【００１３】基準回路にはまた検知操作前に基準レベルを迅速にプリチャージするための高速プリチャージ回路を含めることができる。これは特に、基準レベルが送られる複数の検知増幅器があり、基準レベルに接続されたキャパシタンスを増加せしめる。

【００１４】本考案をより良く理解するために、また本考案を実施する方法について示すために、以下に添付図面を参照して実施の形態を示す。

【００１５】

【考案の実施の形態】

図１に、制御ゲートＣＧを有する単一のフロートゲートトランジスタ４と、フロートゲートＦＧ、ソースＳおよびドレインＤとを含んでいる。フロートゲートトランジスタ４のソースＳは線１０の配列接地信号に接続される。この線１０はソース電圧スイッチング回路１４により接地電圧ＶＧＮＤまたは高電圧Ｖｐｐにあることができる。電圧Ｖｐｐはプログラミング電位（典型的には１２Ｖ）を表わし、また電圧ＶＧＮＤは装置の接地を表わしている。Ｖｐｐは通常アレー接地に、直接または抵抗器（図示されていない）を介して、接続されている。ソース電圧スイッチ１４は線３４によりＶｐｐに接続され、また線３６により電圧ＶＧＮＤに接続されている。フロートゲートトランジスタ４の制御ゲートＣＧはワード線（ＷＬ）８によりゲート電圧スイッチ１２の出力Ｖｃｃｘに接続されている。ゲート電圧スイッチ１２は更に線２６、２４および２２のそれぞれの電圧Ｖｃｃ、ＶｐｐおよびＶＧＮＤに接続されている。Ｖｃｃは５Ｖ部分に対しては５Ｖ、また３Ｖ部分に対しては３Ｖである。これらのスイッチ１４および１２は、それぞれ線２８の消去信号ＥＲＡＳＥを受信し、更にまたゲート電圧スイッチ１２は線３０のプログラム信号ＰＲＯＧＲＡＭを受信する。フロートゲートトランジスタ４のドレインＤは、ビット線（ＢＬ）６によりビット線スイッチ３１に接続されている。ビット線スイッチは更に書き込み線２７のプログラムロード３２の出力、読み取り線２５の検知増幅器回路２９、および線１７のフロート接続部とに接続されている。１つの配列に於いて複数の選択されたビット線ｂを読み取り操作中に同時に検知増幅器回路２９に接続して、線２５をｂ線として正規に実行させることもできることは評価されることである。同様に、プログラム操作中に複数の選択されたビットｂを同時にプログラムロード３２に接続して線２７をｂ線として正規に実行させることもできる。説明した実施例に於いてはｂ＝８である。スイッチ３１は、線３０および２８のそれぞれのプログラム信号および消去信号に加えて、読み取り信号を受信する。

【００１６】フラッシュメモリは、プログラム、消去および読み取りの３種の主要な操作モードを持っている。これらの各モードを以下に於いて図１を参照して説明する。その他の、例えばプログラム検査等の数種の操作モードもまた存在することは当業者により理解されるところである。しかし、本説明は背景説明のためのみであって、従ってこれらの３種のモードについてのみ説明する。プログラムモードは、１つのメモリセルまたはメモリセルのグループへの“０”の書き込みに関係しており、消去モードは“０”を記憶したセルから“０”を除去して、全てのセルが有効に“１”を記憶するようにすることに関係しており、また読み取りモードはセルを読み取って、それをプログラムすべきかまたは消去すべきかをか、即ち “０”または“１”のいずれを含むかを確立することに関係している。

【００１７】プログラムモード中、線３０のプログラム信号は、ワード線８によりトランジスタ４の制御ゲートＣＧに線２４の電圧Ｖｐｐを接続するためのゲート電圧スイッチ１２を構成するように、設定される。線２８の消去信号は設定されていないので、ソース電圧スイッチ１４は、線３６の電圧ＶＧＮＤを配列接地信号線１０によりトランジスタ４のソースに接続するように構成されている。ビット線スイッチ３１は、線６のビット線が線２７によってプログラムロードに接続されるように設定されている。プログラムロードは、４Ｖと８Ｖの間の電圧がビット線６によりトランジスタ４のドレインＤにかかるように設定される。これらの信号がトランジスタ４に加えられるので、フロートゲートトランジスタＦＧは負に充電される。この負の荷電によりフロートゲートトランジスタのしきい値電圧が増加し、トランジスタは導通しなくなる。フロートゲートに溜まる負の電荷量は、プログラム信号を設定する期間、ゲートおよびドレイン端子に加えられる電圧、およびフロートゲートをトランジスタのチャネルから分離する酸化物の厚さ等の若干の要因によって決まる。更に、セルがプログラムされるときに、フロートゲートの負電荷の累積によって電界酸化物を通る電界が減少して、もはや負電荷が浮動ゲートに引き付けられなくなりフロートゲートトランジスタのしきい値電圧がある限界まで飽和する点に達する。このようにして、“０”がセルに書き込まれる。通常数個のプログラムパルスが必要であるが、各パルスの後に検査サイクルが後続する。

【００１８】消去モード中は、線２８の消去信号の設定は、線２２の電圧ＶＧＮＤをワード線８を経てトランジスタ４の制御ゲートＣＧに接続するようにゲート電圧スイッチ１２が構成され、また線３４の電圧Ｖｐｐを配列接地線１０を経てトランジスタ４のソースＳに接続するようにスイッチ１４が構成されるように行なわれる。ビット線スイッチ４３１は、ビット線１６がフローティング接続部に接続されてフローティング状態になるように設定される。フロートゲートトランジスタは基板内のソース領域がフロートゲートの下に在るように製作されているので、フロートゲート上の負の電荷は減少する。フロートゲートＦＧから除去される負の電荷量はプログラム操作を参照して上で説明したような種々の要因に依存している。負電荷が減少するとフロートゲートトランジスタを導通させるフロートゲートトランジスタのしきい値電圧が低下する。このようにしてセルの状態は“１”に戻る。通常、数個の消去パルスを要求して、各パルスに検査周期を後続させることができる。

【００１９】読み取りモード中は、線２８の消去信号および線３０のプログラム信号は設定されず、線２１の読み取り信号が設定される。線２６のＶｃｃ信号はソース電圧スイッチ１２によって線Ｖｃｃｘおよびワード線８を経てトランジスタ４の制御ゲートに接続される。Ｖｃｃが３Ｖであるときには、ワード線は読み取り操作用に約５Ｖに昇圧される。線３６の電圧ＶＧＮＤは信号線１０のＡＲＲＡＹＧＲＯＵＮＤ信号線１０を経てトランジスタ４のソースに接続される。ビット線６は検知増幅回路内のビット線負荷による読み取り操作中は約１Ｖにバイアスされる、読み取り操作中は、消去されたセル（その中に“１”が記憶された状態にある）については、セルの導電率はビット線が検知用に接続されているとき電流がセルを通過する程度である。プログラムされたセル（その中に“０”が記憶された状態にある）の場合には、電流は実質的にはセル中を流れない。セルを流れる（または流れない）電流は、以下に詳細に説明するように、そのセルの状態を検出するために基準電流と比較される。

【００２０】メモリアレイ中のフラッシュセルの操作について図２を参照してここに説明する。図１と共通の信号線または回路は図２に同一の参照番号を用いて示した。図２では電源は分かり易くするために図示されていないが、どの電圧が回路の各部分で要求されているかは、図１を参照すれば理解できる。

【００２１】図２には行と列に配列された複数のフラッシュメモリセルＦＭｏｏ．．．ＦＭｎｍを有するフラッシュメモリアレイ５０が図示されており、そのおのおのは図１に示したセル２と同一であることができる。１つの行内の各メモリセル中のトランジスタのゲートは、行アドレス６４を受け取る行線デコード回路によりアドレス指定可能なそれぞれのワード線ＷＬｏ．．．ＷＬｍに共通接続されている。ゲート電圧スイッチ１２は線３０および２８のそれぞれの制御信号ＰＲＯＧＲＡＭおよびＥＲＡＳＥに対応しており、行デコード回路５６によりアドレスされたワード線に切り換えるように線２９に適当なゲート電圧Ｖｃｃｘを供給する。１つの列中の各トランジスタのドレインはビット線ＢＬｏ．．．ＢＬｍにより列線デコード回路５８に共通接続される。行線デコード回路は、複数ｂ個（この実施例ではｂ＝８）のビット線ＢＬｏからＢＬｍまでを選択し、図２にビット線スイッチ５７のブロックとして示したように複数ｂ個のビット線スイッチに接続する。従って、ｍ個のビット線ＢＬｏ．．．ＢＬｍの８個のが列アドレス３８により選択され８個のビット線スイッチ回路に接続される。線２５のビット線スイッチ５７の出力は読み取り出力であって、検知増幅回路２９に接続されている。検知増幅回路２９は、複数の検知増幅器（本説明の実施例では共通周期中に８ビットを読み取ることができるように８個）を含んでおり、従って線２５の出力は実際に複数ビット幅（本説明の実施例では８個）である。ビット線スイッチはプログラムロード３２から線２７の書き込み出力を受け取る。プログラム操作中はビット線ＢＬｏからＢＬｍまでのうち８個が選択的にプログラムロード３２に接続される。プログラムロード３２は同様に複数の（本実施例では８個の）プログラムロードを有し、従って線２７の入力もまた８ビット幅である。読み取り操作中は、選択されたビット線（複数のこともある）は検知増幅回路２９に接続される。検知増幅回路２９はまた線７２の基準信号ＲＥＦを受けてデータバス（ＤＢ）２３に出力信号を発生するが、このデータバスは本説明の実施例では８ビットバスである。それぞれの出力信号は、各ビット線の信号を基準信号ＲＥＦと比較することによって発生される。

【００２２】ある特定のセルをプログラムするために選ばれるときに、そのプログラムロードが選択された列に適用されるに過ぎず、従って選択されたセルと同じ行中の他のセルは不注意にプログラムされることがないことは評価される。選択されない列は、隣接する選択されたビット線からのカップリングを避けるために接地クランプされる。種々の操作用に配列内のセルの種々のノードに存在する信号の概要を図３に示す。消去操作中はメモリ配列内の全てのセルは消去されるが、ここで１つの配列が消去用の複数のセクタに分割され、従って配列の一部のみが任意の時に消去されることは、当業者によって評価されることである。消去操作中は、ビット線は、ソースに非常に高い電圧がかかるのでソース／ドレイン端子にかかるストレスを低下させるためにフロートすることができる。

【００２３】検知増幅回路２９が電流を検知する検知増幅器である時には、線７２の基準信号ＲＥＦは電流基準信号である。しかし、検知が良好であるには容量性の平衡化が必要となるので、電流基準信号ＲＥＦについてソースと関係するキャパシタンスが、選択されたセルを接続するビット線のキャパシタンスと十分に異なるかどうかという問題がある。しかしこれは単一のトランジスタフラッシュＥＰＲＯＭで達成されるものではない。各セルは１つのトランジスタのみを含んでいるので、一般にダイナミックＲＡＭ（ＤＲＡＭ）で実行されるような折り返しビット線構成を使用することは不可能である。更に、原則的には８つのダミービット線を１列ごとの各ビット線との関連に於いて使用することができるが、これはレイアウト上での所要スペースを増加させることになり、チップが大きくなる。動的検知増幅器の利点は現在まで実現されていないが、これは多くの設計基準、例えば容量性入力平衡化、装置のマッチング、検知の一貫性、入力に対するノイズを最低限に減少させることが必要なこと等によるものである。

【００２４】図４に動的電流検知増幅器を提供することのできるメモリ構造の一部を図示する。図４のメモリは２つの副配列、第１の副配列３００および第２の副配列３０２を有する。これらの各副配列は図２の配列５０と同様に、ｎ個の行とｍ個の列を持っていてもよい、図２のゲート電圧スイッチ１２、ソース電圧スイッチ５２およびプログラム可能な負荷回路３２は図４では分かりやすくするために省略されているが、かかる回路の分布が特異な実施に基づくものであることに注目すべきである。本考案は種々のアーキテクチャをもつ記憶装置において実施することができる。

【００２５】第１の副配列３００はそれに関連する第１の行デコード回路３１４および関連する第１の列デコード回路３０４とを有する。第２の副配列３０２は関連する第２の行デコード回路３１６および関連する第２の列デコード回路３０６とを有する。それぞれの行デコード回路はそれぞれの配列のｎ個のワード線を駆動する。行デコード回路に対するアドレス指定および制御の回路は説明を明瞭にするために図示されていない。それぞれの列デコード回路はそれぞれの配列の２方向のｍ個の列線をアドレス指定する。同様に列デコード回路に対するアドレス指定および制御の回路は説明を明瞭にするために図示されていない。メモリ構造もまた８つの検知増幅器３１２ａ〜３２３ｈ、スイッチ回路３１０および基準回路３０８を含む検知増幅回路２９を有している。各検知増幅器３１２ａ〜３１２ｈは、第１の列デコード回路３０４からの読み取り線の第１のセット３２０ａ〜３２０ｈのそれぞれ１つからの入力と、第２の列デコード回路３０６からの読み取り線の第２のセット３２２ａ〜３２２ｈのそれぞれ１つからの入力とを受信する。各検知増幅器３１２ａ〜３１２ｈはそれぞれのデータ線３２４ａ〜３２４ｈの出力を発生する。スイッチ回路３１０は、入力として、基準回路３０８から線７２の基準信号ＲＥＦを受信する。

【００２６】スイッチ回路３１０は選択的に基準信号を１組のスイッチ３２３ａ〜３２３ｈの１つの端子に共通接続される。これらの各スイッチは読み取り線３２０ａ〜３２０ｈの各１つに接続されたそれぞれの第２の端子を持っている。スイッチ回路３１０はまた選択的に基準信号ＲＥＦを１組のスイッチ線３２１ａ〜３２１ｈの１つの端子に接続する。これらの各スイッチは読み取り線３２２ａ〜３２２ｈのそれぞれの１つに接続されたそれぞれの別の端子を持っている。スイッチ回路３１０およびスイッチ３２１ａ〜３２１ｈおよび３２３ａ〜３２３ｈは選択的に、信号ＲＥＦが線３２８に印加されたときにスイッチ３２１ａ〜３２１ｈのすべてが開状態にあり、またスイッチ３２３ａ〜３２３ｈのすべてが線３２８の信号ＲＥＦをそれぞれの読み取り線３２０ａ〜３２０ｈに接続するように、制御される。

【００２７】各配列３００および３０２は能動配列であって、“疑似”配列ではない。即ち各配列はデータビットを記憶するアドレス指定可能なメモリセルを含んでいる。しかし行デコード回路３１４および３１６は、第１の配列３００中のワード線が選択されると第２の配列３０２中のワード線は選択されず、またその反対に第２の配列３０２中のワード線が選択されると第１の配列３００中のワード線が選択されないように、独立にアドレス指定可能である。

【００２８】行デコード回路３１４および３１６は、検知増幅器３１２ａ〜３１２ｈを、第１の配列および第２の配列３００および３０２の１つ中のアドレス指定されたメモリセルに関連したビット線と、第１の配列および第２の配列３００および３０２のうちの別の１つ中の対応するビット線（ここではセルはすべてアドレス指定されていない）とに、接続する。列デコード回路３０４は、第１の配列３００のｍ個のビット線の８つを読み取り線３２０ａ〜３２０ｈに接続し、また列デコード回路は、第２の配列３０２のｍ個のビット線の対応する８つを読み取り線３２２ａ〜３２２ｈに接続する。この文脈に於いて’対応するビット線”とは、アドレス指定されたメモリセルに接続されたビット線の垂直下（または場合によっては、上）にあるビット線、即ちアドレス指定されたメモリセルと同じ列アドレスを持っている別の副配列中のビット線を意味している。

【００２９】上述したように、各検知増幅器はアドレス指定されたセルのビット線の信号を基準回路３０８からの基準信号と比較する。

【００３０】第１の配列３００中のアドレス指定されたメモリセルに対しては、第２の配列３０２の対応するビット線に接続されたセルが、そのアドレス指定されたセルのビット線に接続されているのと同じ検知増幅器に列デコード回路３０６を介して接続されており、検知用の完全な容量性の整合が得られる。基準回路３０８は、線７２の電流基準信号ＲＥＦを供給するためのスイッチ３１０を介して第２の配列３０２中の対応するビット線、即ちセルがアドレス指定されていないビット線に接続されている。

【００３１】上記説明から、２つの配列の１つのみが能動化されたワード線を有し、一方各配列と関連した列デコード回路３０４および３０６が能動化されていることは明らかである。アドレス指定されたセルが消去されるかプログラムされるかによって、電流が流れるが、もしプログラムされないと電流は実質的に流れない。対応するビット線には、ワード線が選択されていない（すべて接地されている）ので、電流は流れない。

【００３２】基準回路３０８は、スイッチ３２３ａから３２３ｈ、又はスイッチ３２１ａから３２１ｈの組合せにより、基準電流を発生する。この基準電流は、センス増幅器３１２ａから３２１ｈのそれぞれに、第１入力又は第２入力のいずれか一方において等しいものが流れる。

【００３３】上記の構成に於いて理解できるように、検知増幅器３１２ａ〜３１２ｈのそれぞれ２つの入力と関連したキャパシタンスは、各ビット線に接続された同数のメモリセルがあるので、平衡化される。従って、アドレス指定された配列中のアドレス指定されたセルがプログラムされるか消去されるかによって、検知増幅器の２つの入力から取り出される電流の差が小さい電圧差を生じるが、この電圧差は検知増幅器によって検知することができる。オンチップノイズ（例えば列デコード回路内の結合による）が両ビット線に同等に影響を与える。検知増幅器は差分検知に依存しており、またこのノイズは共通モードである。

【００３４】図５は図４の基準回路３０８を構成するために使用される本考案に従う基準回路を含むブロック線図である。この基準回路は線７２のＲＥＦと記された基準レベルを提供する。図５に於いて、参照数字２は（図１に於けるように）検知用に選択されているフラッシュメモリセルを示している。スイッチ回路３１０は分かり易くするために図５では省略されている。図５の右側の残りのブロックは、図４の列デコード回路３０４（または３０６）の一部を形成する列選択スイッチ３１を有する検知増幅回路３１２の主構成要素を示している。図５に於いて、参照数字４００は、列選択スイッチ３１の抵抗を整合するように設けられた列選択整合回路を示している。この回路はまた線４０４の制御電圧Ｖｒｅｆによって制御されるソースフォローワバイアス回路４０２を含んでいる。列選択回路３１および列整合回路４００はソースフォローワバイアス回路４０２のそれぞれの入力に接続されている。線７２の基準レベルＲＥＦから得られた線４０１の基準信号Ｓｒｅｆが、ソースフォローワバイアス回路４０２を経て検知増幅器４０８の１つの入力に入る。検知されるべき信号である、選択されたメモリセル２からの信号Ｓｓｅｎｓｅは、ソースフォローワバイアス回路４０２を経て検知増幅器４０８の第２の入力に入る。検知された信号は線３２４に出力される。図５の右側の検知回路の構造および作動の更に詳細な説明は本考案者らの名称“ＤｙｎａｍｉｃＳｅｎｓｅＡｍｐｌｉｆｉｅｒ”の同時係属出願（ＰａｇｅＷｈｉｔｅ＆ＦａｒｒｅｒＲｅｆ．７６２１８）に与えられており、その内容は引用することによってこの明細書に組み入れられる。

【００３５】図５はまた電流基準回路３０８の要素を示している。この基準回路は基準ブロック４１２を示す複数の点線内に図示した複数のフラッシュ基準セルを含んでいる。図５に示した実施例に於いて、複数のフラッシュ基準セルＦＲ１、ＦＲ２、ＦＲ３の各々はそれぞれのフラッシュ基準セルのゲートを制御するためのそれぞれの基準ワード線ＲＷＬ１、ＲＷＬ２、ＲＷＬ３、を有する。別の構成に於いては、フラッシュ基準セルは共通のワード線を持つこともできる。基準回路３０８は選択されたメモリセル中に記憶されたデータを読み取るための基準レベルＲＥＦを生成するためにのみ要求されるときには、原則的に１つのフラッシュ基準セルが要求される。しかし下記の説明から明らかなように、２つ以上の基準セルを有することは著しく有利である。複数のセルを有するときには、それらの各セルは、線ＲＷＬ１、ＲＷＬ２、ＲＷＬ３のそれぞれの線のゲート電圧が、それぞれのセルをＯＮにして検知用に充分なセル電流を供給するのに適当なレベルにあるときに基準電流を発生するように選択されたしきい値電圧ＶＴＨを有する。図５には、その配列のメモリセルと同一であるが併し最大の消去しきい値電圧と最低のプログラムしきい値電圧とを表わすように調整されたしきい値電圧を有する基準トランジスタを含む３つのセルが示されている。しかし提供すべき種々の基準電圧レベルに応じて要求されるだけの適当な数のセルを使用することもできることは容易に理解できることである。上記の説明から理解されるように、線７２には別の基準レベルがメモリの種々の動作をするために要求される。所要のゲート電圧（上に説明した）が、基準ブロック４１２の基準トランジスタにそれぞれの基準ワード線を介して印加される。選択されたメモリセル２にはワード線８を介して適当なゲート電圧が印加される。

【００３６】選択されたメモリセル２に記憶されたデータビットを読み取るために、基準電流は、正常にプログラムされたセルを通過した電流と消去された正常なセルを通過した電流との和を２分割回路４６０（解かりやすくするために図５から省略されている）によって２分の１に分割された値に設定されている。読み取りのためのレベルはここでは所謂“正常の読み取り”レベルとして引用されている。しかし、以上の説明から、プログラム操作と消去操作中にデータは各プログラムパルスまたは消去パルス後に検査される。これは選択されたメモリセルからのデータを、セルを通る電流と、上で説明したように最大消去しきい値電圧または最低プログラムしきい値電圧を使用して発生されたプログラム化レベルまたは消去レベルに匹敵する基準レベルとを比較することによって、“読み取る”ことによって行なわれる。またこの理由により、基準ブロック４１２内の基準トランジスタはそれぞれ異なるしきい値電圧ＶＴＨを持っている。

【００３７】プログラムされるべきセルにプログラムパルスが加えられた後は、分割回路を不能にした状態で、そのプログラムされるべきセルのトランジスタのゲートに等価の電圧を印加し、そのセルを通過する電流を、プログラムされたセルの最低しきい値電圧に等しいしきい値電圧を有し且つプログラムされているセルに加えられた電圧と同じ電圧を基準セルのトランジスタのゲートに印加されている基準セルを通過する電流とを比較することによって、そのセルのプログラミングを検査することができる。印加される電圧の大きさは基準セル内に相当な検知電流を発生するに十分でなければならず、典型的には約７Ｖである。プログラム中のセルを流れる電流が基準セルを通過する電流よりも大きいと、その時にはプログラム中のセルに更に追加のプログラムパルスを与えた後追加のプログラム検査操作を行なうことが必要である。しかし、プログラム中のセルを通過する電流が基準セルを通過する電流よりも小さいと、プログラム中のセルはプログラムされたとして検査される。

【００３８】同様に、消去パルスが消去されるべきセルに加えられた後は、そのセルの消去は、分割回路を使用不能にした状態で、その消去されるべきセルのトランジスタのゲートの電圧を印加すること、および消去されたセルの最大しきい値電圧に等しいしきい値電圧を有し且つ消去中のセルに印加された電圧と同一の電圧を基準セル内のトランジスタのゲートに印加された基準セルを通過する電流を比較することによって、検査することができる。プログラム中のセルを流れる電流が基準セルを通過する電流より小さいと、その時には消去中のセルに更に追加の消去パルスを与えた後追加の消去検査操作を行なうことが必要である。しかし、消去中のセルを通過する電流が基準セルを通過する電流よりも大きいと、消去中のセルは消去されたとして検査される。印加される電圧の大きさは、基準セル内に相当な検知電流を発生するに十分でなければならず、典型的には約５Ｖである。

【００３９】図７はフラッシュ基準セルにより引かれた電流と、セルのゲートに印加されるゲート電圧とのグラフである。セル電流とゲート電圧との関係が、消去されたセル、プログラムされたセルおよびその２つの中間で選択されたしきい値を有するセルについて示されている。曲線（ａ）は消去されたセルについての曲線であり、曲線（ｂ）はプログラムされたセルについての曲線であり、また曲線（ｃ）は中間レベルのセルについての曲線である。第１に図７は、所謂中間レベルセルを有することは、例えば４．５Ｖのゲート電圧に対しては実際には電流は供給されないので、有用ではないことを図示している。このことは、中間レベル曲線（ｃ）上の点Ａによって図示されている。曲線（ｄ）は実際の基準レベルである。曲線（ｄ）の傾斜は、プログラムされたセルがＯＮになるまでは、２分割回路により正常の傾斜の２分の１であり、セルがＯＮになった場合には傾斜は正常傾斜と同じになる。この傾斜の変化は、図７に曲線（ｄ）上のＤ点で示されている。曲線（ｄ）にはゲート電圧４．５ＶのＢ点に検知用に十分な電流があることは、容易に理解できる。基準ブロック４１２は少なくとも曲線（ａ）および（ｂ）を与えるしきい値電圧を有するトランジスタを含んでいることは容易に明らかである。

【００４０】図７はまた基準回路に消去されたセルとプログラムされたセルの両方を使用することが望ましい理由について説明している。プログラムされたセルを使用しなかったとすると、曲線（ｄ）は直線ＤＣに沿って連続し、Ｃ点に於いてプログラムされたセル直線（ｂ）と交差することになる。ゲート電圧がＣ点に於けるゲート電圧の価よりも大きいときは、プログラムセルは消去セルとして検知されることになる。実際にはこの点は、基準セルに対して通常期待されるゲート電圧である５Ｖよりもかなり上にある。しかし電源電圧が増加するに従って検知限界を広くすることが望ましいことがある。

【００４１】消去作動中は、２分割回路を不能とした状態で、基準として消去基準セル線を利用する消去検査処置が要求される。この検査動作中は、しきい値電圧の低いほうのセルは通過され、またセルを通過できないときには更に消去作動が実行される。同様に、プログラミング動作中は、検知増幅器用の基準電流がプログラムされたセル線（ｂ）によって供給された状態で、更にまた２分割回路が不能とされた状態で、プログラム検査処置が実行される。しきい値電圧の高いほうのセルは通過され、また更に通過出来ないセルについてプログラム操作が実行される。

【００４２】ブロック４１２中の基準トランジスタ間の選択は、それぞれの基準トランジスタに関連した異なるワード線ＲＷＬ１、ＲＷＬ２、ＲＷＬ３の選択に加えて、基準列選択回路４１４によって実行される。存在する基準トランジスタが１つのみであるときには、基準列選択は要求されない。しかしなお抵抗値を列選択回路３１および列選択整合回路４００と整合させるための回路がなければならない。基準回路３０８は線４１８の制御電圧Ｖｒｅｆによって制御されるソースフォローワバイアス回路４１６を含んでいる。線４０４の制御電圧Ｖｒｅｆおよび線４１８の制御電圧Ｖｒｅｆは同一の電圧でなければならず、これは共通の信号を使用することによって保証されることは容易に理解されよう。基準回路もまた電流ミラー回路４２０を含んでいる。基準ブロック４１２から選択された基準トランジスタからとられた基準信号Ｉｒｅｆは、列選択回路４１４により選択されて、ソースフォローワバイアス回路４１６を経て電流ミラー回路の１つの入力４２２に供給される。この入力はダイオード接続されたｐ−チャネルトランジスタ４２４に接続されている。ダイオード接続されたｐ−チャネルトランジスタ４２４のゲートは別のｐ−チャネルトランジスタ４２６に接続されている。容易に明らかになるように、ｐ−チャネルトランジスタ４２４、４２６は飽和状態に維持され、その結果トランジスタ４２４中の電流はトランジスタ４２６に鏡映される。この電流は、ソースフォローワバイアス回路４１６および基準列選択整合回路４１５を経てトランジスタ４３０に流れる。出力トランジスタを流れる電流は、基準レベルＲＥＦを経て、出力トランジスタ４３０と電流ミラー構成に於いて接続された複数のトランジスタに鏡映される。トランジスタ４３２を図５に示す。図４中で各検知増幅器回路３１２ａ〜３１２ｈと関連したトランジスタ４３２のあることは、評価されよう。トランジスタ４３０と４３２との間で電流ミラーを形成するには、通常トランジスタ４３０のダイオード接続を必要とする。しかしこれは、この場合ｎ−チャネルトランジスタ４３０および４３２のドレインのバイアス電圧がソースフォローワバイアス回路４１６および４０２によって同一レベルに維持されるので、必要ではない。図５の回路に於いて、ブロック４１２から選択された基準セルからの基準電流Ｉｒｅｆが出力トランジスタ４３０のドレインに鏡映され、またそこから電流ミラートランジスタ４３２のドレインに鏡映され、各検知増幅器回路での基準信号Ｓｒｅｆとして使用される。

【００４３】更に、出力トランジスタ４３０のゲートを電流ミラー回路の第１の分岐４２８に復帰接続することは、フィードバックによる回路のパワーアップの速度にとって有利になる。

【００４４】図５の回路はまた線４３６のイネーブル信号ＥＮＡＢＬＥに応答して制御される高速プリチャージ回路４３４を含んでいる。

【００４５】図６に図５の基準回路３０８のトランジスタレベルの実施例を示す。図６から分かるように、ソースフォローワバイアス回路４１６は第１および第２のｎ−チャネルトランジスタ４４４、４４６を有し、これらトランジスタは線４１８の制御電圧Ｖｒｅｆを受け取るように接続されたゲートを有し、またそれぞれダイオード接続されたトランジスタ４２４および電流ミラー回路４２０のトランジスタ４２６に接続されている。列選択回路４１４は、ソースフォローワバイアス回路４１６のトランジスタ４４４に接続され且つそのゲートの主選択信号ＹＭｒｅｆによって選択される主選択トランジスタ４４８を有している。主選択トランジスタ４４８は、複数の従属選択トランジスタ４５２に接続されているが、これらのトランジスタはそれらのゲートの選択信号ＹＮｒｅｆー０．．．ＹＮｒｅｆｎによってそれぞれ別個に選択可能である。従属選択トランジスタ４５２の数は基準ブロック４１２中の基準フラッシュセルの数に等しい。“主”および“従属”なる用語は、従属段が不必要であるかまたは主段よりも重要度が低いことを含意しているものではないことは、評価されるところである。図６に於いて、２つの基準セルが２つの関連する従属選択トランジスタ４５２で示されている。基準列選択整合回路４１５は、主平衡化トランジスタ４５０、および主平衡化トランジスタ４５０に接続された従属平衡化トランジスタ４５４を含んでいる。図６には従属平衡化トランジスタ４５４に接続された出力トランジスタ４３０が図示されている。図６にはまた、図５には示されていない２分割回路４６０が示されている。この２分割回路には、出力トランジスタ４３０に整合され、且つそれに並列に接続されたｎ−チャネルとら４６２が含まれている。２分割回路４６０にはまた、制御トランジスタ４６４が含まれているが、このトランジスタはそのゲートが線４６６の２分割信号を受け取るように接続されたｎ−チャネルトランジスタであり、そのソース／ドレイン経路は出力トランジスタ４３０およびこれと対をなすトランジスタ４６２のゲート間に接続されている。２分割回路４６０はまた位相反転器を含んでおり、位相反転器は線４６６の２分割信号を受け取り、また対結合のトランジスタのゲートおよび接地Ｖｓｓの間に接続されたソース／ドレイン経路を有するｎ−チャネルトランジスタであるプルダウントランジスタ４６２に、その出力を供給する。線４６６の２分割信号が高いと、制御トランジスタ４６４はＯＮになり、その結果出力トランジスタ４３０およびその対結合トランジスタ４６２のゲート電圧を一括結合する。その結果両方のトランジスタ４３０と４６２はＯＮになり、従って基準電流の鏡映されている脚中の電流は２分され、その２分された電流は出力トランジスタ４３０を通って取り出され、また別の２分の１は対結合トランジスタ４６２を通って取り出される。その結果、回路７２の基準レベルは２分されている出力トランジスタ４３０を通る電流に従って変調される。この状態で、プルダウントランジスタ４７０がＯＦＦになる。更に、プルダウントランジスタ４７０がＯＮになり、対結合のトランジスタ４６２のゲートをプルダウンし、ＯＦＦに保持する。この状態で列選択回路４１４からの電流のすべてが出力トランジスタ４３０より供給され、それに従ってまた線７２の基準レベルが上昇する。

【００４６】図６はまた高速プリチャージ回路４３４の実施例を示している。高速プリチャージ回路はＮＡＮＤゲート４７１を含んでいる。ＮＡＮＤゲートの第１の入力４７２は線４３６のＥＮＡＢＬＥ信号を受け取るように接続されている。ＮＡＮＤゲートの第２の入力４７４はｐ−チャネルトランジスタ４７６のドレインに接続されており、そのトランジスタのゲートはＥＮＡＢＬ信号を受信するように接続され、またソースは電源電圧Ｖｃｃに接続されている。ＮＡＮＤゲートの出力４７８は第２のｐ−チャネルトランジスタ４８０のゲートに接続されているが、このトランジスタも同様にそのドレインはＮＡＮＤゲート４７１の第２の入力４７４に接続されており、またそのソースは電源電圧Ｖｃｃに接続されている。ＮＡＮＤゲート４７１の出力はまた第３のｐ−チャネルトランジスタ４８２のゲートに接続され、そのトランジスタのドレインはｎ−チャネルトランジスタ４８４に接続され、またそのソースは電源電圧Ｖｃｃに接続されている。ｎ−チャネルトランジスタ４８４は、そのソースがＧＲＯＵＮＤＶｃｃに接続され、そのドレインは第３のｐ−チャネルトランジスタ４８２に接続されており、またそのゲートはイネーブル信号ＥＮＡＢＬＥの逆バージョンを受けるように接続されている。ｎ−チャネルトランジスタ４８４はまたそのドレインが電流ミラー回路４２０の出力４８２、従って線７２の信号ＲＥＦに接続されている、高速プリチャージ回路４３４はまたｎ−チャネルトランジスタ４８６を含んでいるが、そのトランジスタのゲートは電流ミラー回路４２０の出力４２８に接続され、そのミラー回路は順に線７２の信号ＲＥＦに接続され、またトランジスタのソース／ドレイン経路はＧＲＯＵＮＤＶｓｓとＮＡＮＤゲート４７１の第２の入力４７４との間に接続されている。

【００４７】図６の回路が使用可能にされる前には、その回路へ電圧は供給されておらず、またイネーブル信号は低レベルにある。イネーブル信号が低レベルにあるとトランジスタ４８４は（これはイネーブル信号の反転によって制御されるので）ＯＮになり、その結果線４２８、従ってまた線７２のＲＥＦ信号が接地接続される。低レベルにあるイネーブル信号によりＮＡＮＤゲート４７１の出力は高レベルになり、従ってまた第２のｐ−チャネルトランジスタ４８０と第３のｐ−チャネルトランジスタ４８２が共にＯＦＦになる。第２のｐ−チャネルトランジスタ４８０は弱いフィードバック装置であり、またと第３のｐ−チャネルトランジスタ４８２はプリチャージ装置である。ｐ−チャネルトランジスタ４７６はＯＮであり、従ってＮＡＮＤゲート４７１の第２の入力４７４は高レベルにある。

【００４８】高レベルにあるイネーブル信号によって線が使用可能にされると、ｎ−チャネルトランジスタ４８４がＯＦＦになり、線７２のＲＥＦ信号を解除する。高レベルにあるイネーブル信号によってＮＡＮＤゲート４７１への第１の入力は高レベルになり、その結果ＮＡＮＤゲート４７１の両入力は高レベルになり、従ってＮＡＮＤゲートの出力は低レベルになり、またｐ−チャネルトランジスタ４８２はＯＮになる。ｐ−チャネル・プリチャージトランジスタはかなり大きいので、線７２のＲＥＦ信号を迅速にプルアップすることができる。ｐ−チャネルトランジスタ４８０は、ＮＡＮＤゲート４７１の第２の入力４７４を、この段で高レベルに保持する。ＲＥＦ信号がｎ−チャネルトランジスタ４８６をＯＮにするのに十分なレベルにまで上昇すると、このｎ−チャネルトランジスタが動作を開始してＮＡＮＤゲート４７１の第２の入力４７４を接地させる。ｎ−チャネルトランジスタ４８６はｐ−チャネルトランジスタ４８０の動作を抑制するように十分に大きい。トランジスタ４８６および４８０の相対的寸法に応じた時間後に、ＮＡＮＤゲート４７１の第２の入力４７４は十分に低レベルまで低下し、ＮＡＮＤゲートの出力は高レベルとなり、その結果ｐ−チャネル４８２はＯＦＦとなる。このようにして、ＲＥＦ信号はプリチャージパルスに従属する。この回路中のフィードバックは、好ましくは線７２のＲＥＦ信号をほぼその最終値である約１．５Ｖにプリチャージするように最適化される。

【００４９】本明細書に於いて上に説明したような高速プリチャージ回路がないと、セル装置を流れる電流が低いので、ＲＥＦ信号は約１．５Ｖの最終値まで徐々に上昇する。ＶＲＥＦ信号もまた上に説明したと同様の回路によって高速プリチャージすることが出来るであろう。斯かる付加回路は、電流ミラー回路の出力ノード４２８をプリチャージする上述したプリチャージ回路との組み合わせに於いて、基準回路全体を最終状態にまで迅速に駆動させることになるが、これは高速メモリアクセス時間には望ましいことである。

【図面の簡単な説明】

【図１】基本的フラッシュメモリセルにおいてセルに適
用することのできる種々の信号レベルを示す説明図。

【図２】フラッシュメモリ配列の全体構造のブロック説
明図。

【図３】作動中のフラッシュメモリ配列内の各種のセル
に適用される信号の図表形式での説明図。

【図４】本考案を適用することのできるフラッシュメモ
リ配列の全体構造の略図。

【図５】電流基準回路のブロック図。

【図６】図５の電流基準回路のトランジスタレベルの実
施例を示す図。

【図７】基準回路に対する基準セルの選択を示すグラ
フ。

【符号の説明】

２フラッシュメモリセル４フロートゲートトランジスタ６ビット線１２ゲート電圧スイッチ１４ソース電圧スイッチ回路２５書き込み線２９検知増幅回路３１、５７ビット線スイッチ３２プログラム負荷３８列アドレス５０メモリ配列３００、３０２メモリ副配列３１４、３１６行デコード回路３０４、３０６列デコード回路３０８基準回路３１０スイッチ回路３１２ａ〜３１２ｈ検知増幅器３２０ａ〜３２０ｈ読み取り線３２２ａ〜３２２ｈ読み取り線３２８、３３０出力線４００列整合回路４０２ソースフォローワバイアス回路４０８検知増幅器４１２基準ブロック４１４、４１５基準列選択回路４１６ソースフォローワバイアス回路４２０電流ミラー回路４２４、４２６ダイオード接続ｐ−チャネルトランジ
スタ４３０、４３２、４４４、４４６ｎ−チャネルトラン
ジスタ４５２従属選択トランジスタ４６２対結合トランジスタ４６４制御トランジスタ４７２ＮＡＮＤゲートの入
力

Claims

【実用新案登録請求の範囲】

【請求項１】制御電圧に応答して基準電流を発生する、
単一トランジスタフロートゲートセルで構成された少な
くとも１つの基準セルと、第１の分岐で前記基準電流を受けて、第２の分岐で第１
の整合電流を発生するように接続された第１の電流ミラ
ー回路と、前記第１の整合電流を受けて、前記第１の整合電流によ
って生じる基準レベルを供給するように接続された出力
装置と、前記第１の整合電流から生じた基準レベルを、第１の全
基準レベルから第２の低下基準レベルに選択的に低下さ
せるための分割回路とを備えることを特徴とする基準回
路。
【請求項２】請求項１記載の基準回路に於いて、前記分
割回路が前記第１の全基準レベルの２分の１である第２
の低下基準レベルを生成するための２分割回路であるこ
とを特徴とする基準回路。
【請求項３】請求項２記載の基準回路に於いて、前記出
力装置が出力トランジスタを有し、また前記分割回路が
前記出力トランジスタに並列接続されたトランジスタ
と、並列トランジスタと出力トランジスタの制御端子間
に接続された制御可能な経路を有する制御トランジスタ
とを有し、前記制御トランジスタは制御信号を受け取る
ように接続された制御端子を有し、これにより、前記制
御信号が有効な場合に、前記第１の整合電池の半分は前
記出力トランジスタを流れ、半分は前記並列トランジス
タを流れることを特徴とする基準回路。
【請求項４】請求項１ないし３のいずれかに記載の基準
回路であって、異なる基準電流を発生するように操作可
能な複数の基準セルと、前記基準セルのうちの１つを選
択するための選択回路とを有することを特徴とする基準
回路。
【請求項５】請求項４記載の基準回路に於いて、前記基
準セルが異なるしきい値電圧を有することを特徴とする
基準回路。
【請求項６】請求項４または５に記載の基準回路であっ
て、前記選択回路が主選択段と、従属選択段とを有する
ことを特徴とする基準回路。
【請求項７】請求項１ないし６のいずれかに記載の基準
回路であって、前記第１の電流ミラー回路にバイアスを
かけるためのバイアス回路を有することを特徴とする基
準回路。
【請求項８】請求項１ないし７のいずれかに記載の基準
回路であって、前記基準レベルの生成前に前記第１の電
流ミラー回路の第２の分岐をプリチャージするための予
備のプリチャージ回路を有することを特徴とする基準回
路。
【請求項９】複数の記憶セルを有する記憶装置用の検知
回路であって、この検知回路が基準回路を有し、この基
準回路が、制御電圧に応答して基準電流を発生する、単一トランジ
スタフロートゲートセルで構成された少なくとも１つの
基準セルと、第１の電流ミラー回路であって、その第１の分岐中に於
いて前記基準電流を受けて、その第２の分岐中で第１の
整合電流を発生するように接続された前記第１の電流ミ
ラー回路と、前記第１の整合電流を受けて、前記第１の整合電流から
生じた基準レベルを供給するように接続された出力装置
と、前記第１の整合電流から生じた基準レベルを第１の全基
準レベルから第２の低下基準レベルに選択的に低下させ
るための分岐回路とを有し、前記検知回路が更に、前記基準レベルから基準信号を発
生するために、前記出力装置と接続された入力トランジ
スタを含む第２の電流ミラー回路を有し、前記基準信号を受信するための１つの入力端子と、前記
複数の記憶セルの選択された１つから信号を受信するた
めの別の入力端子と、および前記基準信号と前記記憶セ
ルの選択された１つからの信号との間の差の状態に依存
する検知レベルを発生するための出力端子とを有する検
知増幅器とを有することを特徴とする検知回路。
【請求項１０】前記請求項９に記載の検知回路に於い
て、前記検知増幅器が動的検知増幅器であることを特徴
とする検知回路。
【請求項１１】前記請求項９または１０に記載の検知回
路であって、請求項２乃至８のいずれかにおける基準回
路を有することを特徴とする検知回路。