JP2008071483A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】高速で、データを読出すことのできる不揮発性半導体記憶装置を提供する。
【解決手段】消去状態および書込状態のダミーセル（ＤＭＨ，ＤＭＬ）を用いて、これらのダミーセルを流れる電流の平均電流に対応するダミー電流を１／２電流発生回路（２）により生成し、このダミー電流を、選択ノーマルセル（ＭＣ）を流れるメモリセル電流に対応する電流と電流センス・増幅回路（３）により比較し、その比較結果に従って内部読出データ（ＲＤ）を生成する。
【選択図】図２

Description

この発明は、不揮発性半導体記憶装置に関し、特に、不揮発性半導体記憶装置において高速でデータを読出すための構成に関する。より特定的には、この発明は、絶縁膜に電荷を蓄積する絶縁膜電荷トラップ型メモリセルを有する不揮発性半導体記憶装置のデータ読出のための構成に関する。

情報を不揮発的に記憶するメモリとして、メモリセルを積層ゲート型電界効果トランジスタで構成する一括消去型ＥＥＰＲＯＭ（電気的に書込／消去可能な読出専用メモリ）がある。この一括消去型ＥＥＰＲＯＭにおいては、電荷を周囲から絶縁された例えばポリシリコンで構成されるフローティングゲートに蓄積し、メモリセルトランジスタのしきい値電圧を蓄積電荷量に応じて変更することにより情報を記憶する。

この積層ゲート型電界効果トランジスタを利用する不揮発性メモリセル構造の場合、データの書換時においてフローティングゲートと半導体基板領域の間のトンネル絶縁膜に大きな電気的ストレスが印加され、このトンネル絶縁膜の劣化が生じる。このようなトンネル絶縁膜に欠陥が生じた場合、フローティングゲートに蓄積される電荷がリークし、その記憶データが消失するという可能性がある。

このようなフローティングゲートを電荷蓄積媒体として利用する積層ゲート型電界効果トランジスタセル構造に代えて、絶縁膜に電荷を蓄積する「絶縁膜電荷トラップ型不揮発性メモリセル」が提案されている。

図１２は、従来の絶縁膜電荷トラップ型メモリセルの断面構造を概略的に示す図である。図１２において、絶縁膜電荷トラップ型メモリセルは、半導体基板領域９００表面に形成される埋込拡散層９０１ａおよび９０１ｂと、これらの埋込拡散層９０１ａおよび９０１ｂの間の領域に形成される多層絶縁膜９０３と、多層絶縁膜９０３上に形成される導電層９０４を含む。この拡散層９０１ａおよび９０１ｂは、列方向に延在して形成され、ビット線として用いられる。導電層９０４は、行方向に延在して形成され、ワード線として用いられて行選択信号を伝達し、また、メモリセルのコントロールゲートとして用いられる。

多層絶縁膜９０３は、ワード線方向に延在して配置されるが、図１２においては、１ビットのメモリセルの電荷蓄積領域を強調するために、行方向において、１ビットのメモリセルごとに、この多層絶縁膜９０３が分離されるように示す。

多層絶縁膜９０３は、酸化膜−窒化膜−酸化膜の多層構造を有し、この窒化膜領域に電荷を蓄積する。拡散層９０１ａおよび９０１ｂ上には、隣接メモリセルを分離するためのビット線絶縁膜９０２ａおよび９０２ｂがそれぞれ形成される。

後に詳細に説明するが、隣接ビット線間が、このビット線絶縁膜９０２ａおよび９０２ｂにより分離され、チャネル分離のための絶縁膜は形成されない。チャネル分離は、形成されるチャネルと基板領域との間のＰＮ接合により実現される。

この図１２に示すメモリセル構造に電荷が蓄積される絶縁膜においては、電荷の移動度が小さく、その電荷蓄積領域は極めて局所化される。したがって、図１２において領域ＢＴ１およびＢＴ２で示すように、１つのメモリセルにおいて、２つの電荷蓄積領域ＢＴ１およびＢＴ２を形成することができ、１つのメモリセルで２ビットのデータを記憶することができる。

図１３は、この図１２に示すメモリセルの平面レイアウトを概略的に示す図である。図１３においては、３本のワード線ＷＬ０−ＷＬ２と３本のビット線ＢＬ０−ＢＬ２を代表的に示す。ワード線ＷＬ０−ＷＬ２の各々は、行方向に延在し、それぞれ対応の行に配置されるメモリセルに接続される。ビット線ＢＬ０−ＢＬ２は、それぞれ列方向に延在し、対応の列のメモリセルに接続する。これらのビット線ＢＬ０−ＢＬ２の各々は、行方向において隣接するメモリセルにより共有される。

多層絶縁膜９０３が、ワード線ＷＬ（ＷＬ０−ＷＬ２を代表的に示す）の下部にワード線と平行して行方向に延在して配置される。図１３においては、図１２に示す構成と同様、メモリセルの電荷蓄積領域を強調するために、ビット線の間の領域に、多層絶縁膜９０３により形成される電荷蓄積領域９０５が配置される様に示す。図１３において、斜線で示す領域９０５が、メモリセルの電荷蓄積領域として利用される。したがって、斜線の電荷蓄積領域９０５においてのみ、窒化膜が形成されていてもよい。１つの電荷蓄積領域９０５において、それぞれ記憶データに応じた電荷を蓄積する実効電荷蓄積領域（ＢＴ１およびＢＴ２）が形成される。これらの実効電荷蓄積領域を、以下の説明において、右ビットおよび左ビット領域と称し、これらの領域に格納されるでーたを、それぞれ右ビットおよび左ビットと称す。

ビット線ＢＬ０−ＢＬ２は、それぞれ、隣接メモリセルにより共有されるため、１つのメモリセルに関して、１つのビット線は、データを読出すためのデータ線として利用され、またソース線としても利用される。

図１３に示すように、メモリセル列それぞれに対応して単にビット線が配置されるだけであり、ソース線を専用に必要としない。従来のポリシリコンフローティングゲートに電荷を蓄積する積層ゲート型トランジスタセル構造と異なり、ソース線が不要となり、メモリセルの占有面積を小さくすることができる。たとえば、設計最小寸法をＦで示した場合、ビット線間のピッチは２・Ｆで表わされ、またワード線間のピッチも２・Ｆで表わされる。したがって図１３において破線で示すメモリセル領域９１０は、２Ｆ・２Ｆの面積を占有する。

１つのメモリセル領域９１０により、２ビットのデータが格納されるため、メモリセルの実効的な占有面積が２・Ｆ2となる。さらに、この多層絶縁膜に注入される電子の量を変更することにより、しきい値電圧を多段階に変化させることができ、多値データの記憶が可能となり、メモリセルの実効的な面積をより削減することができる。

すなわち、１つの実効電荷蓄積領域（右ビット領域および左ビット領域それぞれ）に対する電荷注入量が２レベル（プログラム状態／消去状態）の場合には、そのメモリセルの実効的な占有面積が２・Ｆ2であるものの、１つの実効電荷蓄積領域に対する電荷注入量が４レベルに設定される場合には、１つの実効電荷蓄積領域において２ビットデータが格納されるため、１つのメモリセルで４ビットデータが格納され、メモリセルの実効的な占有面積が、１・Ｆ2となる。１つの実効電荷蓄積領域におけるしきい値電荷注入量が８レベルの場合には、メモリセルの実効的占有面積が０．５・Ｆ2となる。

次に、図１４を参照して、データの書込（プログラム）および読出動作について説明する。図１４においては、右ビットおよび左ビット領域ＢＴ１およびＢＴ２それぞれに、２値データが格納される。また、図１４に示すように、多層絶縁膜９０３は、半導体基板領域９００表面に形成される下側酸化膜９０３ａと、この下側酸化膜９０３ａ上に形成される窒化膜９０３ｂと、窒化膜９０３ｂ上に形成される上側酸化膜９０３ｃを含む。この窒化膜９０３ｂの領域に、電荷が蓄積される。

導電層９０４が、メモリセルのコントロールゲートとして機能し、図示しないワード線選択回路からの信号を受ける。

右ビット領域ＢＴ１に対し電子を蓄積する場合には、コントロールゲート（ゲート電極層）９０４に、たとえば９Ｖの電圧を印加し、拡散ビット線領域（不純物領域）９０１ｂに、４．５〜６Ｖの電圧を印加する。拡散ビット線領域（不純物領域）９０１ａを、接地電圧レベルに設定する。この状態においては、ゲート電極層９０４に印加される電圧に従って基板領域９００表面にチャネルが形成され、拡散ビット線領域９０１ｂから拡散ビット線領域９０１ａに電流Ｉが流れる。このチャネル領域を流れる電流Ｉが、ゲート電極層９０４に印加される電圧により垂直方向に加速され、電子が窒化膜９０３ｂに格納される。これにより、右ビット領域ＢＴ１において、電子が蓄積される。窒化膜９０３ｂにおいては、電子の移動度は小さく、この右ビット領域ＢＴ１は、ドレイン領域近傍の領域においてのみ、このドレイン領域に対して自己整合的に形成される。

一方、左ビット領域ＢＴ２に電子を蓄積する場合には、拡散ビット線領域９０１ａに４．５から６Ｖの電圧を印加し、拡散ビット線領域９０１ｂを接地電圧レベルに設定する。ゲート電極層９０４に対しては、９Ｖの電圧を印加する。この場合には、拡散ビット線領域９０１ａから拡散ビット線領域９０１ｂに電流が流れ、ドレイン高電界により生成されたホットエレクトロンが、ゲート電極層９０４に印加される電圧により加速され、窒化膜９０３ｂに格納される。これにより、左ビット領域ＢＴ２に電子が蓄積される。

すなわち、プログラム動作時においては、チャネルホットエレクトロン（ＣＨＥ）が生成されて窒化膜９０３ｂにトラップされる。この電荷蓄積領域に電子が注入された状態をプログラム状態（書き込み状態）と称する。このプログラム状態においては、実効電荷蓄積領域に電子が注入されているため、この領域においてメモリセルのトランジスタのしきい値電圧が高くなる。

データ読出時においては、図１４において矢印で示すように、プログラム動作時と逆方向に、電流Ｉをメモリセルに流す。すなわち、右ビット領域ＢＴ１の記憶データを読出す場合には、拡散ビット線領域９０１ａにたとえば、１．５〜２Ｖの電圧を印加し、拡散ビット線領域９０１ｂは接地電圧レベルに設定する。ゲート電極層９０４へは、たとえば４Ｖの電圧を印加する。この場合、左ビット領域ＢＴ２においては、空乏層の広がりによりパンチスルーが生じており、この左ビット領域ＢＴ２の近傍領域におけるしきい値電圧は、読出電流に対しては何ら影響は及ぼさない。

すなわち、データ読出動作時に、拡散ビット線領域９０１ａから拡散ビット線領域９０１ｂに電流が流れるときに、右ビット領域ＢＴ１に蓄積される電子量に応じて、このチャネル領域を流れる電流量が決定される。これにより、右ビット領域ＢＴ１に格納されたデータを読出すことができる。

一方、左ビット領域ＢＴ２に格納されたデータを読出す場合には、拡散ビット線領域９０１ｂに１．５〜２Ｖの電圧を与え、拡散ビット線領域９０１ａを接地電圧レベルに設定する。ゲート電極層９０４に対しては、４Ｖ程度の電圧を印加する。この場合、右ビット領域ＢＴ１の近傍領域においては、この基板表面領域にはパンチスルーが生じており、空乏層が広がるだけであり、拡散ビット線９０１ｂおよび９０１ａの間には、左ビット領域ＢＴ２に蓄積される電子の量に応じた電流が流れる。この電流量を検出することにより、左ビット領域ＢＴ２に格納されたデータを読出すことができる。

通常、メモリセルにおいて、プログラム時に電流が流れる方向をフォワード方向と称し、データ読出時に電流が流れる方向をリバース方向と称する。図１４において、矢印で示すように、右ビット領域ＢＴ１と左ビット領域ＢＴ２とで、フォワード方向とリバース方向が反対方向となる。

記憶データを消去する動作モードにおいては、種々の消去方法が提案されている。１つは、リバース方向に電流を流してチャネルホットホールを生成し、このチャネルホットホールを窒化膜に注入して、蓄積電子とホットホールとを再結合させて、蓄積電子を中性化する方法である。第２の方法は、窒化膜９０３ｂとゲート電極層９０４の間に電圧を印加し、窒化膜９０３ｂに蓄積された電子を、ゲート電極層９０４を介して引抜く方法である。ゲート電極層９０４はワード線を構成しており、図示しない行選択回路により駆動されるため、この第２の方法においては、行選択回路により電子が結果的に引き抜かれる。第３の方法は、窒化膜９０３ｂとドレイン領域（拡散ビット線）の間で、（バンド間）トンネリング電流により電流を流して電子を窒化膜９０３ｂから引抜く方法である。この消去動作については、いずれの消去方法が用いられてもよい。

図１５は、メモリセルの電気的等価回路およびプログラム動作時の印加電圧を示す図である。図１５においては、２行３列に配列されるメモリセルを代表的に示す。図１５において、メモリセルＭＣは、フローティングゲート型トランジスタで構成される様に示す。このフローティングゲート型トランジスタは、フローティングゲートが、ポリシリコンではなく、窒化膜（９０３ｂ）で形成される。メモリセル行に対応してワード線ＷＬａおよびＷＬｂが配置され、メモリセル列に対応してビット線ＢＬａ−ＢＬｃがそれぞれ配置される。

今、ワード線ＷＬｂとビット線ＢＬｂおよびＢＬｃの間に配置されるメモリセルＭＣ１の右ビット領域ＢＴ１に対するプログラム動作を考える。データの書込（プログラム）は、フォワード方向に電流を流すことにより行われる。この場合には、ビット線ＢＬｃに、４．５から６Ｖの電圧が印加され、ビット線ＢＬｂは、接地電圧レベルに保持される。ビット線ＢＬａはフローティング状態に維持される。ワード線ＷＬａおよびＷＬｂが、それぞれ、０Ｖおよび９Ｖに設定される。この状態においては、メモリセルＭＣ１において、ビット線ＢＬｃからビット線ＢＬｂに電流が流れ、チャネルホットエレクトロンｅが発生し、右ビット領域ＢＴ１に格納される。

メモリセルＭＣ１に行方向において隣接するメモリセルＭＣ２においては、ビット線ＢＬａがフローティング状態にあり、チャネル電流が流れないため、チャネルホットエレクトロンが生成されず、プログラムは、行なわれない。

また、メモリセルＭＣ１に列方向において隣接するメモリセルＭＣ３においては、ワード線ＷＬａが接地電圧レベルに維持されており、メモリセルトランジスタが非導通状態を維持し、チャネル電流が流れず、プログラムは行なわれない。

したがって、ビット線が、行方向において隣接するメモリセルにより共有される構成においても、正確に、プログラム対象のメモリセルに対してのみプログラムを行なうことができる。

図１６は、データ読出時の印加電圧を示す図である。図１６において、メモリセルＭＣ１の右ビット領域ＢＴ１に記憶されるデータを読出す場合には、ビット線ＢＬｂに１．５〜２Ｖの電圧が印加され、ビット線ＢＬｃが接地電圧レベルに設定される。ビット線ＢＬａはフローティング状態に維持される。ワード線ＷＬａおよびＷＬｂがそれぞれ、０Ｖおよび４Ｖに設定される。この状態においては、ビット線ＢＬｂからビット線ＢＬｃに、メモリセルＭＣ１の右ビット領域ＢＴ１に蓄積される電子量に応じた電流Ｉが流れる。この電流Ｉの大きさを検出して、右ビット領域ＢＴ１に格納されたデータを読出す。

この場合、ビット線ＢＬａがフローティング状態であり、メモリセルＭＣ２においては、ビット線ＢＬｂに読出電圧１．５〜２Ｖが印加されても、メモリセルＭＣ２には電流は流れず、正確に、メモリセルＭＣ１の右ビット領域ＢＴ１に記憶するデータに応じた大きさの電流Ｉを流すことができる。

メモリセルＭＣ１の左ビット領域ＢＴ２（左ビット）のデータを読出す場合には、ビット線ＢＬｃに１．５〜２Ｖの電圧が印加され、ビット線ＢＬｂに対し、接地電圧が印加される。

図１７は、従来の不揮発性半導体記憶装置におけるデータ読出部の構成を概略的に示す図である。図１７において、データ読出部は、データ読出時、列選択ゲート９１５を介して選択列に対応するビット線ＢＬに結合され、読出電圧を定電流ＩＲとともに選択ビット線ＢＬに供給する定電流源９２０と、定電流源９２０からの分流Ｉｓにより充電される容量素子９２１と、容量素子９２１の充電電圧に従って内部読出データＲＤを生成する増幅回路９２２を含む。この増幅回路９２２は、たとえば、差動増幅回路で構成され、容量素子９２１の充電電圧を所定の基準電圧と比較し、２値読出データＲＤを生成する。

ビット線ＢＬは、メモリセルＭＣを介して仮想ソース線ＶＳＬに接続される。この仮想ソース線ＶＳＬは隣接列のビット線ＢＬで構成され、データ読出時には、この仮想ソース線ＶＳＬは、接地電圧レベルに維持される。

この図１７に示す内部データ読出部の構成においては、メモリセルＭＣの記憶データに応じて、このビット線ＢＬから仮想ソース線ＶＳＬに流れる電流Ｉｂの大きさが異なる。応じて、容量素子９２１へ供給される電流Ｉｓの大きさも異なる。したがって、メモリセルＭＣの記憶データに応じて、一定期間内での容量素子９２１の充電電圧が異なる。この容量素子９２１の充電電圧を、増幅回路９２２で検知し増幅することにより、内部読出データＲＤを生成する。図１７において、容量素子９２１は、図示しない放電スイッチを介して、データ読出前に、一旦、接地電圧レベルに放電される。

図１８は、図１７に示す容量素子９２１の充電電圧とメモリセルの読出データとの対応関係を概略的に示す図である。図１８において、縦軸に電圧Ｖを示し、、横軸に時間ｔを示す。

選択メモリセルＭＣが消去状態のときには、そのしきい値電圧は低く、比較的大きな電流Ｉｂｅが流れる。したがって、定電流源９２０からの定電流ＩＲのうち、多くの電流がメモリセルＭＣを介して流れるため、容量素子９２１への充電電流Ｉｓｅは小さく、このメモリセルＭＣが消去状態のときには、容量素子９２１の充電電圧Ｖｓｅは緩やかに上昇する。

一方、選択メモリセルＭＣがプログラム状態のときには、そのしきい値電圧は高く、ビット線電流Ｉｂとして、小さな電流Ｉｂｐが流れるだけである。この場合には、定電流源９２０から容量素子９２１へ、比較的大きな電流Ｉｓｐが流れ、容量素子９２１の充電電圧Ｖｓｐが大きく上昇する。

通常、消去状態のメモリセルにおいては、約４０μＡ程度の電流が流れ、一方、プログラム状態のメモリセルにおいては、約５μＡ程度の電流が流れる。

消去状態およびプログラム状態の２状態を正確に判定するために、これらの両者の電圧差が十分大きくなった時点で、増幅回路９２２が活性化される。図１８において、時刻ｔ０において増幅回路９２２が活性化される場合を示す。この時刻ｔ０において、消去状態のデータ読出時と、プログラム状態のメモリセルデータ読出時とで、十分大きな電圧差が生じており、安定にメモリセルの記憶データを読出すことができる。

しかしながら、このメモリセルＭＣを介して流れる電流は、μＡのオーダーであり、したがって、十分なマージンを見込んで正確にデータを読出すためには、時刻ｔ０までの時間、すなわち容量素子９２１の充電時間を十分長くとる必要がある。このため、高速でその読出データを生成することができず、高速アクセスを実現することができないという問題が生じる。

特に、１ビットのメモリセルを選択して、この１ビットのメモリセルが記憶する２ビットデータを内部で連続して読出して外部へ並列に読出す読出シーケンスが利用される場合、このような多値データを高速で読出すことができなくなるという問題が生じる。

このデータの読出時において、容量素子９２１を所定電圧レベルにプリチャージし、この容量素子９２１の充電電圧に従って、選択ビット線に対して電流を供給する構成においても、同様、プログラム状態と消去状態のメモリセルにおいて、容量素子の充電電圧レベルに、十分に差をつけるためには、増幅回路９２２の活性化を遅くする必要があり、同様の問題が生じる。

それゆえ、この発明の目的は、高速でデータを読出すことのできる不揮発性半導体記憶装置を提供することである。

この発明の他の目的は、高速で内部データの読出を行なうことのできる不揮発性多値メモリを提供することである。

この発明の特定的な目的は、高速で内部データを読出すことのできる絶縁膜電荷トラップ型メモリセル構造の不揮発性半導体記憶装置を提供することである。

この発明の第１の観点に係る不揮発性半導体記憶装置は、行列状に配列され、各々が不揮発的にデータを記憶する複数の不揮発性メモリセルを含む。各不揮発性メモリセルは、記憶データに従ってしきい値電圧が設定される絶縁ゲート型トランジスタで構成される。このしきい値電圧は、第１の論理レベルのデータに対応する第１の状態と第２の論理レベルのデータに対応する第２の状態とを少なくとも取る。

この発明の第１の観点に係る不揮発性半導体記憶装置は、さらに、メモリセル列に対して配置され、各々に対応の列のメモリセルが接続される複数のビット線と、データ読出時、選択列のビット線に電流を供給するための読出電流発生回路と、基準電流を発生するための基準電流発生回路を含む。この基準電流は、読出電流発生回路から選択列のビット線に流れる電流に対応する読出電流に関して、第１の状態のメモリセルが選択されたときにビット線を流れる第１の読出電流と第２の状態のメモリセルが選択されたときにビット線を流れる第２の読出電流の平均値の大きさを有する。

この発明の第１の観点に係る不揮発性半導体記憶装置は、さらに、基準電流発生回路からの基準電流と読出電流発生回路からの読出電流とを比較し、該比較結果に応じた信号を生成する比較回路と、この比較回路の出力信号に従って内部読出データを生成する内部読出回路を含む。

第１の観点に係る不揮発性半導体記憶装置において、基準電流発生回路は、第１の状態のしきい値電圧を有する第１のダミーセルと、第２の状態のしきい値電圧を有する第２のダミーセルと、これら第１および第２のダミーセルに電流を供給する電流供給回路と、第１および第２のダミーセルを流れる電流のミラー電流を生成するミラー回路とを含む。この構成において、比較回路は、選択メモリセルを介して電流を読出電流として受け、ミラー回路からの電流との比較動作を行う。

好ましくは、さらに、ミラー電流を選択メモリセルの選択状態への駆動に従って比較回路へ結合する接続回路がさらに設けられる。

好ましくは、第１および第２のダミーセルは、複数の不揮発性メモリセルと整列して配置される。

好ましくは、比較回路は、活性化時、第１および第２の内部ノードを所定電位にプリチャージするためのプリチャージ回路と、活性化時、第１および第２の内部ノードの電位をイコライズするためのイコライズ回路と、これら第１および第２の内部ノードを読出電流および基準電流に従って駆動する電流増幅回路と、第１および第２の内部ノードの電圧を差動的に増幅する差動増幅回路とを含む。イコライズ回路は、プリチャージ回路の非活性化の後に非活性化される。

好ましくは、電流増幅回路は、それぞれのゲートおよび第１の導通端子が第１および第２の内部ノードに対して交差結合される１対の絶縁ゲート型電界効果トランジスタで構成される。

この発明の第２の観点に係る不揮発性半導体記憶装置は、行列状に配列され、各々が不揮発的にデータを記憶する複数の不揮発性メモリセルを含む。各不揮発性メモリセルは、記憶データに従って設定されるしきい値電圧を有する絶縁ゲート型トランジスタで構成される。各メモリセルのしきい値電圧は、少なくとも第１の論理レベルの記憶データに対応する第１のしきい値電圧と、第２の論理レベルの記憶データに対応する第２のしきい値電圧とを取る。

この発明の第２の観点に係る不揮発性半導体記憶装置は、さらに、メモリセル列に対応して配置され、各々に対応の列のメモリセルが接続する複数のビット線と、基準電流を発生する基準電流発生回路を含む。この基準電流は、データ読出時、第１のしきい値電圧を有するメモリセルが選択されたときに該メモリセルを介して流れる第１の電流と第２のしきい値電圧を有するメモリセルが選択されたときに該メモリセルを介して流れる第２の電流との平均の大きさを有する。

この発明の第２の観点に係る不揮発性半導体記憶装置は、さらに、所定の大きさの定電流を発生する定電流発生回路と、選択列のビット線にこの定電流を読出電流として供給しかつ基準電流と読出電流の差に応じた信号を生成する比較回路と、この比較回路の出力信号に従って、内部読出データを生成する内部読出回路とを含む。

好ましくは、基準電流発生回路は、第１のしきい値電圧を有する第１のダミーセルと、第２のしきい値電圧を有する第２のダミーセルと、これら第１および第２のダミーセルに電流を供給しかつ第１および第２のダミーセルを流れる電流のミラー電流を生成する電流供給回路と、この電流供給回路に供給するミラー電流のさらにミラー電流を生成して基準電流を生成するカレントミラー回路とを含む。

好ましくは、比較回路は、活性化時、定電流発生回路からの定電流を第１および第２の内部ノードに供給するプリチャージ回路と、活性化時、第１および第２の内部ノードの電位をイコライズするためのイコライズ回路と、選択列のビット線と第１の内部ノードとの間に結合される第１のトランジスタと、第２の内部ノードと基準電流発生回路の出力ノードとの間に結合される第２のトランジスタとを含む。これら第１および第２のトランジスタが第１および第２の内部ノードに対して交差結合される。基準電流発生回路は、基準電流を、この比較回路から引抜く。

好ましくは、プリチャージ回路およびイコライズ回路は、メモリセルが選択されて所定時間経過後に非活性化される。

また、好ましくは、比較回路においては、さらに、センス活性化信号に応答して活性化され、第１および第２の内部ノードの電圧を差動増幅する差動増幅回路が設けられる。

また、好ましくは、内部データ読出回路は、第１および第２の内部ノードの電圧をさらに検知し、増幅しかつラッチして内部読出データを生成するラッチ型増幅回路を含む。

この発明の第３の観点に係る不揮発性半導体記憶装置は、行列状に配列され、各々が記憶データに従ってしきい値電圧が変化するメモリトランジスタを備える複数の不揮発性メモリセルと、各メモリセル列に対応して配置され、各々に対応の列のメモリセルタ接続する複数のビット線と、選択列のビット線に電流を供給する読出電流供給回路と、基準電流を生成する基準電流発生回路と、選択列のメモリセルを介して流れる電流と基準電流とを比較し、その比較結果を示す信号を生成する比較回路とを含む。

また、好ましくは、ビット線は隣接列のメモリセルにより共有される。この構成において、アドレス信号に従って、選択列に対応して入り地される第１および第２のビット線を選択して、第１のビット線を読出電流供給回路に結合しかつ第２のビット線を電流比較回路に結合する選択回路がさらに設けられる。

好ましくは、不揮発性メモリセルは、絶縁膜に電荷を蓄積する絶縁膜電荷トラップ型メモリセルであり、隣接列のメモリセルがビット線を共有し、データ読出時においてビット線は仮想接地線として用いられる。

この発明の第４の観点に係る不揮発性半導体記憶装置は、行列状に配列され、各々が記憶情報に応じてしきい値電圧が設定されるトランジスタを備えかつ不揮発的に情報を記憶する複数の不揮発性メモリセルと、各メモリセル列に対応して配列され、各々が対応の列のメモリセルに接続されかつ各々が隣接列のメモリセルにより共有される複数のビット線と、選択列のビット線の第１のビット線に結合され、この第１のビット線に電流を供給する電流供給回路と、選択列の第２のビット線に結合され、この第２のビット線を流れる電流に従って内部読出データを生成するセンスアンプを備える。

この発明の第５の観点に係る不揮発性半導体記憶装置は、行列状に配列され、各々が記憶情報に応じてしきい値電圧が設定されるトランジスタを備えかつ不揮発的に情報を記憶する複数の不揮発性メモリセルと、各メモリセル列に対応してかつ隣接列のメモリセルにより共有されるように配列され、各々が対応の列のメモリセルに接続される複数のビット線と、選択列のビット線の第１のビット線に結合され、この第１のビット線に電流を供給する電流供給回路と、この選択列の第２のビット線に結合される参照電源と、第１のビット線に電流供給回路と並列に結合され、与えられた電流に従って内部読出データを生成するセンスアンプを備える。

データ読出時において、電流センス方式で内部データの読出を行なうことにより、容量素子の充電時間が不要となり、高速で内部データの読出を実行することができる。

また、メモリセルの記憶データの２値の中間値の電流を基準電流として生成して、メモリセル選択時に流れる読出電流と比較することにより、正確にメモリセルの記憶データを判定することができる。また、消去状態に対応するデータとプログラム状態に対応するデータに対し、同一マージンを確保することができ、高速かつ安定に読出データの論理レベルを判定することができる。

また、メモリセルを介して第１のビット線から第２のビット線に流れる電流をセンスアンプで検出することにより、正確に選択メモリセルの状態に応じた電流を検出することができ、高速でメモリセルデータを内部で読み出すことができる。

また、電流供給回路と並列にセンスアンプを選択列のビット線に結合し、センスアンプにおいて、電流供給回路からの電流を検出することにより、選択メモリセルを流れる電流に応じた電流をセンスアンプへ供給することができ、高速かつ正確にメモリセルの記憶データを読み出すことができる。

［実施の形態１］
図１は、この発明の実施の形態１に従う不揮発性半導体記憶装置の要部の構成を概略的に示す図である。図１において、メモリセルアレイは、行列状に配列されるノーマルメモリセル（ノーマルセル）ＭＣと、ノーマルセルＭＣと行方向に整列して配置されるダミーセルＤＭを含む。このノーマルセルＭＣおよびダミーセルＤＭの各行に対応してワード線ＷＬが配置される。図１においては、６本のワード線ＷＬ０〜ＷＬ５を代表的に示す。

ノーマルセルＭＣの各列に対応してかつ隣接行のメモリセルに共有されるようにビット線ＢＬが配置される。図１においては、ノーマルビット線ＢＬ０−ＢＬ７を代表的に示す。このビット線ＢＬ７に隣接して、ビット線ＢＬｓが配置される。ダミーセルＤＭの各列に対応してダミービット線ＤＢＬが配置される。図１において、２列にダミーセルＤＭが配置されるため、３本のダミービット線ＤＢＬ０−ＤＢＬ２を示す。

ノーマルセルＭＣとダミーセルＤＭの行方向において隣接する領域においては、非アクセスメモリセルＳＭＣが配置される。この非アクセスメモリセルＳＭＣは、ビット線ＢＬｓに接続される。この非アクセスメモリセルＳＭＣは、有効データの記憶を行わずまた、外部からのアクセスも行われない。非アクセスメモリセルＳＭＣは、ノーマルセルＭＣおよびダミーセルＤＭの配置時において、レイアウトパターンの規則性を維持するために配置される。

後に説明するように、ビット線ＤＢＬ０およびＤＢＬ１の間に接続されるダミーセルＤＭは、その電荷蓄積領域（右ビット領域）ＢＴＲにＬレベルデータを記憶し、ダミービット線ＤＢＬ１およびＤＢＬ２の間に接続されるダミーセルＤＭは、その電荷蓄積領域（左ビット領域）ＢＴＬにＨレベルデータを格納する。ここで、Ｌレベルデータを格納する状態は消去状態（低しきい値電圧状態）に対応し、Ｈレベルデータを記憶する状態はプログラム状態（高しきい値電圧状態）に対応すると仮定する。

この非アクセスメモリセルＳＭＣを配置することにより、ビット線が隣接行のメモリセルにより共有され、ビット線が可動接地線として利用される場合においても、ダミーセルおよびノーマルセルに正確に所望のデータを格納することができる。

また、ダミーセルＤＭとノーマルセルＭＣとを同一アレイ内に配置することにより、これらのダミーセルＤＭおよびノーマルセルの特性を同一とすることができ、また、ダミーセルに供給する電流とノーマルセルに対する供給電流の配線抵抗および配線容量を同一とすることができ、正確に、ダミーセルを利用して、ノーマルセルを流れる電流の平均電流を生成して比較動作を行うことができる。

ワード線ＷＬ０−ＷＬ５それぞれに対応して、図示しないアドレス信号に従って対応のワード船ＷＬ０−ＷＬ５を選択状態へ駆動する行デコード回路ＸＤ０−ＸＤ５が配置される。これらの行デコード回路ＸＤ０−ＸＤ５の電源ノードへは、電源トランジスタＰＧ０およびＰＧ１を介して選択的に書込電圧ＶＷＧおよび読出電圧ＶＲＧが与えられる。これらの電源トランジスタＰＧ０、ＰＧ１は、それぞれ書込指示信号ＷＲＴおよび読出指示信号ＲＥＤに従って選択的に導通状態へ駆動される。

書込電圧ＶＷＧは、消去動作時に選択ワード線に印加される消去電圧を含み、読出電圧ＶＲＧは、データが正確に書込／消去されたかを判定するためのベリファイ電圧を含む。

ビット線ＢＬ０−ＢＬ７およびＢＬｓに対しては、読出選択信号／ＲＡ０−／ＲＡ７および／ＲＡｓに従って導通する読出列選択ゲートＧ０−Ｇ７およびＧｓと書込列選択信号／ＷＡ０−／ＷＡ７および／ＷＡｓに従ってそれぞれ選択的に導通する書込列選択ゲートＷＧ０−ＷＧ７およびＷＧｓが配置される。

読出列選択ゲートは、相補内部読出データ線対ＶＲＤに結合され、書込列選択ゲートＷＧ０−ＷＧ７およびＷＧｓは、相補内部書込データ線対ＶＷＤに結合される。これらの読出列選択ゲートＧ０−Ｇ７およびＧｓは、隣接ビット線を相補内部読出データ線対の互いに異なる読出データ線に結合し、書込列選択ゲートＷＧ０−ＷＧ７およびＷＧｓは、隣接ビット線が互いに異なる内部書込データ線に結合するように配置される。これは、メモリセル選択時において、隣接するビット線対において、一方がデータ線、他方が仮想ソース線として利用されるため、ビット線の接続を切替える必要があるためである。

相補内部書込データ線対ＶＷＤはライト電流スイッチ４に結合され、相補内部読出データ線対ＶＲＤは電流センス・増幅回路３に結合される。書込動作時（プログラム動作時）においては、隣接ビット線の対が同時に選択されてライト電流スイッチ４に結合される。ライト電流スイッチ４は、選択メモリセルの右ビットおよび左ビットのいずれをプログラムするかに応じて、この相補内部書込データ線対へ与える電圧（接地電圧およびプログラム電圧）を設定する。電流センス・増幅回路３も同様、選択メモリセルの右ビットおよび左ビットのいずれを読み出すかに応じて、相補内部読出データ線対ＶＲＤの一方へ読出電流／電圧を与え、他方へ接地電圧を与える。

ダミービット線ＤＢＬ０は、ダミー読出列選択ゲートＴ０を介してダミーセルリード電流供給回路１に結合される。ダミービット線ＤＢＬ０に対して設けられるダミー書込列選択ゲートは非導通状態を維持する。図１においては、ダミー書込列選択ゲートＤＷ０をゲートおよびドレインがフローティング状態のように示す。

ここで、メモリセルの消去方法としては、この窒化膜の蓄積された電子を、コントロールゲートを介して引抜く消去動作が想定される。この消去方法の場合、１つのワード線に接続されるメモリセルが同時に消去される。

ダミービット線ＤＢＬ０およびＤＢＬ１の間に配置されるダミーセルＤＭは、その右ビット領域ＢＴＲにＬレベルデータを格納する。すなわち、ダミービット線ＤＢＬ０およびＤＢＬ１の間に配置されるダミーセルＤＭは、消去状態を維持するため、プログラムのためにメモリセルに電流を流す必要がなく、ダミービット線ＤＢＬ０がプログラム時においてフローティング状態とされても何ら問題は生じない。非アクセスメモリセルＳＭＣは、データを記憶せず、したがって、ダミービット線ＤＢＬ０の電圧レベルをプログラム時にプログラム電圧レベルに設定する必要がなく、従って、ダミービット線ＤＢＬ０がフローティング状態に維持されても、何ら問題は生じない。

ダミービット線ＤＢＬ１は、ダミー読出列選択ゲートＴ１を介して１／２電流発生回路２に結合され、またダミー書込列選択ゲートＤＷ１を介してダミーライト電流発生回路５に結合される。

ダミービット線ＤＢＬ２は、ダミー読出列選択ゲートＴ２を介してダミーセルリード電流供給回路１に結合され、またダミー書込列選択ゲートＤＷ２を介して接地電圧レベルに結合される。

ダミー読出列選択ゲートＴ０−Ｔ２のゲートへは、ダミー読出選択信号／ＲＡＤが与えられ、ダミー書込列選択ゲートＤＷ１およびＤＷ２のゲートへは、ダミー書込列選択信号／ＷＡＤが与えられる。

ダミーライト電流発生回路５は、ダミーセルのプログラム時に、プログラム高電圧を生成する。このダミーセルのプログラム時においては、ダミービット線ＤＢＬ１にプログラム高電圧およびプログラム電流が供給され、ダミービット線ＤＢＬ２が接地電圧レベルに設定される。したがって、これらのダミービット線ＤＢＬ１およびＤＢＬ２の間のダミーセルＤＭにおいてワード線がプログラム電圧レベルに駆動されている場合には、ダミービット線ＤＢＬ１からダミービット線ＤＢＬ２に電流が流れ、その左ビット領域ＢＴＬに電子が注入されて、プログラム状態となる。

ライト電流スイッチ回路４は、選択ノーマルメモリセルの右ビットおよび左ビットのいずれのビットをプログラム状態に設定するかに応じて、相補内部書込データ線対ＶＷＤに対し、一方のデータ線にプログラム高電圧／電流を供給し、他方のデータ線に接地電圧を供給する。

データ読出時において、ダミーセルリード電流供給回路１は、所定の大きさの定電流を供給する。ダミービット線ＤＢＬ０およびＤＢＬ２に、ダミーセルリード電流供給回路１からの電流が流れる。ダミーセルＤＭを介して、ダミービット線ＤＢＬ０およびＤＢＬ２からダミービット線ＤＢＬ１に電流が流れる。したがって、Ｈレベルデータを記憶するダミーセルを流れる電流とＬレベルデータを記憶するダミーセルを流れる電流の和が、ダミービット線ＤＢＬ１に流れる。

１／２電流発生回路２は、このＨレベルデータおよびＬレベルデータを記憶するメモリセルそれぞれを流れる電流の１／２の大きさの電流を生成して電流センス・増幅回路３へ与える。電流センス・増幅回路３は、データ読出時、内部読出データ線に現われた選択メモリセルを流れる電流を１／２電流発生回路２からの電流と比較し、その比較結果に応じて内部読出データＲＤを生成する。

この電流センス・増幅回路３は、電流比較を行なっており、電圧比較に比べて容量素子を充放電する必要がなく、高速で内部読出データＲＤを生成することができる。

図２は、図１に示す不揮発性半導体記憶装置の要部の構成をより具体的に示す図である。図２において、ダミーセルリード電流供給回路１は、基準電圧Ｖｒｅｆをゲートに受けて、ダミービット線ＤＢＬ１およびＤＢＬ２へ、図示しないダミー読出列選択ゲートを介して電流を供給するＮチャネルＭＯＳトランジスタ１７ａおよび１７ｂを含む。ダミービット線ＤＢＬ０およびＤＢＬ２は、それぞれダミーセルＤＭＬおよびＤＭＨを介してダミービット線ＤＢＬ１に結合される。ダミーセルＤＭＬは、Ｌレベルデータを格納し、ダミーセルＤＭＨは、Ｈレベルデータを格納する。このデータ読出時においては、リバース方向でデータの読出が行なわれている。

基準電圧Ｖｒｅｆは、ダミービット線ＤＢＬ０およびＤＢＬ２の電圧振幅を制限するために与えられる。ノーマルセルが接続するビット線に対して電流を供給する電流・センス増幅回路３においても、同様、ビット線電圧振幅制限のために基準電圧Ｖｒｅｆが利用される。

１／２電流発生回路２は、ダミービット線ＤＢＬ１を介して供給される電流を受けるＮチャネルＭＯＳトランジスタ２０ａおよび２０ｂと、これらのＭＯＳトランジスタ２０ａおよび２０ｂとカレントミラー回路を構成するＮチャネルＭＯＳトランジスタ２１と、ＭＯＳトランジスタ２１に電流を供給するＰチャネルＭＯＳトランジスタ２２と、ＭＯＳトランジスタ２２とカレントミラー回路を構成し、電流をノードＮＤＣに供給するＰチャネルＭＯＳトランジスタ２３を含む。ＭＯＳトランジスタ２０ａ、２０ｂおよび２１は、そのサイズ（チャネル幅とチャネル長との比）が等しく、電流駆動力は同じである。

ＭＯＳトランジスタ２０ａおよび２０ｂは、セットノードにダミービット線ＤＢＬ１を介して供給される電流を放電する。ＭＯＳトランジスタ２０ａおよび２０ｂのドレインが、共通にＭＯＳトランジスタ２１のゲートに結合されており、これらＭＯＳトランジスタ２０ａおよび２０ｂを流れる電流の合計の１／２の大きさの電流が、ＭＯＳトランジスタ２１を介して流れる。

このＭＯＳトランジスタ２１は、ＭＯＳトランジスタ２２から電流を供給されており、ＭＯＳトランジスタ２２および２３のサイズが同じであり、ノードＮＤＣへは、ダミービット線ＤＢＬ１を介して流れる電流の１／２の大きさの電流が供給される。したがって、ノードＮＤＣに対しては、この１／２電流発生回路２からＨレベルデータを記憶するダミーセルＤＭＨとＬレベルデータを記憶するダミーセルＤＭＬを介して流れる電流の合計の１／２の電流が流れる。

なお、１／２電流発生回路２において、ＭＯＳトランジスタ２０ａおよび２０ｂが、ＭＯＳトランジスタ２１とミラー比が１／２のカレントミラー回路を構成している。ＭＯＳトランジスタ２０ａおよび２０ｂは１つのＭＯＳトランジスタ（チャネル幅が２倍）で置換されてもよい。ミラー比が１／２のカレントミラー回路が構成されればよい。

電流センス・増幅回路３は、一定の電流を供給する定電流源１０と、定電流源１０からの電流を内部読出データ線ＶＲＤａに供給するＮチャネルＭＯＳトランジスタ１１を含む。このＭＯＳトランジスタ１１のゲートには、基準電圧Ｖｒｅｆが与えられる。基準電圧ＶｒｅｆをＭＯＳトランジスタ１１のゲートへ与えることにより、内部読出データ線ＶＲＤａから選択ビット線ＢＬに供給される電流を制限し、かつこの選択ビット線ＢＬの電圧レベルが上昇するのを防止する。

ビット線ＢＬと仮想ソース線ＶＳＬ（ビット線ＢＬ）の間にノーマルセルＭＣが接続される。ビット線ＢＬが、図示しない読出列選択ゲートを介して内部読出データ線ＶＲＤａに接続され、仮想ソース線ＶＳＬが、図示しない読出列選択ゲートを介して内部読出データ線ＶＲＤｂに接続される。内部読出データ線ＶＲＤａおよびＶＲＤｂが図１に示す内部読出データ線対ＶＲＤを構成する。

ビット線ＢＬおよび仮想ソース線ＶＳＬと内部読出データ線ＶＲＤａおよびＶＲＤｂの接続が、ノーマルセルＭＣの右ビットおよび左ビットのいずれを読出すかに応じて切換えられる。たとえば、列アドレス信号の最下位ビットを用いて生成される右ビット／左ビット指示信号に基いて、その接続が切換えられる。図２においては、図を簡略化するために、この右ビット／左ビットに従って内部読出データ線ＶＲＤａおよびＶＲＤｂに対する接続を切換えるためのマルチプレクサの構成は示していない。このようなマルチプレクサは、２つの並列に接続されるＭＯＳトランジスタを用い、これらのＭＯＳトランジスタの列へ右ビット／左ビット指示信号を与えることにより、たとえば実現される。

電流センス・増幅回路３は、さらに、ノードＮＤＡおよびＮＤＢを介して供給される電流を増幅して、内部ノードＮＤＡＡおよびＮＤＢＢをその増幅結果に応じて駆動する電流増幅回路１２と、内部ノードＮＤＡＡおよびＮＤＢＢをイコライズ指示信号ＥＱ２に従ってイコライズするＮチャネルＭＯＳトランジスタ１３と、イコライズ指示信号ＥＱ１に従って内部ノードＮＤＡＡおよびＮＤＢＢを接地電圧レベルにプリチャージするプリチャージ回路１４と、センス活性化指示信号／ＳＥに従って内部ノードＮＤＡＡおよびＮＤＢＢの電位を差動増幅する差動増幅回路１５を含む。

電流増幅回路１２は、ノードＮＤＡおよびＮＤＡＡの間に接続されかつそのゲートが内部ノードＮＤＢＢに接続されるＰチャネルＭＯＳトランジスタ１２ａと、ノードＮＤＢおよびＮＤＢＢの間に接続されかつそのゲートがノードＮＤＡＡに接続されるＰチャネルＭＯＳトランジスタ１２ｂを含む。

プリチャージ回路１４は、イコライズ指示信号ＥＱ１の活性化時導通し、内部ノードＮＤＡＡおよびＮＤＢＢにそれぞれ接地電圧を伝達するＮチャネルＭＯＳトランジスタ１４ａおよび１４ｂを含む。

差動増幅回路１５は、基準電圧ＶＲＥＦをゲートに受けて電源ノードから一定の電流を供給するＰチャネルＭＯＳトランジスタ１５ａと、センス活性化指示信号／ＳＥの活性化時導通し、ＭＯＳトランジスタ１５ａからの電流を伝達するＰチャネルＭＯＳトランジスタ１５ｂと、ＭＯＳトランジスタ１５ｂと内部ノードＮＤＡＡの間に接続されかつそのゲートが内部ノードＮＤＢＢに接続されるＰチャネルＭＯＳトランジスタ１５ｃと、ＭＯＳトランジスタ１５ｂと内部ノードＮＤＢＢの間に接続されかつそのゲートが内部ノードＮＤＡＡに接続されるＰチャネルＭＯＳトランジスタ１５ｄを含む。

この差動増幅回路１５は、活性化時、内部ノードＮＤＡＡおよびＮＤＢＢの高電位の内部ノードの電位を電源電圧レベルに上昇させる。低電位の内部ノードは、電流増幅回路１２により、その電位レベルが駆動される。

電源増幅回路１２に含まれるＭＯＳトランジスタ１２ａおよび１２ｂは、ローＶｔｈトランジスタであり、そのしきい値電圧の絶対値は十分小さくされる。ノードＮＤＢは、ノードＮＤＣに、ワード線選択イネーブル信号ＷＬＥに応答して導通するＮチャネルＭＯＳトランジスタ１８を介して接続される。ワード線選択イネーブル信号ＷＬＥに応答して、行選択回路の出力信号が活性化されて、選択ワード線の電圧レベルが所定電圧レベルに駆動される。

このＭＯＳトランジスタ１８は、ノードＮＤＡおよびＮＤＢに、ほぼ同一のタイミングで電流が流入するのを実現するために設けられる。しかしながら、図１に示すように、ダミーセルＤＭＬおよびＤＭＨが、ノーマルセルＭＣと同一アレイ内に配置され、これらのダミーセルＤＭＨおよびＤＭＬが、ワード線ＷＬの選択状態への駆動に応答して選択されて電流を流す場合には、このＭＯＳトランジスタ１８は特に、設けられなくてもよい。

電流センス・増幅回路３は、さらに、ラッチセンスイネーブル信号ＬＳに応答して内部ノードＮＤＡＡおよびＮＤＢＢをラッチ型センスアンプ１７から分離する分離ゲート１６を含む。ラッチ型センスアンプ１７は、その構成は後に説明するが、交差結合されるＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタを含む。このラッチ型センスアンプ１７は、分離ゲート１６が非導通状態となると活性化されて、いわゆる「電荷閉込め方式」でセンス動作を行ない、増幅した信号をラッチして内部読出データＲＤを生成する。

図３は、図２に示す不揮発性半導体記憶装置の動作を示すタイミング図である。以下、図３を参照して、図２に示す不揮発性半導体記憶装置の動作について説明する。

スタンバイ状態時においてはイコライズ指示信号ＥＱ１およびＥＱ２はＨレベルであり、またラッチセンスイネーブル信号ＬＳもＨレベルである。内部ノードＮＤＡＡおよびＮＤＢＢはともに接地電圧レベルである。ノードＮＤＡおよびＮＤＢはともに接地電圧レベルであるため、電流増幅回路１２におけるＭＯＳトランジスタ１２ａおよび１２ｂは非導通状態にある。

時刻Ｔ１においてワード線ＷＬが選択されて、その電圧レベルが上昇する。また、列選択信号に従って選択列に対応するビット線ＢＬが選択されまたダミービット線ＤＢＬ０およびＤＢＬ２も選択されてこれらのビット線ＢＬおよびＤＢＬ０およびＤＢＬ２に電流が供給される。この電流供給に従って、ビット線ＢＬ、ＤＢＬ０およびＤＢＬ２の電圧レベルが上昇し、最大、基準電圧Ｖｒｅｆ−Ｖｔｈのレベルに到達する。ここで、Ｖｔｈは、基準電圧Ｖｒｅｆをゲートに受けるトランジスタ１１のしきい値電圧を示す。この状態においても、イコライズ指示信号ＥＱ１およびＥＱ２はともにＨレベルであり、ＭＯＳトランジスタ１３、１４ａおよび１４ｂは導通状態にあり、内部ノードＮＤＡＡおよびＮＤＢＢは接地電圧レベルに維持される。

ワード線ＷＬが選択状態へ駆動されると、ノーマルセルＭＣから仮想ソース線ＶＳＬを介して内部読出データ線ＶＲＤｂにその記憶データに応じた電流が流れ、ノードＮＤＡの電圧レベルが上昇する。また、仮想ビット線ＤＢＬ１には、ダミーセルＤＭＨおよびＤＭＬを流れる電流の合計電流が流れる。

１／２電流発生回路２において、ＭＯＳトランジスタ２０ａおよび２０ｂを流れる電流の１／２の大きさの電流が、ＭＯＳトランジスタ２１、２２および２３により生成されてノードＮＤＣに供給される。ワード線選択イネーブル信号ＷＬＥは選択状態にあるため、また、ノードＮＤＢへ１／２電流発生回路２からの電流が供給されて、その電位レベルが上昇する。ＭＯＳトランジスタ１２ａおよび１２ｂがともに導通し、また、内部ノードＮＤＡＡおよびＮＤＢＢが接地電圧レベルに維持されるため、ＭＯＳトランジスタ１２ａおよび１２ｂの駆動電流は異なるものの、ノードＮＤＡおよびＮＤＢの電圧レベルは、同一電圧レベルに維持される。

時刻Ｔ２においてイコライズ指示信号ＥＱ１がＬレベルとなり、プリチャージ回路１４が非活性化される。一方、イコライズ指示信号ＥＱ２はＨレベルを維持し、イコライズ用のＭＯＳトランジスタ１３は導通状態を維持する。したがって内部ノードＮＤＡＡおよびＮＤＢＢは、ノードＮＤＡおよびＮＤＢから供給される電流に従って同じ速度でその電圧レベルが上昇する。一方、ノードＮＤＡおよびＮＤＢは、その供給電流が異なり、また電流増幅回路１２の駆動電流が内部ノードＮＤＡＡおよびＮＤＢＢに分流される。

ＭＯＳトランジスタ１２ａおよび１２ｂは、イコライズトランジスタ１３によりドレイン電圧が同じであるものの、ノードＮＤＡおよびＮＤＢがソースとして機能するため、ゲート／ソース間電圧が異なり、これらのＭＯＳトランジスタ１２ａおよび１２ｂの駆動電流が異なり、ノードＮＤＡおよびＮＤＢにおいては、まだ、ノーマルセルＭＣの記憶データに応じて電圧差は生じない。ノードＮＤＡおよびＮＤＢは、供給電流に従って、それぞれの電圧レベルが上昇する。

時刻Ｔ３においてイコライズ指示信号ＥＱ２をＬレベルに設定し、イコライズ用ＭＯＳトランジスタ１３を非導通状態に設定する。内部ノードＮＤＡＡおよびＮＤＢＢは、その電圧レベルが少し上昇しており、電流増幅回路１２のＭＯＳトランジスタ１２ａおよび１２ｂは、ノードＮＤＡおよびＮＤＢに供給される電流に従ってその電圧レベルが変化する。

例えば、ノードＮＤＡに供給される電流が、ノードＮＤＢに供給される電流よりも少ない場合には、内部ノードＮＤＡＡの電圧レベルは、内部ノードＮＤＢＢよりも低くなり、ＭＯＳトランジスタ１２ｂのコンダクタンスがＭＯＳトランジスタ１２ａのコンダクタンスより大きくなり、内部ノードＮＤＢＢの電圧レベルが上昇し、応じてＭＯＳトランジスタ１２ａのコンダクタンスが低下する。このフィードバック動作により、ＭＯＳトランジスタ１２ａおよび１２ｂの駆動電流がノードＮＤＡおよびＮＤＢに供給される電流に応じて変化し、内部ノードＮＤＡＡおよびＮＤＢＢの間に大きな電圧差が生じる。

時刻Ｔ４において、センス活性化指示信号／ＳＥをＬレベルに立下げ、差動増幅回路１５を活性化する。応じて、ＭＯＳトランジスタ１５ｃおよび１５ｄにより、内部ノードＮＤＡＡおよびＮＤＢＢの高電位の内部ノードの電圧レベルが、電源電圧レベルにまで駆動される。このセンス増幅回路１５の駆動電流は、基準電圧ＶＲＥＦにより決定されており、そのセンス速度を比較的遅くすることにより、内部ノードＮＤＡＡおよびＮＤＢＢに生じた微小電位差を、安定にかつ正確に差動増幅することができる。

また、イコライズ指示信号ＥＱ１が活性化されて、所定時間経過後に、イコライズ指示信号ＥＱ２を非活性化しているのは、内部ノードＮＤＡＡおよびＮＤＢＢの電圧レベルを上昇させ、この電流増幅回路１２のＭＯＳトランジスタ１２ａおよび１２ｂに、正確に、供給電流に従って内部ノードの電位レベルを設定させるためである。たとえば、内部ノードＮＤＡＡおよびＮＤＢＢがともに接地電圧レベルのときに、ノードＮＤＡおよびＮＤＢからの駆動電流に従って電流増幅回路１２が動作を行なった場合、内部ノードＮＤＡＡおよびＮＤＢＢの電圧レベルが、初期突入電流により、誤った状態に設定される可能性がある。

時刻Ｔ５において、内部ノードＮＤＡＡおよびＮＤＢＢの電位差が十分に拡大されると、ラッチセンスイネーブル信号ＬＳをＬレベルに駆動し、分離ゲート１６を非導通状態とし、ラッチ型センスアンプ１７を内部ノードＮＤＡＡおよびＮＤＢＢから分離する。このラッチセンスイネーブル信号ＬＳの立下りに応答して、ラッチ型センスアンプ１７がまた活性化され、内部ノードＮＤＡＡおよびＮＤＢＢから供給された電荷に従って充電された内部ノードの電圧レベルにしたがってセンス、増幅およびラッチ動作を行なって内部読出データＲＤを生成する。

内部読出データ生成期間中においても、内部ノードＮＤＡおよびＮＤＢには電流が供給される。ノードＮＤＡの電圧レベルは、基準電圧Ｖｒｅｆにより、その上限が決定される。一方、ノードＮＤＢに対しては、１／２電流発生回路２からの電流に従ってその電圧レベルが上昇する。したがって、このワード線イネーブル信号ＷＥＬＥに代えて、ＭＯＳトランジスタ１８のゲートへ基準電圧Ｖｒｅｆが与えられてもよく、また、この１／２電流発生回路２においてＭＯＳトランジスタ２３と直列に、基準電圧Ｖｒｅｆをゲートに受けるＮチャネルＭＯＳトランジスタが設けられていてもよい。

ノードＮＤＡおよびＮＤＢの電圧レベルが上昇しても、内部ノードの電圧レベルよりも高くなると、電流増幅回路１２においてＭＯＳトランジスタ１２ａおよび１２ｂが非導通状態となり、内部ノードＮＤＡＡおよびＮＤＢＢの電圧レベルに対して悪影響は及ぼさない。

選択ノーマルセルＭＣが消去状態にあり、１／２電流発生回路２が供給する電流よりも大きな電流を供給する場合、ノードＮＤＡの電圧レベルの上限は基準電圧Ｖｒｅｆにより決定されるため、センス期間が長くなると、ノードＮＤＢの電圧レベルが、１／２電流発生回路２からの供給電流により、ノードＮＤＡよりも高くなることが考えられる。しかしながら、このような場合において、内部ノードＮＤＡＡがこの場合においては、電源電圧レベルに駆動されており、ＭＯＳトランジスタ１２ｂが非導通状態とされるため、内部ノードＮＤＡＡおよびＮＤＢＢの電圧レベルに対しては、このような電圧レベルの反転は、何ら影響を及ぼすことはなく、ラッチセンスイネーブル信号ＬＳに従って、正確に、これらの駆動電流差に対応する内部読出データＲＤを生成することができる。

内部読出データＲＤは、電源電圧レベルと接地電圧レベルの相補データであり、図示しない出力回路においてバッファ処理されて外部読出データが生成される。

これらの一連の動作が完了すると、ラッチ型センスアンプ１７が非活性化され、また選択ワード線が非選択状態へ駆動される。これにより、内部ノードＮＤＡＡおよびＮＤＢＢは、プリチャージ回路１４およびイコライズ用のＭＯＳトランジスタ１３により接地電圧レベルに駆動され、またノードＮＤＡおよびＮＤＢが、この電流増幅回路１２を介して、接地電圧レベルに初期化される。

また、列選択信号が非活性化されると、内部読出データ線ＶＲＤａおよびＶＲＤｂは、ビット線ＢＬおよび仮想ソース線ＶＳＬから分離される。ダミービット線ＤＢＬ１が、ダミーセルＤＭＨおよびＤＭから、図示しない読出列選択ゲートにより分離され、電流が流れないため、１／２電流発生回路２からノードＮＤＣへの供給電流は遮断される。

図４は、図２に示すラッチ型センスアンプ１７の構成の一例を示す図である。図４において、ラッチ型センスアンプ１７は、電源ノードに結合され、かつゲートに基準電圧ＶＲＥＦ１を受けるＰチャネルＭＯＳトランジスタ１７ａと、ＭＯＳトランジスタ１７ａと直列に接続され、かつゲートに補のラッチセンスイネーブル信号／ＬＳを受けるＰチャネルＭＯＳトランジスタ１７ｂと、ゲートおよびドレインが交差結合されるＰチャネルＭＯＳトランジスタ１７ｃおよび１７ｄと、ゲートおよびドレインが交差結合されるＮチャネルＭＯＳトランジスタ１７ｅおよび１７ｆと、補のラッチセンスイネーブル信号／ＬＳがＬレベルのときに活性化され、内部ノードＮＤＤＡおよびＮＤＤＢの電圧レベルを反転して内部読出データビットＺＲＤｉおよびＲＤｉを生成するトライステートインバータバッファ１７ｇおよび１７ｈを含む。

ＭＯＳトランジスタ１７ｃおよび１７ｅはドレインがノードＮＤＤＡに接続されゲートがノードＮＤＤＢに接続される。ＭＯＳトランジスタ１７ｆおよび１７ｄは、ゲートがノードＮＤＤＡに接続され、かつドレインがノードＮＤＤＢに接続される。

この図４に示すラッチ型センスアンプ１７の構成においては、ラッチセンスイネーブル信号ＬＳがＨレベルのときには分離ゲート１６が導通状態にあり、ノードＮＤＤＡおよびＮＤＤＢは、それぞれ内部ノードＮＤＡＡおよびＮＤＢＢに電気的に接続される。したがって、これらの内部ノードＮＤＤＡおよびＮＤＤＢは、接地電圧レベルにプリチャージされる。ラッチセンスイネーブル信号ＬＳがＨレベルのときには、ＭＯＳトランジスタ１７ｂは非導通状態であり、またトライステートインバータバッファ１７ｇおよび１７ｈは非活性状態にある。内部読出データビットＺＲＤｉおよびＲＤｉは、図示しないプルアップ抵抗またはプリチャージ回路により、電源電圧レベルに維持される。

ラッチセンスイネーブル信号ＬＳがＬレベルとなると、分離ゲート１６が非導通状態となり、ノードＮＤＤＡおよびＮＤＤＢに、ノードＮＤＡＡおよびＮＤＢＢから伝達された電荷が閉じ込められる。このラッチセンスイネーブル信号ＬＳがＬレベルとなると、ＭＯＳトランジスタ１７ｂが導通し、ＭＯＳトランジスタ１７ｃ−１７ｆによるセンスアンプが活性化されて、内部ノードＮＤＤＡおよびＮＤＤＢの電圧レベルを差動増幅しかつラッチする。

また、ラッチセンスイネーブル信号ＬＳがＬレベルとなると、トライステートインバータバッファ１７ｇおよび１７ｈが活性化され、この内部ノードＮＤＤＡおよびＮＤＤＢの電圧レベルに従って内部読出データビットＺＲＤｉおよびＲＤｉを生成する。

内部読出データの読出サイクルが完了すると、ラッチセンスイネーブル信号ＬＳがＨレベルとなり、ＭＯＳトランジスタ１７ｂが非導通状態となり、またトライステートインバータバッファ１７ｇおよび１７ｈが非活性化される。内部ノードＮＤＤＡおよびＮＤＤＢは、内部ノードＮＤＡＡおよびＮＤＢＢを介して、図２に示すイコライズ用ＭＯＳトランジスタ１３およびプリチャージ回路１４により接地電圧レベルにプリチャージされる。

このラッチ型センスアンプ１７において、基準電圧ＶＲＥＦ１により動作電流が決定されており、このラッチ型センスアンプ１７は、差動増幅回路１５よりも高速でセンス動作を行って内部読出データを生成する。

以上のように、この発明の実施の形態１に従えば、消去状態およびプログラム状態のメモリセルを流れる電流の平均値の大きさの電流をダミーセルを用いて生成し、この平均電流を選択ノーマルセルを流れる電流と比較し、その電流の大小に従って内部読出データを生成しており、電流センス方式に従って内部読出データが生成されており、高速で内部読出データを生成することができる。

また、カレントミラー回路を用いて平均電流を生成しており、正確に消去状態およびプログラム状態のメモリセルを流れる電流の平均値の大きさの電流を生成することができる。

また、ダミーセルをノーマルセルと同一アレイ内に配置することにより、このダミーセルの特性をノーマルセルと同じとすることができ、正確に平均電流を生成することができる。また、ノーマルセルの電流に対する配線容量等の条件とダミーセルに対する配線容量等の条件とを容易に同一とすることができ、正確に平均電流に従って、ノーマルセルの読出電流との大小比較を行って内部読出データを生成することができる。

［実施の形態２］
図５は、この発明の実施の形態２に従う不揮発性半導体記憶装置の要部の構成を概略的に示す図である。図５に示す構成は、以下の点において、図１に示す構成と異なっている。すなわち、データ読出時において、ダミービット線ＤＢＬ０およびＤＢＬ２にダミーリード電流ｉを供給し、かつこの平均電流ｉ／２を生成して電流・増幅回路３へ伝達する基準電流発生回路３０が設けられる。また、ダミービット線ＤＢＬ１は、データ読出時、読出絶縁体ゲートＤ１を介して接地ノードに結合される。他の構成は、図１に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

この図５に示す構成においては、データ読出時において、ダミービット線ＤＢＬ１が接地ノードに結合される。基準電流発生回路３０は、ダミーリード電流ｉをＨレベルデータを格納するダミーセル（ＤＭＨ）とＬレベルデータを格納するダミーセル（ＤＭＬ）が接続するビット線へ供給する。したがって、この基準電流発生回路３０からのダミーリード電流ｉは、Ｈレベルデータを記憶するメモリセルおよびＬレベルデータを記憶するメモリセル両者を流れる電流の総和となる。この基準電流発生回路３０は、ダミーリード電流ｉの平均値の電流ｉ／２を生成して、電流センス・増幅回路３へ与える。電流センス・増幅回路３は、データ読出時、内部読出データ線ＶＲＤを流れる電流と、基準電流発生回路３０からの平均電流ｉ／２とを比較し、その比較結果に従って内部読出データＲＤを生成する。

図６は、図５に示す不揮発性半導体記憶装置の要部の構成をより具体的に示す図である。図６に示す構成においては、基準電流発生回路３０は、ダミーセルＤＭＨおよびＤＭＬへダミーリード電流Ｉ（＝ｉ）を供給し、このダミーリード電流Ｉのミラー比１／２のミラー電流をノードＮＤＣを介して電流センス・増幅回路３へ供給する。ダミーセルＤＭＨおよびＤＭＬは、ダミービット線ＤＢＬ０を介して接地ノードに結合される（データ読出時）。従って、ダミーリード電流Ｉは、ダミーセルＤＭＨおよびＤＭＬを介して流れる電流をそれぞれＩｈおよびＩｌとすると、次式で表される：Ｉ＝Ｉｈ＋Ｉｌ。

基準電流発生回路３０は、ゲートおよびドレインが共通に結合されかつ電源ノードから電流を供給するＰチャネルＭＯＳトランジスタ３０ａおよび３０ｂと、これらのＭＯＳトランジスタ３０ａおよび３０ｂとカレントミラー回路を構成するＰチャネルＭＯＳトランジスタ３０ｃを含む。

これらのＭＯＳトランジスタ３０ａ−３０ｃは同じサイズを有し、ＭＯＳトランジスタ３０ｃが、ミラー比１／２の電流、すなわちＩ／２＝（Ｉｈ＋Ｉｌ）／２の電流をノードＮＤＣへ供給する。

基準電流発生回路３０は、サイズの異なるＭＯＳトランジスタにより構成されてもよい。ダミーリード電流Ｉのミラー比１／２のミラー電流を生成することができればよい。

この基準電流発生回路３０からの電流Ｉが、ダミービット線ＤＢＬ０およびＤＢＬ２へ供給される。ダミービット線ＤＬＢ２には、Ｈレベルデータを記憶するダミーセルＤＭＨが接続され、ダミービット線ＤＢＬ０には、Ｌレベルデータを記憶するダミーセルＤＭＬが接続される。したがって、これらの記憶データに応じてダミービット線ＤＢＬ２へは、電流Ｉｈが流れ、ダミービット線ＤＢＬ０には、電流Ｉｌが流れる。

ノーマルセルＭＣは、その記憶データに応じてメモリセル電流Ｉｍを、仮想ソース線ＶＳＬ（ビット線ＢＬ）を介して内部読出データ線ＶＲＤｂへ供給する。電流センス・増幅回路３は、このメモリセル電流Ｉｍと基準電流発生回路３０からのミラー電流（平均電流）（Ｉｈ＋Ｉｌ）／２の大小を比較し、その比較結果に従って内部読出データＲＤを生成する。電流センス・増幅回路３の構成は、図２に示す構成と同じであるり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

この図６に示す構成においては、基準電流発生回路３０は、ダミーセルＤＭＨおよびＤＭＬを介して流れる電流ＩｈおよびＩｌを供給しかつそのミラー電流を生成している。図２に示す構成においては、ダミーセルＤＭＨおよびＤＭＬを介してダミービット線ＤＢＬ０に流入した電流Ｉｈ＋Ｉｌのミラー電流を生成している。したがって、図２および図６に示す構成においては、この基準電流として、ダミーリード電流供給側の電流を利用するかダミーセルを流れた後の電流を利用するかの違いがあるだけである。この図６に示す構成においても、ダミーセルＤＭＨおよびＤＭＬを介して流れる電流の平均電流が生成されて電流センス・増幅回路３へ与えられている。したがって、この電流センス・増幅回路３の内部データ読出動作は、図１および図２に示す構成と同じであり、図３に示す動作波形と同様の動作が電流センス・増幅回路３において行なわれて内部データの読出が行なわれる。

この図５および図６に示す構成においても、メモリセルＭＣを介して流れるメモリセル電流Ｉｍは、基準電流発生回路３０からの基準電流（平均電流）（Ｉｈ＋Ｉｌ）／２よりも大きいかまたは小さいかであり、この電流の大小に応じて内部読出データが生成される。これにより、電流センス方式に従って高速で内部読出データを生成することができる。

従って、この発明の実施の形態２においても実施の形態と同様の効果を得ることができる。

［実施の形態３］
図７は、この発明の実施の形態３に従う不揮発性半導体装置の要部の構成を示す図である。図７において、電流センス・増幅回路３は、先の実施の形態１および２と同様の構成を有する。しかしながら、この電流センス・増幅回路３は、先の実施の形態１および２と異なり、内部読出データ線ＶＲＤａを流れる電流を減算回路４５から供給される電流と比較する。すなわち、この図７に示す構成においては、電流センス・増幅回路３は、基準電流から、メモリセルを流れる電流を引いた電流を、比較対象として利用とする。

この実施の形態３においても、ダミーセルＤＭとノーマルセルＭＣとは同一アレイ内に整列して配置される。実施の形態３におけるメモリセルアレイの構成は、図１または図５に示すメモリセルアレイの構成と同じである。

内部読出データ線ＶＲＤａおよびＶＲＤｂは、それぞれ、ビット線ＢＬおよび仮想ソース線ＶＳＬに接続される。これらの内部読出データ線ＶＲＤａおよびＶＲＤｂとビット線ＢＬおよび仮想ソース線ＶＳＬの接続は、右ビットおよび左ビットのいずれのデータを読出すかに応じてその接続が切換えられる。電流センス・増幅回路３は、その構成は実施の形態１および２と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

電流源１０およびＭＯＳトランジスタ１１から供給されるセルリード電流ＩｒのうちメモリセルＭＣを流れる電流Ｉｍを除いた電流（以下、残存電流と称す）Ｉｒ−Ｉｍを比較対象とするために、ダミーセルＤＭＨおよびＤＭＬを流れる電流の平均電流を生成する電流発生回路４０と、この電流発生回路４０が発生する平均電流Ｉｄと基準電流Ｉｒの差を生成して電流センス・増幅回路３へ与える減算回路４５が設けられる。

この実施の形態３においても、Ｈレベルデータを格納するダミーセルＤＭＨおよびＬレベルデータを格納するダミーセルＤＭＬが用いられる。ダミーセルＤＭＨは、選択時、電流Ｉｈをダミービット線ＤＢＬ１に流し、ダミーセルＤＭＬは選択時、ダミーセル電流Ｉｌをダミービット線ＤＢＬ１に流す。

電流発生回路４０は、電源ノードに接続されかつそのゲートおよびドレインが相互接続されるＰチャネルＭＯＳトランジスタ４０ａおよび４０ｂと、これらのＭＯＳトランジスタ４０ａおよび４０ｂとカレントミラー回路を構成するＰチャネルＭＯＳトランジスタ４０ｃと、ＭＯＳトランジスタ４０ａおよび４０ｂの供給電流を受けかつゲートに基準電圧Ｖｒｅｆを受けるＮチャネルＭＯＳトランジスタ４０ｄと、ＭＯＳトランジスタ４０ａおよび４０ｂからの電流を受けかつそのゲートに基準電圧Ｖｒｅｆを受けるＮチャネルＭＯＳトランジスタ４０ｅを含む。

これらのＭＯＳトランジスタ４０ｄおよび４０ｅからの電流が、ダミービット線ＤＢＬ２およびＤＢＬ０を介してダミーセルＤＭＨおよびＤＭＬに供給される。図７においては、これらのダミービット線ＤＢＬ０およびＤＢＬ２が選択時、共通に接続されるように示す。しかしながら、これらのダミービット線ＤＢＬ０およびＤＢＬ２へは、選択時、それぞれ別々にＭＯＳトランジスタ４０ｄおよび４０ｅにより電流が供給されてもよい。これらのＭＯＳトランジスタ４０ｄおよび４０ｅは、基準電圧Ｖｒｅｆに従ってダミービット線ＤＢＬ０およびＤＢＬ２の電圧レベルが、電圧Ｖｒｅｆ−Ｖｔｈレベル以上に上昇するのを防止する。これにより、ノーマルセルに流れる電流のダミー電流を正確に生成することができる。ここで、Ｖｔｈは、ＭＯＳトランジスタ４０ｄおよび４０ｅのしきい値電圧を示す。

この電流発生回路４０において、ＭＯＳトランジスタ４０ａ−４０ｃは、同一のサイズを有し、ＭＯＳトランジスタ４０ｃには、これらのＭＯＳトランジスタ４０ａおよび４０ｂが供給する電流の１／２の大きさの電流が流れる。ＭＯＳトランジスタ４０ｄおよび４０ｅを介して、ダミーセルＤＭＨおよびＤＭＬを流れる電流ＩｈおよびＩｌが供給される。ＭＯＳトランジスタ４０ａ−４０ｃは、ミラー比１／２のカレントミラー回路を構成している。したがって、この電流発生回路４０からノードＮＤＣには、ＭＯＳトランジスタ４０ｃを介して平均値電流Ｉｄ＝（Ｉｈ＋Ｉｌ）／２が供給される。

減算回路４５は、定電流を供給する定電流源４５ａと、基準電圧Ｖｒｅｆをゲートに受け、この定電流源４５ａからの定電流を基準電流ＩｒとしてノードＮＤＢに伝達するＮチャネルＭＯＳトランジスタ４５ｂと、ノードＮＤＣと接地ノードの間に接続されかつそのゲートがノードＮＤＣに接続されるＮチャネルＭＯＳトランジスタ４５ｃと、ノードＮＤＢと接地ノードの間に接続されかつそのゲートがノードＮＤＣに接続されるＮチャネルＭＯＳトランジスタ４５ｄを含む。

電流源４５ａおよびＭＯＳトランジスタ４５ｂは、電流源１０およびＭＯＳトランジスタ１１の構成と同じであり、同一の大きさの電流Ｉｒを供給する。

ＭＯＳトランジスタ４５ｃおよび４５ｄはサイズが同じであり、ミラー比１のカレントミラー回路を構成する。

この減算回路４５においては、ＭＯＳトランジスタ４５ｂを介してＭＯＳトランジスタ１１が供給する電流Ｉｒと同じ大きさの電流ＩｒがノードＮＤＢに対して供給される。ＭＯＳトランジスタ４５ｄは、この電流Ｉｒから、ノードＮＤＣを介して電流発生回路４０から供給される平均電流Ｉｄを接地ノードへ放電する。したがって、ノードＮＤＢに対しては、電流Ｉｒ−Ｉｄが流入する。電流センス・増幅回路３は、したがって、内部読出データ線ＶＲＤａからの電流Ｉｒ−ＩｍとノードＮＤＢに減算回路４５から供給される電流Ｉｒ−Ｉｄを比較し、その比較結果に従って内部読出データを生成する。

この図７に示す構成の場合、選択ノーマルセルＭＣが消去状態にあり、メモリセル電流Ｉｍが、平均電流Ｉｄよりも大きい場合には、電流Ｉｒ−Ｉｍは、電流Ｉｒ−Ｉｄよりも小さくなる。逆に、このノーマルセルＭＣの読出ビットが、プログラム状態にあれば、メモリセル電流Ｉｍは、平均電流Ｉｄよりも小さい。したがって、この場合には、電流Ｉｒ−Ｉｍは、電流Ｉｒ−Ｉｄよりも大きくなる。これらの電流差を、電流センス・増幅回路３で増幅する。

図８は、図７に示す回路の動作を示す動作タイミング図である。この図８に示す動作タイミング図の動作波形は、実質的に、図３に示す動作波形図と同じである。時刻Ｔ１においてワード線ＷＬが選択されて、読出列選択ゲートも同様、選択されてビット線ＢＬに電流が供給され、その電圧レベルが、基準電圧Ｖｒｅｆで決定される電圧レベルに到達する。

ノードＮＤＡには、ノーマルセルＭＣを流れる電流の残存電流が流れ、その電圧レベルが上昇する。また、ダミーセルＤＭＨおよびＤＭＬが同時に選択されるため、平均電流Ｉｄが電流発生回路４０により生成され、ノードＮＤＢに対しても電流Ｉｒ−Ｉｄが供給され、その電圧レベルが上昇する。このときには、電流センス・増幅回路３において、内部ノードＮＤＡＡおよびＮＤＢＢのプリチャージ／イコライズ動作が行なわれており、ノードＮＤＡおよびＮＤＢは、電圧レベルが同じである（電流増幅回路１２のＭＯＳトランジスタのしきい値電圧の絶対値に応じた電圧レベルに設定される）。

次いで、先の実施の形態１および２と同様、時刻Ｔ２においてイコライズ指示信号ＥＱ１が非活性状態となり、内部ノードＮＤＡＡおよびＮＤＢＢのプリチャージ動作が完了し、内部ノードＮＤＡＡおよびＮＤＢＢが、これらのノードＮＤＡおよびＮＤＢから供給される電流にしたがってその電圧レベルが上昇する。

イコライズトランジスタ１３は導通状態にあるため、内部ノードＮＤＡＡおよびＮＤＢＢの電圧レベルは同じ電圧レベルであり、ＭＯＳトランジスタが１２ａおよび１２ｂの駆動電流が異なリ、ノードＮＤＡおよびＮＤＢは同一電圧レベルを維持する。

時刻Ｔ３においてイコライズ指示信号ＥＱ２が非活性化され、内部ノードＮＤＡＡおよびＮＤＢＢのイコライズ動作が完了する。ノードＮＤＡおよびＮＤＢの電圧レベルは同じであっても、これらのノードＮＤＡおよびＮＤＢへの供給電流量は異なっており、電流増幅回路１２を介して内部ノードＮＤＡＡおよびＮＤＢＢに供給される電流量が異なり、内部ノードＮＤＡＡおよびＮＤＢＢに電圧差が生じる。この電流増幅回路１２の電流増幅動作は、図３に示す動作波形を参照して説明した図２に示す電流増幅回路１２の動作と同じである。

時刻Ｔ４においてセンス活性化指示信号／ＳＥを活性化し、内部ノードＮＤＡＡおよびＮＤＢＢの電圧を差動増幅する。次いで、時刻Ｔ５においてラッチセンスイネーブル信号ＬＳをＬレベルにして、ラッチ型センスアンプ１７により電荷閉込め方式に従ってセンス動作を行なう。これにより、内部読出データＲＤ（ＺＲＤｉ，ＲＤｉ）が生成される。

メモリセルデータ読出が完了すると、時刻Ｔ６においてワード線ＷＬを非選択状態へ駆動し、次いで時刻Ｔ７においてイコライズ指示信号ＥＱ２およびラッチセンスイネーブル信号ＬＳを活性状態のＨレベルに駆動した後、イコライズ指示信号ＥＱ１をＨレベルとし、内部ノードＮＤＡＡおよびＮＤＢＢを再び接地電圧レベルにプリチャージする。再び、ノードＮＤＡおよびＮＤＢが、接地電圧レベルに駆動される。

したがって、この図７に示す構成においても、データ読出は電流センス方式に従って行なわれており、高速で内部読出データを生成することができる。

なお、この残存電流を利用する場合、リード電流Ｉｒの大きさを適当な値に設定することにより、電流センス・増幅回路３における内部ノードＮＤＡＡおよびＮＤＢＢの電位レベル変化を適当な値に設定することができ、高速で内部読出データを実現することができる。

以上のように、この発明の実施の形態３に従えば、ＨレベルデータおよびＬレベルデータを記憶するダミーセルを利用し、ダミーセルを流れる電流の平均電流を生成し、リード電流の残存電流を用いて内部データの読出を行なっており、実施の形態１および２と同様、電流センス方式に従って高速で内部読出データを生成することができる。また、実施の形態１および２と同様の効果を得ることができる。

また、残存電流を利用する場合、この一定電流Ｉｒの大きさを適当な値に設定することにより、電流センス・増幅回路３へ供給される電流の大きさを最適値に設定することができ、この電流センス・増幅回路３を最適動作点で動作させることができ、高速の内部データ読出を実現することができる。

［実施の形態４］
図９は、この発明の実施の形態４に従う不揮発性半導体記憶装置の要部の構成を示す図である。この実施の形態４においても、ダミーセルとノーマルセルは、同一アレイ内に行列状に配列される。この図９に示す実施の形態４に従う構成においても、残存電流を比較対象として利用する。

メモリセル電流の残存電流に対する比較基準電流を生成するために、ダミーセルＤＭＨおよびＤＭＬに読出電流を供給しかつこれらのダミーセルＤＭＨおよびＤＭＬを流れる電流ＩｈおよびＩｌの平均電流（Ｉｈ＋Ｉｌ）／２の残存電流を生成する電流発生回路５０と、この電流発生回路５０からの電流のミラー電流を生成して電流センス・増幅回路３へ与える電流供給回路５５が設けられる。

電流発生回路５０は、これらのダミーセルＤＭＨおよびＤＭＬへ読出電流を供給し、かつそのダミーセル電流の残存電流を接地ノードへ放電する。

電流発生回路５０は、一定の電流を生成する定電流源５０ａと、ゲートに基準電圧Ｖｒｅｆを受け、定電流源５０ａからの定電流を供給するＮチャネルＭＯＳトランジスタ５０ｂと、定電流源５０ａと同じ大きさの電流を供給する定電流源５０ｃと、基準電圧Ｖｒｅｆをゲートに受け、定電流源５０ｃからの電流を供給するＮチャネルＭＯＳトランジスタ５０ｄを含む。

これらのＭＯＳトランジスタ５０ｂおよび５０ｄそれぞれからの電流は、ノーマルセルＭＣに対して設けられたＭＯＳトランジスタ１１を介して供給される電流Ｉｒと同じ大きさを有する。これらのＭＯＳトランジスタ５０ｂおよび５０ｄからの電流は、ダミービット線ＤＢＬ２およびＤＢＬ０を介してそれぞれ、ダミーセルＤＭＨおよびＤＭＬへ供給される。これらのダミーセルＤＭＨおよびＤＭＬの記憶データに応じて、電流ＩｈおよびＩｌがダミービット線ＤＢＬ１を介して接地ノードへと流れる。ダミーセルＤＭＨおよびＤＭＬは、リバース方向読出構成において、それぞれＨレベルデータおよびＬレベルデータを格納する。

電流発生回路５０は、さらに、ＭＯＳトランジスタ５０ｂおよび５０ｄから供給される電流のうちダミーセルＤＭＨおよびＤＭＬに供給されるダミーリード電流を引いた残りの残存電流を放電するＮチャネルＭＯＳトランジスタ５０ｆおよび５０ｅと、これらのＭＯＳトランジスタ５０ｅおよび５０ｆとカレントミラー回路を構成するＮチャネルＭＯＳトランジスタ５０ｇを含む。

ＭＯＳトランジスタ５０ｅおよび５０ｆはゲートおよびドレインが共通に相互接続され、カレントミラー回路のマスタ段を構成する。ＭＯＳトランジスタ５０ｇは、そのゲートが、ＭＯＳトランジスタ５０ｅおよび５０ｆのゲートに接続され、カレントミラー回路のスレーブ段を構成する。これらのＭＯＳトランジスタ５０ｅ−５０ｇのサイズが同じであり、電流駆動力は等しい。従って、ＭＯＳトランジスタ５０ｅおよび５０ｆを流れる電流のミラー比１／２の電流がＭＯＳトランジスタ５０ｇからノードＮＤＣへ供給される。

この電流発生回路５０においても、カレントミラー回路は、ミラー比１／２の電流が生成することができれば、サイズの異なるＭＯＳトランジスタが用いられてもよい。

この電流発生回路５０の構成において、ダミーセルＤＭＨおよびＤＭＬに電流ＩｈおよびＩｌが流れた場合、ＭＯＳトランジスタ５０ｅおよび５０ｆには、このダミー残存電流２・Ｉｒ−（Ｉｈ＋Ｉｌ）が流れる。ＭＯＳトランジスタ５０ｇは、このダミー残存電流のミラー電流をミラー比１／２で生成する。したがって、このＭＯＳトランジスタ５０ｇは、電流Ｉｒ−（Ｉｈ＋Ｉｌ）／２の電流を放電する。

電流供給回路５５は、この電流発生回路５０のＭＯＳトランジスタ５０ｇが駆動する電流を供給する。すなわち、電流供給回路５５は、電源ノードとノードＮＤＣの間に接続されかつそのゲートがノードＮＤＣに接続されるＰチャネルＭＯＳトランジスタ５５ａと、電源ノードとノードＮＤＢの間に接続されかつそのゲートがノードＮＤＣに接続されるＰチャネルＭＯＳトランジスタ５５ｂを含む。これらのＭＯＳトランジスタ５５ａおよび５５ｂは同じサイズを有し同じ大きさの電流を供給する。電流供給回路５０はカレントミラー回路を構成し、ミラー比１でノードＮＤＣを流れる電流のミラー電流をノードＮＤＢへ供給する。したがって、ダミーセルＤＭＨおよびＤＭＬを流れる電流の平均電流Ｉｄ（＝（Ｉｈ＋Ｉｌ）／２）と基準電流Ｉｒの差Ｉｒ−Ｉｄが、電流供給回路５５からノードＮＤＢに供給される。

電流センス・増幅回路３は、先の実施の形態１から３と同様の構成を有し、これらのノーマルセルの残存電流Ｉｒ−Ｉｍとダミーセルの残存電流Ｉｒ−Ｉｄを比較する。したがって、この図９に示す構成の動作波形は図８に示す動作波形と同じとなり、同様、高速で内部読出データを電流センス方式に従って生成することができる。

スタンバイ状態においては、ＭＯＳトランジスタ５０ｂおよび５０ｄは、ダミー選択信号が非導通状態であり、ダミービット線ＤＢＬ０およびＤＢＬ２と切り離されるため、それらのソースノード電位が上昇しオフ状態を維持する。したがって、ＭＯＳトランジスタ５０ｅおよび５０ｆには電流は流れず、ＭＯＳトランジスタ５０ｇは非導通状態を維持する。ノードＮＤＣは、したがって、スタンバイ状態時においては、このＭＯＳトランジスタ５５ａにより、電源電圧ＶＣＣレベルにプリチャージされ、応じてＭＯＳトランジスタ５５ａおよび５５ｂが、オフ状態を維持する。したがって、内部ノードＮＤＡＡおよびＮＤＢＢが、イコライズトランジスタ１３およびプリチャージ回路１４により接地電圧レベルにプリチャージされかつイコライズされていても、ノードＮＤＡおよびＮＤＢは、接地電圧レベルに維持される。

なお、内部読出データ線ＶＲＤａおよびＶＲＤｂとビット線ＢＬおよび仮想ソース線ＶＳＬの接続は、右ビット／左ビット読出指示信号（たとえば列アドレス信号の最下位ビットにより生成される）に応じてその接続が決定される。

［実施の形態５］
図１０は、この発明の実施の形態５に従う不揮発性半導体記憶装置の要部の構成を示す図である。図１０に示す構成においては、電流センス・増幅回路３は、ノーマルセルに対してリード電流を供給する定電流供給回路を含む。この電流センス・増幅回路３内部においては、したがって、ノーマルセルのリード電流の残存電流と、ダミーセルを介して流れる平均電流の残存電流とを比較する。

すなわち、電流センス・増幅回路３は、選択信号ＳＬの活性化時導通し、内部読出データ線ＶＲＤａをノードＮＤＡに接続するＮチャネルＭＯＳトランジスタ６４と、選択信号ＳＬに従ってノードＮＤＢを電流発生回路７０のノードＮＤＦに接続するＮチャネルＭＯＳトランジスタ６５を含む。

ＭＯＳトランジスタ６４のゲートに与えられる選択信号ＳＬは、図１に示す読出列選択信号ＲＡに対応する。図１においては、読出列選択ゲートはＰチャネルＭＯＳトランジスタで構成される。この図１０に示す構成においては、読出列選択ゲートは、ＮチャネルＭＯＳトランジスタで構成される。一方、ＭＯＳトランジスタ６５のゲートへ与えられる選択信号ＳＬは、図１に示すダミー選択信号／ＲＡＤに対応する。このダミー列選択ゲートが本実施の形態５においては、ＮチャネルＭＯＳトランジスタで構成される。

したがって、これらのＭＯＳトランジスタ６４および６５へは、別々の選択信号が与えられるものの、図１０においては、図面を簡略化するために、同じ選択信号ＳＬが与えられるように示す。これらの読出列選択信号ＲＡおよびＲＡＤは、同じタイミング信号に基づいて生成されるため、これらのＭＯＳトランジスタ６４および６５は同じタイミングで導通／非導通状態となる。

電流センス・増幅回路３は、ノードＮＤＡおよびＮＤＢを流れる電流を調整する電流増幅回路６０と、イコライズ指示信号ＥＱ１に従って内部ノードＮＤＡＡおよびＮＤＢＢの電圧をイコライズするイコライズ用ＮチャネルＭＯＳトランジスタ６３と、イコライズ指示信号ＥＱ１に従って内部ノードＮＤＡＡおよびＮＤＢＢを所定電圧レベルにプリチャージするプリチャージ回路６２と、このプリチャージ回路６２へプリチャージ電圧を供給するＮチャネルＭＯＳトランジスタ６３を含む。

電流増幅回路６０は、ＮＤＡおよびＮＤＡＡの間に接続されかつそのゲートがノードＮＤＢＢに接続されるＮチャネルＭＯＳトランジスタ６０ａと、このＮＤＢおよびＮＤＢＢの間に接続されかつそのゲートがノードＮＤＡＡに接続されるＮチャネルＭＯＳトランジスタ６０ｂを含む。

プリチャージ回路６２は、イコライズ指示信号ＥＱ１の活性化時、ＭＯＳトランジスタ６３から供給される電流を内部ノードＮＤＡＡおよびＮＤＢＢにそれぞれ伝達するＮチャネルＭＯＳトランジスタ６２ａおよび６２ｂを含む。このＭＯＳトランジスタ６３は、ゲートに基準電圧ＶＲＥＦを受けており、したがって、このプリチャージ回路６２は、内部ノードＮＤＡＡおよびＮＤＢＢを、電圧ＶＲＥＦ−Ｖｔｈの電圧レベルにプリチャージする。ここで、Ｖｔｈは、ＭＯＳトランジスタ６３のしきい値電圧を示す。

内部ノードＮＤＡＡおよびＮＤＢＢが、電圧ＶＲＥＦ−Ｖｔｈにプリチャージされている場合には、このＭＯＳトランジスタ６０ａおよび６０ｂはともに導通状態にあり、内部ノードＮＤＡＡおよびＮＤＢＢから、電流をノードＮＤＡおよびＮＤＢに向かって放電する。電流センス・増幅回路３は、さらに、センス活性化指示信号／ＳＥの活性化に応答して内部ノードＮＤＡＡおよびＮＤＢＢの電圧レベルを差動増幅する差動増幅回路１５と、ラッチセンスイネーブル信号ＬＳに応答して内部ノードＮＤＡＡおよびＮＤＢＢとラッチ型センスアンプ１７とを選択的に接続する分離ゲート１６を含む。

このラッチ型センスアンプ１７は、先の実施の形態１から４に示す構成と同じであり、交差結合されるＭＯＳトランジスタを含み、電荷閉込め方式に従ってセンス動作を活性化時実行する。

差動増幅回路１５も、実施の形態１に示す構成と同じであり、交差結合されるＰチャネルＭＯＳトランジスタと、定電流トランジスタと、センス活性化トランジスタとを含む。

本実施の形態５においても、この内部読出データ線ＶＲＤａおよびＶＲＤｂとビット線ＢＬおよび仮想ソース線ＶＳＬの接続は、右ビット／左ビット指示信号に従って切換えられる。したがって、この図１０に示す構成において、内部読出データ線ＶＲＤａが、ノードＮＤＡに対応する。

電流発生回路７０は、電源ノードに結合され、そのゲートに基準電圧ＶＲＥＦ２を受けて一定の電流を供給するＮチャネルＭＯＳトランジスタ７０ｇと、ゲートおよびドレインが相互接続され、そのＭＯＳトランジスタ７０ｇからの供給電流をダミーセルＤＭＨに供給するＰチャネルＭＯＳトランジスタ７０ａと、ＭＯＳトランジスタ７０ａとカレントミラー回路を構成するＰチャネルＭＯＳトランジスタ７０ｂと、ＭＯＳトランジスタ７０ｂからの電流を、ダミーセルＤＭＬへダミービット線ＤＢＬ０を介して供給するＰチャネルＭＯＳトランジスタ７０ｃと、ＭＯＳトランジスタ７０ｃとカレントミラー回路を構成するＰチャネルＭＯＳトランジスタ７０ｄを含む。ＭＯＳトランジスタ７０ｃはゲートおよびドレインが相互接続される。

この電流発生回路７０において、ＭＯＳトランジスタ７０ａおよび７０ｃは、図示しないダミー列選択ゲートを介してダミービット線ＤＢＬ２およびＤＢＬ０に接続される。ダミーセルＤＭＨおよびＤＭＬは、ダミービット線ＤＢＬ０を介して接地ノードに結合される。

電流発生回路７０は、さらに、ＭＯＳトランジスタ７０ｂおよび７０ｄが供給する電流を受けかつゲートおよびドレインが共通に相互接続されるＮチャネルＭＯＳトランジスタ７０ｅおよび７０ｆと、これらのＭＯＳトランジスタ７０ｅおよび７０ｆとカレントミラー回路を構成しかつノードＮＤＦからの電流を接地ノードへ放電するＮチャネルＭＯＳトランジスタ７０ｇを含む。

これらのＭＯＳトランジスタ７０ｅ−７０ｇは同じサイズを有し、したがって、このＭＯＳトランジスタ７０ｇは、ＭＯＳトランジスタ７０ｅおよび７０ｆを流れる電流のミラー比１／２のミラー電流をノードＮＤＦから接地ノードへ放電する。

この図１０に示す電流発生回路７０の構成において、ＭＯＳトランジスタ７０ａは、ダミーセルＤＭＨを介して流れる電流Ｉｈを供給し、ＭＯＳトランジスタ７０ｃは、ダミーセルＤＭＬを介して流れる電流Ｉｌを供給する。したがって、ＭＯＳトランジスタ７０ｅおよび７０ｆには、電流Ｉｈ＋Ｉｌが流れる。ＭＯＳトランジスタ７０ｂおよび７０ｄは、それぞれＭＯＳトランジスタ７０ａおよび７０ｃを介して流れる電流のミラー電流を生成する。ＭＯＳトランジスタ７０ｂおよび７０ｃが供給するミラー電流はミラー比が１の電流である。

ＭＯＳトランジスタ７０ｅおよび７０ｆは、これらのＭＯＳトランジスタ７０ｂおよび７０ｄからの電流を放電する。ＭＯＳトランジスタ７０ｇが、ＭＯＳトランジスタ７０ｅおよび７０ｆが駆動する電流のミラー比が１／２の電流を駆動する。したがって、ノードＮＤＦからは、平均電流ＩＤ＝（Ｉｈ＋Ｉｌ）／２の電流が引抜かれる。

この電流発生回路７０が引抜く電流（Ｉｈ＋Ｉｌ）／２とノーマルセルＭＣが駆動する電流Ｉｍに従って電流センス・増幅回路３が増幅動作を行なって内部読出データを生成する。次に、図１１に示す動作タイミング図を参照して、この図１０に示す回路の動作について説明する。

時刻Ｔ０以前のスタンバイ状態においては、イコライズ指示信号ＥＱ１はＨレベルであり、ＭＯＳトランジスタ６３、６２ａおよび６２ｂは導通状態にあり、内部ノードＮＤＡＡおよびＮＤＢＢは、ＭＯＳトランジスタ６３により決定される電圧レベルにプリチャージされかつイコライズされる。電流増幅回路６０においては、ＭＯＳトランジスタ６０ａおよび６０ｂがオン状態となり、ノードＮＤＡおよびＮＤＢが、これらのＭＯＳトランジスタ６０ａおよび６０ｂにより決定される電圧レベル（しきい値電圧分降下）にプリチャージされる。

選択信号ＳＬはＬレベルの非選択状態にある。また、ラッチセンスイネーブル信号ＬＳはＨレベルであり、分離ゲート１６は導通状態にある。センス増幅回路１５は、センスアンプ活性化指示信号／ＳＥがＨレベルであり非活性状態を維持する。

時刻Ｔ０においてメモリセル選択動作が始る。この時刻Ｔ０において、選択信号ＳＬがＨレベルとなり、ＭＯＳトランジスタ６４および６５がオン状態となる。選択信号ＳＬがＨレベルとなると、ＭＯＳトランジスタ６０ａを介して電流が供給され、ビット線ＢＬの電圧レベルが上昇する。同様、ノードＮＤＦにも電流が供給されるためノードＮＤＦの電圧レベルが上昇する。この場合においては、また、ワード線ＷＬは選択されていないため、電流発生回路７０においてＭＯＳトランジスタ７０ｇは非導通状態であり、単にノードＮＤＦの充電が行なわれるだけである。

時刻Ｔ１においてワード線ＷＬが選択状態へ駆動され、ノーマルセルＭＣに、記憶データに応じたメモリセル電流Ｉｍが流れ、またダミーセルＤＭＨおよびＤＭＬにそれぞれ電流ＩｈおよびＩｌが流れる。したがって、ノードＮＤＢからノードＮＤＦを介して電流発生回路７０により、平均電流（Ｉｈ＋Ｉｌ）／２が放電され、またビット線ＢＬを介してメモリセル電流Ｉｍが放電される。ビット線ＢＬは、選択ノーマルセルＭＣの記憶データに応じて、その電圧レベルが決定される。メモリセル電流Ｉｍと平均電流（Ｉｈ＋Ｉｌ）／２の差に応じてノードＮＤＡおよびＮＤＢに電位差が生じる。イコライズ指示信号ＥＱ１はＨレベルであるため、ノードＮＤＡＡおよびＮＤＢＢは、この放電動作により、その電圧レベルが低下する。

時刻Ｔ２においてイコライズ指示信号ＥＱ１をＬレベルに立下げ、ＭＯＳトランジスタ６２ａ、６２ｂおよび６３をすべて非導通状態に設定する。これにより、内部ノードＮＤＡＡおよびＮＤＢＢのプリチャージおよびイコライズ動作が完了し、ノードＮＤＡＡおよびＮＤＢＢの電圧レベルは、高速で、このメモリセル電流Ｉｍおよび平均電流（Ｉｈ＋Ｉｌ）／２に応じて変化し、内部ノードＮＤＡＡおよびＮＤＢＢの電位差が拡大される。

メモリセル電流Ｉｍが平均電流Ｉｄよりも大きい場合には、ノードＮＤＡＡの電圧レベルがノードＮＤＢＢよりも高速で低下し、ＭＯＳトランジスタ６０ｂのコンダクタンスを高速で低下させ、最終的に非導通状態とする。応じて、内部ノードＮＤＡＡおよびＮＤＢＢの電位差が高速でイコライズ指示信号ＥＱ１の非活性化に応答して拡大される。最終的に内部ノードＮＤＡＡおよびＮＤＢＢのうち、大きな電流を駆動するノードは接地電圧レベルまで放電される。

時刻Ｔ３においてセンスアンプ活性化指示信号／ＳＥを活性化し、センス増幅回路１５を活性化し、内部ノードＮＤＡＡおよびＮＤＢＢの高電位の内部ノードの電位を上昇させる。基準電圧ＶＲＥＦ２によりセンス増幅回路１５のセンス動作は比較的緩やかであり、この内部ノードＮＤＡＡおよびＮＤＢＢの高電位の内部ノードの電位上昇は緩やかである。

基準電圧ＶＲＥＦの電圧レベルの設定により、差動増幅回路１５を最適動作領域で動作させて、センス動作を行うことができ、正確にかつ高速でセンス動作を行うことができる。

時刻Ｔ４において、ラッチセンスイネーブル信号ＬＦをＬレベルに設定し、分離ゲート１６を非導通状態としかつラッチ型センスアンプ１７を活性化して、電荷閉込め方式でセンス動作を行ない、このラッチ型センスアンプ１７に閉込められた電荷に従って差動増幅動作を行なって高速で内部読出データＲＤおよびＺＲＤｉ（ＲＤ）を生成する。

メモリセルデータの読出が完了すると時刻Ｔ５においてワード線ＷＬおよび選択信号ＳＬを非選択状態へ駆動し、またセンスアンプ活性化指示信号／ＳＥを非活性化する。これにより、メモリセル電流Ｉｍおよび平均電流Ｉｄの供給が遮断される。また、次いでラッチセンスイネーブル信号ＬＳがＨレベルとなり、内部ノードＮＤＡＡおよびＮＤＢＢがラッチ型センスアンプ１７に結合される。

時刻Ｔ６においてイコライズ指示信号ＥＸ１をＨレベルに設定し、ＭＯＳトランジスタ６２ａ、６２ｂおよび６３がすべて導通し、内部ノードＮＤＡＡおよびＮＤＢＢのイコライズ動作が行なわれ、また応じてノードＮＤＡおよびＮＤＢの電圧レベルが基準電圧ＶＲＥＦにより決定される電圧レベル（ＶＲＥＦ−Ｖｔｈ）にイコライズされる。

したがって、この電流センス・増幅回路から、メモリセル電流および平均電流を引抜く構成とすることにより、電流センス・増幅回路の内部ノードのプリチャージ電位をメモリセル電流および平均電流の差に応じて電位差を生じさせることができ、高速で内部読出データを生成することができる。

以上のように、実施の形態５に従えば、電流センス・増幅回路からメモリセルおよびダミー電流を供給し、両者の差に応じた信号を生成して、内部読出データを生成しており、高速で、内部読出データを生成することができる。

また、電流センス・増幅回路内において基準電圧に従って、メモリセル電流を生成しており、電流センス・増幅回路の内部ノードの電位を、この基準電圧に従って最適値に設定してセンス動作を行うことができ、正確にセンス動作を行うことができる。

［他の変更例］
上述の構成においては、ダミーセルとノーマルセルが同一メモリセルアレイ内に配置されている。しかしながら、このダミーセルとノーマルセルは別々の領域に配置されてもよい。Ｈレベルデータを記憶するダミーセルとＬレベルデータを記憶するメモリセルを生成し、これらのダミーセルを流れる電流に対応する読出電流の平均値の大きさの電流を生成し、選択メモリセルを流れる電流と比較する。このダミーセルとノーマルセルを別々の領域に配置する場合、ダミーセルとしては、必要最小限のダミーセルが必要とされるだけであり、アレイ面積を低減することができる。またこの場合、単に、選択されるノーマルセルに対する抵抗および容量の関係がダミーセルに対する抵抗および容量の関係が同じとなるように、配線レイアウトを設定する。

また、上述の説明においては、窒化膜などの絶縁膜に電荷をトラップして情報を記憶する絶縁膜トラップ型不揮発性メモリセルについて説明している。しかしながら、たとえばポリシリコンで構成されるフローティングゲートに電子を注入して、データを記憶する不揮発性メモリセルであっても同様に、本発明を適用することができる。

書込データおよび読出データを行なうための動作制御は、通常の一括消去型不揮発性メモリセルにおいて用いられているように、シーケンスコントローラまたはＣＰＵ（中央演算処理装置）を用いて、書込／消去／読出電圧の生成およびこれらの動作シーケンスの制御がソフトウェア的に行われればよい。

なお、図１に示す構成において、読出列選択ゲートはＰチャネルＭＯＳトランジスタで構成されている。しかしながら、この読出列選択ゲートは、ＮチャネルＭＯＳトランジスタで構成されてもよい。

以上のように、この発明に従えば、電流センス方式に従ってメモリセルを流れる電流に対応する読出電流とＨレベルデータおよびＬレベルデータを記憶するダミーセルを流れる平均電流を生成し、これらのメモリセルデータと平均電流の関係に応じて内部読出データを生成しており、電流センス方式に従って高速で内部読出データを生成することができる。

すなわち、選択列にビット線電流を供給し、またしきい値電圧が第１および第２の状態のメモリセルを流れる読出電流の平均値の大きさの基準電流を生成し、この基準電流とビット線に電流を供給する読出電流発生回路からの読出電流と比較しその比較結果に従って内部読出データを生成することにより、高速で、正確に内部読出データを生成することができる。

基準電圧発生回路を、第１および第２の状態のしきい値電圧を有する第１および第２のダミーセルと、これら第１および第２のダミーセルに電流を供給し、かつこの供給電流のミラー電流を生成し、かつこのミラー電流を読出電流発生回路を供給する電流に対応する大きさから減算して、比較回路へ与える構成とすることにより、第１および第２の状態のしきい値電圧のメモリセルを流れる電流の残存電流の平均電流について比較動作を行なうことができ、高速で、内部読出データを生成することができる。また、残存電流比較により、比較電流レベルを最適化することができ、正確に高速でメモリセル電流に応じて内部読出データを生成することができる。

また、内部読出回路をラッチ型センス回路で構成することにより、高速で内部読出データを生成することができる。

また、第１および第２の状態のしきい値電圧を有する第１および第２のダミーセルに電流を供給しこのダミーセルを流れる電流の残存電流のミラー電流と選択メモリセルを流れる電流の残存電流とを比較することにより、正確に、第１および第２の状態のメモリセルを駆動する電流の残存電流の平均電流をメモリセル電流の残存電流と比較することができ、正確に最適な電流レベルで比較動作を行なってメモリセル電流に従って、高速で内部読出データを生成することができる。

また、このダミーセル電流の残存電流を生成する回路をカレントミラー回路と、このカレントミラー回路へ電流を供給する回路とで構成することにより、正確に残存電流の平均電流を生成することができる。

また、基準電流発生回路を、第１および第２の状態のダミーセルへ電流を供給し、このダミーセル電流のミラー電流と選択メモリセルを流れる電流とを比較することにより、正確にメモリセルを流れる電流に従って比較動作を行って、内部読出データを生成することができる。

また、この基準電流生成回路からの電流を、メモリセル選択タイミングに合わせて比較回路に結合する接続回路を配置することにより、正確なタイミングで、比較回路に電流を供給して、比較動作を行なうことができる。

また、ダミーセルを、不揮発性メモリセルと整列して配置することにより、同一メモリセルアレイ内においてメモリセルおよびダミーセルを配置することができ、これらのダミーセルを流れる電流およびノーマルセルを流れる電流の条件を同じとすることができ、正確に、比較基準電流を生成して、比較動作を行なうことができる。

また、比較回路を、内部ノードを所定電位にプリチャージするプリチャージ回路と、この内部ノードをイコライズする回路と、この内部ノードの読出電流および基準電流に従って駆動する電流増幅回路と、この内部ノードの電位を差動増幅する回路とで構成し、内部ノードのイコライズと、プリチャージの非活性化後に非活性化することにより、正確に、このメモリセルを流れる電流およびダミーセルを流れる電流に応じた電位差を内部ノードに生成することができ、電流センス方式に従って高速で内部読出データを生成することができる。

また、電流増幅回路を内部ノードに交差結合される１対の絶縁ゲート型電界効果トランジスタで構成することにより、正確に、メモリセルおよびダミーセルを流れる電流に応じた電位差を内部ノードに生成することができる。

また、第１および第２のしきい値電圧を有するダミーセルを流れる電流の平均の大きさの基準電流を生成し、選択列のビット線に定電流を読出電流として供給しかつ基準電流読出電流の差とを比較することにより、正確に、選択メモリセルの記憶データに応じた電位差を比較回路内部に生成して比較動作を行うことができ、電流比較方式で高速で、内部読出データを生成することができる。

基準電流発生回路として、第１および第２のダミーセルを互いに異なるしきい値電圧を持たせ、これらのダミーセルを流れる電流の総和のミラー電流を生成し、さらにそのミラー電流を生成する構成とすることにより、正確に、平均電流を生成して比較回路へ与えることができる。

比較回路として、内部ノードを定電流源からの電流に従ってプリチャージするプリチャージする回路と、内部ノードをイコライズする回路と、この内部ノードと選択列および基準電流発生回路の出力ノードとの間に交差結合されるトランジスタとを配置することにより、正確に、メモリセルを流れる電流に従って内部ノードを放電して、基準電流の放電との比較により、メモリセルの記憶データに応じた内部読出データを高速で生成することができる。

また、基準電流を比較回路から選択列およびダミーセルへ供給することにより、最適な電流レベルで内部ノードの充電および放電を行って、内部ノード電位を最適動作点に設定することができる。

また、プリチャージ回路およびイコライズ回路をメモリセルが選択されてから所定時間経過後に非活性化することにより、内部ノードの電位を、メモリセルの駆動電流に応じた電位レベルに設定して、高速で増幅動作を行なうことができる。

さらに、この後センス活性化信号に従って差動増幅動作を行なうことにより、高速で、正確に内部ノードの電位差を増幅することができ、応じて、高速で内部データを生成することができる。

さらに、ラッチ型増幅回路を用いてこの内部ノードの電圧を増幅しラッチすることにより、高速で、内部ノードが接地電圧および電源電圧レベルに放電される前に増幅動作を行って、内部読出データを生成することができる。

また、選択列のビット線に電流を供給し、選択列のメモリセルを流れる電流と基準電流とを比較し、その比較結果に従って信号を生成することにより、メモリセルの状態に応じた電流を基準電流と比較して内部読出データを生成することができ、電流センスにより高速でセンス動作を行って内部読出データを生成することができる。

また不揮発性メモリセルとして、絶縁膜に電荷をトラップするメモリセルを利用することにより、アレイ面積を低減でき、小占有面積で高速で内部読出データを生成することができる不揮発性半導体記憶装置を実現することができる。特に、このメモリセル構成により、高速で多値データを読み出すことができる。

また、メモリセルを介して流れる電流をセンスアンプへ供給して、センスアンプにおいて電流センス動作を行うことにより、メモリセルの状態に応じた電流をセンスアンプに供給することができ、高速でかつ正確にメモリセルデータをセンスして内部読出データを生成することができる。

また、選択ビット線へ電流を供給する電流供給回路と並列に選択ビット線とセンスアンプとを結合することにより、メモリセルを流れる電流の残りの電流をセンスアンプへ供給することができ、応じて選択メモリセルの状態に応じた電流をセンスアンプへ供給してセンス動作を行うことができ、電流センスにより高速かつ正確に選択メモリセルの記憶データに対応する内部読出データを生成することができる。

この発明は、不揮発性半導体記憶装置、特に絶縁膜に電荷を蓄積することによりデータを記憶する不揮発性メモリセルを有する不揮発性半導体記憶装置および多値データを記憶する不揮発性半導体記憶装置に適用することができる。

この発明の実施の形態１に従う不揮発性半導体記憶装置の要部の構成を概略的に示す図である。 図１に示す不揮発性半導体記憶装置の要部の構成をより具体的に示す図である。 図２に示す不揮発性半導体記憶装置の動作を示すタイミング図である。 図２に示すラッチ型センスアンプの構成の一例を示す図である。 この発明の実施の形態２に従う不揮発性半導体記憶装置の要部の構成を概略的に示す図である。 図５に示す不揮発性半導体記憶装置の要部の構成をより具体的に示す図である。 この発明の実施の形態３に従う不揮発性半導体記憶装置の要部の構成を概略的に示す図である。 図７に示す不揮発性半導体記憶装置の動作を示すタイミング図である。 この発明の実施の形態４に従う不揮発性半導体記憶装置の要部の構成を示す図である。 この発明の実施の形態５に従う不揮発性半導体記憶装置の要部の構成を示す図である。 図１０に示す不揮発性半導体記憶装置の動作を示すタイミング図である。 不揮発性半導体メモリセルの断面構造を概略的に示す図である。 従来の不揮発性半導体記憶装置の平面レイアウトを概略的に示す図である。 従来の不揮発性半導体記憶装置の断面構造およびこれらのプログラム時およびデータ読出動作時の電流の方向を示す図である。 従来の不揮発性メモリセルのプログラム時の印加電圧を示す図である。 従来の不揮発性メモリセルにおけるデータ読出時の印加電圧を示す図である。 従来の不揮発性半導体記憶装置のデータ読出部の構成を概略的に示す図である。 従来の不揮発性半導体記憶装置の内部読出電圧マージンを模式的に示す図である。

符号の説明

ＭＣ ノーマルセル、ＤＭ，ＤＭＬ，ＤＭＨ ダミーセル、１ ダミーセルリード電流供給回路、２ １／２電流発生回路、３ 電流センス・増幅回路、４ ライト電流スイッチ、５ ダミーライト電流発生回路、１０ 定電流源、１１ ＭＯＳトランジスタ、１２ 電流増幅回路、１４ プリチャージ回路、１３ ＭＯＳトランジスタ、１５ センス増幅回路、１６ 分離ゲート、１７ ラッチ型センスアンプ、３０ 基準電流発生回路、３０ａ−３０ｃ ＰチャネルＭＯＳトランジスタ、４０ 基準電流発生回路、４５ 減算回路、４０ａ−４０ｃ ＰチャネルＭＯＳトランジスタ、４５ａ 定電流源、４５ｂ，４５ｃ，４５ｄ，４５ｅ ＮチャネルＭＯＳトランジスタ、５０ 電流発生回路、５５ 電流供給回路、５０ａ，５０ｃ 定電流源、５０ｂ，５０ｄ，５０ｅ−５０ｇ ＮチャネルＭＯＳトランジスタ、５５ａ，５５ｂ ＰチャネルＭＯＳトランジスタ、７０ 電流発生回路、６０ 電流増幅回路、６３ ＮチャネルＭＯＳトランジスタ、６２ プリチャージ回路、６４，６５ ＮチャネルＭＯＳトランジスタ。

Claims (16)

1. 行列状に配列され、各々が不揮発的にデータを記憶する複数の不揮発性メモリセルを備え、各前記不揮発性メモリセルは、記憶データに従ってしきい値電圧が設定される絶縁ゲート型トランジスタを備え、前記しきい値電圧は、第１の論理レベルのデータに対応する第１の状態と第２の論理レベルのデータに対応する第２の状態とを少なくとも取り、
   前記メモリセル列に対して配置され、各々に対応の列のメモリセルが接続される複数のビット線、
   データ読出時、選択列のビット線に電流を供給するための読出電流発生回路、および基準電流を発生するための基準電流発生回路を備え、前記基準電流は、前記読出電流発生回路から前記選択列のビット線に流れる読出電流に関して、前記第１の状態のメモリセルが選択されたときに前記ビット線を流れる電流に対応する第１の読出電流と前記第２の状態のメモリセルが選択されたときに前記ビット線を流れる電流に対応する第２の読出電流の平均値の大きさであり、
   前記基準電流発生回路からの基準電流と前記読出電流発生回路からの電流とを比較し、該比較結果に応じた信号を出力する比較回路、および
   前記比較回路の出力信号に従って内部読出データを生成する内部読出回路を備え、
   前記基準電流発生回路は、
   前記第１の状態のしきい値電圧を有する第１のダミーセルと、
   前記第２の状態のしきい値電圧を有する第２のダミーセルと、
   前記第１および第２のダミーセルに電流を供給する電流供給回路と、
   前記第１および第２のダミーセルを流れる電流のミラー電流を生成するミラー回路とを備え、
   前記比較回路は、前記選択メモリセルを介して流れる電流を前記読出電流として受けて、前記ミラー回路から与えられる電流との比較動作を行なう、不揮発性半導体記憶装置。
2. 前記ミラー電流を、前記選択メモリセルの選択状態への駆動に従って前記比較回路へ結合する接続回路をさらに備える、請求項１記載の不揮発性半導体記憶装置。
3. 前記第１および第２のダミーセルは、前記複数の不揮発性メモリセルと整列して配置される、請求項１記載の不揮発性半導体記憶装置。
4. 前記比較回路は、
   活性化時、第１および第２の内部ノードを所定電位にプリチャージするためのプリチャージ回路と、
   活性化時、前記第１および第２の内部ノードの電位をイコライズするためのイコライズ回路と、
   前記第１および第２の内部ノードを、前記読出電流および基準電流に従って駆動する電流増幅回路と、
   前記第１および第２の内部ノードの電圧を差動的に増幅する差動増幅回路とを備え、
   前記イコライズ回路は、前記プリチャージ回路の非活性化の後に非活性化される、請求項１記載の不揮発性半導体記憶装置。
5. 前記電流増幅回路は、それぞれのゲートおよび第１の導通端子が前記第１および第２の内部ノードに対して交差結合される１対の絶縁ゲート型電界効果トランジスタを備える、請求項４記載の不揮発性半導体記憶装置。
6. 行列状に配列され、各々が不揮発的にデータを記憶する複数の不揮発性メモリセルを備え、各前記不揮発性メモリセルは、記憶データに従って設定されるしきい値電圧を有する絶縁ゲート型トランジスタを備え、各前記メモリセルの前記しきい値電圧は、少なくとも第１の論理レベルの記憶データに対応する第１のしきい値電圧と、第２の論理レベルの記憶データに対応する第２のしきい値電圧とを取り、
   前記メモリセル列に対応して配置され、各々に対応の列のメモリセルが接続する複数のビット線、および
   基準電流を発生する基準電流発生回路を備え、前記基準電流は、データ読出時、前記第１のしきい値電圧を有するメモリセルが選択されたときに該メモリセルを介して流れる第１の電流と前記第２のしきい値電圧を有するメモリセルが選択されたときに該メモリセルを介して流れる第２の電流との平均の大きさを有し、
   所定の大きさの定電流を発生する定電流発生回路、
   選択列のビット線に前記定電流を読出電流として供給し、前記読出電流と前記基準電流との差に応じた信号を生成する比較回路、および
   前記比較回路の出力信号にしたがって内部読出データを生成する内部読出回路を備える、不揮発性半導体記憶装置。
7. 前記基準電流発生回路は、
   前記第１のしきい値電圧を有する第１のダミーセルと、
   前記第２のしきい値電圧を有する第２のダミーセルと、
   前記第１および第２のダミーセルに電流を供給しかつ前記第１および第２のダミーセルを流れる電流のミラー電流を生成する電流供給回路と、
   前記電流供給回路に供給するミラー電流のさらにミラー電流を生成して前記基準電流を生成するカレントミラー回路とを備える、請求項６記載の不揮発性半導体記憶装置。
8. 前記比較回路は、
   活性化時、前記定電流発生回路からの定電流を第１および第２の内部ノードに供給するプリチャージ回路と、
   活性化時、前記第１および第２の内部ノードの電位をイコライズするイコライズ回路と、
   前記選択列のビット線と前記第１の内部ノードとの間に結合される第１のトランジスタと、前記第２の内部ノードと前記基準電流発生回路の出力ノードとの間に結合される第２のトランジスタとを含み、それぞれ前記選択列および前記基準電流発生回路に前記定電流を供給し、前記第１および第２の内部ノードに対して前記第１および第２のトランジスタが交差結合され、
   前記基準電流発生回路は、前記基準電流を前記比較回路から引抜く、請求項６記載の不揮発性半導体記憶装置。
9. 前記プリチャージ回路および前記イコライズ回路は、メモリセルが選択されて所定時間経過後に非活性化される、請求項８記載の不揮発性半導体記憶装置。
10. 前記比較回路は、センス活性化信号に応答して活性化され、前記第１および第２の内部ノードの電圧を差動増幅する差動増幅回路をさらに備える、請求項８記載の不揮発性半導体記憶装置。
11. 前記内部データ読出回路は、
    前記第１および第２の内部ノードの電圧をさらに検知し、増幅しかつラッチして内部読出データを生成するラッチ型増幅回路を備える、請求項８記載の不揮発性半導体記憶装置。
12. 行列状に配列される複数の不揮発性メモリセルを備え、各々が、記憶データに応じてしきい値電圧が変化するメモリトランジスタを備え、
    各前記メモリセル列に対応して配置され、各々に対応の列のメモリセルが接続される複数のビット線、
    選択列のビット線に電流を供給する読出電流供給回路、
    基準電流を生成する基準電流発生回路、
    前記選択列のメモリセルを介して流れる電流と前記基準電流とを比較し、該比較結果を示す信号を生成する電流比較回路を備える、不揮発性半導体記憶装置。
13. 各ビット線は、隣接列にメモリセルにより共有され、
    アドレス信号にしたがって、選択列に対応して配置される第１および第２のビット線を選択して、前記第１のビット線を前記読出電流供給回路に結合し、かつ前記第２のビット線を前記電流比較回路に結合する選択回路をさらに備える、請求項１２記載の不揮発性半導体記憶装置。
14. 前記不揮発性メモリセルは、絶縁膜に電荷を蓄積する絶縁膜電荷トラップ型のメモリセルであり、また、ビット線は隣接列のメモリセルにより共有され、またデータ読出時、ビット線は仮想接地線として用いられる、請求項１から１２のいずれかに記載の不揮発性半導体記憶装置。
15. 行列状に配列され、各々が不揮発的に情報を記憶する複数の不揮発性メモリセル、各メモリセルは、記憶情報に応じてしきい値電圧が設定されるトランジスタを備え、
    各前記列に対応して配列され、各々が対応の列のメモリセルに接続される複数のビット線、各ビット線は隣接列のメモリセルにより共有され、
    選択列のビット線の第１のビット線に結合され、前記第１のビット線に電流を供給する電流供給回路、および
    前記選択列の第２のビット線に結合され、前記第２のビット線を流れる電流に従って内部読出データを生成するセンスアンプを備える、不揮発性半導体記憶装置。
16. 行列状に配列され、各々が不揮発的に情報を記憶する複数の不揮発性メモリセルを備え、各メモリセルは、記憶情報に応じてしきい値電圧が設定されるトランジスタを備え、
    各前記列に対応して配列され、各々が対応の列のメモリセルに接続される複数のビット線を備え、各ビット線は隣接列のメモリセルにより共有され、
    選択列のビット線の第１のビット線に結合され、前記第１のビット線に電流を供給する電流供給回路、
    前記選択列の第２のビット線に結合される参照電源、および
    前記第１のビット線に前記電流供給回路と並列に結合され、与えられた電流に従って内部読出データを生成するセンスアンプを備える、不揮発性半導体記憶装置。

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