KR100757290B1 - 비휘발성 메모리 및 그 기록 방법 - Google Patents

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Abstract

동일한 워드선 상에 접속되는 복수의 메모리 셀을 일괄적으로 기록할 수 있는 비휘발성 메모리가 개시된다. 메모리 셀 어레이(20)의 각 메모리 셀(10)에는 열 단위마다 서로 분리된 소스선(SL)이 설치되어 있다. 기록시, 각 소스선(SL)에는 기록될 데이터에 따라 제1 및 제2 소스 전압 중 어느 한 쪽이 인가된다. 워드선(CWL)에는 부전압의 제1 제어 전압이 인가된 후, 각 소스선(SL)의 전압이 유지된 상태에서, 고전압의 제2 제어 전압이 인가된다. 따라서, 각 메모리 셀(10)은 각각의 소스선(SL)에 인가되고 있는 전압에 따라 이레이즈(erase) 또는 프로그램(program)된다.
비휘발성 메모리, 소거, 기록, 이레이즈, 프로그램

Description

비휘발성 메모리 및 그 기록 방법{NON-VOLATILE MEMORY AND WRITE METHOD THEREOF}
본 발명은 비휘발성 메모리 및 그 기록 방법에 관한 것으로, 자세히는, 전기적으로 소거/기록이 가능한 플래시 메모리 및 그 기록 방법에 관한 것이다.
최근, ASIC 등의 반도체 집적 회로 장치(LSI)에 있어서, 논리 혼재용의 플래시 메모리가 널리 사용되고 있다. 플래시 메모리는 전기적으로 일괄 소거와 기록이 가능하며, 게이트 산화막 중에 매립된 부유 게이트라 불리는 전기적으로 분리된 영역에 전하를 유지함으로써, 전원을 끊더라도 데이터가 꺼지지 않는 비휘발성 메모리이다. 이러한 플래시 메모리에 있어서의 소거/기록 시간의 단축이 요구되고 있다.
플래시 메모리의 기록은 소거(erase)와 프로그램의 2개의 조작으로 이루어진다. 이레이즈는 메모리 셀(셀 트랜지스터)의 임계치를 내리는 조작, 프로그램은 임계치를 올리는 조작이며, 일반적으로는, 임계치가 낮은 상태를 데이터 "1", 반대로, 임계치가 높은 상태를 데이터 "0"에 대응시킨다. 통상, 이레이즈는 섹터라 불리는 어느 정도 큰 메모리 단위로 일괄 소거를 행하며, 프로그램은 각 셀(비트) 단위로 기록을 한다.
종래, 임의의 1 비트에서의 소거가 가능한 플래시 메모리가 알려져 있다(예컨대 특허문헌 1 참조). 문헌 1에 개시된 구성에서는, 셀 어레이를 구성하는 각 셀에 접속되는 소스선이 열 단위의 셀마다 서로 분리하여 설치되며, 외부로부터 어드레스에 의해서 지정되는 소스선에 고전압을 인가하고, 워드선에 부전압을 인가함으로써, 셀 어레이 내의 임의의 비트를 소거하는 것이 가능하다.
다른 예로서, 동일 워드선 상에 접속되는 복수의 셀을 바이트 단위로 소거할 수 있게 한 것이 있다(예컨대 특허문헌 2 참조). 문헌 2에 개시된 구성에서는, 각 셀에 접속되는 소스선이 열 방향으로 인접하는 셀끼리 공유하여 설치되어, 문헌 1과 마찬가지로 외부로부터 어드레스에 의해서 지정되는 소스선에 고전압을 인가하고, 워드선에 부전압을 인가함으로써, 복수의 셀을 바이트 단위로 일괄 소거하는 것이 가능하다.
각 문헌 1, 2에 있어서, 셀의 소거는 소스-부유 게이트 사이에 흐르는 FN(Fowler-Nordheim) 터널 전류를 이용하여 부유 게이트로부터 전자를 뽑아냄으로써 이루어진다. 한편, 프로그램은 애밸런치 브레이크다운 현상을 이용하여 부유 게이트에 전자(핫 일렉트론)를 주입함으로써 이루어진다.
그러나, 핫 일렉트론은 발생 효율이 나쁘며, 예컨대 프로그램시에 흘리는 100 μA 정도의 드레인 전류에 대하여 부유 게이트에 흐르는 전류는 수 pA 정도일 뿐이다. 이 때문에, 전류 효율이 나빠, 프로그램시에 소비 전류가 커진다고 하는 문제가 있었다.
그래서, 최근에는 저소비 전력화의 요구로부터, 소거(이레이즈)뿐만 아니라, 프로그램에도 채널-부유 게이트 사이에 흐르는 FN 터널 전류를 이용하여 부유 게이트에 전자를 주입하는 방식이 제안되어 있다(예컨대 특허문헌 3 참조). 터널 전류에 의한 프로그램인 경우에는, 핫 일렉트론을 사용한 경우에 비해서 전류 효율이 대체로 3 자릿수 정도 개선된다.
그러나, 문헌 1∼3에 나타내는 종래 기술에서는, 동일 워드선 상에 접속되는 모든 셀을 일괄적으로 기록(소거/프로그램)할 수는 없었다. 덧붙여서 말하면, 특허문헌 3에 개시된 구성에서는, 셀 어레이의 열 방향을 따른 셀마다 기판(웰) 전위를 변경함으로써, 동일 워드선 상에 접속되는 임의의 셀을 선택적으로 소거/프로그램하는 것은 가능하지만, 모든 셀을 일괄적으로 기록할 수는 없다.
그 결과, 1회의 기록 처리에서의 대역 폭(즉, 단위시간당 기록 비트수)이 작기 때문에, 1 워드선 상의 모든 셀에 대한 기록(소거/프로그램)이 완료될 때까지 장시간이 필요하다고 하는 문제가 있었다.
특허문헌 1 : 일본 특허 공개 평5-342892호 공보
특허문헌 2 : 일본 특허 공개 평6-251594호 공보
특허문헌 3 : 일본 특허 공개 평11-177068호 공보
본 발명의 제1 형태에 있어서, 워드선과, 상기 워드선에 접속된 복수의 메모리 셀과, 각각이 상기 복수의 메모리 셀 중의 하나에 접속된 복수의 소스선을 포함하는 비휘발성 메모리가 제공된다. 비휘발성 메모리는, 상기 각 소스선에 접속되어, 각각 대응하는 메모리 셀의 기록 데이터를 받아들이고, 상기 기록 데이터에 따라 제1 소스 전압 및 제2 소스 전압 중 어느 한 쪽을 관련되는 소스선에 공급하는 복수의 소스 전압 공급 회로를 포함한다.
본 발명의 제2 형태에 있어서, 워드선과, 상기 워드선에 접속된 복수의 메모리 셀과, 각각이 상기 복수의 메모리 셀 중의 하나에 접속된 복수의 소스선을 포함하는 비휘발성 메모리의 기록 방법이 제공된다. 이 기록 방법은, 상기 복수의 소스선에, 기록 데이터에 따라 제1 소스 전압 및 상기 제1 소스 전압보다 작은 제2 소스 전압 중 어느 한 쪽을 공급하는 제1 단계와, 상기 제1 단계 후에, 상기 워드선에 이레이즈에 관한 제1 제어 전압을 공급하는 제2 단계와, 상기 제1 단계에서 각 소스선에 공급한 전압을 유지한 채로, 상기 제2 단계 후에, 상기 워드선에 프로그램에 관한 제2 제어 전압을 공급하는 제3 단계를 포함한다.
본 발명의 제2 형태에 있어서, 워드선과, 상기 워드선에 접속된 복수의 메모리 셀과, 각각이 상기 복수의 메모리 셀 중의 하나에 접속된 복수의 소스선을 포함하는 비휘발성 메모리의 기록 방법이 제공된다. 이 기록 방법은, 상기 각 메모리 셀에 접속되는 소스선에, 기록 데이터에 따라 제1 소스 전압 및 제2 소스 전압 중 어느 한 쪽을 공급하는 제1 단계와, 상기 제1 단계 후에, 상기 워드선에 프로그램에 관한 제어 전압을 공급하는 제2 단계와, 상기 제1 단계에서 각 소스선에 공급한 전압을 유지한 채로, 상기 제2 단계 후에, 상기 워드선에 이레이즈에 관한 제어 전압을 공급하는 제3 단계를 포함한다.
도 1a는 본 발명의 일 실시형태에 따른 비휘발성 메모리 셀의 개략적인 회로 도이며, 도 1b 및 도 1c는 도 1a의 비휘발성 메모리 셀의 개략적인 단면 구조도이다.
도 2는 본 실시형태의 비휘발성 메모리 셀의 기록 방법을 도시하는 설명도이다.
도 3은 본 실시형태의 비휘발성 메모리의 개략적인 블럭도이다.
도 4는 도 3의 비휘발성 메모리의 상세한 블럭도이다.
도 5는 본 실시형태의 메모리 셀의 상세한 회로도이다.
도 6은 본 실시형태의 메모리 셀 어레이를 도시하는 회로도이다.
도 7은 도 4에 나타내어지는 소스 전압 공급 회로의 회로도이다.
도 8은 도 4에 나타내어지는 기준 셀 독출 회로의 회로도이다.
도 9는 도 8의 기준 셀 독출 회로의 동작 파형도이다.
도 10은 도 4에 나타내어지는 기준 셀 기록 데이터 발생 회로의 회로도이다.
도 11은 도 4에 나타내어지는 기준 셀용 Y 디코더의 회로도이다.
도 12는 도 4에 나타내어지는 기준 셀용 Y 선택 게이트의 회로도이다.
도 13은 도 4에 나타내어지는 독출 기준 전류 발생 회로의 회로도이다.
도 14는 도 4에 나타내어지는 Y 선택 게이트의 회로도이다.
도 15는 도 4에 나타내어지는 센스 앰프의 회로도이다.
도 16은 도 4에 나타내어지는 워드선 인가 전압 선택 회로의 회로도이다.
도 17은 도 16의 워드선 인가 전압 선택 회로의 동작 파형도이다.
도 18은 도 4에 나타내어지는 워드선 드라이버의 회로도이다.
도 19는 도 18의 워드선 드라이버의 동작 파형도이다.
도 20a는 데이터 "0"→"0"의 기록을 나타내는 파형도이며, 도 20b는 데이터 "0"→"1"의 기록을 나타내는 파형도이며, 도 20c는 데이터 "1"→"0"의 기록을 나타내는 파형도이며, 도 20d는 데이터 "1"→"1"의 기록을 나타내는 파형도이다.
도 1a∼도 1c는 본 발명의 일 실시형태에 따른 비휘발성 메모리 셀(10)을 도시하는 설명도이다. 비휘발성 메모리 셀(10)은 본 실시형태에서는 단층 폴리실리콘 구조의 플래시 메모리 셀로서, 메모리 트랜지스터(11), 셀렉트 트랜지스터(12) 및 MOS 용량(13)의 3 소자를 포함한다.
도 1a∼도 1c에 도시한 바와 같이, 메모리 트랜지스터(11)는 예컨대 P형 기판(14)에 부유 게이트(15)를 게이트로 하는 NMOS 트랜지스터로 구성되고, 그 소스는 소스선(SL)에 접속되어 있다.
셀렉트 트랜지스터(12)는 기판(14)에 셀렉트 게이트(16)를 게이트로 하는 NMOS 트랜지스터(도 1b, 도 1c에서는 도시하지 않음)로 구성되며, 그 소스는 비트선(BL)에 접속되고, 셀렉트 게이트(16)는 선택 워드선(SWL)에 접속되어 있다. 메모리 트랜지스터(11)와 셀렉트 트랜지스터(12)의 드레인은 서로 접속되어 있다.
MOS 용량(13)은 기판(14)에 제어 게이트(17)로서의 N형 확산층을 형성하며, 상기 제어 게이트(17) 위에 절연층을 사이에 두고 부유 게이트(15)를 형성함으로써 구성된다. 제어 게이트(17)는 기판(14)의 트리플 웰 내(도면에서, N 웰(18)에 형성되는 P 웰(19) 내)에 형성되어 있다. 제어 게이트(17)는 컨트롤 워드선(CWL)에 접 속되어 있다. 덧붙여서, 본 실시형태의 단층 폴리실리콘 구조의 메모리 셀(10)에 있어서, 단순히 워드선이라고 하는 경우에는 컨트롤 워드선(CWL)을 의미한다.
이러한 메모리 셀(10)에 있어서, 본 실시형태에서는, 부유 게이트(15)에 전자가 축적되는 상태(임계치가 높은 상태)를 데이터 "0", 반대로, 부유 게이트(15)에 전자가 축적되지 않는 상태(임계치가 낮은 상태)를 데이터 "1"에 대응시켜 기록을 하는 경우를 상정한다.
메모리 셀(10)에의 기록은 소거(이레이즈)와 프로그램의 2개의 조작으로 이루어진다. 이레이즈는 부유 게이트(15)로부터 전자를 뽑아내어, 메모리 셀(10)(메모리 트랜지스터(11))의 임계치를 낮게 하는 조작이다. 바꾸어 말하면, 이레이즈는 데이터 "0"에서 데이터 "1"로 메모리 셀(10)의 데이터를 바꿔 쓰는 조작이다.
도 1b에 도시한 바와 같이, 이레이즈는 메모리 트랜지스터(11)의 소스에 제1 소스 전압으로서의 고전압(예컨대 6.0 V)을 인가하고, 제어 게이트(17)에 제1 제어 전압으로서의 부전압(예컨대 -9.3 V)를 인가하여 행한다. 여기서, P 웰(19)은 제어 게이트(17)와 동전위(예컨대 -9.3 V), N 웰(18)은 예컨대 6.0 V로 설정된다.
이 경우, 부유 게이트(15)의 전위는 용량 결합에 의해서 대체로 -8.2 V까지 끌어내려지고, 소스-부유 게이트(15) 사이에 대체로 14.2 V의 고전압이 인가된다. 그 결과, FN 터널 전류(도면에 화살표로 나타냄)가 흘러 부유 게이트(15)로부터 전자가 빼내어져, 메모리 셀(10)(메모리 트랜지스터(11))의 임계치가 저하된다. 따라서, 메모리 셀(10)은 데이터 "0"에서 데이터 "1"로 바꿔 쓰여진다.
한편, 프로그램은 부유 게이트(15)에 전자를 주입하여, 메모리 셀(10)(메모 리 트랜지스터(11))의 임계치를 높게 하는 조작이다. 바꾸어 말하면, 프로그램은 데이터 "1"에서 데이터 "0"으로 메모리 셀(10)의 데이터를 바꿔 쓰는 조작이다.
도 1c에 도시한 바와 같이, 프로그램은, 메모리 트랜지스터(11)의 소스에 제2 소스 전압으로서의 접지 전압(0.0 V)을 인가하고, 제어 게이트(17)에 제2 제어 전압으로서의 고전압(예컨대 9.5 V)을 인가하여 행한다. 여기서, P 웰(19)은 접지 전압(0.0 V), N 웰(18)은 예컨대 6.0 V로 설정된다.
이 경우, 부유 게이트(15)의 전위는 용량 결합에 의해서 대체로 11.3 V까지 끌어올려지고, 소스-부유 게이트(15) 사이에 대체로 11.3 V의 고전압이 인가된다. 그 결과, FN 터널 전류(도면에 화살표로 나타냄)가 흘러 부유 게이트(15)에 전자가 주입되어, 메모리 셀(10)(메모리 트랜지스터(11))의 임계치가 높아진다. 따라서, 메모리 셀(10)은 데이터 "1"에서 데이터 "0"으로 바꿔 쓰여진다.
본 실시형태에서는 단층 폴리실리콘 구조의 메모리 셀(10)로 구체화했지만, 2층 폴리실리콘 구조(게이트 산화막 중에 부유 게이트를 전기적으로 분리하여 매립하여, 부유 게이트와 제어 게이트를 쌓아 올린 구조; 스택형이라고도 함)의 메모리 셀로 구체화하더라도 좋다.
단층 구조의 메모리 셀(10)은 2층 구조(스택형)의 메모리 셀에 비해서 셀 면적은 커지지만, 폴리실리콘 1층화에 따른 프로세스 공정의 삭감을 도모할 수 있다. 따라서, 소용량 메모리 용도를 대상으로 하여, 다이 사이즈에 대한 메모리 셀이 차지하는 비율이 작은 경우에는 적합한 구조이다.
이어서, 본 실시형태의 메모리 셀(10)의 기록 방법의 원리를 설명한다.
도 2에 도시한 바와 같이, 메모리 셀 어레이(20)는 복수의 메모리 셀(10)을 어레이형으로 배치하여 형성된다. 각 메모리 셀(10)의 소스는 열 단위의 셀마다 서로 분리되어 있고, 각각 소스선(SL)(도면에 있어서 SL0∼SL3)에 접속되어 있다. 각 메모리 셀(10)의 제어 게이트(17)는 행 단위의 셀마다 각각 공통의 컨트롤 워드선(CWL)(도면에 있어서 CWL0, CWL1)에 접속되어 있다. 도 2에서는, 셀렉트 트랜지스터(12)는 생략하고 있다.
이러한 메모리 셀 어레이(20)에 있어서, 메모리 셀(10)에의 기록(이레이즈/프로그램)은 선택된 어느 하나의 컨트롤 워드선(CWL)에 접속되는 행 단위의 메모리 셀(10)에 대하여 일괄적으로 이루어진다.
그 원리를 설명하면, 기록시에, 소스선(SL0∼SL3)에는 각 메모리 셀(10)의 기록 데이터("1" 또는 "0")에 각각 대응하는 전압이 공급된다. 여기서는, 소스선(SL1, SL3)에 데이터 "1"에 대응하는 고전압(예컨대 6.0 V)의 제1 소스 전압이 공급되고, 소스선(SL0, SL2)에 데이터 "0"에 대응하는 접지 전압(0.0 V)의 제2 소스 전압이 공급되는 경우를 상정한다.
이 상태에서, 우선, 선택된 어느 하나의 컨트롤 워드선(CWL)(여기서는 예컨대 CWL0)에 부전압(예컨대 -9.3 V)의 제1 제어 전압이 공급된다. 그렇게 하면, 기록 데이터 "1"에 대응하는 제1 소스 전압이 소스에 인가되고 있는 메모리 셀(10)은 터널 전류가 흘러 부유 게이트(15)로부터 전자가 빼내어져, 이레이즈된다(도 1b 참조). 즉, 기록 데이터 "0"에 대응하는 제2 소스 전압이 소스에 인가되고 있는 메모리 셀(10)은 이레이즈되지 않는다.
이어서, 소스선(SL0∼SL3)에 공급되고 있는 각 전압을 각각 유지한 채로, 컨트롤 워드선(CWL0)에 고전압(예컨대 9.3 V)의 제2 제어 전압이 공급된다. 그렇게 하면, 기록 데이터 "0"에 대응하는 제2 소스 전압이 소스에 인가되고 있는 메모리 셀(10)은 터널 전류가 흘러 부유 게이트(15)에 전자가 주입되어, 프로그램된다(도 1c 참조). 즉, 기록 데이터 "1"에 대응하는 제1 소스 전압이 소스에 인가되고 있는 메모리 셀(10)은 프로그램되지 않는다.
따라서, 이러한 방법에서는, 기록 데이터("1" 또는 "0")에 따라 미리 각 소스선(SL0∼SL3)에 공급되는 전압에 기초하여, 동일한 컨트롤 워드선(CWL0)에 접속되는 모든 메모리 셀(10)에 일괄적으로 기록(이레이즈/프로그램)이 이루어진다.
이하, 본 실시형태의 비휘발성 메모리의 구성에 관해서 상술한다.
도 3은 플래시 메모리(비휘발성 메모리)의 개략 구성을 도시하는 블럭도이며, 도 4는 그 상세한 구성을 도시하는 블럭도이다. 도 4에서는 하나의 컨트롤 워드선(CWL)에 접속되는 일부의 메모리 셀(10)에 관해서 도시한다.
플래시 메모리(30)는 메모리 셀 어레이(20), 제1∼제3 전압 발생 회로(31∼33), 어드레스 제어 회로(34), X 디코더(35), Y 디코더(36), 라이트 드라이버(37), 레퍼런스 제어 회로(38), Y 패스 게이트(39), 리드 앰프(40) 및 리드/라이트 제어 회로(41)를 포함한다.
메모리 셀 어레이(20)에는 복수의 메모리 셀(10)이 어레이형으로 배치되는 동시에, 행 단위의 셀마다 각각 1쌍의 기준 셀(10a, 10b)(도 4 참조)이 배치된다. 기준 셀(10a, 10b)은 메모리 셀(10)의 독출시에, 그 독출 데이터의 판정을 위한 기 준이 되는 전류를 생성하기 위한 셀이다.
제1 전압 발생 회로(31)는 부전압 발생 회로로서, 컨트롤 워드선(CWL)에 공급하는 제1 제어 전압으로서의 부전압(본 실시형태에서는 예컨대 -9.3 V)을 생성하여 X 디코더(35)에 공급한다. 제2 전압 발생 회로(32)는 고전압 발생 회로로서, 컨트롤 워드선(CWL)에 공급하는 제2 제어 전압으로서의 고전압(본 실시형태에서는 예컨대 9.5 V)을 생성하여 X 디코더(35)에 공급한다.
제3 전압 발생 회로(33)는 고전압 발생 회로로서, 소스선(SL)에 공급하는 제1 소스 전압으로서의 고전압(본 실시형태에서는 예컨대 6.0 V)을 생성하여 라이트 드라이버(37)에 공급한다. 제1∼제3 전압 발생 회로(31∼33)는 오실레이터(42)에 의해서 구동되어, 기준 전압 발생 회로(43)로부터 공급되는 기준 전압에 기초하여 각 전압을 발생시킨다.
어드레스 제어 회로(34)에는 어드레스 버퍼(34a)와 어드레스 카운터(34b)가 구비된다. 어드레스 버퍼(34a)는 외부로부터 공급되는 기록 어드레스(WD-ADDR)를 바이트 단위 [0:7]로 받아들여, X 디코더(35) 및 Y 디코더(36)에 각각 공급한다.
상술하면, 어드레스 버퍼(34a)는 기록시에 컨트롤 워드선(CWL)의 선택에 사용되는 기록 어드레스(WD-ADDR)의 상위 5 비트를 로우 어드레스로서 X 디코더(35)에 공급한다. X 디코더(35)는 그것을 디코드하여 복수의 컨트롤 워드선(CWL) 중 어느 하나를 선택한다.
또한, 어드레스 버퍼(34a)는 기록시에 소스선(SL)의 선택에 사용되는 기록 어드레스(WD-ADDR)의 하위 3 비트를 칼럼 어드레스로서 Y 디코더(36)에 공급한다. Y 디코더(36)는 그것을 디코드하여 후술하는 라이트 드라이버(37) 내의 대응하는 소스 전압 공급 회로(44, 45a, 45b)(도 4 참조)로 기록 데이터를 받아들여, 소스 전압을 설정하기 위한 디코드 신호를 생성한다.
어드레스 카운터(34b)는 8 비트의 독출 데이터 R-MDATA[0:7]에 대응하는 메모리 셀(10)을 1 비트마다 선택하기 위한 3 비트의 내부 어드레스를 발생시킨다. 따라서, Y 디코더(36)는 어드레스 카운터(34b)로부터 출력되는 어드레스에 기초하여, 독출 대상의 메모리 셀(10)을 순차 선택하여, 리드 앰프(40)에서 독출되는 각 1 비트의 독출 데이터를 도시하지 않는 독출 데이터용 래치(8 비트)에 순차 래치시킨다.
레퍼런스 제어 회로(38)에는 기준 셀 독출 회로(46), 기준 셀 기록 데이터 발생 회로(47) 및 기준 셀용 Y 디코더(48)가 구비되어 있다. 기준 셀 독출 회로(46)는 2개의 기준 셀(10a, 10b)에 각각 기록되고 있는 데이터를, 이들에 접속되고 있는 비트선(BLref(0), BLref(1))을 통해 독출하여, 각 데이터의 극성을 판정한다.
상술하면, 메모리 셀(10)의 기록시, 기준 셀(10a, 10b)에는 서로 반전된 극성이 되도록 데이터 "0"과 데이터 "1"이 각각 기록된다. 기준 셀 독출 회로(46)는 메모리 셀(10)의 기록에 앞서서, 각 기준 셀(10a, 10b)로부터 각각 독출한 데이터를 래치하여, 어느 쪽에 데이터 "1"이 기록되고 있는지를 판정하여, 그 극성을 나타내는 극성 신호(REF-REV)를 출력한다.
기준 셀 기록 데이터 발생 회로(47)는 기준 셀 독출 회로(46)로부터의 극성 신호(REF-REV)에 기초하여, 현재 기록되고 있는 데이터와는 각각 반대의 극성으로 각 기준 셀(10a, 10b)에 기록이 이루어지도록, 기준 셀용 기록 데이터(WDBref(0), WDBref(1))를 생성한다.
따라서, 기준 셀(10a, 10b)에는 메모리 셀(10)의 기록마다, 현재의 데이터와 반대의 극성이 되도록 데이터가 기록된다. 기록마다 데이터를 반전시키는 것은 기준 전류를 생성하기 위한 각 기준 셀(10a, 10b)의 임계치의 분포를 소정 범위 내로 거두는 것이 바람직하기 때문이다.
기준 셀용 Y 디코더(48)는 기준 셀 독출 회로(46)로부터의 극성 신호(REF-REV)에 기초하여, 기준 셀(10a, 10b)에 현재 기록되고 있는 데이터("1" 또는 "0")에 따른 디코드 신호(YD0ref(0), YD0ref(1))를 생성한다.
라이트 드라이버(37)에는 열 방향의 셀(메모리 셀(10), 기준 셀(10a, 10b))마다, 이들에 접속되는 소스선(SL)에 각각 대응하여 소스 전압 공급 회로(44, 45a, 45b)가 구비되고 있다. 각 소스 전압 공급 회로(44, 45a, 45b)는 실질적으로 동일한 구성을 갖는다.
상술하면, 소스 전압 공급 회로(44)는 메모리 셀(10)에 접속되는 소스선(SL)에 각각 대응하여 설치되어, 외부로부터 바이트 단위 [0:7]로 공급되는 기록 데이터(W-MDATA)를, Y 디코더(36)에 의한 어드레스의 디코드 결과에 기초하여 받아들인다. 받아들인 데이터("0" 또는 "1")에 대응하는 제1 또는 제2 소스 전압을 소스선(SL)에 공급한다.
소스 전압 공급 회로(45a, 45b)는 기준 셀(10a, 10b)에 접속되는 소스선(SL)에 각각 대응하여 설치되며, 기준 셀 기록 데이터 발생 회로(47)로부터 공급되는 기준 셀용 기록 데이터(WDBref(0), WDBref(1))(서로 반대의 극성을 갖는 데이터)를 받아들인다. 각각 받아들인 데이터("0" 또는 "1")에 대응하는 제1 또는 제2 소스 전압을 각 소스선(SL)에 공급한다.
Y 패스 게이트(39)에는 Y 선택 게이트(49)와 기준 셀용 Y 선택 게이트(50)가 구비되고 있다. Y 선택 게이트(49)는 독출시에, 복수의 비트선(BL) 중 어느 하나의 비트선(BLx)을 선택하여, 그 비트선(BLx)을 통해 메모리 셀(10)로부터 독출되는 독출 신호(RDB)를 출력한다.
기준 셀용 Y 선택 게이트(50)는 기준 셀용 Y 디코더(48)로부터의 디코드 신호(YD0ref(0), YD0ref(1))에 기초하여, 각 비트선(BLref(0), BLref(1))을 디코드하여, 데이터 "0"의 기준 셀로부터의 독출 신호(RDBref(0))와 데이터 "1"의 기준 셀로부터의 독출 신호(RDBref(1))를 출력한다.
리드 앰프(40)에는 독출 기준 전류 발생 회로(51)와 센스 앰프(52)가 구비되고 있다. 독출 기준 전류 발생 회로(51)는 기준 셀용 Y 선택 게이트(50)로부터 출력되는 독출 신호(RDBref(0), RDBref(1))를 입력하여, 데이터 "0"의 기준 셀의 독출 전류(제1기준 전류)인 제1 기준 신호(SAref0)와, 데이터 "1"의 기준 셀의 독출 전류(제2 기준 전류)인 제2 기준 신호(SAref)를 생성한다.
센스 앰프(52)는 제1 및 제2 기준 신호(SAref0, SAref)에 기초하여 생성한 독출 기준 전류와, Y 선택 게이트(49)로부터 출력되는 독출 신호(RDB)에 기초하여 생성한 독출 전류를 비교한다. 그 비교 결과에 기초하여 메모리 셀(10)의 데이터가 "1"인지 "0"인지를 판정하여, 독출 데이터(RDATAB)를 출력한다.
X 디코더(35)에는 워드선 인가 전압 선택 회로(53)와 워드선 드라이버(54)가 구비되고 있다. 워드선 인가 전압 선택 회로(53)는 컨트롤 워드선(CWL)에 공급하는 인가 전압(VCWL)을 선택하여 출력한다. 구체적으로는, 이레이즈시에, 제1 전압 발생 회로(31)로부터 공급되는 부전압의 제1 제어 전압을 선택하고, 독출시에, 독출 기준 전류 발생 회로(51)로부터 공급되는 독출 전압(VCWL-RD)를 선택하여 워드선 드라이버(54)에 공급한다.
워드선 드라이버(54)는 기록시에, Y 디코더(36)에 의한 기록 어드레스(WD-ADDR)의 디코드 결과에 기초하여, 어느 한 컨트롤 워드선(CWL)을 선택한다. 이레이즈시에는 부전압의 제1 제어 전압을 공급하고, 프로그램시에는 제2 전압 발생 회로(32)에 의해 생성되는 고전압의 제2 제어 전압을 공급하고, 독출시에는 독출 전압(VCWL-RD)을 공급한다.
또한, 워드선 드라이버(54)는 독출시에는 도시하지 않는 독출 어드레스의 디코드 결과에 기초하여, 독출 대상의 메모리 셀(10)에 접속되어 있는 어느 하나의 선택 워드선(SWL)과, 데이터 판정을 위한 기준 셀(10a, 10b)에 접속되어 있는 어느 하나의 기준 셀용 선택 워드선(SWLref)을 선택한다.
메모리 셀(10) 및 기준 셀(10a, 10b)에 대한 기록/독출은 리드/라이트 제어 회로(41)에 의해서 제어된다. 상술하면, 기록시에, 리드/라이트 제어 회로(41)는 라이드 모드 신호(WRITE-MODE)에 응답하여 기록 동작으로 이행하고, 데이터 전송 신호(WRITE-MDATA)에 응답하여 기록 데이터(W-MDATA)를 받아들이기 시작한다.
기록 대상의 메모리 셀(10)의 데이터를 전부 받아들인 후, 라이트 스타트 신 호(WRITE-START)에 응답하여 동일한 컨트롤 워드선(CWL)에 접속되는 메모리 셀(10)에 대하여 일괄적으로 기록을 시작한다.
한편, 독출시에, 리드/라이트 제어 회로(41)는 리드 리퀘스트 신호(RD-REQ)에 응답하여 독출을 시작한다. 독출 대상의 메모리 셀(10)로부터 독출된 독출 데이터(R-MDATA)가 리드 앰프(40)로부터 바이트 단위 [0:7]로 출력된다.
이하, 각 회로의 상세한 것에 대해 설명한다.
도 5는 메모리 셀(10)의 회로도이다. 도 1a∼도 1c와 같은 구성 부분에 대해서는 설명을 생략한다. 기준 셀(10a, 10b)은 메모리 셀(10)과 같은 식의 구성을 갖는다.
메모리 셀(10)(메모리 트랜지스터(11))의 소스에는 기록시/독출시에 각각 대응하는 소스 전압(ARVSS)이 소스선(SL)을 통해 소스 전압 공급 회로(44)로부터 공급된다.
부유 게이트 전위(FG)는 메모리 셀(10)에 기록되고 있는 데이터에 따라, 데이터 "1"일 때는 3.0 V 부근, 데이터 "0"일 때는 0.0 V 부근으로 설정된다. N 웰 전위(VNW)는 기록시에 예컨대 6.0 V로 설정된다. P 웰 전위(VPW)는 이레이즈일 때/프로그램일 때에 따라, 이레이즈시에는 제어 게이트와 동전위, 프로그램시에는 접지 전위로 설정된다.
도 6은 메모리 셀 어레이(20)의 한 구성예를 도시하는 회로도이다. 메모리 셀 어레이(20)는 어레이 배치된 메모리 셀(10)을 포함한다.
본 실시형태에서는, 열 방향을 따라서 인접하는 2개의 메모리 셀(10)(도면에 있어서 Ce0a, Ce0b, Ce1a, Ce1b, Ce2a, Ce2b) 사이에서 비트선(BL)(도면에서 BL0, BL1, BL2)이 서로 공유되고 있다. 각 메모리 셀(10)은 열 단위마다 소스선(SL)(도면에서 SL0a∼SL2a, SL0b∼SL2b)이 서로 분리되어 있는 동시에, 행 단위마다 동일한 컨트롤 워드선(CWL)(도면에서 CWL0∼CWL2)에 접속되고 있다.
행 단위마다의 각 메모리 셀(10)에 있어서, 비트선(BL)을 서로 공유하는 각 2개의 셀 중, 각각 한 쪽의 셀(도면에서 Ce0a, Ce1a, Ce2a측의 셀)은 제1 선택 워드선으로서의 동일한 선택 워드선(SWL)(도면에서 SWL0a∼SWL2a)에 접속되고 있다. 각각 다른 쪽의 셀(도면에서 Ce0b, Ce1b, Ce2b측의 셀)은 제2 선택 워드선으로서의 동일한 선택 워드선(SWL)(도면에서 SWL0b∼SWL2b)에 접속되고 있다.
도 6에서는 생략하지만, 메모리 셀 어레이(20)에는 컨트롤 워드선(CWL)(CWL0∼CWL2)마다 1쌍의 기준 셀(10a, 10b)이 마련되어 있다.
도 7은 소스 전압 공급 회로(44)의 한 구성예를 도시하는 회로도이다. 기준 셀(10a, 10b)에 대응하여 설치되는 소스 전압 공급 회로(45a, 45b)도 소스 전압 공급 회로(44)와 실질적으로 동일한 구성을 갖는다.
소스 전압 공급 회로(44)는 래치 회로(44a)를 포함하며, 기록 어드레스(WD-ADDR)를 디코드한 Y 디코더(36)로부터의 디코드 신호(YTi)에 기초하여 외부로부터 공급되는 기록 데이터(W-MDATA)를 반전한 데이터(WDBj)를 받아들여, 래치 회로(44a)에 래치한다.
래치 회로(44a)의 출력 신호는 트랜지스터(Tp1)(PMOS 트랜지스터)와 트랜지스터(Tn1)(NMOS 트랜지스터)의 게이트에 입력된다. 트랜지스터(Tp1)의 소스는 전원 (VS)에 접속되고, 트랜지스터(Tn1)의 소스는 접지 전원(ARGND)에 접속된다.
트랜지스터(Tp1, Tn1) 사이에는 트랜지스터(Tp2)(PMOS 트랜지스터)가 직렬로 개재되며, 이 트랜지스터(Tp2)의 게이트에는 기준 전압(ARVREF)이 입력된다. 트랜지스터(Tp2, Tn1)의 접속점으로부터 소스 전압(ARVSS)이 출력되도록 되어 있다.
전원(VS)은 래치 회로(44a)에 의한 데이터(WDBj)를 받아들일 때에 예컨대 3.0 V로 설정되고, 기록시(데이터(WDBj)의 래치후)에는 제3 전압 발생 회로(33)에 의해 생성되는 고전압(예컨대 6.0 V)의 제1 소스 전압으로 설정된다. 트랜지스터(Tp2)는 기준 전압(ARVREF)에 기초하여, 기록시에 메모리 셀(10)에 흐르는 전류량을 제어한다.
이 구성에서는, 소스 전압 공급 회로(44)는 래치 회로(44a)에 받아들여지는 데이터(WDBj)(반전 신호)에 대응한 소스 전압(ARVSS)을 공급한다. 즉, 받아들인 데이터(WDBj)가 데이터 "0"인 경우에는 고전압의 제1 소스 전압(도면에서 전원(VS))을 공급하고, 반대로, 데이터 "1"인 경우에는 접지 전압의 제2 소스 전압(도면에서 접지 전원(ARGND))을 공급한다.
도 8은 기준 셀 독출 회로(46)의 한 구성예를 도시하는 회로도이며, 도 9는 그 동작 파형도이다. 기준 셀 독출 회로(46)는 래치 회로(46a)와 데이터 출력 회로(46b, 46c)를 포함한다.
래치 회로(46a)의 한 쪽의 노드 a는 트랜지스터(Tn2)(NMOS 트랜지스터)를 통해 비트선(BLref(0))에 접속되는 동시에 데이터 출력 회로(46b)와 접속되어 있다. 또한, 래치 회로(46a)의 다른 쪽의 노드 b는 트랜지스터(Tn3)(NMOS 트랜지스터)를 통해 비트선(BLref(1))에 접속되는 동시에 데이터 출력 회로(46c)와 접속되어 있다.
각 트랜지스터(Tn2, Tn3)는 각각 임계치가 낮은 트랜지스터로 구성되며, 이들 게이트에는 기준 셀(10a, 10b)의 독출시에 바이어스 신호(NBIAS)가 공급된다(이하, 동일한 임계치가 설정되는 트랜지스터에 대해서는 도면에서 같은 식으로 나타냄).
래치 회로(46a)에는 전원(VC-CAM) 및 접지 전원(ARGND)이 공급되며, 래치 회로(46a)는 독출시에 래치 신호(LATCH)에 기초하여 노드 a, b의 전위, 즉 각 기준 셀(10a, 10b)로부터 독출되는 서로 상보의 독출 데이터를 래치한다.
그 독출 동작에 관해서 상술하면, 기준 셀 독출 회로(46)는, 도 9에 도시한 바와 같이, 우선 래치 회로(46a)의 래치 상태를 래치 신호(LATCH)에 따라서 해제한다. 계속해서, 기준 셀(10a, 10b)에 접속되어 있는 선택 워드선(SWLref)(도 4 참조)이 선택되는(활성화되는) 동시에 제어 신호(RDcam)에 기초하여 데이터 출력 회로(46b, 46c)를 비활성으로 한다.
이어서, 트랜지스터(Tn2, Tn3)의 서로의 드레인을 단락하는 쇼트 신호(SRT)에 기초하여 노드 a, b를 이퀄라이즈한(등전위로 한) 후, 그것을 해제함으로써, 각 기준 셀(10a, 10b)의 독출 데이터를 증폭한다. 즉, 노드 a, b 사이에는, 각 비트선(BLref(0), BLref(1))에 흐르는 기준 셀(10a, 10b)의 독출 전류에 의해서 점차 전위차가 생기게 된다.
그 후, 래치 신호(LATCH)에 의해서 래치 회로(46a)에 래치한 각 기준 셀 (10a, 10b)의 독출 데이터를, 제어 신호(RDcam)에 기초하여 각각 판정 신호(DB-CAM(극성 신호(REF-REV), D-CAM)로서 데이터 출력 회로(46b, 46c)로부터 출력한다.
기준 셀 독출 회로(46)는 메모리 셀(10)의 기록이 이루어질 때에는, 그것에 앞서서 각 기준 셀(10a, 10b)의 데이터를 독출한다. 이것은, 메모리 셀(10)의 기록마다 각 기준 셀(10a, 10b)의 데이터를 각각 반전하여 기록하기 위해서이다.
도 10은 기준 셀 기록 데이터 발생 회로(47)의 한 구성예를 도시하는 회로도이다. 기준 셀 기록 데이터 발생 회로(47)는 메모리 셀(10)의 기록시에, 제어 신호(W-M)에 응답하여, 각 기준 셀(10a, 10b)에 현재 기록되어 있는 데이터와 각각 반대의 극성이 되도록, 극성 신호(REF-REV)에 기초하여 기준 셀용 기록 데이터(WDBref(0), WDBref(1))를 생성한다.
또한, 상기 발생 회로(47)는 제어 신호(W-S)에 응답하여 디코드 신호(YT-REF)를 생성하여, 이 디코드 신호(YT-REF)를 소스 전압 공급 회로(45a, 45b)에 출력한다. 따라서, 기록시에, 각 소스 전압 공급 회로(45a, 45b)에는 기준 셀(10a, 10b)에 현재 기록되고 있는 데이터와 각각 반대 극성의 데이터가 받아들여진다.
도 11은 기준 셀용 Y 디코더(48)의 한 구성예를 도시하는 회로도이다. 기준 셀용 Y 디코더(48)는 독출시에 활성화되는 제어 신호(RDmem)에 응답하여, 극성 신호(REF-REV)(각 기준 셀(10a, 10b)의 현재의 데이터)에 기초한 디코드 신호(YD0ref(0), YD0ref(1))를 생성하여, 기준 셀용 Y 선택 게이트(50)에 공급한다.
도 11에 파선으로 나타내는 회로(48a)는 기준 셀(10a, 10b)의 독출 전류를 테스트하는 테스트 모드일 때에 대응하여 설치되고, 테스트 모드와 통상 모드(통상 의 독출시)의 전환은 제어 신호(SEL-REF)에 기초하여 이루어진다. 테스트 모드일 때에 있어서는, 외부로부터 공급하는 입력 신호(YD0(0), YD0(1))에 기초하여 디코드신호(YD1ref(0), YD1ref(1))가 생성된다.
도 12는 기준 셀용 Y 선택 게이트(50)의 한 구성예를 도시하는 회로도이다. 기준 셀용 Y 선택 게이트(50)는 선택 회로(50a, 50b)를 포함하며, 기준 셀용 Y 디코더(48)로부터의 디코드 신호(YD0ref(0), YD0ref(1))에 기초하여, 각 비트선(BLref(0), BLref(1))을 디코드하여, 데이터 "0"의 독출 신호(RDBref(0))와 데이터 "1"의 독출 신호(RDBref(1))를 출력한다.
도 12에 파선으로 나타내는 회로(50c)는 테스트 모드일 때에 대응하여 설치되며, 이 테스트 모드일 때에 기준 셀용 Y 디코더(48)로부터 공급되는 디코드 신호(YD1ref(0), YD1ref(1))에 기초하여, 기준 셀(10a, 10b) 중 어느 한 쪽의 독출 신호(RDBref)를 출력하도록 되어 있다.
도 13은 독출 기준 전류 발생 회로(51)의 한 구성예를 도시하는 회로도이다. 독출 기준 전류 발생 회로(51)는 제1 및 제2 기준 전류 생성부(51a, 51b)와 독출 전압 생성부(51c)를 포함한다.
제1 기준 전류 생성부(51a)는 기준 셀용 Y 선택 게이트(50)로부터 출력되는 데이터 "0"의 기준 셀의 독출 신호(RDBref(0))에 기초하여, 제1 기준 전류(Iref0)의 값을 갖는 제1 기준 신호(SAref0)를 생성한다. 제2 기준 전류 생성부(51b)는 기준 셀용 Y 선택 게이트(50)로부터 출력되는 데이터 "1"의 기준 셀의 독출 신호(RDBref(1))에 기초하여, 제2 기준 전류(Iref1)의 값을 갖는 제2 기준 신호(SAref) 를 생성한다.
독출 전압 생성부(51c)는 독출시에, 컨트롤 워드선(CWL)에 공급하는 독출 전압(VCWL-RD)을 생성하는 회로이다. 독출 전압 생성부(51c)는 프로그램시에는 독출 전압(VCWL-RD)을 부유 전위로 제어한다. 제1 및 제2 기준 전류 생성부(51a, 51b), 독출 전압 생성부(51c)는 테스트 모드일 때에 각종 시험 신호(T-MRW, T-AC)에 기초하여 비활성 상태가 된다.
도 14는 Y 선택 게이트(49)의 한 구성예를 도시하는 회로도이다. Y 선택 게이트(49)는 본 실시형태에서는 8 비트의 비트선(BL)과 접속되어, 도시하지 않는 독출 어드레스를 디코드한 디코드 신호(YD0[7:0], YD1)에 기초하여 어느 한 비트선(BL)을 통해 메모리 셀(10)로부터 독출되는 독출 신호(RDB)를 출력한다.
자세히는, Y 선택 게이트(49)는 비트 선택용의 8개의 트랜지스터(Tn4a∼Tn4h)와 바이트 선택용의 하나의 트랜지스터(Tn5)(각각 NMOS 트랜지스터)를 포함한다. Y 선택 게이트(49)는 디코드 신호(YD0[7:0], YD1)에 기초하여, 트랜지스터(Tn4a∼Tn4h) 중 어느 하나 및 트랜지스터(Tn5)를 통해 독출 신호(RDB)를 출력한다.
도 15는 센스 앰프(52)의 한 구성예를 도시하는 회로도이다. 센스 앰프(52)는 독출 기준 전류 발생 회로(51)로부터의 제1 및 제2 기준 신호(SAref0, SAref)에 기초하여 독출 기준 전류(Irefj)를 생성하는 독출 기준 전류 생성부(52a)와, Y 선택 게이트(49)로부터의 독출 신호(RDB)에 기초하여 독출 전류(Iref)를 생성하는 독출 전류 생성부(52b)를 포함한다. 상술하면, 독출 기준 전류 생성부(52a)는 정전류 부(61)와 제1∼제4 정전류부(62∼65)를 포함하며, 정전류부(61)에 입력되는 제1 기준 신호(SAref0)에 기초하여 제1 기준 전류(Iref0)를 발생시킨다.
제1∼제4 정전류부(62∼65)는 이들을 구성하는 트랜지스터의 사이즈가 달라, 제1 정전류부(62)의 구동 능력에 대하여, 제2 정전류부(63)는 2배, 제3 정전류부(64)는 4배, 제4 정전류부(65)는 8배의 구동 능력을 갖고 있다.
독출 기준 전류 생성부(52a)는 선택 신호(TRIM-IREF)에 의해서 제1∼제4 정전류부(62∼65) 중 적어도 어느 하나를 구동하여, 그것에 입력되는 제2 기준 신호(SAref)에 기초하여, 제2 기준 전류(Iref1)를 상수 j(0<j<1)배한 전류를 발생시킨다. 따라서, 독출 기준 전류 생성부(52a)는 독출 기준 전류(Irefj)를 「제1 기준 전류 Iref0 + 제2 기준 전류 Iref1 ×상수 j」의 합산 전류로서 생성한다.
센스 앰프(52)는 노드 c에 유입되는 독출 기준 전류(Irefj)와, 노드 c로부터 유출되는 독출 전류(Iref)를 비교함으로써, 독출 대상의 메모리 셀(10)의 데이터가 "1"인지 "0"인지를 판정한다. 즉, 노드 c로부터 유출되는 메모리 셀(10)의 독출 전류(Iref)에 따라서 추이되는 노드 c의 전위(H 레벨 또는 L 레벨)를 검출함으로써 데이터 판정하여, 그 판정 결과를 나타내는 독출 데이터(RDATAB)를 출력한다.
도 15에 파선으로 나타내는 회로(52c)는 테스트 모드일 때에 대응하여 설치되며, 상기 테스트 모드일 때에 독출 데이터(RDATAB)를 독출 신호(R-ANA-OUT)로서 외부로 출력한다.
도 16은 워드선 인가 전압 선택 회로(53)의 한 구성예를 도시하는 회로도이며, 도 17은 그 동작 파형도이다.
이레이즈할 때에 있어서, 트랜지스터(Tn6)(NMOS 트랜지스터)의 소스 및 백 게이트(P 웰)와, 트랜지스터(Tn7, Tn8)(NMOS 트랜지스터)의 백 게이트(P 웰)에는 제1 전압 발생 회로(31)로부터 부전압(-9.3 V)의 제1 제어 전압(R-NEGP)이 공급된다.
트랜지스터(Tn6, Tn7)의 게이트에는 제어 신호(NGNDB)가 공급된다. 제어 신호(NGNDB)는 복수의 제어 신호(RDmem, ENVPXGD, NEGPL)에 기초하여 생성된다. 여기서, 제어 신호(RDmem)는 독출시에 H 레벨이 되는 신호, 제어 신호(ENVPXGD)는 프로그램시에 H 레벨이 되는 신호, 제어 신호(NEGPL)는 이레이즈시에 제1 제어 전압(R-NEGP)이 소정의 전압 이하(예컨대 -3.0 V 이하)로 저하되면 L 레벨로 되는 신호이다.
따라서, 이레이즈시에, 제어 신호(NGNDB)는 L 레벨(구체적으로는 접지 전압)이 되며, 제1 제어 전압(R-NEGP)의 공급에 기초하여 트랜지스터(Tn6, Tn7)는 온으로 된다.
이 때, 트랜지스터(Tn7)의 드레인 전위, 즉 제어 신호(NEGPGND)는 부전압의 제1 제어 전압(R-NEGP)과 대략 등전위가 되어, 그 제어 신호(NEGPGND)에 의해서 트랜지스터(Tn8)는 오프로 된다. 따라서, 이레이즈시에, 워드선 인가 전압 선택 회로(53)는 부전압(-9.3 V)의 제1 제어 전압(R-NEGP)을 인가 전압(VCWL)으로서 출력한다.
이 때, 트랜지스터(Tn6)의 게이트에 입력되는 제어 신호(NGNDB)는 접지 전압으로 되기 때문에, 그 트랜지스터(Tn6)의 소스-게이트 사이에 내압을 넘는 고전압 이 인가되는 일은 없다.
프로그램시에는 H 레벨의 제어 신호(ENVPXGD)에 기초하여 제어 신호(NGNDB)는 L 레벨(접지 전압)로 된다. 이 때, 제1 제어 전압(R-NEGP)은 0 V가 되어, 트랜지스터(Tn6, Tn7)는 오프가 된다.
또한, 제어 신호(NEGPGND)는 H 레벨로 되기 때문에 트랜지스터(Tn8)는 온으로 되는데, 이 때 독출 전압(VCWL-RD)은 독출 기준 전류 발생 회로(51)에 의해서 부유 상태가 되도록 제어되고 있고, 인가 전압(VCWL)은 도 17에 도시한 바와 같이 부유 전위(예컨대 약 2.5 V)가 된다.
독출시에는, 제어 신호(RDmem)에 기초하여 제어 신호(NGNDB)는 마찬가지로 접지 전압이 되어, 프리그램시와 마찬가지로, 트랜지스터(Tn6, Tn7)는 오프가 되고, 트랜지스터(Tn8)는 온으로 된다. 따라서, 독출시에, 워드선 인가 전압 선택 회로(53)는 독출 기준 전류 발생 회로(51)로부터 공급되는 독출 전압(VCWL-RD)을 인가 전압(VCWL)으로서 출력한다.
도 16에 파선으로 나타내는 회로(53a)는 독출 전류를 측정하는 테스트 모드일 때에 대응하여 설치되며, 이 테스트 모드일 때에는 시험 신호(T-AC)에 기초하여 전송 게이트(TG1)가 오프로 되는 동시에 전송 게이트(TG2)가 온으로 된다. 외부로부터 시험용의 입력 신호(R-ANA-IN)가 공급되어, 이 입력 신호(R-ANA-IN)가 인가 전압(VCWL)으로서 출력되게 되고 있다.
도 18은 워드선 드라이버(54)의 한 구성예를 도시하는 회로도이며, 도 19는 그 동작 파형도이다. 워드선 드라이버(54)는 기록(이레이즈/프로그램)시에, 기록 어드레스(WD-ADDR)(도 3 참조)에 기초하여 발생되는 프리디코드 신호(XD0∼XD2)에 의해서, 어느 하나의 컨트롤 워드선(CWLi)를 선택한다. 또한, 독출시에는, 도시하지 않는 독출 어드레스에 기초하여 생성되는 디코드 신호(YD2, YD2ref)에 의해서, 어느 하나의 선택 워드선(SWLi)과, 어느 하나의 기준 셀용 선택 워드선(SWLrefi)을 선택한다.
워드선 드라이버(54)는 래치 회로(54a)를 포함하며, 이 래치 회로(54a)에는 제어 신호(NPS) 및 제1 제어 전압(R-NEGP)이 공급된다. 래치 회로(54a)는 프리디코드 신호(XD0∼XD2)에 의해서 생성되는 제어 신호(NENB)에 기초하여 제어 신호(NEN)를 래치한다. 구체적으로는, 제어 신호(NPS)의 전압 레벨을 갖는 제어 신호(NEN)를 발생시킨다.
제어 신호(NEGPL)는 이레이즈시에 제1 제어 전압(R-NEGP)이 소정 전압 이하(예컨대 -3.0 V 이하)로 저하되면 L 레벨로 되어, 상기 제어 신호(NEGPL)에 기초하여 제어 신호(NPS)는 L 레벨(구체적으로는 접지 전압)로 된다. 따라서, 래치 회로(54a)는 제어 신호(NPS)에 기초하여 접지 전압으로 되는 제어 신호(NEN)를 발생시킨다. 덧붙여서, 이 때, 제어 신호(NGND)의 전압 레벨은 제1 제어 전압(R-NEGP)과 등전위로 되고 있기 때문에, 래치 회로(54a)의 래치 상태는 유지된다.
래치 회로(54a)에 의해 생성되는 제어 신호(NEN)는 제1 트랜지스터로서의 트랜지스터(Tn9)(NMOS 트랜지스터)의 게이트에 입력된다. 그 트랜지스터(Tn9)의 소스에는 인가 전압(VCWL)이 공급되고, 상기 트랜지스터(Tn9)의 백 게이트(P 웰)에는 부전압(-9.3 V)의 제1 제어 전압(R-NEGP)이 공급된다.
따라서, 이레이즈시에 트랜지스터(Tn9)는 온으로 되어, 도 19에 도시한 바와 같이, 프리디코드 신호(XD0∼XD2)에 의해서 선택된 어느 하나의 컨트롤 워드선(CWLi)에는 인가 전압(VCWL)(구체적으로는 제1 제어 전압(R-NEGP))이 공급된다.
이 때, 트랜지스터(Tn9)의 게이트에 입력되는 게이트 전압(제어 신호(NEN))은 접지 전압으로 되기 때문에, 상기 트랜지스터(Tn9)의 소스-게이트 사이에 내압을 넘는 고전압이 인가되는 일은 없다. 이레이즈시에는, 제어 신호(NEGPL-ER)에 의해 트랜지스터(Tn10)가 온으로 되고, 메모리 셀(10)의 P 웰 전위(VPWi)(도 5 참조)는 인가 전압(VCWL)(-9.3 V)으로 된다.
프로그램시에는, 워드선 드라이버(54)에 제2 전압 발생 회로(32)로부터 고전압(+9.5 V)의 제2 제어 전압(VPX)이 공급된다. 제2 제어 전압(VPX)은 제2 트랜지스터로서의 트랜지스터(Tp3)(PMOS 트랜지스터)의 소스에 공급된다. 트랜지스터(Tp3)의 게이트에는 제어 신호(XINBT)가 공급된다. 제어 신호(XINBT)는 프로그램시에 프리디코드 신호(XD0∼XD2)에 의해서 L 레벨로 된다.
따라서, 프로그램시에 트랜지스터(Tp3)는 온으로 되어, 도 19에 도시한 바와 같이, 프리디코드 신호(XD0∼XD2)에 의해서 선택된 어느 하나의 컨트롤 워드선(CWLi)에는 고전압(+9.5 V)의 제2 제어 전압(VPX)이 공급된다. 이 때, 트랜지스터(Tn9)도 온으로 되는데, 프로그램시에는 인가 전압(VCWL)은 부유 전위(예컨대 약 2.5 V)로 제어되기(도 17 참조) 때문에, 컨트롤 워드선(CWLi)에 이상 전류가 흐르는 일은 없다. 프로그램시에는, 제어 신호(NGND)에 의해 트랜지스터(Tn11)가 온으로 됨으로써, 메모리 셀(10)의 P 웰 전위(VPWi)(도 5 참조)는 접지 전압으로 된다.
이어서, 플래시 메모리(30)의 기록 동작을 도 20a∼도 20d에 따라서 상술한다. 도 20a는 데이터 "0"이 현재 기록되고 있는 메모리 셀(10)에 대하여, 데이터 "0"을 기록하는 경우의 동작을 도시한다. 이 경우, 메모리 셀(10)의 소스에는 기록해야 하는 데이터 "0"에 대응하는 접지 전압(0.0 V)의 제2 소스 전압이 공급된다.
이 상태에서, 우선, 컨트롤 워드선(CWL)에 부전압(-9.3 V)의 제1 제어 전압이 공급된다. 이 때, 소스-부유 게이트 사이의 전위차는 대체로 8.2 V가 되어 FN 터널 전류는 흐르지 않는다. 따라서, 메모리 셀(10)은 이레이즈되지 않고, 부유 게이트의 전하량은 변화되지 않는다.
계속해서, 소스 전압이 0.0 V로 유지된 채로, 컨트롤 워드선(CWL)에 고전압(+9.5 V)의 제2 제어 전압이 공급된다. 이 때, 소스-부유 게이트 사이의 전위차는 대체로 8.2 V가 되어 FN 터널 전류는 흐르지 않는다. 따라서, 부유 게이트의 전하량은 변화되지 않는다. 따라서, 이 경우에는 기록전의 메모리 셀의 데이터 "0"이 유지된다.
도 20b는 데이터 "0"이 현재 기록되고 있는 메모리 셀(10)에 대하여, 데이터"1"을 기록하는 경우의 동작을 도시한다. 이 경우, 메모리 셀(10)의 소스에는 기록해야 하는 데이터 "1"에 대응하는 고전압(6.0 V)의 제1 소스 전압이 공급된다. 이 상태에서, 우선, 컨트롤 워드선(CWL)에 부전압(-9.3 V)의 제1 제어 전압이 공급된다. 이 때, 소스-부유 게이트 사이에 대체로 14.2 V의 전압이 인가되어, FN 터널 전류가 흐른다. 따라서, 부유 게이트의 전자가 빼내어져 메모리 셀(10)은 이레이즈된다.
계속해서, 소스 전압이 6.0 V로 유지된 채로, 컨트롤 워드선(CWL)에 고전압(+9.5 V)의 제2 제어 전압이 공급된다. 이 때, 소스-부유 게이트 사이의 전위차는 대체로 5.3 V가 되어 FN 터널 전류는 흐르지 않는다. 따라서, 메모리 셀(10)은 프로그램되지 않고, 부유 게이트의 전하량은 변화되지 않는다. 따라서, 이 경우에는, 이레이즈만 이루어지며, 기록전의 메모리 셀의 데이터 "0"은 데이터 "1"로 바꿔 쓰여진다.
도 20c는 데이터 "1"이 현재 기록되고 있는 메모리 셀(10)에 대하여, 데이터 "0"을 기록하는 경우의 동작을 나타낸다. 이 경우, 메모리 셀(10)의 소스에는 기록해야 하는 데이터 "0"에 대응하는 접지 전압(0.0 V)의 제2 소스 전압이 공급된다. 이 상태에서, 우선, 컨트롤 워드선(CWL)에 부전압(-9.3 V)의 제1 제어 전압이 공급된다. 이 때, 소스-부유 게이트 사이의 전위차는 대체로 5.3 V가 되어 FN 터널 전류는 흐르지 않는다. 따라서, 부유 게이트의 전하량은 변화되지 않는다.
계속해서, 소스 전압이 0.0 V로 유지된 채로, 컨트롤 워드선(CWL)에 고전압(+9.5 V)의 제2 제어 전압이 공급된다. 이 때, 소스-부유 게이트 사이에 대체로 11.3 V의 전압이 인가되어, FN 터널 전류(소스-채널 사이)가 흐른다. 따라서, 부유 게이트에 전자가 주입되어 메모리 셀(10)은 프로그램된다. 따라서, 이 경우에는, 프로그램만이 이루어져, 기록전의 메모리 셀의 데이터 "1"은 데이터 "0"으로 바꿔 쓰여진다.
도 20d는 데이터 "1"이 현재 기록되고 있는 메모리 셀(10)에 대하여, 데이터"1"을 기록하는 경우의 동작을 나타낸다. 이 경우, 메모리 셀(10)의 소스에는 기 록해야 하는 데이터 "1"에 대응하는 고전압(6.0 V)의 제1 소스 전압이 공급된다. 이 상태에서, 우선, 컨트롤 워드선(CWL)에 부전압(-9.3 V)의 제1 제어 전압이 공급된다. 이 때, 소스-부유 게이트 사이에 대체로 11.3 V의 전압이 인가되어, 미량의 FN 터널 전류가 흐른다(실제로는 거의 흐르지 않음). 따라서, 부유 게이트의 전하량은 실질적으로 변화하지 않는다.
이어서, 소스 전압이 6.0 V로 유지된 채로, 컨트롤 워드선(CWL)에 고전압(+9.5 V)의 제2 제어 전압이 공급된다. 이 때, 소스-부유 게이트 사이의 전위차는 대체로 5.6 V가 되어 FN 터널 전류는 흐르지 않는다. 따라서, 메모리 셀(10)은 프로그램되지 않고, 부유 게이트의 전하량은 변화되지 않는다. 따라서, 이 경우에는, 기록전의 메모리 셀의 데이터 "1"이 유지된다.
본 실시형태의 비휘발성 메모리는 이하의 이점을 갖는다.
(1) 메모리 셀 어레이(20)의 각 메모리 셀(10)에는 열 단위마다 서로 분리된 소스선(SL)이 설치되어 있다. 기록시, 각 소스선(SL)에는 기록하는 데이터에 따라서 제1 및 제2 소스 전압 중 어느 한 쪽이 인가되고, 컨트롤 워드선(CWL)에는 부전압의 제1 제어 전압이 인가된 후, 각 소스선(SL)의 전압이 유지된 상태에서, 고전압의 제2 제어 전압이 인가된다. 따라서, 각 메모리 셀(10)은 각각의 소스선(SL)에 인가되고 있는 전압에 따라서 이레이즈 또는 프로그램된다. 이 결과, 동일한 컨트롤 워드선(CWL)에 접속되어 있는 모든 메모리 셀(10)에 대하여 일괄적으로 기록(이레이즈/프로그램)을 행할 수 있기 때문에, 1회의 기록 처리에 있어서의 대역 폭을 비약적으로 향상시킬 수 있다.
(2) 동일한 컨트롤 워드선(CWL)에 접속되어 있는 모든 메모리 셀(10)을 일괄적으로 동시에 기록할 수 있으므로, 기록 동작의 시간을 단축할 수 있다.
(3) 동일한 컨트롤 워드선(CWL)에 접속되어 있는 모든 메모리 셀(10)을 일괄적으로 동시에 기록할 수 있으므로, 1 비트당 기록 소비 전류를 저감시킬 수 있다.
(4) 본 실시형태에서는, 소스선(SL)에 인가하는 전압을 데이터 "1"에 대응하는 고전압의 제1 소스 전압으로 설정함으로써, 동일한 컨트롤 워드선(CWL)에 접속되어 있는 모든 메모리 셀을 일괄적으로 소거(이레이즈)할 수 있다.
(5) 본 실시형태에서는, 소스선(SL)에 인가하는 전압을 데이터 "0"에 대응하는 접지 전압의 제2 소스 전압으로 설정함으로써, 동일한 컨트롤 워드선(CWL)에 접속되어 있는 모든 메모리 셀을 일괄적으로 프로그램할 수 있다.
(6) 소스선(SL)에 소스 전압(ARVSS)(제1 또는 제2 소스 전압)을 공급하는 소스 전압 공급 회로(44)에는 기록 데이터를 래치하는 래치 회로(44a)가 설치되고, 이 래치 회로(44a)에는 제2 소스 전압을 공급하기 위한 고전압의 전원이 공급된다. 이 구성에서는, 소스 전압 공급 회로(44)에 레벨 시프터를 필요로 하지 않을 수 있다.
(7) 메모리 셀(10)은 단층 폴리실리콘 구조로 구성되어 있기 때문에, 소용량 메모리 용도를 대상으로 하는 경우에는 프로세스 공정의 삭감을 도모할 수 있다.
(8) 메모리 셀(10)의 프로그램은 소스-채널 사이에 흐르는 FN 터널 전류를 이용하여 부유 게이트(15)에 전자를 주입한다. 따라서, 애밸런치 브레이크다운 현상에 의한 핫 일렉트론을 이용하는 경우에 비해서, 프로그램시의 소비 전류를 삭감 할 수 있다.
상기 실시형태는 이하의 형태로 실시하더라도 좋다.
·기록시에 있어서, 컨트롤 워드선(CWL)에, 우선 고전압의 제2 제어 전압을 인가하여 프로그램을 실시한 후, 부전압의 제1 제어 전압을 인가하여 이레이즈를 행하도록 하더라도 좋다. ,
·선택 워드선을 갖추지 않는 2층 폴리실리콘 구조(스택형)의 메모리 셀로 구체화하더라도 좋다. 스택형의 메모리 셀에 있어서는, 제어 게이트에 접속되는 1 라인의 워드선(선택 워드선)만으로, 본 실시형태의 컨트롤 워드선(CWL)과 선택 워드선(SWL)을 공용한다.
·단층 폴리실리콘 구조의 메모리 셀(10)은 셀렉트 트랜지스터(12)를 갖추지 않는 2소자 구조의 셀이라도 좋다.
·본 실시형태에서는, 동일한 컨트롤 워드선(CWL)에 접속되는 모든 메모리 셀(10)을 기록 대상으로 하여 일괄적으로 기록하도록 했지만, 선택적으로 기록하도록 하더라도 좋다.

Claims (32)

  1. 워드선과, 상기 워드선에 접속된 복수의 메모리 셀과, 각각이 상기 복수의 메모리 셀 중의 하나에 접속된 복수의 소스선을 포함하는 비휘발성 메모리에 있어서,
    상기 각 소스선에 접속되어, 각각 대응하는 메모리 셀의 기록 데이터를 받아들이고, 이 기록 데이터에 따라 제1 소스 전압 및 제2 소스 전압 중 어느 한 쪽을 관련되는 소스선에 공급하는 복수의 소스 전압 공급 회로를 구비하는 것을 특징으로 하는 비휘발성 메모리.
  2. 제1항에 있어서, 상기 제1 소스 전압은 상기 제2 소스 전압보다 큰 것을 특징으로 하는 비휘발성 메모리.
  3. 제1항 또는 제2항에 있어서, 상기 워드선에 접속되어, 독출시에 기준이 되는 전류를 생성하기 위한 서로 상보인 1쌍의 데이터를 각각 저장하는 1쌍의 기준 셀을 더 구비하는 것을 특징으로 하는 비휘발성 메모리.
  4. 제3항에 있어서, 상기 1쌍의 기준 셀은 1쌍의 소스선에 각각 접속되고,
    상기 복수의 소스 전압 공급 회로는,
    상기 각 기준 셀에 접속되는 소스선에 접속되어, 각각이 대응하는 기준 셀의 기록 데이터를 받아들여, 이 기록 데이터에 따라 상기 제1 소스 전압 및 제2 소스 전압 중 어느 한 쪽을 대응하는 기준 셀에 공급하는 1쌍의 기준 셀 소스 전압 공급 회로를 포함하는 것을 특징으로 하는 비휘발성 메모리.
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  17. 워드선과, 상기 워드선에 접속된 복수의 메모리 셀과, 각각이 상기 복수의 메모리 셀 중 하나에 접속된 복수의 소스선을 포함하는 비휘발성 메모리의 기록 방법으로서,
    상기 복수의 소스선에 기록 데이터에 따라 제1 소스 전압 및 상기 제1 소스 전압보다 작은 제2 소스 전압 중 어느 한 쪽을 공급하는 제1 단계와,
    상기 제1 단계 후에, 상기 워드선에 이레이즈에 관한 제1 제어 전압을 공급하는 제2 단계와,
    상기 제1 단계에서 각 소스선에 공급한 전압을 유지시킨 채로, 상기 제2 단 계 후에, 상기 워드선에 프로그램에 관한 제2 제어 전압을 공급하는 제3 단계를 구비하는 것을 특징으로 하는 비휘발성 메모리의 기록 방법.
  18. 제17항에 있어서, 상기 제1 소스 전압은 상기 제2 소스 전압보다 큰 것을 특징으로 하는 비휘발성 메모리의 기록 방법.
  19. 제17항 또는 제18항에 있어서, 상기 제2 제어 전압은 상기 제1 제어 전압보다 큰 것을 특징으로 하는 비휘발성 메모리의 기록 방법.
  20. 제17항 또는 제18항에 있어서, 상기 제2 단계에서는 상기 제1 소스 전압이 인가되어 있는 메모리 셀만 이레이즈되고, 상기 제3 단계에서는 상기 제2 소스 전압이 인가되어 있는 메모리 셀만 프로그램되는 것을 특징으로 하는 비휘발성 메모리의 기록 방법.
  21. 워드선과, 상기 워드선에 접속된 복수의 메모리 셀과, 각각이 상기 복수의 메모리 셀 중 하나에 접속된 복수의 소스선을 포함하는 비휘발성 메모리의 기록 방법으로서,
    상기 각 메모리 셀에 접속되는 소스선에, 기록 데이터에 따라 제1 소스 전압 및 제2 소스 전압 중 어느 한 쪽을 공급하는 제1 단계와,
    상기 제1 단계 후에, 상기 워드선에 프로그램에 관한 제어 전압을 공급하는 제2 단계와,
    상기 제1 단계에서 각 소스선에 공급한 전압을 유지시킨 채로, 상기 제2 단계 후에, 상기 워드선에 이레이즈에 관한 제어 전압을 공급하는 제3 단계를 구비하는 것을 특징으로 하는 비휘발성 메모리의 기록 방법.
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