JP4067956B2 - 不揮発性メモリの制御方法及び不揮発性メモリ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、不揮発性メモリの制御方法及び不揮発性メモリに係り、詳しくは、電気的に消去／書き込みが可能なフラッシュメモリの制御方法に関する。
【０００２】
近年、ＡＳＩＣ等の半導体集積回路装置（ＬＳＩ）において、ロジック混載用のフラッシュメモリが広く使用されている。フラッシュメモリは、電気的に一括消去と書き込みが可能であり、ゲート酸化膜中に埋め込まれたフローティングゲートと呼ばれる電気的に分離された領域に電荷を保持することで、電源を切ってもデータが消えない不揮発性メモリである。このようなフラッシュメモリにおける消去／書き込み時間の短縮が要求されている。
【０００３】
【従来の技術】
フラッシュメモリの書き込みは消去（イレース）とプログラムの２つの操作からなる。イレースはメモリセル（セルトランジスタ）の閾値を下げる操作、プログラムは閾値を上げる操作であり、一般には、閾値の低い状態をデータ“１”、逆に、閾値の高い状態をデータ“０”に対応させる。この場合、閾値の低いデータ“１”のセルでは読み出し電流が大きくなり、逆に、閾値の高いデータ“０”のセルでは読み出し電流が小さくなる。
【０００４】
従来、このようなフラッシュメモリにおいては、消去動作／書き込み動作後のセルの閾値を、読み出し動作を安定して行うことのできる適切な範囲内に分布させるため、プリプログラムとベリファイと呼ばれる動作が行われる。
【０００５】
プリプログラムは、消去（イレース）動作の前に一旦セルをプログラムされた状態にして、消去前のセルの閾値分布を高くそろえる（データ“０”側の閾値にする）動作である。このプリプログラム動作によって、消去後のセルの閾値分布が過剰に広がることが抑止される。
【０００６】
ベリファイは、消去／書き込み後のセルの閾値が目標とする範囲内にあるかどうかを判定する動作である（例えば特許文献１，２参照）。具体的には、消去（イレース）後の閾値が過剰消去によって低くなりすぎていないかどうか、あるいは書き込み（プログラム）後の閾値が十分な値に達しているかどうかが判定される。このベリファイ動作によって、ＮＧとなる（目標とする範囲に閾値が達していない）場合には、そのセルに対して再消去／書き込み動作が行われる。
【０００７】
再消去／書き込み動作が必要なのは、例えば読み出し対象のセルの閾値と読み出し判定基準となる閾値との差が十分に得られず、読み出し動作を正しく行うことができなくなってしまうからである。
【０００８】
しかしながら、上記のようなプリプログラム動作やベリファイ動作及びそれに続く再消去／書き込み動作の実施は、全体として消去／書き込み動作が完了するまでの時間（総時間）を長くするという問題を有していた。
【０００９】
また、近年では、不揮発性メモリの信頼性向上などの理由から、プリプログラム動作やベリファイ動作を制御する論理回路（ステートマシン）はますます複雑化（高機能化）され、回路面積（ゲート数）も増大してきている。
【００１０】
このため、それらのレイアウト面積がダイサイズに占める割合が大きくなっており、ダイサイズを増大させる要因となっている。こうした問題は、小容量メモリ用途を対象とする不揮発性メモリの場合には特に顕著になる。
【００１１】
そこで、従来では、ベリファイ動作をメモリセルアレイ内の一部のメモリセルに対してのみ行なうことによって、ベリファイ動作を簡略化する構成が提案されている（例えば特許文献３参照）。
【００１２】
また、その他の従来例として、データ“０”とデータ“１”の互いに相補なデータが書き込まれた２つの基準セルを備え、各基準セルの読み出し電流を加重平均して生成した読み出し基準電流に基づいてデータ判定することで、ベリファイ動作を省略可能とした構成が提案されている（例えば特許文献４参照）。
【００１３】
また、このような２つの基準セルを備える他の構成として、各基準セルの読み出し電流の中間値とするべく生成した読み出し基準電流に基づいてデータ判定することで、ベリファイ動作を省略可能とした構成も提案されている（例えば特許文献５，６参照）。
【００１４】
【特許文献１】
特開平５−３６２８８号公報
【特許文献２】
特開平５−５４６８３号公報
【特許文献３】
特開平８−１８０６９６号公報
【特許文献４】
特開平８−１９０７９７号公報
【特許文献５】
特開平８−２７４２８２号公報
【特許文献６】
特開平１０−２０８４７６号公報
【００１５】
【発明が解決しようとする課題】
ところで、上記のような各文献３〜６に示す構成では、データ“０”とデータ“１”とが書き込まれる各基準セルがあらかじめ決められている（固定されている）。このため、回路面積縮小等の理由によりプリプログラム機能やベリファイ機能のための回路を削減し、両者とも行わないとした場合には、データ“０”の基準セルにはデータ“０”が繰り返し書き込まれ、データ“１”の基準セルにはデータ“１”が繰り返し書き込まれることになる。
【００１６】
その結果、データ“０”の基準セルは書き込み毎に閾値が徐々に高くなり、データ“１”の基準セルは書き込み毎に閾値が徐々に低くなるため、メモリセルの読み出し時に基準となるべき各基準セルに書き込み状態（セルの劣化、温度、プロセス条件等）が正しく反映されなくなるという問題があった。
【００１７】
このため、書き込み状態が適切に反映された読み出し基準電流を各基準セルから生成することができず、メモリセルのデータ判定を正確に行うことができなかった。したがって、従来の構成では、読み出しの正確性を確保するために、消去動作／書き込み動作にベリファイ機能がやはり不可欠であり、同機能を搭載しない不揮発性メモリには適用することができなかった。
【００１８】
本発明は上記問題点を解決するためになされたものであって、その目的はベリファイ動作を不要としながら読み出し動作を正確に行うことのできる不揮発性メモリの制御方法及び不揮発性メモリを提供することにある。
【００１９】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明によれば、前記複数のメモリセルと同一のワード線に接続される一対の基準セルには、該複数のメモリセルの消去動作毎もしくは書き込み動作毎に、前記一対の基準セルに現在書き込まれているデータとそれぞれ逆の極性となるように、互いに相補なデータが反転して書き込まれる。そして、前記複数のメモリセルの読み出し動作毎に、前記一対の基準セルから読み出される各読み出し電流の略中間値となるように読み出し基準電流が生成される。従って、消去／書き込み動作毎に各基準セルの閾値が一方向のみにシフトすることは防止され、各基準セルにメモリセルの書き込み状態を正確に反映させることができる。よって、ベリファイ動作を不要としながら、読み出し動作の正確性を十分に確保することが可能である。
【００２０】
請求項２に記載の発明によれば、前記読み出し基準電流は、データ“０”の基準セルから読み出される第１基準電流と、データ“１”の基準セルから読み出される第２基準電流を定数ｊ（但し０＜ｊ＜１）倍した電流との合算電流として生成される。従って、定数ｊの値を設定することで、第１及び第２基準電流の略中間値となる読み出し基準電流を生成することができる。
【００２１】
請求項３に記載の発明によれば、前記一対の基準セルの書き込み動作に先立って該一対の基準セルに現在書き込まれているデータを読み出し、各データの極性を判定した判定結果に基づいて前記一対の基準セルに書き込むべきデータを生成するようにした。従って、前記一対の基準セルには、その書き込み動作毎にデータが反転して書き込まれる。
【００２２】
請求項４に記載の発明によれば、前記読み出し基準電流の生成に先立って、前記一対の基準セルから読み出される各読み出し電流の比率が予め定めた目標値となるように、該一対の基準セルに接続されるワード線に印加する電圧もしくは前記一対の基準セルに接続されるソース線に印加する電圧を調整するようにした。従って、一対の基準セルの閾値の分布（閾値が高く分布する／閾値が低く分布する）によらず、前記各読み出し電流の比率を大きくしながら、安定した読み出し動作が可能となる。
【００２３】
請求項５に記載の発明によれば、前記一対の基準セルの閾値が低い場合には、前記ソース線に印加する電圧を上昇させることで、各基準セルの読み出し電流を減少させて目標とする比率に近づけることができる。
【００２４】
請求項６に記載の発明によれば、前記一対の基準セルの閾値が高い場合には、前記ワード線に印加する電圧を上昇させることで、各基準セルの読み出し電流を増加させて目標とする比率に近づけることができる。
【００２５】
請求項７に記載の発明によれば、基準セル読出回路は、複数のメモリセルの消去動作毎もしくは書き込み動作毎に、一対の基準セルのデータを読み出し、各データの極性を判定して極性信号を出力する。基準セル書込データ発生回路は、前記極性信号に基づいて、前記一対の基準セルに現在書き込まれているデータとそれぞれ逆の極性となるように、該一対の基準セルに書き込むべき互いに相補なデータを生成する。そして、ソース電圧供給回路は、前記基準セル書込データ発生回路から出力されるデータに応じたソース電圧を供給する。
【００２６】
請求項８に記載の発明によれば、読出基準電流発生回路は、第１及び第２の電流電圧変換部を備えている。第１の電流電圧変換部は、データ“０”の基準セルから読み出される第１基準電流に応じた第１基準信号を生成し、第２の電流電圧変換部は、データ“１”の基準セルから読み出される第２基準電流に応じた第２基準信号を生成する。そして、センスアンプは、前記第１及び第２基準信号に基づいて前記第１及び第２基準電流の略中間値となるように読み出し基準電流を生成し、該読み出し基準電流と前記メモリセルから読み出される読み出し電流とを比較することによって前記メモリセルのデータ判定を行う。
【００２７】
請求項９に記載の発明によれば、前記読出基準電流発生回路は、読み出し動作時に前記ワード線に読み出し電圧を供給するための読み出し電圧生成部を備え、該読み出し電圧生成部は、前記第１基準信号に基づいて前記第１基準電流を所定倍数した第１制御電流を生成する第１の電圧電流変換部と、前記第２基準信号に基づいて前記第２基準電流を所定倍数した第２制御電流を生成する第２の電圧電流変換部とを含む。そして、読み出し電圧生成部は、前記第１基準電流と前記第２基準電流との比率が予め定めた目標値となるように、前記第１制御電流と前記第２制御電流との電流差に基づいて読み出し電圧を生成する。
【００２８】
請求項１０に記載の発明によれば、前記読出基準電流発生回路は、読み出し動作時に前記ソース線に供給するソース供給電源を供給するためのソース電圧生成部を備え、該ソース電圧生成部は、前記第１基準信号に基づいて基準制御電流を生成する電圧電流変換部を含む。そして、ソース電圧生成部は、前記第１基準電流と前記第２基準電流との比率が予め定めた目標値となるように、前記第１基準電流と前記基準制御電流との電流差に基づいてソース供給電源を生成する。
【００２９】
【発明の実施の形態】
（第一実施形態）
以下、本発明を具体化した第一実施形態を図１〜図２１に従って説明する。
【００３０】
図１は、第一実施形態の不揮発性メモリセルを示す説明図である。
不揮発性メモリセル１０は、本実施形態では単層ポリシリコン構造のフラッシュメモリセルであって、メモリトランジスタ１１、セレクトトランジスタ１２及びＭＯＳ容量１３の３素子から構成されている。
【００３１】
図１（ａ）〜（ｃ）に示すように、メモリトランジスタ１１は、例えばＰ型基板１４にフローティングゲート１５をゲートとするＮＭＯＳトランジスタで構成され、そのソースはソース線SLに接続されている。
【００３２】
セレクトトランジスタ１２は、基板１４にセレクトゲート１６をゲートとするＮＭＯＳトランジスタ（図１（ｂ），（ｃ）では図示せず）で構成され、そのソースはビット線BLに接続され、セレクトゲート１６は選択ワード線SWL に接続されている。前記メモリトランジスタ１１とセレクトトランジスタ１２のドレインは互いに接続されている。
【００３３】
ＭＯＳ容量１３は、基板１４にコントロールゲート１７としてのＮ型拡散層を形成し、該コントロールゲート１７の上に絶縁層を隔てて前記フローティングゲート１５を形成することで構成される。コントロールゲート１７は、基板１４のトリプルウェル内（図中、Ｎウェル１８に形成されるＰウェル１９内）に形成されている。コントロールゲート１７は、コントロールワード線CWL に接続されている。因みに、本実施形態の単層ポリシリコン構造のメモリセル１０において、単にワード線という場合には、コントロールワード線CWL のことを意味する。
【００３４】
このようなメモリセル１０において、本実施形態では、フローティングゲート１５に電子が蓄積される状態（閾値の高い状態）をデータ“０”、逆に、フローティングゲート１５に電子が蓄積されない状態（閾値の低い状態）をデータ“１”に対応させて書き込みを行う場合を想定する。
【００３５】
メモリセル１０への書き込みは消去（イレース）とプログラムの２つの操作からなる。
イレースは、フローティングゲート１５から電子を引き抜いて、メモリセル１０（メモリトランジスタ１１）の閾値を低くする操作である。換言すれば、イレースは、データ“０”からデータ“１”にメモリセル１０のデータを書き換える操作である。
【００３６】
図１（ｂ）に示すように、イレースは、メモリトランジスタ１１のソースに第１ソース電圧としての高電圧（例えば６．０Ｖ）を印加し、コントロールゲート１７に第１制御電圧としての負電圧（例えば−９．３Ｖ）を印加して行う。ここで、Ｐウェル１９はコントロールゲート１７と同電位（例えば−９．３Ｖ）、Ｎウェル１８は例えば６．０Ｖに設定される。
【００３７】
この場合、フローティングゲート１５の電位は容量結合によっておよそ−８．２Ｖまで引き下げられ、ソース−フローティングゲート１５間におよそ１４．２Ｖの高電圧が印加される。その結果、ＦＮトンネル電流（図に矢印で示す）が流れてフローティングゲート１５から電子が引き抜かれ、メモリセル１０（メモリトランジスタ１１）の閾値が低下する。従って、メモリセル１０は、データ“０”からデータ“１”に書き換えられる。
【００３８】
一方、プログラムは、フローティングゲート１５に電子を注入して、メモリセル１０（メモリトランジスタ１１）の閾値を高くする操作である。換言すれば、プログラムは、データ“１”からデータ“０”にメモリセル１０のデータを書き換える操作である。
【００３９】
図１（ｃ）に示すように、プログラムは、メモリトランジスタ１１のソースに第２ソース電圧としての接地電圧（０．０Ｖ）を印加し、コントロールゲート１７に第２制御電圧としての高電圧（例えば９．５Ｖ）を印加して行う。ここで、Ｐウェル１９は接地電圧（０．０Ｖ）、Ｎウェル１８は例えば６．０Ｖに設定される。
【００４０】
この場合、フローティングゲート１５の電位は容量結合によっておよそ１１．３Ｖまで引き上げられ、ソース−フローティングゲート１５間におよそ１１．３Ｖの高電圧が印加される。その結果、ＦＮトンネル電流（図に矢印で示す）が流れてフローティングゲート１５に電子が注入され、メモリセル１０（メモリトランジスタ１１）の閾値が高くなる。従って、メモリセル１０は、データ“１”からデータ“０”に書き換えられる。
【００４１】
尚、本実施形態では単層ポリシリコン構造のメモリセル１０に具体化したが、２層ポリシリコン構造（ゲート酸化膜中にフローティングゲートを電気的に分離して埋め込み、フローティングゲートとコントロールゲートとを積み上げた構造；スタック型ともいう）のメモリセルに具体化してもよい。
【００４２】
単層構造のメモリセル１０は２層構造（スタック型）のメモリセルに比べてセル面積は大きくなるが、ポリシリコン１層化にともなうプロセス工程の削減を図ることができる。従って、小容量メモリ用途を対象とし、ダイサイズに対するメモリセルの占める割合が小さい場合には好適な構造である。
【００４３】
次に、本実施形態のメモリセル１０の書き込み方法の原理を説明する。
図２に示すように、メモリセルアレイ２０は複数のメモリセル１０をアレイ状に配置して形成される。
【００４４】
各メモリセル１０のソースは、列単位のセル毎に分離され、それぞれソース線SL（図においてSL0〜SL3）に接続されている。各メモリセル１０のコントロールゲート１７は、行単位のセル毎にそれぞれ共通のコントロールワード線CWL （図においてCWL0，CWL1）に接続されている。尚、同図では、セレクトトランジスタ１２は省略している。
【００４５】
このようなメモリセルアレイ２０において、メモリセル１０への書き込み（イレース／プログラム）は、選択された何れか１つのコントロールワード線CWL に接続される行単位のメモリセル１０に対して一括して行われる。
【００４６】
その原理を説明すると、書き込み時に、ソース線SL0〜SL3には、各メモリセル１０の書き込みデータ（“１”又は“０”）にそれぞれ対応する電圧が供給される。ここでは、ソース線SL1，SL3にデータ“１”に対応する高電圧（例えば６．０Ｖ）の第１ソース電圧が供給され、ソース線SL0，SL2にデータ“０”に対応する接地電圧（０．０Ｖ）の第２ソース電圧が供給される場合を想定する。
【００４７】
この状態で、先ず、選択された何れか１つのコントロールワード線CWL （ここでは例えばCWL0）に負電圧（例えば−９．３Ｖ）の第１制御電圧が供給される。すると、書き込みデータ“１”に対応する第１ソース電圧がソースに印加されているメモリセル１０は、トンネル電流が流れてフローティングゲート１５から電子が引き抜かれ、イレースされる（図１（ｂ）参照）。すなわち、書き込みデータ“０”に対応する第２ソース電圧がソースに印加されているメモリセル１０はイレースされない。
【００４８】
次に、前記ソース線SL0〜SL3に供給されている各電圧をそれぞれ維持したまま、前記コントロールワード線CWL0に高電圧（例えば９．３Ｖ）の第２制御電圧が供給される。
【００４９】
すると、書き込みデータ“０”に対応する第２ソース電圧がソースに印加されているメモリセル１０は、トンネル電流が流れてフローティングゲート１５に電子が注入され、プログラムされる（図１（ｃ）参照）。すなわち、書き込みデータ“１”に対応する第１ソース電圧がソースに印加されているメモリセル１０はプログラムされない。
【００５０】
従って、このような方法では、書き込みデータ（“１”又は“０”）に応じてあらかじめ各ソース線SL0〜SL3に供給される電圧に基づいて、同一のコントロールワード線CWL0に接続される全てのメモリセル１０に一括で書き込み（イレース／プログラム）が行われる。
【００５１】
以下、本実施形態の不揮発性メモリの構成について詳述する。
図３は、フラッシュメモリ（不揮発性メモリ）の概略構成を示すブロック図であり、図４は、その詳細な構成を示すブロック図である。尚、図４では、１つのコントロールワード線CWL に接続される一部のメモリセル１０について示す。
【００５２】
フラッシュメモリ３０は、前記メモリセルアレイ２０，第１〜第３の電圧発生回路３１〜３３、アドレス制御回路３４、Ｘデコーダ３５、Ｙデコーダ３６、ライトドライバ３７、リファレンス制御回路３８、Ｙパスゲート３９、リードアンプ４０及びリード／ライト制御回路４１を含む。
【００５３】
メモリセルアレイ２０には、前述した複数のメモリセル１０がアレイ状に配置されるとともに、行単位のセル毎にそれぞれ一対の基準セル１０ａ，１０ｂ（図４参照）が配置される。基準セル１０ａ，１０ｂは、メモリセル１０の読み出し時に、その読み出しデータの判定のための基準となる電流を生成するためのセルである。
【００５４】
第１の電圧発生回路３１は負電圧発生回路であって、前記コントロールワード線CWL に供給する第１制御電圧としての負電圧（本実施形態では例えば−９．３Ｖ）を生成してＸデコーダ３５に供給する。
【００５５】
第２の電圧発生回路３２は高電圧発生回路であって、前記コントロールワード線CWL に供給する第２制御電圧としての高電圧（本実施形態では例えば９．５Ｖ）を生成してＸデコーダ３５に供給する。
【００５６】
第３の電圧発生回路３３は高電圧発生回路であって、前記ソース線SLに供給する第１ソース電圧としての高電圧（本実施形態では例えば６．０Ｖ）を生成してライトドライバ３７に供給する。
【００５７】
前記第１〜第３の電圧発生回路３１〜３３は、オシレータ４２によって駆動され、基準電圧発生回路４３から供給される基準電圧に基づいて前記各電圧を発生させる。
【００５８】
アドレス制御回路３４には、アドレスバッファ３４ａとアドレスカウンタ３４ｂとが備えられる。
アドレスバッファ３４ａは、外部から供給される書き込みアドレスWD-ADDR をバイト単位[0:7] で取り込み、Ｘデコーダ３５及びＹデコーダ３６にそれぞれ出力する。
【００５９】
詳述すると、アドレスバッファ３４ａは、書き込み時にコントロールワード線CWL の選択に使用される書き込みアドレスWD-ADDR の上位５ビットをロウアドレスとしてＸデコーダ３５に出力する。Ｘデコーダ３５は、それをデコードして複数のコントロールワード線CWL のうち何れか１つを選択する。
【００６０】
また、アドレスバッファ３４ａは、書き込み時にソース線SLの選択に使用される書き込みアドレスWD-ADDR の下位３ビットをコラムアドレスとしてＹデコーダ３６に出力する。Ｙデコーダ３６は、それをデコードして後述するライトドライバ３７内の対応するソース電圧供給回路４４，４５ａ，４５ｂ（図４参照）にて書き込みデータを取り込み、ソース電圧を設定するためのデコード信号を生成する。
【００６１】
アドレスカウンタ３４ｂは、８ビットの読み出しデータR-MDATA[0:7]に対応するメモリセル１０を１ビット毎に選択するための３ビットの内部アドレスを発生させる。従って、Ｙデコーダ３６は、アドレスカウンタ３４ｂから出力されるアドレスに基づいて、読み出し対象のメモリセル１０を順次選択し、リードアンプ４０で読み出される各１ビットの読み出しデータを図示しない読み出しデータ用ラッチ（８ビット）に順次ラッチさせる。
【００６２】
リファレンス制御回路３８には、基準セル読出回路４６、基準セル書込データ発生回路４７及び基準セル用Ｙデコーダ４８が備えられている。
基準セル読出回路４６は、２つの基準セル１０ａ，１０ｂにそれぞれ書き込まれているデータを、それらに接続されているビット線BLref(0)，BLref(1)を介して読み出し、各データの極性を判定する。
【００６３】
詳述すると、メモリセル１０の書き込み時、基準セル１０ａ，１０ｂには、互いに反転した極性となるようにデータ“０”とデータ“１”がそれぞれ書き込まれる。基準セル読出回路４６は、メモリセル１０の書き込みに先立って、各基準セル１０ａ，１０ｂからそれぞれ読み出したデータをラッチして、どちらにデータ“１”が書き込まれているかを判定し、その極性を示す極性信号REF-REV を出力する。
【００６４】
基準セル書込データ発生回路４７は、前記基準セル読出回路４６からの極性信号REF-REV に基づいて、現在書き込まれているデータとはそれぞれ逆の極性で各基準セル１０ａ，１０ｂに書き込みが行われるように、基準セル用書き込みデータWDBref(0)，WDBref(1)を生成する。
【００６５】
従って、基準セル１０ａ，１０ｂには、メモリセル１０の書き込み毎に、現在のデータと逆の極性になるようにデータが書き込まれる。書き込み毎にデータを反転させるのは、基準電流を生成するための各基準セル１０ａ，１０ｂの閾値の分布を所定の範囲内におさめることが望ましいからである。
【００６６】
基準セル用Ｙデコーダ４８は、前記基準セル読出回路４６からの極性信号REF-REV に基づいて、基準セル１０ａ，１０ｂに現在書き込まれているデータ（“１”又は“０”）に応じたデコード信号YD0ref(0)，YD0ref(1)を生成する。
【００６７】
ライトドライバ３７には、列方向のセル（メモリセル１０，基準セル１０ａ，１０ｂ）毎に、それらに接続されるソース線SLにそれぞれ対応してソース電圧供給回路４４，４５ａ，４５ｂが備えられている。尚、各ソース電圧供給回路４４，４５ａ，４５ｂはそれぞれ同様に構成されている。
【００６８】
詳述すると、ソース電圧供給回路４４は、メモリセル１０に接続されるソース線SLにそれぞれ対応して設けられ、外部からバイト単位[0:7] で供給される書込データW-MDATA を、前記Ｙデコーダ３６によるアドレスのデコード結果に基づいて取り込む。そして、取り込んだデータ（“０”又は“１”）に対応する第１又は第２ソース電圧をソース線SLに供給する。
【００６９】
ソース電圧供給回路４５ａ，４５ｂは、基準セル１０ａ，１０ｂに接続されるソース線SLにそれぞれ対応して設けられ、前記基準セル書き込みデータ発生回路４７から供給される基準セル用書き込みデータWDBref(0)，WDBref(1)（互いに逆の極性を持つデータ）を取り込む。そして、それぞれ取り込んだデータ（“０”又は“１”）に対応する第１又は第２ソース電圧を各ソース線SLに供給する。
【００７０】
Ｙパスゲート３９には、Ｙ選択ゲート４９と基準セル用Ｙ選択ゲート５０とが備えられている。
Ｙ選択ゲート４９は、読み出し時に、複数のビット線BLのうち何れか１つのビット線BLx を選択し、該ビット線BLx を介してメモリセル１０から読み出される読み出し信号RDB を出力する。
【００７１】
基準セル用Ｙ選択ゲート５０は、前記基準セル用Ｙデコーダ４８からのデコード信号YD0ref(0)，YD0ref(1)に基づいて、各ビット線BLref(0)，BLref(1)をデコードし、データ“０”の基準セルからの読み出し信号RDBref(0) とデータ“１”の基準セルからの読み出し信号RDBref(1) とを出力する。
【００７２】
リードアンプ４０には、読出基準電流発生回路５１とセンスアンプ５２とが備えられている。
読出基準電流発生回路５１は、前記基準セル用Ｙ選択ゲート５０から出力される読み出し信号RDBref(0)，RDBref(1)を入力し、データ“０”の基準セルの読み出し電流（第１基準電流）である第１基準信号SAref0と、データ“１”の基準セルの読み出し電流（第２基準電流）である第２基準信号SAref とを生成する。
【００７３】
センスアンプ５２は、前記第１及び第２基準信号SAref0，SAref に基づいて生成した読み出し基準電流と、前記Ｙ選択ゲート４９から出力される読み出し信号RDB に基づいて生成した読み出し電流とを比較する。そして、その比較結果に基づいてメモリセル１０のデータが“１”か“０”かを判定し、読み出しデータRDATABを出力する。
【００７４】
Ｘデコーダ３５には、ワード線印加電圧選択回路５３とワード線ドライバ５４とが備えられている。
ワード線印加電圧選択回路５３は、コントロールワード線CWL に供給する印加電圧VCWLを選択して出力する。具体的には、イレース時に、前記第１の電圧発生回路３１から供給される負電圧の第１制御電圧を選択し、読み出し時に、前記読出基準電流発生回路５１から供給される読み出し電圧VCWL-RD を選択してワード線ドライバ５４に出力する。
【００７５】
ワード線ドライバ５４は、書き込み時に、前記Ｙデコーダ３６による書き込みアドレスWD-ADDR のデコード結果に基づいて、何れか１つのコントロールワード線CWL を選択する。そして、イレース時には負電圧の第１制御電圧を供給し、プログラム時には第２の電圧発生回路３２により生成される高電圧の第２制御電圧を供給し、読み出し時には読み出し電圧VCWL-RD を供給する。
【００７６】
また、ワード線ドライバ５４は、読み出し時には、図示しない読み出しアドレスのデコード結果に基づいて、読み出し対象のメモリセル１０に接続されている何れか１つの選択ワード線SWL と、データ判定のための基準セル１０ａ，１０ｂに接続されている何れか１つの基準セル用選択ワード線SWLrefを選択する。
【００７７】
上記のようなメモリセル１０及び基準セル１０ａ，１０ｂに対する書き込み／読み出しは、リード／ライト制御回路４１によって制御される。
詳述すると、書き込み時に、リード／ライト制御回路４１は、ライトモード信号WRITE-MODEに応答して書き込み動作に移行し、データ転送信号WRITE-MDATA に応答して前記書き込みデータW-MDATA の取り込みを開始する。
【００７８】
そして、書き込み対象のメモリセル１０のデータを全て取り込んだ後、ライトスタート信号WRITE-START に応答して同一のコントロールワード線CWL に接続されるメモリセル１０に対して一括で書き込みを開始する。
【００７９】
一方、読み出し時に、リード／ライト制御回路４１は、リードリクエスト信号RD-REQに応答して読み出しを開始する。そして、読み出し対象のメモリセル１０から読み出された読み出しデータR-MDATA がリードアンプ４０からバイト単位[0:7] で出力される。
【００８０】
以下、各回路の詳細を説明する。
図５は、メモリセル１０の回路図である。上述した図１と同様な構成部分については説明を省略する。尚、基準セル１０ａ，１０ｂは、メモリセル１０と同様に構成されている。
【００８１】
メモリセル１０（メモリトランジスタ１１）のソースには、書き込み時／読み出し時にそれぞれ対応するソース電圧ARVSS がソース線SLを介してソース電圧供給回路４４から供給される。
【００８２】
フローティングゲート電位FGは、メモリセル１０に書き込まれているデータに応じて、データ“１”の時は３．０Ｖ付近、データ“０”の時は０．０Ｖ付近に設定される。Ｎウェル電位VNW は書き込み時に例えば６．０Ｖに設定される。Ｐウェル電位VPW はイレース時／プログラム時に応じて、イレース時にはコントロールゲートと同電位、プログラム時には接地電位に設定される。
【００８３】
図６は、メモリセルアレイ２０の一構成例を示す回路図である。
上記したように、メモリセルアレイ２０は、メモリトランジスタ１１、セレクトトランジスタ１２及びＭＯＳ容量１３からなる複数のメモリセル１０をアレイ配置して構成される。
【００８４】
本実施形態では、列方向に沿って隣り合う２つのメモリセル１０（図においてCe0a,Ce0b，Ce1a,Ce1b，Ce2a,Ce2b ）間でビット線BL（図においてBL0，BL1，BL2 ）が互いに共有されている。
【００８５】
また、各メモリセル１０は、列単位毎にソース線SL（図においてSL0a〜SL2a，SL0b〜SL2b）がそれぞれ分離されているとともに、行単位毎に同一のコントロールワード線CWL （図においてCWL0〜CWL2）に接続されている。
【００８６】
また、行単位毎の各メモリセル１０において、前記ビット線BLを互いに共有する各２つのセルのうち、それぞれ一方のセル（図においてCe0a，Ce1a，Ce2a側のセル）は、第１選択ワード線としての同一の選択ワード線SWL （図においてSWL0a〜SWL2a）に接続されている。そして、それぞれ他方のセル（図においてCe0b，Ce1b，Ce2b側のセル）は、第２選択ワード線としての同一の選択ワード線SWL （図においてSWL0b〜SWL2b）に接続されている。
【００８７】
ここで、各コントロールワード線CWL0〜CWL2上のメモリセル１０に接続される第１及び第２選択ワード線（Ce0a,Ce0b，Ce1a,Ce1b，Ce2a,Ce2b ）は、読み出し時にそれらのうち何れか一方が選択（活性化）されるようになっている。
【００８８】
従って、それぞれビット線BL0，BL1，BL2 を互いに共有する各２つのメモリセル１０においては、それらのうち何れか一方のセルのセレクトトランジスタ１２のみがオンされてデータが読み出され、他方のセル（非選択セル）はセレクトトランジスタ１２がオフされて読み出し電流が流れないようになっている。
【００８９】
尚、図６では省略しているが、上記したように、メモリセルアレイ２０には、各コントロールワード線CWL （CWL0〜CWL2）毎に互いに相補なデータが書き込まれる一対の基準セル１０ａ，１０ｂが設けられ、各基準セル１０ａ，１０ｂはそれぞれ同一の選択ワード線SWLref（図４参照）に接続されている。
【００９０】
図７は、ソース電圧供給回路４４の一構成例を示す回路図である。尚、基準セル１０ａ，１０ｂに対応して設けられるソース電圧供給回路４５ａ，４５ｂも同様に構成されている。
【００９１】
ソース電圧供給回路４４は、ラッチ回路４４ａを含み、前記書き込みアドレスWD-ADDR をデコードしたＹデコーダ３６からのデコード信号YTi に基づいて外部から供給される書き込みデータW-MDATA を反転したデータWDBjを取り込み、ラッチ回路４４ａにラッチする。
【００９２】
ラッチ回路４４ａの出力信号は、トランジスタＴｐ１（ＰＭＯＳトランジスタ）とトランジスタＴｎ１（ＮＭＯＳトランジスタ）のゲートに入力される。トランジスタＴｐ１のソースは電源VSに接続され、トランジスタＴｎ１のソースはソース供給電源ARGND （本実施形態では接地電圧）に接続される。
【００９３】
トランジスタＴｐ１，Ｔｎ１の間にはトランジスタＴｐ２（ＰＭＯＳトランジスタ）が直列に介在され、該トランジスタＴｐ２のゲートには基準電圧ARVREFが入力される。そして、トランジスタＴｐ２，Ｔｎ１の接続点からソース電圧ARVSS が出力されるようになっている。
【００９４】
電源VSは、ラッチ回路４４ａによるデータWDBjの取り込み時に例えば３．０Ｖに設定され、書き込み時（データWDBjのラッチ後）には前記第３の電圧発生回路３３により生成される高電圧（例えば６．０Ｖ）の第１ソース電圧に設定される。トランジスタＴｐ２は、基準電圧ARVREFに基づいて、書き込み時にメモリセル１０に流れる電流量を制御する。
【００９５】
この構成では、ソース電圧供給回路４４は、ラッチ回路４４ａに取り込まれるデータWDBj（反転信号）に対応したソース電圧ARVSS を供給する。すなわち、取り込んだデータWDBjがデータ“０”の場合には高電圧の第１ソース電圧（図において電源VS）を供給し、逆に、データ“１”の場合には接地電圧の第２ソース電圧（図においてソース供給電源ARGND ）を供給する。
【００９６】
図８は、基準セル読出回路４６の一構成例を示す回路図であり、図９は、その動作波形図である。
基準セル読出回路４６は、ラッチ回路４６ａとデータ出力回路４６ｂ，４６ｃとを含む。
【００９７】
ラッチ回路４６ａの一方のノードａは、トランジスタＴｎ２（ＮＭＯＳトランジスタ）を介してビット線BLref(0)に接続されるとともにデータ出力回路４６ｂと接続されている。また、ラッチ回路４６ａの他方のノードｂは、トランジスタＴｎ３（ＮＭＯＳトランジスタ）を介してビット線BLref(1)に接続されるとともにデータ出力回路４６ｃと接続されている。
【００９８】
各トランジスタＴｎ２，Ｔｎ３は、それぞれ閾値の低いトランジスタで構成され、それらのゲートには基準セル１０ａ，１０ｂの読み出し時にバイアス信号NBIAS が供給される。（以下、同様な閾値が設定されるトランジスタについては、図面において同様に示す）。
【００９９】
ラッチ回路４６ａには電源VC-CAM及びソース供給電源ARGND が供給され、このラッチ回路４６ａは、読み出し時にラッチ信号LATCH に基づいてノードａ，ｂの電位、すなわち各基準セル１０ａ，１０ｂから読み出される互いに相補な読み出しデータをラッチする。
【０１００】
その読み出し動作について詳述すると、基準セル読出回路４６は、図９に示すように、まずラッチ回路４６ａのラッチ状態をラッチ信号LATCH に従って解除する。次いで、基準セル１０ａ，１０ｂに接続されている選択ワード線SWLref（図４参照）が選択される（アクティブになる）と同時に制御信号RDcam に基づいてデータ出力回路４６ｂ，４６ｃを非活性にする。
【０１０１】
次に、トランジスタＴｎ２，Ｔｎ３の互いのドレインを短絡するショート信号SRT に基づいてノードａ，ｂをイコライズ（等電位にする）した後、それを解除することで、各基準セル１０ａ，１０ｂの読み出しデータを増幅する。すなわち、ノードａ，ｂ間には、各ビット線BLref(0)，BLref(1)に流れる基準セル１０ａ，１０ｂの読み出し電流によって次第に電位差が生じることとなる。
【０１０２】
その後、ラッチ信号LATCH によってラッチ回路４６ａにラッチした各基準セル１０ａ，１０ｂの読み出しデータを、制御信号RDcam に基づいてそれぞれ判定信号DB-CAM（極性信号REF-REV ），D-CAM としてデータ出力回路４６ｂ，４６ｃから出力する。
【０１０３】
この基準セル読出回路４６は、メモリセル１０の書き込みが行われる際には、それに先立って各基準セル１０ａ，１０ｂのデータを読み出す。これは、上記したように、メモリセル１０の書き込み毎に各基準セル１０ａ，１０ｂのデータをそれぞれ反転して書き込むためである。
【０１０４】
図１０は、基準セル書込データ発生回路４７の一構成例を示す回路図である。基準セル書込データ発生回路４７は、メモリセル１０の書き込み時に、制御信号W-M に応答して、各基準セル１０ａ，１０ｂに現在書き込まれているデータとそれぞれ逆の極性となるように、前記極性信号REF-REV に基づいて基準セル用書き込みデータWDBref(0)，WDBref(1)を生成する。
【０１０５】
また、同発生回路４７は、制御信号W-S に応答してデコード信号YT-REFを生成し、該デコード信号YT-REFをソース電圧供給回路４５ａ，４５ｂに出力する。従って、書き込み時に、各ソース電圧供給回路４５ａ，４５ｂには、基準セル１０ａ，１０ｂに現在書き込まれているデータとそれぞれ逆の極性のデータが取り込まれる。
【０１０６】
図１１は、基準セル用Ｙデコーダ４８の一構成例を示す回路図である。
基準セル用Ｙデコーダ４８は、読み出し時にアクティブになる制御信号RDmem に応答して、前記極性信号REF-REV （各基準セル１０ａ，１０ｂに現在書き込まれているデータ）に基づくデコード信号YD0ref(0)，YD0ref(1)を生成し、基準セル用Ｙ選択ゲート５０に出力する。
【０１０７】
尚、同図に破線で示す回路４８ａは、基準セル１０ａ，１０ｂの読み出し電流をテストするテストモード時に対応して設けられ、テストモードと通常モード（通常の読み出し時）との切替は制御信号SEL-REF に基づいて行われる。このテストモード時においては、外部から供給する入力信号YD0(0)，YD0(1)に基づいてデコード信号YD1ref(0)，YD1ref(1)が生成される。
【０１０８】
図１２は、基準セル用Ｙ選択ゲート５０の一構成例を示す回路図である。
基準セル用Ｙ選択ゲート５０は選択回路５０ａ，５０ｂを含み、前記基準セル用Ｙデコーダ４８からのデコード信号YD0ref(0)，YD0ref(1)に基づいて、各ビット線BLref(0)，BLref(1)をデコードし、データ“０”の読み出し信号RDBref(0) とデータ“１”の読み出し信号RDBref(1) とを出力する。
【０１０９】
尚、同図に破線で示す回路５０ｃは、前述したテストモード時に対応して設けられ、該テストモード時に前記基準セル用Ｙデコーダ４８から供給されるデコード信号YD1ref(0)，YD1ref(1)に基づいて、基準セル１０ａ，１０ｂのうち何れか一方の読み出し信号RDBrefを出力するようになっている。
【０１１０】
図１３は、読出基準電流発生回路５１の一構成例を示す回路図である。
読出基準電流発生回路５１は、第１及び第２基準電流生成部５１ａ，５１ｂと読み出し電圧生成部５１ｃとを含む。
【０１１１】
第１基準電流生成部５１ａは第１の電流電圧変換部６１を含み、該変換部６１は、前記基準セル用Ｙ選択ゲート５０から出力されるデータ“０”の基準セルの読み出し信号RDBref(0) に基づいて、第１基準電流Iref0 の値を持つ第１基準信号SAref0を生成する。
【０１１２】
第２基準電流生成部５１ｂは第２の電流電圧変換部６２を含み、該変換部６２は、前記基準セル用Ｙ選択ゲート５０から出力されるデータ“１”の基準セルの読み出し信号RDBref(1) に基づいて、第２基準電流Iref1 の値を持つ第２基準信号SAref を生成する。
【０１１３】
読み出し電圧生成部５１ｃは、上記したように、読み出し時に、コントロールワード線CWL に供給する読み出し電圧VCWL-RD を生成する回路である。この読み出し電圧生成部５１ｃは、プログラム時には読み出し電圧VCWL-RD をフローティング状態に制御する。
【０１１４】
尚、前記第１及び第２基準電流生成部５１ａ，５１ｂ、読み出し電圧生成部５１ｃは、テストモード時には、各種の試験信号T-MRW，T-AC に基づいて非活性状態となる。
【０１１５】
図１４は、Ｙ選択ゲート４９の一構成例を示す回路図である。
Ｙ選択ゲート４９は、本実施形態では８ビットのビット線BLと接続され、図示しない読み出しアドレスをデコードしたデコード信号YD0[7:0]，YD1 に基づいて何れか１つのビット線BLを介してメモリセル１０から読み出される読み出し信号RDB を出力する。
【０１１６】
詳しくは、Ｙ選択ゲート４９は、ビット選択用の８つのトランジスタＴｎ４ａ〜Ｔｎ４ｈとバイト選択用の１つのトランジスタＴｎ５（それぞれＮＭＯＳトランジスタ）とを含む。そして、Ｙ選択ゲート４９は、デコード信号YD0[7:0]，YD1 に基づいて、トランジスタＴｎ４ａ〜Ｔｎ４ｈのうち何れか１つ及びトランジスタＴｎ５を介して読み出し信号RDB を出力する。
【０１１７】
図１５は、センスアンプ５２の一構成例を示す回路図である。
センスアンプ５２は、前記読出基準電流発生回路５１からの第１及び第２基準信号SAref0，SAref に基づいて読み出し基準電流Irefj を生成する読み出し基準電流生成部５２ａと、前記Ｙ選択ゲート４９からの読み出し信号RDB に基づいて読み出し電流Iref を生成する読み出し電流生成部５２ｂとを含む。
【０１１８】
詳述すると、読み出し基準電流生成部５２ａは定電流部７１と第１〜第４定電流部７２〜７５とを含み、定電流部７１に入力される前記第１基準信号SAref0に基づいて前記第１基準電流Iref0 を発生させる。
【０１１９】
第１〜第４定電流部７２〜７５は、それらを構成するトランジスタのサイズが異なり、例えば本実施形態では第１定電流部７２の駆動能力に対して、第２定電流部７３は２倍、第３定電流部７４は４倍、第４定電流部７５は８倍の駆動能力を有している。
【０１２０】
読み出し基準電流生成部５２ａは、複数の選択信号TRIM-IREF[0:3]によって第１〜第４定電流部７２〜７５のうち少なくとも何れか１つを駆動し、それに入力される前記第２基準信号SAref に基づいて、前記第２基準電流Iref1 を定数ｊ（０＜ｊ＜１）倍した電流を発生させる。従って、読み出し基準電流生成部５２ａは、読み出し基準電流Irefj を、「第１基準電流Iref0 ＋第２基準電流Iref1 ×定数ｊ」の合算電流として生成する。
【０１２１】
このように構成されたセンスアンプ５２は、ノードｃに流れ込む読み出し基準電流Irefj と、ノードｃから流れ出す読み出し電流Irefとを比較することで、読み出し対象のメモリセル１０のデータが“１”であるか“０”であるかを判定する。すなわち、ノードｃから流れ出すメモリセル１０の読み出し電流Irefに応じて推移するノードｃの電位（Ｈレベル又はＬレベル）を検出することでデータ判定し、その判定結果を示す読み出しデータRDATABを出力する。
【０１２２】
尚、同図に破線で示す回路５２ｃは、テストモード時に対応して設けられ、該テストモード時に前記読み出しデータRDATABを読み出し信号R-ANA-OUT として外部に出力する。
【０１２３】
図１６は、ワード線印加電圧選択回路５３の一構成例を示す回路図であり、図１７は、その動作波形図である。
イレース時において、トランジスタＴｎ６（ＮＭＯＳトランジスタ）のソース及びバックゲート（Ｐウェル）と、トランジスタＴｎ７，Ｔｎ８（ＮＭＯＳトランジスタ）のバックゲート（Ｐウェル）には、前記第１の電圧発生回路３１から負電圧（−９．３Ｖ）の第１制御電圧R-NEGPが供給される。
【０１２４】
トランジスタＴｎ６，Ｔｎ７のゲートには制御信号NGNDB が供給される。制御信号NGNDB は、複数の制御信号RDmem，ENVPXGD，NEGPL に基づいて生成される。ここで、制御信号RDmem は読み出し時にＨレベルとなる信号、制御信号ENVPXGD はプログラム時にＨレベルとなる信号、制御信号NEGPL はイレース時に前記第１制御電圧R-NEGPが所定の電圧以下（例えば−３．０Ｖ以下）に低下するとＬレベルとなる信号である。
【０１２５】
従って、イレース時に、制御信号NGNDB はＬレベル（具体的には接地電圧）になり、前記第１制御電圧R-NEGPの供給に基づいてトランジスタＴｎ６，Ｔｎ７はオンされる。
【０１２６】
このとき、トランジスタＴｎ７のドレイン電位、すなわち制御信号NEGPGND は負電圧の第１制御電圧R-NEGPと略等電位になり、その制御信号NEGPGND によってトランジスタＴｎ８はオフされる。よって、イレース時に、ワード線印加電圧選択回路５３は、前記負電圧（−９．３Ｖ）の第１制御電圧R-NEGPを印加電圧VCWLとして出力する。
【０１２７】
この際、上記したように、トランジスタＴｎ６のゲートに入力される制御信号NGNDB は接地電圧となるため、該トランジスタＴｎ６のソース−ゲート間に耐圧を超える高電圧が印加されることはない。
【０１２８】
プログラム時には、Ｈレベルの制御信号ENVPXGD に基づいて前記制御信号NGNDB はＬレベル（接地電圧）となる。このとき、前記第１制御電圧R-NEGPは０Ｖとなり、トランジスタＴｎ６，Ｔｎ７はオフされる。
【０１２９】
また、前記制御信号NEGPGND はＨレベルとなるためトランジスタＴｎ８はオンされるが、このとき読み出し電圧VCWL-RD は前記読出基準電流発生回路５１によってフローティング状態になるように制御されており、印加電圧VCWLは、図１７に示すようにフローティング電位（例えば約２．５Ｖ）となる。
【０１３０】
読み出し時には、制御信号RDmem に基づいて前記制御信号NGNDB は同様に接地電圧となり、プログラム時と同様、トランジスタＴｎ６，Ｔｎ７はオフされ、トランジスタＴｎ８はオンされる。よって、読み出し時に、ワード線印加電圧選択回路５３は、前記読出基準電流発生回路５１から供給される読み出し電圧VCWL-RD を印加電圧VCWLとして出力する。
【０１３１】
尚、同図に破線で示す回路５３ａは、読み出し電流を測定するテストモード時に対応して設けられ、該テストモード時には試験信号T-ACに基づいて転送ゲートＴＧ１がオフされるとともに転送ゲートＴＧ２がオンされる。そして、外部から試験用の入力信号R-ANA-INが供給され、該入力信号R-ANA-INが印加電圧VCWLとして出力されるようになっている。
【０１３２】
図１８は、ワード線ドライバ５４の一構成例を示す回路図であり、図１９は、その動作波形図である。
ワード線ドライバ５４は、書き込み（イレース／プログラム）時に、書き込みアドレスWD-ADDR （図３参照）に基づいて発生されるプリデコード信号XD0〜XD2によって、何れか１つのコントロールワード線CWLiを選択する。また、読み出し時には、図示しない読み出しアドレスに基づいて生成されるデコード信号YD2，YD2ref によって、何れか１つの選択ワード線SWLiと、何れか１つの基準セル用選択ワード線SWLrefi を選択する。
【０１３３】
ワード線ドライバ５４はラッチ回路５４ａを含み、該ラッチ回路５４ａには、制御信号NPS 及び第１制御電圧R-NEGPが供給される。ラッチ回路５４ａは、前記プリデコード信号XD0〜XD2によって生成される制御信号NENBに基づいて制御信号NEN をラッチする。具体的には、前記制御信号NPS の電圧レベルを持つ制御信号NEN を発生させる。
【０１３４】
上記したように、制御信号NEGPL は、イレース時に第１制御電圧R-NEGPが所定の電圧以下（例えば−３．０Ｖ以下）に低下するとＬレベルとなり、該制御信号NEGPL に基づいて制御信号NPS はＬレベル（具体的には接地電圧）となる。従って、ラッチ回路５４ａは、制御信号NPS に基づいて接地電圧となる制御信号NEN を発生させる。因みに、このとき、制御信号NGNDの電圧レベルは第１制御電圧R-NEGPと等電位となっているため、ラッチ回路５４ａのラッチ状態は維持される。
【０１３５】
このようなラッチ回路５４ａにより生成された制御信号NEN は、第１トランジスタとしてのトランジスタＴｎ９（ＮＭＯＳトランジスタ）のゲートに入力される。そのトランジスタＴｎ９のソースには前記印加電圧VCWLが供給され、該トランジスタＴｎ９のバックゲート（Ｐウェル）には前記負電圧（−９．３Ｖ）の第１制御電圧R-NEGPが供給される。
【０１３６】
従って、イレース時にトランジスタＴｎ９はオンされ、図１９に示すように、前記プリデコード信号XD0〜XD2によって選択された何れか１つのコントロールワード線CWLiには印加電圧VCWL（具体的には第１制御電圧R-NEGP）が供給される。
【０１３７】
この際、上記したように、トランジスタＴｎ９のゲートに入力されるゲート電圧（制御信号NEN ）は接地電圧となるため、該トランジスタＴｎ９のソース−ゲート間に耐圧を超える高電圧が印加されることはない。
【０１３８】
このようなイレース時には、制御信号NEGPL-ERによりトランジスタＴｎ１０がオンされ、メモリセル１０のＰウェル電位VPWi（図５参照）は印加電圧VCWL（−９．３Ｖ）となる。
【０１３９】
プログラム時には、ワード線ドライバ５４に前記第２の電圧発生回路３２から高電圧（＋９．５Ｖ）の第２制御電圧VPX が供給される。この第２制御電圧VPX は第２トランジスタとしてのトランジスタＴｐ３（ＰＭＯＳトランジスタ）のソースに供給される。
【０１４０】
そのトランジスタＴｐ３のゲートには制御信号XINBT が供給される。この制御信号XINBT は、プログラム時に前記プリデコード信号XD0〜XD2によってＬレベルとなる。
【０１４１】
従って、プログラム時にトランジスタＴｐ３はオンされ、図１９に示すように、前記プリデコード信号XD0〜XD2によって選択された何れか１つのコントロールワード線CWLiには高電圧（＋９．５Ｖ）の第２制御電圧VPX が供給される。
【０１４２】
この際、前記トランジスタＴｎ９もオンするが、上記したように、プログラム時には印加電圧VCWLはフローティング電位（例えば約２．５Ｖ）に制御される（図１７参照）ため、コントロールワード線CWLiに異常電流が流れることはない。
【０１４３】
このようなプログラム時には、制御信号NGNDによりトランジスタＴｎ１１がオンされることによって、メモリセル１０のＰウェル電位VPWi（図５参照）は接地電圧となる。
【０１４４】
次に、上記のように構成されたフラッシュメモリ３０の書き込み動作を図２０に従って詳述する。
図２０（ａ）は、データ“０”が現在書き込まれているメモリセル１０に対して、データ“０”を書き込む場合の動作を示す。この場合、メモリセル１０のソースには、書き込むべきデータ“０”に対応する接地電圧（０．０Ｖ）の第２ソース電圧が供給される。
【０１４５】
この状態で、先ず、コントロールワード線CWL に負電圧（−９．３Ｖ）の第１制御電圧が供給される。このとき、ソース−フローティングゲート間の電位差はおよそ８．２ＶとなりＦＮトンネル電流は流れない。従って、メモリセル１０はイレースされず、フローティングゲートの電荷量は変化しない。
【０１４６】
次いで、ソース電圧が０．０Ｖに維持されたまま、コントロールワード線CWL に高電圧（＋９．５Ｖ）の第２制御電圧が供給される。このとき、ソース−フローティングゲート間の電位差はおよそ８．２ＶとなりＦＮトンネル電流は流れない。従って、フローティングゲートの電荷量は変化しない。よって、この場合には、書き込み前のメモリセルのデータ“０”が保持される。
【０１４７】
図２０（ｂ）は、データ“０”が現在書き込まれているメモリセル１０に対して、データ“１”を書き込む場合の動作を示す。この場合、メモリセル１０のソースには、書き込むべきデータ“１”に対応する高電圧（６．０Ｖ）の第１ソース電圧が供給される。
【０１４８】
この状態で、先ず、コントロールワード線CWL に負電圧（−９．３Ｖ）の第１制御電圧が供給される。このとき、ソース−フローティングゲート間におよそ１４．２Ｖの電圧が印加され、ＦＮトンネル電流が流れる。従って、フローティングゲートの電子が引き抜かれてメモリセル１０はイレースされる。
【０１４９】
次いで、ソース電圧が６．０Ｖに維持されたまま、コントロールワード線CWL に高電圧（＋９．５Ｖ）の第２制御電圧が供給される。このとき、ソース−フローティングゲート間の電位差はおよそ５．３ＶとなりＦＮトンネル電流は流れない。従って、メモリセル１０はプログラムされず、フローティングゲートの電荷量は変化しない。よって、この場合には、イレースのみ行われ、書き込み前のメモリセルのデータ“０”はデータ“１”に書き換えられる。
【０１５０】
図２０（ｃ）は、データ“１”が現在書き込まれているメモリセル１０に対して、データ“０”を書き込む場合の動作を示す。この場合、メモリセル１０のソースには、書き込むべきデータ“０”に対応する接地電圧（０．０Ｖ）の第２ソース電圧が供給される。
【０１５１】
この状態で、先ず、コントロールワード線CWL に負電圧（−９．３Ｖ）の第１制御電圧が供給される。このとき、ソース−フローティングゲート間の電位差はおよそ５．３ＶとなりＦＮトンネル電流は流れない。従って、フローティングゲートの電荷量は変化しない。
【０１５２】
次いで、ソース電圧が０．０Ｖに維持されたまま、コントロールワード線CWL に高電圧（＋９．５Ｖ）の第２制御電圧が供給される。このとき、ソース−フローティングゲート間におよそ１１．３Ｖの電圧が印加され、ＦＮトンネル電流（ソース−チャネル間）が流れる。従って、フローティングゲートに電子が注入されてメモリセル１０はプログラムされる。よって、この場合には、プログラムのみ行われ、書き込み前のメモリセルのデータ“１”はデータ“０”に書き換えられる。
【０１５３】
図２０（ｄ）は、データ“１”が現在書き込まれているメモリセル１０に対して、データ“１”を書き込む場合の動作を示す。この場合、メモリセル１０のソースには、書き込むべきデータ“１”に対応する高電圧（６．０Ｖ）の第１ソース電圧が供給される。
【０１５４】
この状態で、先ず、コントロールワード線CWL に負電圧（−９．３Ｖ）の第１制御電圧が供給される。このとき、ソース−フローティングゲート間におよそ１１．３Ｖの電圧が印加され、微量のＦＮトンネル電流が流れる（実際には殆ど流れない）。従って、フローティングゲートの電荷量は実質的に変化しない。
【０１５５】
次いで、ソース電圧が６．０Ｖに維持されたまま、コントロールワード線CWL に高電圧（＋９．５Ｖ）の第２制御電圧が供給される。このとき、ソース−フローティングゲート間の電位差はおよそ５．６ＶとなりＦＮトンネル電流は流れない。従って、メモリセル１０はプログラムされず、フローティングゲートの電荷量は変化しない。よって、この場合には、書き込み前のメモリセルのデータ“１”が保持される。
【０１５６】
次に、本実施形態の基準セル１０ａ，１０ｂの特性について詳述する。
図２１は、各基準セル１０ａ，１０ｂから生成される読み出し基準電流の説明図である。
【０１５７】
上記したように、読み出し基準電流Irefj は、データ“０”が書き込まれている基準セルの読み出し電流である第１基準電流Iref0 と、データ“１”が書き込まれている基準セルの読み出し電流である第２基準電流Iref1 を定数ｊ（０＜ｊ＜１）倍した電流との合算電流として生成される。
【０１５８】
詳述すると、読み出し基準電流Irefj は、データ“０”の複数のメモリセル１０のうち閾値Vth が一番低いセルの読み出し電流ｋ１よりも大きく（図中（ａ））、且つ、データ“１”の複数のメモリセル１０のうち閾値Vth が一番高いセルの読み出し電流ｋ２よりも小さく（図中（ｂ））なるように生成される。
【０１５９】
このとき、図中（ａ）の条件に該当するデータ“０”のメモリセル１０の書き込み状態は、各基準セル１０ａ，１０ｂのうちデータ“０”が現在書き込まれている基準セルのそれに対応する。そして、図中（ｂ）の条件に該当するデータ“１”のメモリセル１０の書き込み状態は、各基準セル１０ａ，１０ｂのうちデータ“１”が現在書き込まれている基準セルのそれに対応する。
【０１６０】
これは、上記したように、各基準セル１０ａ，１０ｂは、その書き込み毎にそれぞれ逆の極性となるようデータが互いに反転して書き替えられるため、常に書き込みの一番弱い状態のセルとなっているからである。
【０１６１】
従って、データ“０”の基準セルは、データ“０”の全メモリセル１０のうち閾値Vth が低めのメモリセル１０と同様な閾値分布となり（図中（ｃ））、データ“１”の基準セルは、データ“１”の全メモリセル１０のうち閾値Vth が高めのメモリセル１０と同様な閾値分布となる（図中（ｄ））。
【０１６２】
すなわち、書き込み毎に基準セル１０ａ，１０ｂのデータが反転されることによって、データ“０”の基準セルの閾値Vth が書き込み毎に徐々に高くなることや、逆に、データ“１”の基準セルの閾値Vth が書き込み毎に徐々に低くなることは防止される。
【０１６３】
そして、各基準セル１０ａ，１０ｂには、その時々のメモリセル１０の書き込み状態（セルの劣化、電源、温度、プロセス条件等）を正確に反映させることが可能である。換言すれば、メモリセル１０と基準セル１０ａ，１０ｂとの書き換え特性及び記憶保持特性を略同一とすることができる。
【０１６４】
このような一対の基準セル１０ａ，１０ｂにおいて、本実施形態では読み出し基準電流Irefj が各基準セル１０ａ，１０ｂの読み出し電流の略中間値となるように、すなわち上述した定数ｊの値が０．５となるように生成される（図中（ｅ））。そして、その読み出し基準電流Irefj に基づいてメモリセル１０のデータ判定がなされる。
【０１６５】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）メモリセルアレイ２０には、複数のメモリセル１０が接続される同一のコントロールワード線CWL 毎に一対の基準セル１０ａ，１０ｂがそれぞれ設けられる。各基準セル１０ａ，１０ｂには互いに相補なデータが書き込まれ、各データは、メモリセル１０の消去／書き込み毎にそれぞれ逆の極性となるように反転して書き換えられる。従って、消去／書き込み毎に各基準セル１０ａ，１０ｂの閾値が一方向のみにシフトすることは防止され、各基準セル１０ａ，１０ｂに各メモリセル１０の書き込み状態を正確に反映させることができる。その結果、基準セル１０ａ，１０ｂの閾値が適切な範囲内にあるか否かを監視するためのベリファイ動作を不要としながらも、読み出し動作の正確性を十分に確保することができる。
【０１６６】
（２）本実施形態では、メモリセル１０の消去／書き込み毎に互いのデータが反転される一対の基準セル１０ａ，１０ｂから生成した読み出し基準電流Irefj に基づいて、メモリセル１０のデータ判定がなされる。この構成では、ベリファイ動作を不要とすることができるとともに、プリプログラム動作を不要とすることができる。従って、消去動作／書き込み動作が完了するまでの時間を短縮することができる。
【０１６７】
（３）プリプログラム動作、ベリファイ動作を不要とするため、それに続く再消去動作／書き込み動作は当然不要である。従って、消去動作／書き込み動作が完了するまでの時間を短縮することができる。
【０１６８】
（４）プリプログラム動作、ベリファイ動作を不要とするため、それらに伴う消費電力の低減を図ることができる。
（５）プリプログラム動作、ベリファイ動作を不要とするため、それらに伴うレイアウト面積の縮小を図ることができ、延いてはダイサイズを縮小することが可能である。
【０１６９】
（６）本実施形態のメモリセル１０及び基準セル１０ａ，１０ｂは、単層ポリシリコン構造で構成されているため、小容量メモリ用途を対象とする場合には、プロセス工程の削減を図ることができる。
【０１７０】
（７）セレクトトランジスタ１２を有するメモリセル１０及び基準セル１０ａ，１０ｂとしたことで、読み出し時に、非読み出し対象とするセル（セレクトトランジスタ１２がオフされるセル）に電流が流れることを確実に防止することができる。従って、読み出し動作を正確に行うことができる。
【０１７１】
（第二実施形態）
以下、本発明を具体化した第二実施形態を図２２〜２４に従って説明する。
本実施形態は、図２３に示すように、各基準セル１０ａ，１０ｂの閾値（即ち各メモリセル１０の閾値）が高めに分布している場合の読み出し制御を説明するものである。
【０１７２】
尚、ここでは、コントロールワード線CWL に印加する読み出し電圧VCWL-RD が例えば接地電圧レベル（０Ｖ）の状態では、データ“１”の基準セルはオンされるが、データ“０”の基準セルはオンされない状況を想定する。
【０１７３】
この場合には、データ“０”の基準セルにもある程度の微小電流が流れるように、該データ“０”の読み出し電流を所定の値以上に調整する必要がある。その際、具体的には、データ“０”の読み出し電流（第１基準電流Iref0 ）とデータ“１”の読み出し電流（第２基準電流Iref1 ）との比率ｎが予め定めた目標値となるように、第１基準電流Iref0 と第２基準電流Iref1 の電流を増加させる。
【０１７４】
ここで、比率ｎは第２基準電流Iref1 の電流値をｋとした場合に、
ｎ＝Iref1／Iref0＝ｋ／（ｋ／ｎ）
で表され（但し、ｎは自然数）、この比率ｎが大きいほど安定した読み出し動作を行うことが可能である。
【０１７５】
以下、第１基準電流Iref0 を調整するための具体的構成について説明する。
図２２は、本実施形態の読出基準電流発生回路８１を示す回路図である。
尚、同発生回路８１は、上述した読出基準電流発生回路５１（図１３）の構成を一部変更したものであり、同様な構成部分には同一符号を付して説明する。
【０１７６】
読出基準電流発生回路８１は、第１基準電流Iref0 に応じた第１基準信号SAref0を生成する第１基準電流生成部５１ａと、第２基準電流Iref1 に応じた第２基準信号SAref を生成する第２基準電流生成部５１ｂと、読み出し電圧VCWL-RD を生成する読み出し電圧生成部８１ａとを含む。読み出し電圧生成部８１ａは、第１の電圧電流変換部９１と、第２の電圧電流変換部９２とを備えている。
【０１７７】
第１の電圧電流変換部９１は、第１基準電流生成部５１ａから出力される第１基準信号SAref0を入力し、例えば本実施形態では前記第１基準電流Iref0 の２倍の電流値となるように第１制御電流I0p を発生させる。
【０１７８】
第２の電圧電流変換部９２は、第２基準電流生成部５１ｂから出力される第２基準信号SAref を入力し、例えば本実施形態では前記第２基準電流Iref1 の２／１６倍の電流値となるように第２制御電流I1p を発生させる。
【０１７９】
尚、第１の電圧電流変換部９１により発生させる第１制御電流I0p の電流値、第２の電圧電流変換部９２により発生させる第２制御電流I1p の電流値は、目標とする比率ｎの値に応じて設定される。
【０１８０】
このような第１及び第２の電圧電流変換部９１，９２を有する読み出し電圧生成部８１ａは、第２制御電流I1p と、第１制御電流I0p のカレントミラー電流として流れる制御電流I0n との電流差に応じた電圧レベルを持つ読み出し電圧VCWL-RD を生成して出力する。
【０１８１】
詳述すると、図２４に示すように、Ｈレベルの制御信号en（Ｌレベルの制御信号enb ）に応答して読み出し動作が開始されると、読み出し電圧生成部８１ａから接地電圧レベル（０Ｖ）の読み出し電圧VCWL-RD が出力され、それに応答して本実施形態ではデータ“１”の基準セルのみがオンされる（時刻ｔ１）。
【０１８２】
このとき、データ“１”の読み出し電流（第２基準電流Iref1 ）が流れ、その第２基準電流Iref1 の２／１６倍の電流値を持つ第２制御電流I1p が生成される。この第２制御電流I1p によって、読み出し電圧VCWL-RD は接地電圧（０Ｖ）から徐々に引き上げられ、その電圧レベルがデータ“０”の基準セルの閾値電圧レベルにまで引き上げられると、該データ“０”の基準セルがオンされる（時刻ｔ２）。
【０１８３】
このとき、データ“０”の読み出し電流（第１基準電流Iref0 ）が流れ、その第１基準電流Iref0 の２倍の電流値を持つ制御電流I0n（＝第１制御電流I0p）が生成される。また、読み出し電圧VCWL-RD は、各制御電流I1p，I0nの電流差に応じた電圧レベルで出力される。そして、各制御電流I1p，I0nの電流値が等しくなると（時刻ｔ３）、読み出し電圧VCWL-RD の上昇が停止し、その電圧レベルが維持される。
【０１８４】
従って、本実施形態では、各基準セル１０ａ，１０ｂの閾値Vth が高く分布している場合にも、目標とする比率ｎに応じた所定の値以上の（微小）電流がデータ“０”の基準セルに流れるようにコントロールワード線CWL に印加する読み出し電圧VCWL-RD を上昇させることで、安定した読み出し動作が可能となる。
【０１８５】
（第三実施形態）
以下、本発明を具体化した第三実施形態を図２５〜２７に従って説明する。
本実施形態は、図２６に示すように、各基準セル１０ａ，１０ｂの閾値（即ち各メモリセル１０の閾値）が低めに分布している場合の読み出し制御を説明するものである。
【０１８６】
尚、ここでは、コントロールワード線CWL に印加する読み出し電圧VCWL-RD が例えば接地電圧レベル（０Ｖ）の状態で、データ“０”の基準セルに流れる電流が大きすぎるために、読み出し動作を安定して行うことができない状況を想定する。
【０１８７】
この場合には、前記第二実施形態で述べた第１基準電流Iref0 と第２基準電流Iref1 との比率ｎ（＝Iref1／Iref0＝ｋ／（ｋ／ｎ））が極めて小さな値となっている。このため、比率ｎが目標とする値まで大きくなるように、データ“０”の読み出し電流（第１基準電流Iref0 ）を所定の値以下に減少させる。
【０１８８】
以下、第１基準電流Iref0 を調整するための具体的構成について説明する。
図２５は、第三実施形態の読出基準電流発生回路１０１を示す回路図である。
尚、同発生回路１０１は、上述した読出基準電流発生回路５１（図１３）の構成を一部変更したものであり、同様な構成部分には同一符号を付して説明する。
【０１８９】
読出基準電流発生回路１０１は、第１基準電流Iref0 に応じた第１基準信号SAref0を生成する第１基準電流生成部５１ａと、第２基準電流Iref1 に応じた第２基準信号SAref を生成する第２基準電流生成部５１ｂと、読み出し電圧VCWL-RD を生成する読み出し電圧生成部５１ｃと、ソース電圧生成部１０１ａとを含む。
【０１９０】
第１基準電流生成部５１ａは、第１基準電流Iref0 に基づいて制御電流I1p0を発生させ、ノードｄに流れ込む制御電流I1p0とノードｄから流れ出す第１基準電流Iref0 とに基づいて第１基準信号SAref0を生成する。
【０１９１】
ソース電圧生成部１０１ａは電圧電流変換部１１１を備え、該電圧電流変換部１１１と接地電源との間には、前記第１基準信号SAref0の電圧レベル（ノードｄの電位）がゲートに入力されるトランジスタＴｎ１２（ＮＭＯＳトランジスタ）が直列に接続されている。
【０１９２】
前記電圧電流変換部１１１は、前記第１基準信号SAref0の電圧レベル（ノードｄの電位）を入力し、前記制御電流I1p0と同一電流値を持つ基準制御電流I1p1を発生させる。尚、基準制御電流I1p1（＝制御電流I1p0）は、目標とする比率ｎの値に応じて設定されるものであり、例えば本実施形態では前記第２基準電流Iref1 の１／１６倍の電流値に設定される。
【０１９３】
このようなソース電圧生成部１０１ａは、前記第１基準信号SAref0の電圧レベル（ノードｄの電位）に応じて生成した制御信号arc に基づいて、各ソース電圧供給回路４４，４５ａ，４５ｂ（図４参照）に供給するソース供給電源ARGND を生成する。
【０１９４】
詳述すると、図２７に示すように、Ｈレベルの制御信号en（Ｌレベルの制御信号enb ）に応答して読み出し動作が開始される直後において（時刻ｔ１）、データ“０”の読み出し電流（第１基準電流Iref0 ）が制御電流I1p0よりも大きい場合には、第１基準信号SAref0の電圧レベル（ノードｄの電位）が０Ｖとなる。
【０１９５】
このとき、トランジスタＴｎ１２はオフされるため制御信号arc はＨレベルとなり、ソース供給電源ARGND の電圧レベルが徐々に引き上げられる。すなわち、各ソース電圧供給回路４４，４５ａ，４５ｂ（図４参照）を介してソース線SLに供給される電圧が引き上げられ、それによってデータ“０”の読み出し電流（第１基準電流Iref0 ）が徐々に減少する。
【０１９６】
第１基準電流Iref0 が制御電流I1p0とほぼ同じ電流量まで減少すると第１基準信号SAref0の電圧レベル（ノードｄの電位）が上昇し始め（時刻ｔ２）、該ノードｄの電位がトランジスタＴｎ１２の閾値電圧レベルに達すると該トランジスタＴｎ１２がオンされて制御信号arc の電圧レベルが下降し始める（時刻ｔ３）。そして、第１基準電流Iref0 と制御電流I1p0の電流量が等しくなると（時刻ｔ４）、ソース供給電源ARGND の上昇が停止し、その電圧レベルが維持される。
【０１９７】
従って、本実施形態では、各基準セル１０ａ，１０ｂの閾値Vth が低く分布している場合にも、目標とする比率ｎに応じた所定の値以下の電流がデータ“０”の基準セルに流れるようにソース線SLに印加するソース供給電源ARGND を上昇させることで、安定した読み出し動作が可能となる。
【０１９８】
尚、上記各実施形態は、以下の態様で実施してもよい。
・各実施形態では、書き込み時において、コントロールワード線CWL に、先ず負電圧の第１制御電圧を印加した後、高電圧の第２制御電圧を印加するようにしたが、逆の順序であってもよい。すなわち、高電圧の第２制御電圧を印加してプログラムを実施した後、負電圧の第１制御電圧を印加してイレースを行うようにしてもよい。
【０１９９】
・各実施形態では、単層ポリシリコン構造のメモリセル１０に具体化したが、選択ワード線を備えない２層ポリシリコン構造（スタック型）のメモリセルに具体化してもよい。因みに、スタック型のメモリセルにおいては、コントロールゲートに接続される１本のワード線（選択ワード線）のみで、本実施形態のコントロールワード線CWL と選択ワード線SWL を共用する。
【０２００】
・各実施形態では、単層ポリシリコン構造のメモリセル１０として、セレクトトランジスタ１２を備えない２素子構造のセルとしてもよい。
・各実施形態では、同一のコントロールワード線CWL に接続される全てのメモリセル１０を書き込み対象として一括で書き込むようにしたが、選択的に書き込みするようにしてもよい。
【０２０１】
・各実施形態では、第二実施形態における読出基準電流発生回路８１の機能と第三実施形態における読出基準電流発生回路１０１の機能とを兼ね備えた回路を備えるようにしてもよい。
【０２０２】
・第二実施形態では、基準セル１０ａ，１０ｂの閾値が高く分布する場合に、データ“０”の読み出し電流が目標とする比率ｎに応じた値となるまでコントロールワード線CWL に供給する読み出し電圧VCWL-RD を上昇させる制御としたが、ソース線SLに供給するソース供給電源ARGND を下降させる制御としてもよい。
【０２０３】
・第三実施形態では、基準セル１０ａ，１０ｂの閾値が低く分布する場合に、データ“０”の読み出し電流が目標とする比率ｎに応じた値となるまでソース線SLに供給するソース供給電源ARGND を上昇させる制御としたが、コントロールワード線CWL に供給する読み出し電圧VCWL-RD を下降させる制御としてもよい。
【０２０４】
上記各実施形態の特徴をまとめると以下のようになる。
（付記１） 同一のワード線に複数のメモリセルと一対の基準セルが接続される不揮発性メモリの制御方法であって、
前記複数のメモリセルの消去動作毎もしくは書き込み動作毎に、前記一対の基準セルに現在書き込まれているデータとそれぞれ逆の極性となるように、該一対の基準セルに互いに相補なデータを書き込む第１のステップと、
前記複数のメモリセルの読み出し動作毎に、前記一対の基準セルから読み出される各読み出し電流の略中間値となるように読み出し基準電流を生成する第２のステップと
を備えることを特徴とする不揮発性メモリの制御方法。
（付記２） 前記一対の基準セルから読み出される各読み出し電流は、データ“０”の基準セルから読み出される第１基準電流と、データ“１”の基準セルから読み出される第２基準電流とであり、
前記読み出し基準電流は、前記第１基準電流と、前記第２基準電流を定数ｊ（但し０＜ｊ＜１）倍した電流との合算電流として生成されることを特徴とする付記１記載の不揮発性メモリの制御方法。
（付記３） 前記読み出し基準電流が前記第１基準電流と前記第２基準電流との略中間値となるように、前記定数ｊを複数の選択信号に基づいて決定することを特徴とする付記２記載の不揮発性メモリの制御方法。
（付記４） 前記メモリセルから読み出される読み出し電流と前記読み出し基準電流とを比較して前記メモリセルのデータ判定を行うことを特徴とする付記１乃至３の何れか一記載の不揮発性メモリの制御方法。
（付記５） 前記一対の基準セルの書き込み動作に先立って該一対の基準セルに現在書き込まれているデータを読み出し、各データの極性を判定した判定結果に基づいて前記一対の基準セルに書き込むべきデータを生成することを特徴とする付記１乃至４の何れか一記載の不揮発性メモリの制御方法。
（付記６） 前記一対の基準セルの書き込み動作を前記同一のワード線に接続される前記複数のメモリセルの書き込み動作と同時に行うことを特徴とする付記１乃至５の何れか一記載の不揮発性メモリの制御方法。
（付記７） 前記読み出し基準電流の生成に先立って、前記一対の基準セルから読み出される各読み出し電流の比率が予め定めた目標値となるように、該一対の基準セルに接続されるワード線に印加する電圧もしくは前記一対の基準セルに接続されるソース線に印加する電圧を調整することを特徴とする付記１乃至６の何れか一記載の不揮発性メモリの制御方法。
（付記８） 前記ソース線に印加する電圧もしくは前記ワード線に印加する電圧を、前記一対の基準セルから読み出される各読み出し電流の電流差に基づいて調整することを特徴とする付記７記載の不揮発性メモリの制御方法。
（付記９） 前記一対の基準セルの閾値が低い場合には前記ソース線に印加する電圧を上昇させることを特徴とする付記７又は８記載の不揮発性メモリの制御方法。
（付記１０） 前記一対の基準セルの閾値が高い場合には前記ソース線に印加する電圧を下降させることを特徴とする付記７又は８記載の不揮発性メモリの制御方法。
（付記１１） 前記一対の基準セルから読み出される各読み出し電流の比率が予め定めた目標値に達するとき、前記ソース線に印加する電圧を維持するようにしたことを特徴とする付記９又は１０記載の不揮発性メモリの制御方法。
（付記１２） 前記一対の基準セルの閾値が低い場合には前記ワード線に印加する電圧を下降させることを特徴とする付記７又は８記載の不揮発性メモリの制御方法。
（付記１３） 前記一対の基準セルの閾値が高い場合には前記ワード線に印加する電圧を上昇させることを特徴とする付記７又は８記載の不揮発性メモリの制御方法。
（付記１４） 前記一対の基準セルから読み出される各読み出し電流の比率が予め定めた目標値に達するとき、前記ワード線に印加する電圧を維持するようにしたことを特徴とする付記１２又は１３記載の不揮発性メモリの制御方法。
（付記１５） 同一のワード線に複数のメモリセルと一対の基準セルとが接続され、前記ワード線方向に沿って前記メモリセル毎及び前記基準セル毎にソース線がそれぞれ分離して接続される不揮発性メモリにおいて、
前記複数のメモリセルの消去動作毎もしくは書き込み動作毎に、前記一対の基準セルのデータを読み出し、各データの極性を判定して極性信号を出力する基準セル読出回路と、
前記極性信号に基づいて、前記一対の基準セルに現在書き込まれているデータとそれぞれ逆の極性となるように、該一対の基準セルに書き込むべき互いに相補なデータを生成する基準セル書込データ発生回路と、
前記一対の基準セルに接続されるソース線にそれぞれ対応して設けられ、前記基準セル書込データ発生回路から出力されるデータにそれぞれ対応するソース電圧を供給するソース電圧供給回路と
を備えることを特徴とする不揮発性メモリ。
（付記１６） 前記一対の基準セルから読み出される各読み出し電流は、データ“０”の基準セルから読み出される第１基準電流と、データ“１”の基準セルから読み出される第２基準電流とであり、
前記第１基準電流に応じた第１基準信号を生成する第１の電流電圧変換部と、前記第２基準電流に応じた第２基準信号を生成する第２の電流電圧変換部とを含む読出基準電流発生回路と、
前記第１及び第２基準信号に基づいて前記第１及び第２基準電流の略中間値となるように読み出し基準電流を生成し、該読み出し基準電流と前記メモリセルから読み出される読み出し電流とを比較して前記メモリセルのデータ判定を行うセンスアンプと
を備えることを特徴とする付記１５記載の不揮発性メモリ。
（付記１７） 前記極性信号に基づいて前記一対の基準セルに書き込まれているデータにそれぞれ対応するデコード信号を生成する基準セル用Ｙデコーダと、
前記デコード信号に基づいて、前記第１基準電流が読み出される基準セルからの読み出し信号と前記第２基準電流が読み出される基準セルからの読み出し信号とを前記読出基準電流発生回路に出力する基準セル用Ｙ選択ゲートと
を備えることを特徴とする付記１６記載の不揮発性メモリ。
（付記１８） 前記読出基準電流発生回路は、
前記第１基準信号に基づいて前記第１基準電流を所定倍数した第１制御電流を生成する第１の電圧電流変換部と、前記第２基準信号に基づいて前記第２基準電流を所定倍数した第２制御電流を生成する第２の電圧電流変換部とを含み、前記第１基準電流と前記第２基準電流との比率が予め定めた目標値となるように前記第１制御電流と前記第２制御電流との電流差に基づいて生成した読み出し電圧を前記ワード線に供給するための読み出し電圧生成部を備えていることを特徴とする付記１６又は１７記載の不揮発性メモリ。
（付記１９） 前記読み出し電圧生成部により生成される読み出し電圧は、前記ワード線に供給する印加電圧を選択するワード線印加電圧選択回路にフィードバックされることを特徴とする付記１８記載の不揮発性メモリ。
（付記２０） 前記読出基準電流発生回路は、
前記第１基準信号に基づいて基準制御電流を生成する電圧電流変換部を含み、前記第１基準電流と前記第２基準電流との比率が予め定めた目標値となるように前記第１基準電流と前記基準制御電流との電流差に基づいて生成したソース供給電源を前記ソース線に供給するためのソース電圧生成部を備えていることを特徴とする付記１６乃至１９の何れか一記載の不揮発性メモリ。
（付記２１） 前記ソース電圧生成部により生成されるソース供給電源は、前記ソース電圧供給回路に出力されることを特徴とする付記２０記載の不揮発性メモリ。
（付記２２） 前記複数のメモリセル及び前記一対の基準セルは単層ポリシリコン構造のセルであって、
前記ワード線が接続される容量と、前記ソース線が接続されるメモリトランジスタと、選択ワード線が接続されるセレクトトランジスタとから構成されることを特徴とする付記１５乃至２１の何れか一記載の不揮発性メモリ。
【０２０５】
【発明の効果】
以上詳述したように、本発明によれば、ベリファイ動作を不要としながら読み出し動作を正確に行うことのできる不揮発性メモリの制御方法及び不揮発性メモリを提供することができる。
【図面の簡単な説明】
【図１】 第一実施形態の不揮発性メモリセルの構成を示す説明図であり、（ａ）は回路図、（ｂ）及び（ｃ）は断面構造図を示す。
【図２】 メモリセルの書き込み方法を示す原理説明図である。
【図３】 不揮発性メモリの概略構成を示すブロック図である。
【図４】 不揮発性メモリの詳細な構成を示すブロック図である。
【図５】 メモリセルの回路図である。
【図６】 メモリセルアレイを示す回路図である。
【図７】 ソース電圧供給回路を示す回路図である。
【図８】 基準セル読出回路を示す回路図である。
【図９】 基準セル読出回路の動作波形図である。
【図１０】 基準セル書込データ発生回路を示す回路図である。
【図１１】 基準セル用Ｙデコーダを示す回路図である。
【図１２】 基準セル用Ｙ選択ゲートを示す回路図である。
【図１３】 読出基準電流発生回路を示す回路図である。
【図１４】 Ｙ選択ゲートを示す回路図である。
【図１５】 センスアンプを示す回路図である。
【図１６】 ワード線印加電圧選択回路を示す回路図である。
【図１７】 ワード線印加電圧選択回路の動作波形図である。
【図１８】 ワード線ドライバを示す回路図である。
【図１９】 ワード線ドライバの動作波形図である。
【図２０】 書き込み動作を示す波形図であり、（ａ）はデータ“０”→“０”の書き込み、（ｂ）はデータ“０”→“１”の書き込み、（ｃ）はデータ“１”→“０”の書き込み、（ｄ）はデータ“１”→“１”の書き込みを示す。
【図２１】 読み出し基準電流を説明する説明図である。
【図２２】 第二実施形態の読出基準電流発生回路を示す回路図である。
【図２３】 閾値が高く分布する場合を示す説明図である。
【図２４】 第二実施形態の読出基準電流発生回路の動作波形図である。
【図２５】 第三実施形態の読出基準電流発生回路を示す回路図である。
【図２６】 閾値が低く分布する場合を示す説明図である。
【図２７】 第三実施形態の読出基準電流発生回路の動作波形図である。
【符号の説明】
CWL ワード線としてのコントロールワード線
SL ソース線
REF-REV 極性信号
Irefj 読み出し基準電流
Iref0 第１基準電流
Iref1 第２基準電流
SAref0 第１基準信号
SAref 第２基準信号
I0p 第１制御電流
I1p 第２制御電流
I1p1 基準制御電流
ARVSS ソース電圧
ARGND ソース供給電源
VCWL-RD 読み出し電圧
ｎ 比率
１０ メモリセル
１０ａ，１０ｂ 基準セル
３０ 不揮発性メモリとしてのフラッシュメモリ
４４，４５ａ，４５ｂ ソース電圧供給回路
４６ 基準セル読出回路
４７ 基準セル書込データ発生回路
５１，８１，１０１ 読出基準電流発生回路
５１ｃ，８１ａ 読み出し電圧生成部
５２ センスアンプ
６１ 第１の電流電圧変換部
６２ 第２の電流電圧変換部
９１ 第１の電圧電流変換部
９２ 第２の電圧電流変換部
１０１ａ ソース電圧生成部
１１１ 電圧電流変換部
【発明の属する技術分野】
本発明は、不揮発性メモリの制御方法及び不揮発性メモリに係り、詳しくは、電気的に消去／書き込みが可能なフラッシュメモリの制御方法に関する。
【０００２】
近年、ＡＳＩＣ等の半導体集積回路装置（ＬＳＩ）において、ロジック混載用のフラッシュメモリが広く使用されている。フラッシュメモリは、電気的に一括消去と書き込みが可能であり、ゲート酸化膜中に埋め込まれたフローティングゲートと呼ばれる電気的に分離された領域に電荷を保持することで、電源を切ってもデータが消えない不揮発性メモリである。このようなフラッシュメモリにおける消去／書き込み時間の短縮が要求されている。
【０００３】
【従来の技術】
フラッシュメモリの書き込みは消去（イレース）とプログラムの２つの操作からなる。イレースはメモリセル（セルトランジスタ）の閾値を下げる操作、プログラムは閾値を上げる操作であり、一般には、閾値の低い状態をデータ“１”、逆に、閾値の高い状態をデータ“０”に対応させる。この場合、閾値の低いデータ“１”のセルでは読み出し電流が大きくなり、逆に、閾値の高いデータ“０”のセルでは読み出し電流が小さくなる。
【０００４】
従来、このようなフラッシュメモリにおいては、消去動作／書き込み動作後のセルの閾値を、読み出し動作を安定して行うことのできる適切な範囲内に分布させるため、プリプログラムとベリファイと呼ばれる動作が行われる。
【０００５】
プリプログラムは、消去（イレース）動作の前に一旦セルをプログラムされた状態にして、消去前のセルの閾値分布を高くそろえる（データ“０”側の閾値にする）動作である。このプリプログラム動作によって、消去後のセルの閾値分布が過剰に広がることが抑止される。
【０００６】
ベリファイは、消去／書き込み後のセルの閾値が目標とする範囲内にあるかどうかを判定する動作である（例えば特許文献１，２参照）。具体的には、消去（イレース）後の閾値が過剰消去によって低くなりすぎていないかどうか、あるいは書き込み（プログラム）後の閾値が十分な値に達しているかどうかが判定される。このベリファイ動作によって、ＮＧとなる（目標とする範囲に閾値が達していない）場合には、そのセルに対して再消去／書き込み動作が行われる。
【０００７】
再消去／書き込み動作が必要なのは、例えば読み出し対象のセルの閾値と読み出し判定基準となる閾値との差が十分に得られず、読み出し動作を正しく行うことができなくなってしまうからである。
【０００８】
しかしながら、上記のようなプリプログラム動作やベリファイ動作及びそれに続く再消去／書き込み動作の実施は、全体として消去／書き込み動作が完了するまでの時間（総時間）を長くするという問題を有していた。
【０００９】
また、近年では、不揮発性メモリの信頼性向上などの理由から、プリプログラム動作やベリファイ動作を制御する論理回路（ステートマシン）はますます複雑化（高機能化）され、回路面積（ゲート数）も増大してきている。
【００１０】
このため、それらのレイアウト面積がダイサイズに占める割合が大きくなっており、ダイサイズを増大させる要因となっている。こうした問題は、小容量メモリ用途を対象とする不揮発性メモリの場合には特に顕著になる。
【００１１】
そこで、従来では、ベリファイ動作をメモリセルアレイ内の一部のメモリセルに対してのみ行なうことによって、ベリファイ動作を簡略化する構成が提案されている（例えば特許文献３参照）。
【００１２】
また、その他の従来例として、データ“０”とデータ“１”の互いに相補なデータが書き込まれた２つの基準セルを備え、各基準セルの読み出し電流を加重平均して生成した読み出し基準電流に基づいてデータ判定することで、ベリファイ動作を省略可能とした構成が提案されている（例えば特許文献４参照）。
【００１３】
また、このような２つの基準セルを備える他の構成として、各基準セルの読み出し電流の中間値とするべく生成した読み出し基準電流に基づいてデータ判定することで、ベリファイ動作を省略可能とした構成も提案されている（例えば特許文献５，６参照）。
【００１４】
【特許文献１】
特開平５−３６２８８号公報
【特許文献２】
特開平５−５４６８３号公報
【特許文献３】
特開平８−１８０６９６号公報
【特許文献４】
特開平８−１９０７９７号公報
【特許文献５】
特開平８−２７４２８２号公報
【特許文献６】
特開平１０−２０８４７６号公報
【００１５】
【発明が解決しようとする課題】
ところで、上記のような各文献３〜６に示す構成では、データ“０”とデータ“１”とが書き込まれる各基準セルがあらかじめ決められている（固定されている）。このため、回路面積縮小等の理由によりプリプログラム機能やベリファイ機能のための回路を削減し、両者とも行わないとした場合には、データ“０”の基準セルにはデータ“０”が繰り返し書き込まれ、データ“１”の基準セルにはデータ“１”が繰り返し書き込まれることになる。
【００１６】
その結果、データ“０”の基準セルは書き込み毎に閾値が徐々に高くなり、データ“１”の基準セルは書き込み毎に閾値が徐々に低くなるため、メモリセルの読み出し時に基準となるべき各基準セルに書き込み状態（セルの劣化、温度、プロセス条件等）が正しく反映されなくなるという問題があった。
【００１７】
このため、書き込み状態が適切に反映された読み出し基準電流を各基準セルから生成することができず、メモリセルのデータ判定を正確に行うことができなかった。したがって、従来の構成では、読み出しの正確性を確保するために、消去動作／書き込み動作にベリファイ機能がやはり不可欠であり、同機能を搭載しない不揮発性メモリには適用することができなかった。
【００１８】
本発明は上記問題点を解決するためになされたものであって、その目的はベリファイ動作を不要としながら読み出し動作を正確に行うことのできる不揮発性メモリの制御方法及び不揮発性メモリを提供することにある。
【００１９】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明によれば、前記複数のメモリセルと同一のワード線に接続される一対の基準セルには、該複数のメモリセルの消去動作毎もしくは書き込み動作毎に、前記一対の基準セルに現在書き込まれているデータとそれぞれ逆の極性となるように、互いに相補なデータが反転して書き込まれる。そして、前記複数のメモリセルの読み出し動作毎に、前記一対の基準セルから読み出される各読み出し電流の略中間値となるように読み出し基準電流が生成される。従って、消去／書き込み動作毎に各基準セルの閾値が一方向のみにシフトすることは防止され、各基準セルにメモリセルの書き込み状態を正確に反映させることができる。よって、ベリファイ動作を不要としながら、読み出し動作の正確性を十分に確保することが可能である。
【００２０】
請求項２に記載の発明によれば、前記読み出し基準電流は、データ“０”の基準セルから読み出される第１基準電流と、データ“１”の基準セルから読み出される第２基準電流を定数ｊ（但し０＜ｊ＜１）倍した電流との合算電流として生成される。従って、定数ｊの値を設定することで、第１及び第２基準電流の略中間値となる読み出し基準電流を生成することができる。
【００２１】
請求項３に記載の発明によれば、前記一対の基準セルの書き込み動作に先立って該一対の基準セルに現在書き込まれているデータを読み出し、各データの極性を判定した判定結果に基づいて前記一対の基準セルに書き込むべきデータを生成するようにした。従って、前記一対の基準セルには、その書き込み動作毎にデータが反転して書き込まれる。
【００２２】
請求項４に記載の発明によれば、前記読み出し基準電流の生成に先立って、前記一対の基準セルから読み出される各読み出し電流の比率が予め定めた目標値となるように、該一対の基準セルに接続されるワード線に印加する電圧もしくは前記一対の基準セルに接続されるソース線に印加する電圧を調整するようにした。従って、一対の基準セルの閾値の分布（閾値が高く分布する／閾値が低く分布する）によらず、前記各読み出し電流の比率を大きくしながら、安定した読み出し動作が可能となる。
【００２３】
請求項５に記載の発明によれば、前記一対の基準セルの閾値が低い場合には、前記ソース線に印加する電圧を上昇させることで、各基準セルの読み出し電流を減少させて目標とする比率に近づけることができる。
【００２４】
請求項６に記載の発明によれば、前記一対の基準セルの閾値が高い場合には、前記ワード線に印加する電圧を上昇させることで、各基準セルの読み出し電流を増加させて目標とする比率に近づけることができる。
【００２５】
請求項７に記載の発明によれば、基準セル読出回路は、複数のメモリセルの消去動作毎もしくは書き込み動作毎に、一対の基準セルのデータを読み出し、各データの極性を判定して極性信号を出力する。基準セル書込データ発生回路は、前記極性信号に基づいて、前記一対の基準セルに現在書き込まれているデータとそれぞれ逆の極性となるように、該一対の基準セルに書き込むべき互いに相補なデータを生成する。そして、ソース電圧供給回路は、前記基準セル書込データ発生回路から出力されるデータに応じたソース電圧を供給する。
【００２６】
請求項８に記載の発明によれば、読出基準電流発生回路は、第１及び第２の電流電圧変換部を備えている。第１の電流電圧変換部は、データ“０”の基準セルから読み出される第１基準電流に応じた第１基準信号を生成し、第２の電流電圧変換部は、データ“１”の基準セルから読み出される第２基準電流に応じた第２基準信号を生成する。そして、センスアンプは、前記第１及び第２基準信号に基づいて前記第１及び第２基準電流の略中間値となるように読み出し基準電流を生成し、該読み出し基準電流と前記メモリセルから読み出される読み出し電流とを比較することによって前記メモリセルのデータ判定を行う。
【００２７】
請求項９に記載の発明によれば、前記読出基準電流発生回路は、読み出し動作時に前記ワード線に読み出し電圧を供給するための読み出し電圧生成部を備え、該読み出し電圧生成部は、前記第１基準信号に基づいて前記第１基準電流を所定倍数した第１制御電流を生成する第１の電圧電流変換部と、前記第２基準信号に基づいて前記第２基準電流を所定倍数した第２制御電流を生成する第２の電圧電流変換部とを含む。そして、読み出し電圧生成部は、前記第１基準電流と前記第２基準電流との比率が予め定めた目標値となるように、前記第１制御電流と前記第２制御電流との電流差に基づいて読み出し電圧を生成する。
【００２８】
請求項１０に記載の発明によれば、前記読出基準電流発生回路は、読み出し動作時に前記ソース線に供給するソース供給電源を供給するためのソース電圧生成部を備え、該ソース電圧生成部は、前記第１基準信号に基づいて基準制御電流を生成する電圧電流変換部を含む。そして、ソース電圧生成部は、前記第１基準電流と前記第２基準電流との比率が予め定めた目標値となるように、前記第１基準電流と前記基準制御電流との電流差に基づいてソース供給電源を生成する。
【００２９】
【発明の実施の形態】
（第一実施形態）
以下、本発明を具体化した第一実施形態を図１〜図２１に従って説明する。
【００３０】
図１は、第一実施形態の不揮発性メモリセルを示す説明図である。
不揮発性メモリセル１０は、本実施形態では単層ポリシリコン構造のフラッシュメモリセルであって、メモリトランジスタ１１、セレクトトランジスタ１２及びＭＯＳ容量１３の３素子から構成されている。
【００３１】
図１（ａ）〜（ｃ）に示すように、メモリトランジスタ１１は、例えばＰ型基板１４にフローティングゲート１５をゲートとするＮＭＯＳトランジスタで構成され、そのソースはソース線SLに接続されている。
【００３２】
セレクトトランジスタ１２は、基板１４にセレクトゲート１６をゲートとするＮＭＯＳトランジスタ（図１（ｂ），（ｃ）では図示せず）で構成され、そのソースはビット線BLに接続され、セレクトゲート１６は選択ワード線SWL に接続されている。前記メモリトランジスタ１１とセレクトトランジスタ１２のドレインは互いに接続されている。
【００３３】
ＭＯＳ容量１３は、基板１４にコントロールゲート１７としてのＮ型拡散層を形成し、該コントロールゲート１７の上に絶縁層を隔てて前記フローティングゲート１５を形成することで構成される。コントロールゲート１７は、基板１４のトリプルウェル内（図中、Ｎウェル１８に形成されるＰウェル１９内）に形成されている。コントロールゲート１７は、コントロールワード線CWL に接続されている。因みに、本実施形態の単層ポリシリコン構造のメモリセル１０において、単にワード線という場合には、コントロールワード線CWL のことを意味する。
【００３４】
このようなメモリセル１０において、本実施形態では、フローティングゲート１５に電子が蓄積される状態（閾値の高い状態）をデータ“０”、逆に、フローティングゲート１５に電子が蓄積されない状態（閾値の低い状態）をデータ“１”に対応させて書き込みを行う場合を想定する。
【００３５】
メモリセル１０への書き込みは消去（イレース）とプログラムの２つの操作からなる。
イレースは、フローティングゲート１５から電子を引き抜いて、メモリセル１０（メモリトランジスタ１１）の閾値を低くする操作である。換言すれば、イレースは、データ“０”からデータ“１”にメモリセル１０のデータを書き換える操作である。
【００３６】
図１（ｂ）に示すように、イレースは、メモリトランジスタ１１のソースに第１ソース電圧としての高電圧（例えば６．０Ｖ）を印加し、コントロールゲート１７に第１制御電圧としての負電圧（例えば−９．３Ｖ）を印加して行う。ここで、Ｐウェル１９はコントロールゲート１７と同電位（例えば−９．３Ｖ）、Ｎウェル１８は例えば６．０Ｖに設定される。
【００３７】
この場合、フローティングゲート１５の電位は容量結合によっておよそ−８．２Ｖまで引き下げられ、ソース−フローティングゲート１５間におよそ１４．２Ｖの高電圧が印加される。その結果、ＦＮトンネル電流（図に矢印で示す）が流れてフローティングゲート１５から電子が引き抜かれ、メモリセル１０（メモリトランジスタ１１）の閾値が低下する。従って、メモリセル１０は、データ“０”からデータ“１”に書き換えられる。
【００３８】
一方、プログラムは、フローティングゲート１５に電子を注入して、メモリセル１０（メモリトランジスタ１１）の閾値を高くする操作である。換言すれば、プログラムは、データ“１”からデータ“０”にメモリセル１０のデータを書き換える操作である。
【００３９】
図１（ｃ）に示すように、プログラムは、メモリトランジスタ１１のソースに第２ソース電圧としての接地電圧（０．０Ｖ）を印加し、コントロールゲート１７に第２制御電圧としての高電圧（例えば９．５Ｖ）を印加して行う。ここで、Ｐウェル１９は接地電圧（０．０Ｖ）、Ｎウェル１８は例えば６．０Ｖに設定される。
【００４０】
この場合、フローティングゲート１５の電位は容量結合によっておよそ１１．３Ｖまで引き上げられ、ソース−フローティングゲート１５間におよそ１１．３Ｖの高電圧が印加される。その結果、ＦＮトンネル電流（図に矢印で示す）が流れてフローティングゲート１５に電子が注入され、メモリセル１０（メモリトランジスタ１１）の閾値が高くなる。従って、メモリセル１０は、データ“１”からデータ“０”に書き換えられる。
【００４１】
尚、本実施形態では単層ポリシリコン構造のメモリセル１０に具体化したが、２層ポリシリコン構造（ゲート酸化膜中にフローティングゲートを電気的に分離して埋め込み、フローティングゲートとコントロールゲートとを積み上げた構造；スタック型ともいう）のメモリセルに具体化してもよい。
【００４２】
単層構造のメモリセル１０は２層構造（スタック型）のメモリセルに比べてセル面積は大きくなるが、ポリシリコン１層化にともなうプロセス工程の削減を図ることができる。従って、小容量メモリ用途を対象とし、ダイサイズに対するメモリセルの占める割合が小さい場合には好適な構造である。
【００４３】
次に、本実施形態のメモリセル１０の書き込み方法の原理を説明する。
図２に示すように、メモリセルアレイ２０は複数のメモリセル１０をアレイ状に配置して形成される。
【００４４】
各メモリセル１０のソースは、列単位のセル毎に分離され、それぞれソース線SL（図においてSL0〜SL3）に接続されている。各メモリセル１０のコントロールゲート１７は、行単位のセル毎にそれぞれ共通のコントロールワード線CWL （図においてCWL0，CWL1）に接続されている。尚、同図では、セレクトトランジスタ１２は省略している。
【００４５】
このようなメモリセルアレイ２０において、メモリセル１０への書き込み（イレース／プログラム）は、選択された何れか１つのコントロールワード線CWL に接続される行単位のメモリセル１０に対して一括して行われる。
【００４６】
その原理を説明すると、書き込み時に、ソース線SL0〜SL3には、各メモリセル１０の書き込みデータ（“１”又は“０”）にそれぞれ対応する電圧が供給される。ここでは、ソース線SL1，SL3にデータ“１”に対応する高電圧（例えば６．０Ｖ）の第１ソース電圧が供給され、ソース線SL0，SL2にデータ“０”に対応する接地電圧（０．０Ｖ）の第２ソース電圧が供給される場合を想定する。
【００４７】
この状態で、先ず、選択された何れか１つのコントロールワード線CWL （ここでは例えばCWL0）に負電圧（例えば−９．３Ｖ）の第１制御電圧が供給される。すると、書き込みデータ“１”に対応する第１ソース電圧がソースに印加されているメモリセル１０は、トンネル電流が流れてフローティングゲート１５から電子が引き抜かれ、イレースされる（図１（ｂ）参照）。すなわち、書き込みデータ“０”に対応する第２ソース電圧がソースに印加されているメモリセル１０はイレースされない。
【００４８】
次に、前記ソース線SL0〜SL3に供給されている各電圧をそれぞれ維持したまま、前記コントロールワード線CWL0に高電圧（例えば９．３Ｖ）の第２制御電圧が供給される。
【００４９】
すると、書き込みデータ“０”に対応する第２ソース電圧がソースに印加されているメモリセル１０は、トンネル電流が流れてフローティングゲート１５に電子が注入され、プログラムされる（図１（ｃ）参照）。すなわち、書き込みデータ“１”に対応する第１ソース電圧がソースに印加されているメモリセル１０はプログラムされない。
【００５０】
従って、このような方法では、書き込みデータ（“１”又は“０”）に応じてあらかじめ各ソース線SL0〜SL3に供給される電圧に基づいて、同一のコントロールワード線CWL0に接続される全てのメモリセル１０に一括で書き込み（イレース／プログラム）が行われる。
【００５１】
以下、本実施形態の不揮発性メモリの構成について詳述する。
図３は、フラッシュメモリ（不揮発性メモリ）の概略構成を示すブロック図であり、図４は、その詳細な構成を示すブロック図である。尚、図４では、１つのコントロールワード線CWL に接続される一部のメモリセル１０について示す。
【００５２】
フラッシュメモリ３０は、前記メモリセルアレイ２０，第１〜第３の電圧発生回路３１〜３３、アドレス制御回路３４、Ｘデコーダ３５、Ｙデコーダ３６、ライトドライバ３７、リファレンス制御回路３８、Ｙパスゲート３９、リードアンプ４０及びリード／ライト制御回路４１を含む。
【００５３】
メモリセルアレイ２０には、前述した複数のメモリセル１０がアレイ状に配置されるとともに、行単位のセル毎にそれぞれ一対の基準セル１０ａ，１０ｂ（図４参照）が配置される。基準セル１０ａ，１０ｂは、メモリセル１０の読み出し時に、その読み出しデータの判定のための基準となる電流を生成するためのセルである。
【００５４】
第１の電圧発生回路３１は負電圧発生回路であって、前記コントロールワード線CWL に供給する第１制御電圧としての負電圧（本実施形態では例えば−９．３Ｖ）を生成してＸデコーダ３５に供給する。
【００５５】
第２の電圧発生回路３２は高電圧発生回路であって、前記コントロールワード線CWL に供給する第２制御電圧としての高電圧（本実施形態では例えば９．５Ｖ）を生成してＸデコーダ３５に供給する。
【００５６】
第３の電圧発生回路３３は高電圧発生回路であって、前記ソース線SLに供給する第１ソース電圧としての高電圧（本実施形態では例えば６．０Ｖ）を生成してライトドライバ３７に供給する。
【００５７】
前記第１〜第３の電圧発生回路３１〜３３は、オシレータ４２によって駆動され、基準電圧発生回路４３から供給される基準電圧に基づいて前記各電圧を発生させる。
【００５８】
アドレス制御回路３４には、アドレスバッファ３４ａとアドレスカウンタ３４ｂとが備えられる。
アドレスバッファ３４ａは、外部から供給される書き込みアドレスWD-ADDR をバイト単位[0:7] で取り込み、Ｘデコーダ３５及びＹデコーダ３６にそれぞれ出力する。
【００５９】
詳述すると、アドレスバッファ３４ａは、書き込み時にコントロールワード線CWL の選択に使用される書き込みアドレスWD-ADDR の上位５ビットをロウアドレスとしてＸデコーダ３５に出力する。Ｘデコーダ３５は、それをデコードして複数のコントロールワード線CWL のうち何れか１つを選択する。
【００６０】
また、アドレスバッファ３４ａは、書き込み時にソース線SLの選択に使用される書き込みアドレスWD-ADDR の下位３ビットをコラムアドレスとしてＹデコーダ３６に出力する。Ｙデコーダ３６は、それをデコードして後述するライトドライバ３７内の対応するソース電圧供給回路４４，４５ａ，４５ｂ（図４参照）にて書き込みデータを取り込み、ソース電圧を設定するためのデコード信号を生成する。
【００６１】
アドレスカウンタ３４ｂは、８ビットの読み出しデータR-MDATA[0:7]に対応するメモリセル１０を１ビット毎に選択するための３ビットの内部アドレスを発生させる。従って、Ｙデコーダ３６は、アドレスカウンタ３４ｂから出力されるアドレスに基づいて、読み出し対象のメモリセル１０を順次選択し、リードアンプ４０で読み出される各１ビットの読み出しデータを図示しない読み出しデータ用ラッチ（８ビット）に順次ラッチさせる。
【００６２】
リファレンス制御回路３８には、基準セル読出回路４６、基準セル書込データ発生回路４７及び基準セル用Ｙデコーダ４８が備えられている。
基準セル読出回路４６は、２つの基準セル１０ａ，１０ｂにそれぞれ書き込まれているデータを、それらに接続されているビット線BLref(0)，BLref(1)を介して読み出し、各データの極性を判定する。
【００６３】
詳述すると、メモリセル１０の書き込み時、基準セル１０ａ，１０ｂには、互いに反転した極性となるようにデータ“０”とデータ“１”がそれぞれ書き込まれる。基準セル読出回路４６は、メモリセル１０の書き込みに先立って、各基準セル１０ａ，１０ｂからそれぞれ読み出したデータをラッチして、どちらにデータ“１”が書き込まれているかを判定し、その極性を示す極性信号REF-REV を出力する。
【００６４】
基準セル書込データ発生回路４７は、前記基準セル読出回路４６からの極性信号REF-REV に基づいて、現在書き込まれているデータとはそれぞれ逆の極性で各基準セル１０ａ，１０ｂに書き込みが行われるように、基準セル用書き込みデータWDBref(0)，WDBref(1)を生成する。
【００６５】
従って、基準セル１０ａ，１０ｂには、メモリセル１０の書き込み毎に、現在のデータと逆の極性になるようにデータが書き込まれる。書き込み毎にデータを反転させるのは、基準電流を生成するための各基準セル１０ａ，１０ｂの閾値の分布を所定の範囲内におさめることが望ましいからである。
【００６６】
基準セル用Ｙデコーダ４８は、前記基準セル読出回路４６からの極性信号REF-REV に基づいて、基準セル１０ａ，１０ｂに現在書き込まれているデータ（“１”又は“０”）に応じたデコード信号YD0ref(0)，YD0ref(1)を生成する。
【００６７】
ライトドライバ３７には、列方向のセル（メモリセル１０，基準セル１０ａ，１０ｂ）毎に、それらに接続されるソース線SLにそれぞれ対応してソース電圧供給回路４４，４５ａ，４５ｂが備えられている。尚、各ソース電圧供給回路４４，４５ａ，４５ｂはそれぞれ同様に構成されている。
【００６８】
詳述すると、ソース電圧供給回路４４は、メモリセル１０に接続されるソース線SLにそれぞれ対応して設けられ、外部からバイト単位[0:7] で供給される書込データW-MDATA を、前記Ｙデコーダ３６によるアドレスのデコード結果に基づいて取り込む。そして、取り込んだデータ（“０”又は“１”）に対応する第１又は第２ソース電圧をソース線SLに供給する。
【００６９】
ソース電圧供給回路４５ａ，４５ｂは、基準セル１０ａ，１０ｂに接続されるソース線SLにそれぞれ対応して設けられ、前記基準セル書き込みデータ発生回路４７から供給される基準セル用書き込みデータWDBref(0)，WDBref(1)（互いに逆の極性を持つデータ）を取り込む。そして、それぞれ取り込んだデータ（“０”又は“１”）に対応する第１又は第２ソース電圧を各ソース線SLに供給する。
【００７０】
Ｙパスゲート３９には、Ｙ選択ゲート４９と基準セル用Ｙ選択ゲート５０とが備えられている。
Ｙ選択ゲート４９は、読み出し時に、複数のビット線BLのうち何れか１つのビット線BLx を選択し、該ビット線BLx を介してメモリセル１０から読み出される読み出し信号RDB を出力する。
【００７１】
基準セル用Ｙ選択ゲート５０は、前記基準セル用Ｙデコーダ４８からのデコード信号YD0ref(0)，YD0ref(1)に基づいて、各ビット線BLref(0)，BLref(1)をデコードし、データ“０”の基準セルからの読み出し信号RDBref(0) とデータ“１”の基準セルからの読み出し信号RDBref(1) とを出力する。
【００７２】
リードアンプ４０には、読出基準電流発生回路５１とセンスアンプ５２とが備えられている。
読出基準電流発生回路５１は、前記基準セル用Ｙ選択ゲート５０から出力される読み出し信号RDBref(0)，RDBref(1)を入力し、データ“０”の基準セルの読み出し電流（第１基準電流）である第１基準信号SAref0と、データ“１”の基準セルの読み出し電流（第２基準電流）である第２基準信号SAref とを生成する。
【００７３】
センスアンプ５２は、前記第１及び第２基準信号SAref0，SAref に基づいて生成した読み出し基準電流と、前記Ｙ選択ゲート４９から出力される読み出し信号RDB に基づいて生成した読み出し電流とを比較する。そして、その比較結果に基づいてメモリセル１０のデータが“１”か“０”かを判定し、読み出しデータRDATABを出力する。
【００７４】
Ｘデコーダ３５には、ワード線印加電圧選択回路５３とワード線ドライバ５４とが備えられている。
ワード線印加電圧選択回路５３は、コントロールワード線CWL に供給する印加電圧VCWLを選択して出力する。具体的には、イレース時に、前記第１の電圧発生回路３１から供給される負電圧の第１制御電圧を選択し、読み出し時に、前記読出基準電流発生回路５１から供給される読み出し電圧VCWL-RD を選択してワード線ドライバ５４に出力する。
【００７５】
ワード線ドライバ５４は、書き込み時に、前記Ｙデコーダ３６による書き込みアドレスWD-ADDR のデコード結果に基づいて、何れか１つのコントロールワード線CWL を選択する。そして、イレース時には負電圧の第１制御電圧を供給し、プログラム時には第２の電圧発生回路３２により生成される高電圧の第２制御電圧を供給し、読み出し時には読み出し電圧VCWL-RD を供給する。
【００７６】
また、ワード線ドライバ５４は、読み出し時には、図示しない読み出しアドレスのデコード結果に基づいて、読み出し対象のメモリセル１０に接続されている何れか１つの選択ワード線SWL と、データ判定のための基準セル１０ａ，１０ｂに接続されている何れか１つの基準セル用選択ワード線SWLrefを選択する。
【００７７】
上記のようなメモリセル１０及び基準セル１０ａ，１０ｂに対する書き込み／読み出しは、リード／ライト制御回路４１によって制御される。
詳述すると、書き込み時に、リード／ライト制御回路４１は、ライトモード信号WRITE-MODEに応答して書き込み動作に移行し、データ転送信号WRITE-MDATA に応答して前記書き込みデータW-MDATA の取り込みを開始する。
【００７８】
そして、書き込み対象のメモリセル１０のデータを全て取り込んだ後、ライトスタート信号WRITE-START に応答して同一のコントロールワード線CWL に接続されるメモリセル１０に対して一括で書き込みを開始する。
【００７９】
一方、読み出し時に、リード／ライト制御回路４１は、リードリクエスト信号RD-REQに応答して読み出しを開始する。そして、読み出し対象のメモリセル１０から読み出された読み出しデータR-MDATA がリードアンプ４０からバイト単位[0:7] で出力される。
【００８０】
以下、各回路の詳細を説明する。
図５は、メモリセル１０の回路図である。上述した図１と同様な構成部分については説明を省略する。尚、基準セル１０ａ，１０ｂは、メモリセル１０と同様に構成されている。
【００８１】
メモリセル１０（メモリトランジスタ１１）のソースには、書き込み時／読み出し時にそれぞれ対応するソース電圧ARVSS がソース線SLを介してソース電圧供給回路４４から供給される。
【００８２】
フローティングゲート電位FGは、メモリセル１０に書き込まれているデータに応じて、データ“１”の時は３．０Ｖ付近、データ“０”の時は０．０Ｖ付近に設定される。Ｎウェル電位VNW は書き込み時に例えば６．０Ｖに設定される。Ｐウェル電位VPW はイレース時／プログラム時に応じて、イレース時にはコントロールゲートと同電位、プログラム時には接地電位に設定される。
【００８３】
図６は、メモリセルアレイ２０の一構成例を示す回路図である。
上記したように、メモリセルアレイ２０は、メモリトランジスタ１１、セレクトトランジスタ１２及びＭＯＳ容量１３からなる複数のメモリセル１０をアレイ配置して構成される。
【００８４】
本実施形態では、列方向に沿って隣り合う２つのメモリセル１０（図においてCe0a,Ce0b，Ce1a,Ce1b，Ce2a,Ce2b ）間でビット線BL（図においてBL0，BL1，BL2 ）が互いに共有されている。
【００８５】
また、各メモリセル１０は、列単位毎にソース線SL（図においてSL0a〜SL2a，SL0b〜SL2b）がそれぞれ分離されているとともに、行単位毎に同一のコントロールワード線CWL （図においてCWL0〜CWL2）に接続されている。
【００８６】
また、行単位毎の各メモリセル１０において、前記ビット線BLを互いに共有する各２つのセルのうち、それぞれ一方のセル（図においてCe0a，Ce1a，Ce2a側のセル）は、第１選択ワード線としての同一の選択ワード線SWL （図においてSWL0a〜SWL2a）に接続されている。そして、それぞれ他方のセル（図においてCe0b，Ce1b，Ce2b側のセル）は、第２選択ワード線としての同一の選択ワード線SWL （図においてSWL0b〜SWL2b）に接続されている。
【００８７】
ここで、各コントロールワード線CWL0〜CWL2上のメモリセル１０に接続される第１及び第２選択ワード線（Ce0a,Ce0b，Ce1a,Ce1b，Ce2a,Ce2b ）は、読み出し時にそれらのうち何れか一方が選択（活性化）されるようになっている。
【００８８】
従って、それぞれビット線BL0，BL1，BL2 を互いに共有する各２つのメモリセル１０においては、それらのうち何れか一方のセルのセレクトトランジスタ１２のみがオンされてデータが読み出され、他方のセル（非選択セル）はセレクトトランジスタ１２がオフされて読み出し電流が流れないようになっている。
【００８９】
尚、図６では省略しているが、上記したように、メモリセルアレイ２０には、各コントロールワード線CWL （CWL0〜CWL2）毎に互いに相補なデータが書き込まれる一対の基準セル１０ａ，１０ｂが設けられ、各基準セル１０ａ，１０ｂはそれぞれ同一の選択ワード線SWLref（図４参照）に接続されている。
【００９０】
図７は、ソース電圧供給回路４４の一構成例を示す回路図である。尚、基準セル１０ａ，１０ｂに対応して設けられるソース電圧供給回路４５ａ，４５ｂも同様に構成されている。
【００９１】
ソース電圧供給回路４４は、ラッチ回路４４ａを含み、前記書き込みアドレスWD-ADDR をデコードしたＹデコーダ３６からのデコード信号YTi に基づいて外部から供給される書き込みデータW-MDATA を反転したデータWDBjを取り込み、ラッチ回路４４ａにラッチする。
【００９２】
ラッチ回路４４ａの出力信号は、トランジスタＴｐ１（ＰＭＯＳトランジスタ）とトランジスタＴｎ１（ＮＭＯＳトランジスタ）のゲートに入力される。トランジスタＴｐ１のソースは電源VSに接続され、トランジスタＴｎ１のソースはソース供給電源ARGND （本実施形態では接地電圧）に接続される。
【００９３】
トランジスタＴｐ１，Ｔｎ１の間にはトランジスタＴｐ２（ＰＭＯＳトランジスタ）が直列に介在され、該トランジスタＴｐ２のゲートには基準電圧ARVREFが入力される。そして、トランジスタＴｐ２，Ｔｎ１の接続点からソース電圧ARVSS が出力されるようになっている。
【００９４】
電源VSは、ラッチ回路４４ａによるデータWDBjの取り込み時に例えば３．０Ｖに設定され、書き込み時（データWDBjのラッチ後）には前記第３の電圧発生回路３３により生成される高電圧（例えば６．０Ｖ）の第１ソース電圧に設定される。トランジスタＴｐ２は、基準電圧ARVREFに基づいて、書き込み時にメモリセル１０に流れる電流量を制御する。
【００９５】
この構成では、ソース電圧供給回路４４は、ラッチ回路４４ａに取り込まれるデータWDBj（反転信号）に対応したソース電圧ARVSS を供給する。すなわち、取り込んだデータWDBjがデータ“０”の場合には高電圧の第１ソース電圧（図において電源VS）を供給し、逆に、データ“１”の場合には接地電圧の第２ソース電圧（図においてソース供給電源ARGND ）を供給する。
【００９６】
図８は、基準セル読出回路４６の一構成例を示す回路図であり、図９は、その動作波形図である。
基準セル読出回路４６は、ラッチ回路４６ａとデータ出力回路４６ｂ，４６ｃとを含む。
【００９７】
ラッチ回路４６ａの一方のノードａは、トランジスタＴｎ２（ＮＭＯＳトランジスタ）を介してビット線BLref(0)に接続されるとともにデータ出力回路４６ｂと接続されている。また、ラッチ回路４６ａの他方のノードｂは、トランジスタＴｎ３（ＮＭＯＳトランジスタ）を介してビット線BLref(1)に接続されるとともにデータ出力回路４６ｃと接続されている。
【００９８】
各トランジスタＴｎ２，Ｔｎ３は、それぞれ閾値の低いトランジスタで構成され、それらのゲートには基準セル１０ａ，１０ｂの読み出し時にバイアス信号NBIAS が供給される。（以下、同様な閾値が設定されるトランジスタについては、図面において同様に示す）。
【００９９】
ラッチ回路４６ａには電源VC-CAM及びソース供給電源ARGND が供給され、このラッチ回路４６ａは、読み出し時にラッチ信号LATCH に基づいてノードａ，ｂの電位、すなわち各基準セル１０ａ，１０ｂから読み出される互いに相補な読み出しデータをラッチする。
【０１００】
その読み出し動作について詳述すると、基準セル読出回路４６は、図９に示すように、まずラッチ回路４６ａのラッチ状態をラッチ信号LATCH に従って解除する。次いで、基準セル１０ａ，１０ｂに接続されている選択ワード線SWLref（図４参照）が選択される（アクティブになる）と同時に制御信号RDcam に基づいてデータ出力回路４６ｂ，４６ｃを非活性にする。
【０１０１】
次に、トランジスタＴｎ２，Ｔｎ３の互いのドレインを短絡するショート信号SRT に基づいてノードａ，ｂをイコライズ（等電位にする）した後、それを解除することで、各基準セル１０ａ，１０ｂの読み出しデータを増幅する。すなわち、ノードａ，ｂ間には、各ビット線BLref(0)，BLref(1)に流れる基準セル１０ａ，１０ｂの読み出し電流によって次第に電位差が生じることとなる。
【０１０２】
その後、ラッチ信号LATCH によってラッチ回路４６ａにラッチした各基準セル１０ａ，１０ｂの読み出しデータを、制御信号RDcam に基づいてそれぞれ判定信号DB-CAM（極性信号REF-REV ），D-CAM としてデータ出力回路４６ｂ，４６ｃから出力する。
【０１０３】
この基準セル読出回路４６は、メモリセル１０の書き込みが行われる際には、それに先立って各基準セル１０ａ，１０ｂのデータを読み出す。これは、上記したように、メモリセル１０の書き込み毎に各基準セル１０ａ，１０ｂのデータをそれぞれ反転して書き込むためである。
【０１０４】
図１０は、基準セル書込データ発生回路４７の一構成例を示す回路図である。基準セル書込データ発生回路４７は、メモリセル１０の書き込み時に、制御信号W-M に応答して、各基準セル１０ａ，１０ｂに現在書き込まれているデータとそれぞれ逆の極性となるように、前記極性信号REF-REV に基づいて基準セル用書き込みデータWDBref(0)，WDBref(1)を生成する。
【０１０５】
また、同発生回路４７は、制御信号W-S に応答してデコード信号YT-REFを生成し、該デコード信号YT-REFをソース電圧供給回路４５ａ，４５ｂに出力する。従って、書き込み時に、各ソース電圧供給回路４５ａ，４５ｂには、基準セル１０ａ，１０ｂに現在書き込まれているデータとそれぞれ逆の極性のデータが取り込まれる。
【０１０６】
図１１は、基準セル用Ｙデコーダ４８の一構成例を示す回路図である。
基準セル用Ｙデコーダ４８は、読み出し時にアクティブになる制御信号RDmem に応答して、前記極性信号REF-REV （各基準セル１０ａ，１０ｂに現在書き込まれているデータ）に基づくデコード信号YD0ref(0)，YD0ref(1)を生成し、基準セル用Ｙ選択ゲート５０に出力する。
【０１０７】
尚、同図に破線で示す回路４８ａは、基準セル１０ａ，１０ｂの読み出し電流をテストするテストモード時に対応して設けられ、テストモードと通常モード（通常の読み出し時）との切替は制御信号SEL-REF に基づいて行われる。このテストモード時においては、外部から供給する入力信号YD0(0)，YD0(1)に基づいてデコード信号YD1ref(0)，YD1ref(1)が生成される。
【０１０８】
図１２は、基準セル用Ｙ選択ゲート５０の一構成例を示す回路図である。
基準セル用Ｙ選択ゲート５０は選択回路５０ａ，５０ｂを含み、前記基準セル用Ｙデコーダ４８からのデコード信号YD0ref(0)，YD0ref(1)に基づいて、各ビット線BLref(0)，BLref(1)をデコードし、データ“０”の読み出し信号RDBref(0) とデータ“１”の読み出し信号RDBref(1) とを出力する。
【０１０９】
尚、同図に破線で示す回路５０ｃは、前述したテストモード時に対応して設けられ、該テストモード時に前記基準セル用Ｙデコーダ４８から供給されるデコード信号YD1ref(0)，YD1ref(1)に基づいて、基準セル１０ａ，１０ｂのうち何れか一方の読み出し信号RDBrefを出力するようになっている。
【０１１０】
図１３は、読出基準電流発生回路５１の一構成例を示す回路図である。
読出基準電流発生回路５１は、第１及び第２基準電流生成部５１ａ，５１ｂと読み出し電圧生成部５１ｃとを含む。
【０１１１】
第１基準電流生成部５１ａは第１の電流電圧変換部６１を含み、該変換部６１は、前記基準セル用Ｙ選択ゲート５０から出力されるデータ“０”の基準セルの読み出し信号RDBref(0) に基づいて、第１基準電流Iref0 の値を持つ第１基準信号SAref0を生成する。
【０１１２】
第２基準電流生成部５１ｂは第２の電流電圧変換部６２を含み、該変換部６２は、前記基準セル用Ｙ選択ゲート５０から出力されるデータ“１”の基準セルの読み出し信号RDBref(1) に基づいて、第２基準電流Iref1 の値を持つ第２基準信号SAref を生成する。
【０１１３】
読み出し電圧生成部５１ｃは、上記したように、読み出し時に、コントロールワード線CWL に供給する読み出し電圧VCWL-RD を生成する回路である。この読み出し電圧生成部５１ｃは、プログラム時には読み出し電圧VCWL-RD をフローティング状態に制御する。
【０１１４】
尚、前記第１及び第２基準電流生成部５１ａ，５１ｂ、読み出し電圧生成部５１ｃは、テストモード時には、各種の試験信号T-MRW，T-AC に基づいて非活性状態となる。
【０１１５】
図１４は、Ｙ選択ゲート４９の一構成例を示す回路図である。
Ｙ選択ゲート４９は、本実施形態では８ビットのビット線BLと接続され、図示しない読み出しアドレスをデコードしたデコード信号YD0[7:0]，YD1 に基づいて何れか１つのビット線BLを介してメモリセル１０から読み出される読み出し信号RDB を出力する。
【０１１６】
詳しくは、Ｙ選択ゲート４９は、ビット選択用の８つのトランジスタＴｎ４ａ〜Ｔｎ４ｈとバイト選択用の１つのトランジスタＴｎ５（それぞれＮＭＯＳトランジスタ）とを含む。そして、Ｙ選択ゲート４９は、デコード信号YD0[7:0]，YD1 に基づいて、トランジスタＴｎ４ａ〜Ｔｎ４ｈのうち何れか１つ及びトランジスタＴｎ５を介して読み出し信号RDB を出力する。
【０１１７】
図１５は、センスアンプ５２の一構成例を示す回路図である。
センスアンプ５２は、前記読出基準電流発生回路５１からの第１及び第２基準信号SAref0，SAref に基づいて読み出し基準電流Irefj を生成する読み出し基準電流生成部５２ａと、前記Ｙ選択ゲート４９からの読み出し信号RDB に基づいて読み出し電流Iref を生成する読み出し電流生成部５２ｂとを含む。
【０１１８】
詳述すると、読み出し基準電流生成部５２ａは定電流部７１と第１〜第４定電流部７２〜７５とを含み、定電流部７１に入力される前記第１基準信号SAref0に基づいて前記第１基準電流Iref0 を発生させる。
【０１１９】
第１〜第４定電流部７２〜７５は、それらを構成するトランジスタのサイズが異なり、例えば本実施形態では第１定電流部７２の駆動能力に対して、第２定電流部７３は２倍、第３定電流部７４は４倍、第４定電流部７５は８倍の駆動能力を有している。
【０１２０】
読み出し基準電流生成部５２ａは、複数の選択信号TRIM-IREF[0:3]によって第１〜第４定電流部７２〜７５のうち少なくとも何れか１つを駆動し、それに入力される前記第２基準信号SAref に基づいて、前記第２基準電流Iref1 を定数ｊ（０＜ｊ＜１）倍した電流を発生させる。従って、読み出し基準電流生成部５２ａは、読み出し基準電流Irefj を、「第１基準電流Iref0 ＋第２基準電流Iref1 ×定数ｊ」の合算電流として生成する。
【０１２１】
このように構成されたセンスアンプ５２は、ノードｃに流れ込む読み出し基準電流Irefj と、ノードｃから流れ出す読み出し電流Irefとを比較することで、読み出し対象のメモリセル１０のデータが“１”であるか“０”であるかを判定する。すなわち、ノードｃから流れ出すメモリセル１０の読み出し電流Irefに応じて推移するノードｃの電位（Ｈレベル又はＬレベル）を検出することでデータ判定し、その判定結果を示す読み出しデータRDATABを出力する。
【０１２２】
尚、同図に破線で示す回路５２ｃは、テストモード時に対応して設けられ、該テストモード時に前記読み出しデータRDATABを読み出し信号R-ANA-OUT として外部に出力する。
【０１２３】
図１６は、ワード線印加電圧選択回路５３の一構成例を示す回路図であり、図１７は、その動作波形図である。
イレース時において、トランジスタＴｎ６（ＮＭＯＳトランジスタ）のソース及びバックゲート（Ｐウェル）と、トランジスタＴｎ７，Ｔｎ８（ＮＭＯＳトランジスタ）のバックゲート（Ｐウェル）には、前記第１の電圧発生回路３１から負電圧（−９．３Ｖ）の第１制御電圧R-NEGPが供給される。
【０１２４】
トランジスタＴｎ６，Ｔｎ７のゲートには制御信号NGNDB が供給される。制御信号NGNDB は、複数の制御信号RDmem，ENVPXGD，NEGPL に基づいて生成される。ここで、制御信号RDmem は読み出し時にＨレベルとなる信号、制御信号ENVPXGD はプログラム時にＨレベルとなる信号、制御信号NEGPL はイレース時に前記第１制御電圧R-NEGPが所定の電圧以下（例えば−３．０Ｖ以下）に低下するとＬレベルとなる信号である。
【０１２５】
従って、イレース時に、制御信号NGNDB はＬレベル（具体的には接地電圧）になり、前記第１制御電圧R-NEGPの供給に基づいてトランジスタＴｎ６，Ｔｎ７はオンされる。
【０１２６】
このとき、トランジスタＴｎ７のドレイン電位、すなわち制御信号NEGPGND は負電圧の第１制御電圧R-NEGPと略等電位になり、その制御信号NEGPGND によってトランジスタＴｎ８はオフされる。よって、イレース時に、ワード線印加電圧選択回路５３は、前記負電圧（−９．３Ｖ）の第１制御電圧R-NEGPを印加電圧VCWLとして出力する。
【０１２７】
この際、上記したように、トランジスタＴｎ６のゲートに入力される制御信号NGNDB は接地電圧となるため、該トランジスタＴｎ６のソース−ゲート間に耐圧を超える高電圧が印加されることはない。
【０１２８】
プログラム時には、Ｈレベルの制御信号ENVPXGD に基づいて前記制御信号NGNDB はＬレベル（接地電圧）となる。このとき、前記第１制御電圧R-NEGPは０Ｖとなり、トランジスタＴｎ６，Ｔｎ７はオフされる。
【０１２９】
また、前記制御信号NEGPGND はＨレベルとなるためトランジスタＴｎ８はオンされるが、このとき読み出し電圧VCWL-RD は前記読出基準電流発生回路５１によってフローティング状態になるように制御されており、印加電圧VCWLは、図１７に示すようにフローティング電位（例えば約２．５Ｖ）となる。
【０１３０】
読み出し時には、制御信号RDmem に基づいて前記制御信号NGNDB は同様に接地電圧となり、プログラム時と同様、トランジスタＴｎ６，Ｔｎ７はオフされ、トランジスタＴｎ８はオンされる。よって、読み出し時に、ワード線印加電圧選択回路５３は、前記読出基準電流発生回路５１から供給される読み出し電圧VCWL-RD を印加電圧VCWLとして出力する。
【０１３１】
尚、同図に破線で示す回路５３ａは、読み出し電流を測定するテストモード時に対応して設けられ、該テストモード時には試験信号T-ACに基づいて転送ゲートＴＧ１がオフされるとともに転送ゲートＴＧ２がオンされる。そして、外部から試験用の入力信号R-ANA-INが供給され、該入力信号R-ANA-INが印加電圧VCWLとして出力されるようになっている。
【０１３２】
図１８は、ワード線ドライバ５４の一構成例を示す回路図であり、図１９は、その動作波形図である。
ワード線ドライバ５４は、書き込み（イレース／プログラム）時に、書き込みアドレスWD-ADDR （図３参照）に基づいて発生されるプリデコード信号XD0〜XD2によって、何れか１つのコントロールワード線CWLiを選択する。また、読み出し時には、図示しない読み出しアドレスに基づいて生成されるデコード信号YD2，YD2ref によって、何れか１つの選択ワード線SWLiと、何れか１つの基準セル用選択ワード線SWLrefi を選択する。
【０１３３】
ワード線ドライバ５４はラッチ回路５４ａを含み、該ラッチ回路５４ａには、制御信号NPS 及び第１制御電圧R-NEGPが供給される。ラッチ回路５４ａは、前記プリデコード信号XD0〜XD2によって生成される制御信号NENBに基づいて制御信号NEN をラッチする。具体的には、前記制御信号NPS の電圧レベルを持つ制御信号NEN を発生させる。
【０１３４】
上記したように、制御信号NEGPL は、イレース時に第１制御電圧R-NEGPが所定の電圧以下（例えば−３．０Ｖ以下）に低下するとＬレベルとなり、該制御信号NEGPL に基づいて制御信号NPS はＬレベル（具体的には接地電圧）となる。従って、ラッチ回路５４ａは、制御信号NPS に基づいて接地電圧となる制御信号NEN を発生させる。因みに、このとき、制御信号NGNDの電圧レベルは第１制御電圧R-NEGPと等電位となっているため、ラッチ回路５４ａのラッチ状態は維持される。
【０１３５】
このようなラッチ回路５４ａにより生成された制御信号NEN は、第１トランジスタとしてのトランジスタＴｎ９（ＮＭＯＳトランジスタ）のゲートに入力される。そのトランジスタＴｎ９のソースには前記印加電圧VCWLが供給され、該トランジスタＴｎ９のバックゲート（Ｐウェル）には前記負電圧（−９．３Ｖ）の第１制御電圧R-NEGPが供給される。
【０１３６】
従って、イレース時にトランジスタＴｎ９はオンされ、図１９に示すように、前記プリデコード信号XD0〜XD2によって選択された何れか１つのコントロールワード線CWLiには印加電圧VCWL（具体的には第１制御電圧R-NEGP）が供給される。
【０１３７】
この際、上記したように、トランジスタＴｎ９のゲートに入力されるゲート電圧（制御信号NEN ）は接地電圧となるため、該トランジスタＴｎ９のソース−ゲート間に耐圧を超える高電圧が印加されることはない。
【０１３８】
このようなイレース時には、制御信号NEGPL-ERによりトランジスタＴｎ１０がオンされ、メモリセル１０のＰウェル電位VPWi（図５参照）は印加電圧VCWL（−９．３Ｖ）となる。
【０１３９】
プログラム時には、ワード線ドライバ５４に前記第２の電圧発生回路３２から高電圧（＋９．５Ｖ）の第２制御電圧VPX が供給される。この第２制御電圧VPX は第２トランジスタとしてのトランジスタＴｐ３（ＰＭＯＳトランジスタ）のソースに供給される。
【０１４０】
そのトランジスタＴｐ３のゲートには制御信号XINBT が供給される。この制御信号XINBT は、プログラム時に前記プリデコード信号XD0〜XD2によってＬレベルとなる。
【０１４１】
従って、プログラム時にトランジスタＴｐ３はオンされ、図１９に示すように、前記プリデコード信号XD0〜XD2によって選択された何れか１つのコントロールワード線CWLiには高電圧（＋９．５Ｖ）の第２制御電圧VPX が供給される。
【０１４２】
この際、前記トランジスタＴｎ９もオンするが、上記したように、プログラム時には印加電圧VCWLはフローティング電位（例えば約２．５Ｖ）に制御される（図１７参照）ため、コントロールワード線CWLiに異常電流が流れることはない。
【０１４３】
このようなプログラム時には、制御信号NGNDによりトランジスタＴｎ１１がオンされることによって、メモリセル１０のＰウェル電位VPWi（図５参照）は接地電圧となる。
【０１４４】
次に、上記のように構成されたフラッシュメモリ３０の書き込み動作を図２０に従って詳述する。
図２０（ａ）は、データ“０”が現在書き込まれているメモリセル１０に対して、データ“０”を書き込む場合の動作を示す。この場合、メモリセル１０のソースには、書き込むべきデータ“０”に対応する接地電圧（０．０Ｖ）の第２ソース電圧が供給される。
【０１４５】
この状態で、先ず、コントロールワード線CWL に負電圧（−９．３Ｖ）の第１制御電圧が供給される。このとき、ソース−フローティングゲート間の電位差はおよそ８．２ＶとなりＦＮトンネル電流は流れない。従って、メモリセル１０はイレースされず、フローティングゲートの電荷量は変化しない。
【０１４６】
次いで、ソース電圧が０．０Ｖに維持されたまま、コントロールワード線CWL に高電圧（＋９．５Ｖ）の第２制御電圧が供給される。このとき、ソース−フローティングゲート間の電位差はおよそ８．２ＶとなりＦＮトンネル電流は流れない。従って、フローティングゲートの電荷量は変化しない。よって、この場合には、書き込み前のメモリセルのデータ“０”が保持される。
【０１４７】
図２０（ｂ）は、データ“０”が現在書き込まれているメモリセル１０に対して、データ“１”を書き込む場合の動作を示す。この場合、メモリセル１０のソースには、書き込むべきデータ“１”に対応する高電圧（６．０Ｖ）の第１ソース電圧が供給される。
【０１４８】
この状態で、先ず、コントロールワード線CWL に負電圧（−９．３Ｖ）の第１制御電圧が供給される。このとき、ソース−フローティングゲート間におよそ１４．２Ｖの電圧が印加され、ＦＮトンネル電流が流れる。従って、フローティングゲートの電子が引き抜かれてメモリセル１０はイレースされる。
【０１４９】
次いで、ソース電圧が６．０Ｖに維持されたまま、コントロールワード線CWL に高電圧（＋９．５Ｖ）の第２制御電圧が供給される。このとき、ソース−フローティングゲート間の電位差はおよそ５．３ＶとなりＦＮトンネル電流は流れない。従って、メモリセル１０はプログラムされず、フローティングゲートの電荷量は変化しない。よって、この場合には、イレースのみ行われ、書き込み前のメモリセルのデータ“０”はデータ“１”に書き換えられる。
【０１５０】
図２０（ｃ）は、データ“１”が現在書き込まれているメモリセル１０に対して、データ“０”を書き込む場合の動作を示す。この場合、メモリセル１０のソースには、書き込むべきデータ“０”に対応する接地電圧（０．０Ｖ）の第２ソース電圧が供給される。
【０１５１】
この状態で、先ず、コントロールワード線CWL に負電圧（−９．３Ｖ）の第１制御電圧が供給される。このとき、ソース−フローティングゲート間の電位差はおよそ５．３ＶとなりＦＮトンネル電流は流れない。従って、フローティングゲートの電荷量は変化しない。
【０１５２】
次いで、ソース電圧が０．０Ｖに維持されたまま、コントロールワード線CWL に高電圧（＋９．５Ｖ）の第２制御電圧が供給される。このとき、ソース−フローティングゲート間におよそ１１．３Ｖの電圧が印加され、ＦＮトンネル電流（ソース−チャネル間）が流れる。従って、フローティングゲートに電子が注入されてメモリセル１０はプログラムされる。よって、この場合には、プログラムのみ行われ、書き込み前のメモリセルのデータ“１”はデータ“０”に書き換えられる。
【０１５３】
図２０（ｄ）は、データ“１”が現在書き込まれているメモリセル１０に対して、データ“１”を書き込む場合の動作を示す。この場合、メモリセル１０のソースには、書き込むべきデータ“１”に対応する高電圧（６．０Ｖ）の第１ソース電圧が供給される。
【０１５４】
この状態で、先ず、コントロールワード線CWL に負電圧（−９．３Ｖ）の第１制御電圧が供給される。このとき、ソース−フローティングゲート間におよそ１１．３Ｖの電圧が印加され、微量のＦＮトンネル電流が流れる（実際には殆ど流れない）。従って、フローティングゲートの電荷量は実質的に変化しない。
【０１５５】
次いで、ソース電圧が６．０Ｖに維持されたまま、コントロールワード線CWL に高電圧（＋９．５Ｖ）の第２制御電圧が供給される。このとき、ソース−フローティングゲート間の電位差はおよそ５．６ＶとなりＦＮトンネル電流は流れない。従って、メモリセル１０はプログラムされず、フローティングゲートの電荷量は変化しない。よって、この場合には、書き込み前のメモリセルのデータ“１”が保持される。
【０１５６】
次に、本実施形態の基準セル１０ａ，１０ｂの特性について詳述する。
図２１は、各基準セル１０ａ，１０ｂから生成される読み出し基準電流の説明図である。
【０１５７】
上記したように、読み出し基準電流Irefj は、データ“０”が書き込まれている基準セルの読み出し電流である第１基準電流Iref0 と、データ“１”が書き込まれている基準セルの読み出し電流である第２基準電流Iref1 を定数ｊ（０＜ｊ＜１）倍した電流との合算電流として生成される。
【０１５８】
詳述すると、読み出し基準電流Irefj は、データ“０”の複数のメモリセル１０のうち閾値Vth が一番低いセルの読み出し電流ｋ１よりも大きく（図中（ａ））、且つ、データ“１”の複数のメモリセル１０のうち閾値Vth が一番高いセルの読み出し電流ｋ２よりも小さく（図中（ｂ））なるように生成される。
【０１５９】
このとき、図中（ａ）の条件に該当するデータ“０”のメモリセル１０の書き込み状態は、各基準セル１０ａ，１０ｂのうちデータ“０”が現在書き込まれている基準セルのそれに対応する。そして、図中（ｂ）の条件に該当するデータ“１”のメモリセル１０の書き込み状態は、各基準セル１０ａ，１０ｂのうちデータ“１”が現在書き込まれている基準セルのそれに対応する。
【０１６０】
これは、上記したように、各基準セル１０ａ，１０ｂは、その書き込み毎にそれぞれ逆の極性となるようデータが互いに反転して書き替えられるため、常に書き込みの一番弱い状態のセルとなっているからである。
【０１６１】
従って、データ“０”の基準セルは、データ“０”の全メモリセル１０のうち閾値Vth が低めのメモリセル１０と同様な閾値分布となり（図中（ｃ））、データ“１”の基準セルは、データ“１”の全メモリセル１０のうち閾値Vth が高めのメモリセル１０と同様な閾値分布となる（図中（ｄ））。
【０１６２】
すなわち、書き込み毎に基準セル１０ａ，１０ｂのデータが反転されることによって、データ“０”の基準セルの閾値Vth が書き込み毎に徐々に高くなることや、逆に、データ“１”の基準セルの閾値Vth が書き込み毎に徐々に低くなることは防止される。
【０１６３】
そして、各基準セル１０ａ，１０ｂには、その時々のメモリセル１０の書き込み状態（セルの劣化、電源、温度、プロセス条件等）を正確に反映させることが可能である。換言すれば、メモリセル１０と基準セル１０ａ，１０ｂとの書き換え特性及び記憶保持特性を略同一とすることができる。
【０１６４】
このような一対の基準セル１０ａ，１０ｂにおいて、本実施形態では読み出し基準電流Irefj が各基準セル１０ａ，１０ｂの読み出し電流の略中間値となるように、すなわち上述した定数ｊの値が０．５となるように生成される（図中（ｅ））。そして、その読み出し基準電流Irefj に基づいてメモリセル１０のデータ判定がなされる。
【０１６５】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）メモリセルアレイ２０には、複数のメモリセル１０が接続される同一のコントロールワード線CWL 毎に一対の基準セル１０ａ，１０ｂがそれぞれ設けられる。各基準セル１０ａ，１０ｂには互いに相補なデータが書き込まれ、各データは、メモリセル１０の消去／書き込み毎にそれぞれ逆の極性となるように反転して書き換えられる。従って、消去／書き込み毎に各基準セル１０ａ，１０ｂの閾値が一方向のみにシフトすることは防止され、各基準セル１０ａ，１０ｂに各メモリセル１０の書き込み状態を正確に反映させることができる。その結果、基準セル１０ａ，１０ｂの閾値が適切な範囲内にあるか否かを監視するためのベリファイ動作を不要としながらも、読み出し動作の正確性を十分に確保することができる。
【０１６６】
（２）本実施形態では、メモリセル１０の消去／書き込み毎に互いのデータが反転される一対の基準セル１０ａ，１０ｂから生成した読み出し基準電流Irefj に基づいて、メモリセル１０のデータ判定がなされる。この構成では、ベリファイ動作を不要とすることができるとともに、プリプログラム動作を不要とすることができる。従って、消去動作／書き込み動作が完了するまでの時間を短縮することができる。
【０１６７】
（３）プリプログラム動作、ベリファイ動作を不要とするため、それに続く再消去動作／書き込み動作は当然不要である。従って、消去動作／書き込み動作が完了するまでの時間を短縮することができる。
【０１６８】
（４）プリプログラム動作、ベリファイ動作を不要とするため、それらに伴う消費電力の低減を図ることができる。
（５）プリプログラム動作、ベリファイ動作を不要とするため、それらに伴うレイアウト面積の縮小を図ることができ、延いてはダイサイズを縮小することが可能である。
【０１６９】
（６）本実施形態のメモリセル１０及び基準セル１０ａ，１０ｂは、単層ポリシリコン構造で構成されているため、小容量メモリ用途を対象とする場合には、プロセス工程の削減を図ることができる。
【０１７０】
（７）セレクトトランジスタ１２を有するメモリセル１０及び基準セル１０ａ，１０ｂとしたことで、読み出し時に、非読み出し対象とするセル（セレクトトランジスタ１２がオフされるセル）に電流が流れることを確実に防止することができる。従って、読み出し動作を正確に行うことができる。
【０１７１】
（第二実施形態）
以下、本発明を具体化した第二実施形態を図２２〜２４に従って説明する。
本実施形態は、図２３に示すように、各基準セル１０ａ，１０ｂの閾値（即ち各メモリセル１０の閾値）が高めに分布している場合の読み出し制御を説明するものである。
【０１７２】
尚、ここでは、コントロールワード線CWL に印加する読み出し電圧VCWL-RD が例えば接地電圧レベル（０Ｖ）の状態では、データ“１”の基準セルはオンされるが、データ“０”の基準セルはオンされない状況を想定する。
【０１７３】
この場合には、データ“０”の基準セルにもある程度の微小電流が流れるように、該データ“０”の読み出し電流を所定の値以上に調整する必要がある。その際、具体的には、データ“０”の読み出し電流（第１基準電流Iref0 ）とデータ“１”の読み出し電流（第２基準電流Iref1 ）との比率ｎが予め定めた目標値となるように、第１基準電流Iref0 と第２基準電流Iref1 の電流を増加させる。
【０１７４】
ここで、比率ｎは第２基準電流Iref1 の電流値をｋとした場合に、
ｎ＝Iref1／Iref0＝ｋ／（ｋ／ｎ）
で表され（但し、ｎは自然数）、この比率ｎが大きいほど安定した読み出し動作を行うことが可能である。
【０１７５】
以下、第１基準電流Iref0 を調整するための具体的構成について説明する。
図２２は、本実施形態の読出基準電流発生回路８１を示す回路図である。
尚、同発生回路８１は、上述した読出基準電流発生回路５１（図１３）の構成を一部変更したものであり、同様な構成部分には同一符号を付して説明する。
【０１７６】
読出基準電流発生回路８１は、第１基準電流Iref0 に応じた第１基準信号SAref0を生成する第１基準電流生成部５１ａと、第２基準電流Iref1 に応じた第２基準信号SAref を生成する第２基準電流生成部５１ｂと、読み出し電圧VCWL-RD を生成する読み出し電圧生成部８１ａとを含む。読み出し電圧生成部８１ａは、第１の電圧電流変換部９１と、第２の電圧電流変換部９２とを備えている。
【０１７７】
第１の電圧電流変換部９１は、第１基準電流生成部５１ａから出力される第１基準信号SAref0を入力し、例えば本実施形態では前記第１基準電流Iref0 の２倍の電流値となるように第１制御電流I0p を発生させる。
【０１７８】
第２の電圧電流変換部９２は、第２基準電流生成部５１ｂから出力される第２基準信号SAref を入力し、例えば本実施形態では前記第２基準電流Iref1 の２／１６倍の電流値となるように第２制御電流I1p を発生させる。
【０１７９】
尚、第１の電圧電流変換部９１により発生させる第１制御電流I0p の電流値、第２の電圧電流変換部９２により発生させる第２制御電流I1p の電流値は、目標とする比率ｎの値に応じて設定される。
【０１８０】
このような第１及び第２の電圧電流変換部９１，９２を有する読み出し電圧生成部８１ａは、第２制御電流I1p と、第１制御電流I0p のカレントミラー電流として流れる制御電流I0n との電流差に応じた電圧レベルを持つ読み出し電圧VCWL-RD を生成して出力する。
【０１８１】
詳述すると、図２４に示すように、Ｈレベルの制御信号en（Ｌレベルの制御信号enb ）に応答して読み出し動作が開始されると、読み出し電圧生成部８１ａから接地電圧レベル（０Ｖ）の読み出し電圧VCWL-RD が出力され、それに応答して本実施形態ではデータ“１”の基準セルのみがオンされる（時刻ｔ１）。
【０１８２】
このとき、データ“１”の読み出し電流（第２基準電流Iref1 ）が流れ、その第２基準電流Iref1 の２／１６倍の電流値を持つ第２制御電流I1p が生成される。この第２制御電流I1p によって、読み出し電圧VCWL-RD は接地電圧（０Ｖ）から徐々に引き上げられ、その電圧レベルがデータ“０”の基準セルの閾値電圧レベルにまで引き上げられると、該データ“０”の基準セルがオンされる（時刻ｔ２）。
【０１８３】
このとき、データ“０”の読み出し電流（第１基準電流Iref0 ）が流れ、その第１基準電流Iref0 の２倍の電流値を持つ制御電流I0n（＝第１制御電流I0p）が生成される。また、読み出し電圧VCWL-RD は、各制御電流I1p，I0nの電流差に応じた電圧レベルで出力される。そして、各制御電流I1p，I0nの電流値が等しくなると（時刻ｔ３）、読み出し電圧VCWL-RD の上昇が停止し、その電圧レベルが維持される。
【０１８４】
従って、本実施形態では、各基準セル１０ａ，１０ｂの閾値Vth が高く分布している場合にも、目標とする比率ｎに応じた所定の値以上の（微小）電流がデータ“０”の基準セルに流れるようにコントロールワード線CWL に印加する読み出し電圧VCWL-RD を上昇させることで、安定した読み出し動作が可能となる。
【０１８５】
（第三実施形態）
以下、本発明を具体化した第三実施形態を図２５〜２７に従って説明する。
本実施形態は、図２６に示すように、各基準セル１０ａ，１０ｂの閾値（即ち各メモリセル１０の閾値）が低めに分布している場合の読み出し制御を説明するものである。
【０１８６】
尚、ここでは、コントロールワード線CWL に印加する読み出し電圧VCWL-RD が例えば接地電圧レベル（０Ｖ）の状態で、データ“０”の基準セルに流れる電流が大きすぎるために、読み出し動作を安定して行うことができない状況を想定する。
【０１８７】
この場合には、前記第二実施形態で述べた第１基準電流Iref0 と第２基準電流Iref1 との比率ｎ（＝Iref1／Iref0＝ｋ／（ｋ／ｎ））が極めて小さな値となっている。このため、比率ｎが目標とする値まで大きくなるように、データ“０”の読み出し電流（第１基準電流Iref0 ）を所定の値以下に減少させる。
【０１８８】
以下、第１基準電流Iref0 を調整するための具体的構成について説明する。
図２５は、第三実施形態の読出基準電流発生回路１０１を示す回路図である。
尚、同発生回路１０１は、上述した読出基準電流発生回路５１（図１３）の構成を一部変更したものであり、同様な構成部分には同一符号を付して説明する。
【０１８９】
読出基準電流発生回路１０１は、第１基準電流Iref0 に応じた第１基準信号SAref0を生成する第１基準電流生成部５１ａと、第２基準電流Iref1 に応じた第２基準信号SAref を生成する第２基準電流生成部５１ｂと、読み出し電圧VCWL-RD を生成する読み出し電圧生成部５１ｃと、ソース電圧生成部１０１ａとを含む。
【０１９０】
第１基準電流生成部５１ａは、第１基準電流Iref0 に基づいて制御電流I1p0を発生させ、ノードｄに流れ込む制御電流I1p0とノードｄから流れ出す第１基準電流Iref0 とに基づいて第１基準信号SAref0を生成する。
【０１９１】
ソース電圧生成部１０１ａは電圧電流変換部１１１を備え、該電圧電流変換部１１１と接地電源との間には、前記第１基準信号SAref0の電圧レベル（ノードｄの電位）がゲートに入力されるトランジスタＴｎ１２（ＮＭＯＳトランジスタ）が直列に接続されている。
【０１９２】
前記電圧電流変換部１１１は、前記第１基準信号SAref0の電圧レベル（ノードｄの電位）を入力し、前記制御電流I1p0と同一電流値を持つ基準制御電流I1p1を発生させる。尚、基準制御電流I1p1（＝制御電流I1p0）は、目標とする比率ｎの値に応じて設定されるものであり、例えば本実施形態では前記第２基準電流Iref1 の１／１６倍の電流値に設定される。
【０１９３】
このようなソース電圧生成部１０１ａは、前記第１基準信号SAref0の電圧レベル（ノードｄの電位）に応じて生成した制御信号arc に基づいて、各ソース電圧供給回路４４，４５ａ，４５ｂ（図４参照）に供給するソース供給電源ARGND を生成する。
【０１９４】
詳述すると、図２７に示すように、Ｈレベルの制御信号en（Ｌレベルの制御信号enb ）に応答して読み出し動作が開始される直後において（時刻ｔ１）、データ“０”の読み出し電流（第１基準電流Iref0 ）が制御電流I1p0よりも大きい場合には、第１基準信号SAref0の電圧レベル（ノードｄの電位）が０Ｖとなる。
【０１９５】
このとき、トランジスタＴｎ１２はオフされるため制御信号arc はＨレベルとなり、ソース供給電源ARGND の電圧レベルが徐々に引き上げられる。すなわち、各ソース電圧供給回路４４，４５ａ，４５ｂ（図４参照）を介してソース線SLに供給される電圧が引き上げられ、それによってデータ“０”の読み出し電流（第１基準電流Iref0 ）が徐々に減少する。
【０１９６】
第１基準電流Iref0 が制御電流I1p0とほぼ同じ電流量まで減少すると第１基準信号SAref0の電圧レベル（ノードｄの電位）が上昇し始め（時刻ｔ２）、該ノードｄの電位がトランジスタＴｎ１２の閾値電圧レベルに達すると該トランジスタＴｎ１２がオンされて制御信号arc の電圧レベルが下降し始める（時刻ｔ３）。そして、第１基準電流Iref0 と制御電流I1p0の電流量が等しくなると（時刻ｔ４）、ソース供給電源ARGND の上昇が停止し、その電圧レベルが維持される。
【０１９７】
従って、本実施形態では、各基準セル１０ａ，１０ｂの閾値Vth が低く分布している場合にも、目標とする比率ｎに応じた所定の値以下の電流がデータ“０”の基準セルに流れるようにソース線SLに印加するソース供給電源ARGND を上昇させることで、安定した読み出し動作が可能となる。
【０１９８】
尚、上記各実施形態は、以下の態様で実施してもよい。
・各実施形態では、書き込み時において、コントロールワード線CWL に、先ず負電圧の第１制御電圧を印加した後、高電圧の第２制御電圧を印加するようにしたが、逆の順序であってもよい。すなわち、高電圧の第２制御電圧を印加してプログラムを実施した後、負電圧の第１制御電圧を印加してイレースを行うようにしてもよい。
【０１９９】
・各実施形態では、単層ポリシリコン構造のメモリセル１０に具体化したが、選択ワード線を備えない２層ポリシリコン構造（スタック型）のメモリセルに具体化してもよい。因みに、スタック型のメモリセルにおいては、コントロールゲートに接続される１本のワード線（選択ワード線）のみで、本実施形態のコントロールワード線CWL と選択ワード線SWL を共用する。
【０２００】
・各実施形態では、単層ポリシリコン構造のメモリセル１０として、セレクトトランジスタ１２を備えない２素子構造のセルとしてもよい。
・各実施形態では、同一のコントロールワード線CWL に接続される全てのメモリセル１０を書き込み対象として一括で書き込むようにしたが、選択的に書き込みするようにしてもよい。
【０２０１】
・各実施形態では、第二実施形態における読出基準電流発生回路８１の機能と第三実施形態における読出基準電流発生回路１０１の機能とを兼ね備えた回路を備えるようにしてもよい。
【０２０２】
・第二実施形態では、基準セル１０ａ，１０ｂの閾値が高く分布する場合に、データ“０”の読み出し電流が目標とする比率ｎに応じた値となるまでコントロールワード線CWL に供給する読み出し電圧VCWL-RD を上昇させる制御としたが、ソース線SLに供給するソース供給電源ARGND を下降させる制御としてもよい。
【０２０３】
・第三実施形態では、基準セル１０ａ，１０ｂの閾値が低く分布する場合に、データ“０”の読み出し電流が目標とする比率ｎに応じた値となるまでソース線SLに供給するソース供給電源ARGND を上昇させる制御としたが、コントロールワード線CWL に供給する読み出し電圧VCWL-RD を下降させる制御としてもよい。
【０２０４】
上記各実施形態の特徴をまとめると以下のようになる。
（付記１） 同一のワード線に複数のメモリセルと一対の基準セルが接続される不揮発性メモリの制御方法であって、
前記複数のメモリセルの消去動作毎もしくは書き込み動作毎に、前記一対の基準セルに現在書き込まれているデータとそれぞれ逆の極性となるように、該一対の基準セルに互いに相補なデータを書き込む第１のステップと、
前記複数のメモリセルの読み出し動作毎に、前記一対の基準セルから読み出される各読み出し電流の略中間値となるように読み出し基準電流を生成する第２のステップと
を備えることを特徴とする不揮発性メモリの制御方法。
（付記２） 前記一対の基準セルから読み出される各読み出し電流は、データ“０”の基準セルから読み出される第１基準電流と、データ“１”の基準セルから読み出される第２基準電流とであり、
前記読み出し基準電流は、前記第１基準電流と、前記第２基準電流を定数ｊ（但し０＜ｊ＜１）倍した電流との合算電流として生成されることを特徴とする付記１記載の不揮発性メモリの制御方法。
（付記３） 前記読み出し基準電流が前記第１基準電流と前記第２基準電流との略中間値となるように、前記定数ｊを複数の選択信号に基づいて決定することを特徴とする付記２記載の不揮発性メモリの制御方法。
（付記４） 前記メモリセルから読み出される読み出し電流と前記読み出し基準電流とを比較して前記メモリセルのデータ判定を行うことを特徴とする付記１乃至３の何れか一記載の不揮発性メモリの制御方法。
（付記５） 前記一対の基準セルの書き込み動作に先立って該一対の基準セルに現在書き込まれているデータを読み出し、各データの極性を判定した判定結果に基づいて前記一対の基準セルに書き込むべきデータを生成することを特徴とする付記１乃至４の何れか一記載の不揮発性メモリの制御方法。
（付記６） 前記一対の基準セルの書き込み動作を前記同一のワード線に接続される前記複数のメモリセルの書き込み動作と同時に行うことを特徴とする付記１乃至５の何れか一記載の不揮発性メモリの制御方法。
（付記７） 前記読み出し基準電流の生成に先立って、前記一対の基準セルから読み出される各読み出し電流の比率が予め定めた目標値となるように、該一対の基準セルに接続されるワード線に印加する電圧もしくは前記一対の基準セルに接続されるソース線に印加する電圧を調整することを特徴とする付記１乃至６の何れか一記載の不揮発性メモリの制御方法。
（付記８） 前記ソース線に印加する電圧もしくは前記ワード線に印加する電圧を、前記一対の基準セルから読み出される各読み出し電流の電流差に基づいて調整することを特徴とする付記７記載の不揮発性メモリの制御方法。
（付記９） 前記一対の基準セルの閾値が低い場合には前記ソース線に印加する電圧を上昇させることを特徴とする付記７又は８記載の不揮発性メモリの制御方法。
（付記１０） 前記一対の基準セルの閾値が高い場合には前記ソース線に印加する電圧を下降させることを特徴とする付記７又は８記載の不揮発性メモリの制御方法。
（付記１１） 前記一対の基準セルから読み出される各読み出し電流の比率が予め定めた目標値に達するとき、前記ソース線に印加する電圧を維持するようにしたことを特徴とする付記９又は１０記載の不揮発性メモリの制御方法。
（付記１２） 前記一対の基準セルの閾値が低い場合には前記ワード線に印加する電圧を下降させることを特徴とする付記７又は８記載の不揮発性メモリの制御方法。
（付記１３） 前記一対の基準セルの閾値が高い場合には前記ワード線に印加する電圧を上昇させることを特徴とする付記７又は８記載の不揮発性メモリの制御方法。
（付記１４） 前記一対の基準セルから読み出される各読み出し電流の比率が予め定めた目標値に達するとき、前記ワード線に印加する電圧を維持するようにしたことを特徴とする付記１２又は１３記載の不揮発性メモリの制御方法。
（付記１５） 同一のワード線に複数のメモリセルと一対の基準セルとが接続され、前記ワード線方向に沿って前記メモリセル毎及び前記基準セル毎にソース線がそれぞれ分離して接続される不揮発性メモリにおいて、
前記複数のメモリセルの消去動作毎もしくは書き込み動作毎に、前記一対の基準セルのデータを読み出し、各データの極性を判定して極性信号を出力する基準セル読出回路と、
前記極性信号に基づいて、前記一対の基準セルに現在書き込まれているデータとそれぞれ逆の極性となるように、該一対の基準セルに書き込むべき互いに相補なデータを生成する基準セル書込データ発生回路と、
前記一対の基準セルに接続されるソース線にそれぞれ対応して設けられ、前記基準セル書込データ発生回路から出力されるデータにそれぞれ対応するソース電圧を供給するソース電圧供給回路と
を備えることを特徴とする不揮発性メモリ。
（付記１６） 前記一対の基準セルから読み出される各読み出し電流は、データ“０”の基準セルから読み出される第１基準電流と、データ“１”の基準セルから読み出される第２基準電流とであり、
前記第１基準電流に応じた第１基準信号を生成する第１の電流電圧変換部と、前記第２基準電流に応じた第２基準信号を生成する第２の電流電圧変換部とを含む読出基準電流発生回路と、
前記第１及び第２基準信号に基づいて前記第１及び第２基準電流の略中間値となるように読み出し基準電流を生成し、該読み出し基準電流と前記メモリセルから読み出される読み出し電流とを比較して前記メモリセルのデータ判定を行うセンスアンプと
を備えることを特徴とする付記１５記載の不揮発性メモリ。
（付記１７） 前記極性信号に基づいて前記一対の基準セルに書き込まれているデータにそれぞれ対応するデコード信号を生成する基準セル用Ｙデコーダと、
前記デコード信号に基づいて、前記第１基準電流が読み出される基準セルからの読み出し信号と前記第２基準電流が読み出される基準セルからの読み出し信号とを前記読出基準電流発生回路に出力する基準セル用Ｙ選択ゲートと
を備えることを特徴とする付記１６記載の不揮発性メモリ。
（付記１８） 前記読出基準電流発生回路は、
前記第１基準信号に基づいて前記第１基準電流を所定倍数した第１制御電流を生成する第１の電圧電流変換部と、前記第２基準信号に基づいて前記第２基準電流を所定倍数した第２制御電流を生成する第２の電圧電流変換部とを含み、前記第１基準電流と前記第２基準電流との比率が予め定めた目標値となるように前記第１制御電流と前記第２制御電流との電流差に基づいて生成した読み出し電圧を前記ワード線に供給するための読み出し電圧生成部を備えていることを特徴とする付記１６又は１７記載の不揮発性メモリ。
（付記１９） 前記読み出し電圧生成部により生成される読み出し電圧は、前記ワード線に供給する印加電圧を選択するワード線印加電圧選択回路にフィードバックされることを特徴とする付記１８記載の不揮発性メモリ。
（付記２０） 前記読出基準電流発生回路は、
前記第１基準信号に基づいて基準制御電流を生成する電圧電流変換部を含み、前記第１基準電流と前記第２基準電流との比率が予め定めた目標値となるように前記第１基準電流と前記基準制御電流との電流差に基づいて生成したソース供給電源を前記ソース線に供給するためのソース電圧生成部を備えていることを特徴とする付記１６乃至１９の何れか一記載の不揮発性メモリ。
（付記２１） 前記ソース電圧生成部により生成されるソース供給電源は、前記ソース電圧供給回路に出力されることを特徴とする付記２０記載の不揮発性メモリ。
（付記２２） 前記複数のメモリセル及び前記一対の基準セルは単層ポリシリコン構造のセルであって、
前記ワード線が接続される容量と、前記ソース線が接続されるメモリトランジスタと、選択ワード線が接続されるセレクトトランジスタとから構成されることを特徴とする付記１５乃至２１の何れか一記載の不揮発性メモリ。
【０２０５】
【発明の効果】
以上詳述したように、本発明によれば、ベリファイ動作を不要としながら読み出し動作を正確に行うことのできる不揮発性メモリの制御方法及び不揮発性メモリを提供することができる。
【図面の簡単な説明】
【図１】 第一実施形態の不揮発性メモリセルの構成を示す説明図であり、（ａ）は回路図、（ｂ）及び（ｃ）は断面構造図を示す。
【図２】 メモリセルの書き込み方法を示す原理説明図である。
【図３】 不揮発性メモリの概略構成を示すブロック図である。
【図４】 不揮発性メモリの詳細な構成を示すブロック図である。
【図５】 メモリセルの回路図である。
【図６】 メモリセルアレイを示す回路図である。
【図７】 ソース電圧供給回路を示す回路図である。
【図８】 基準セル読出回路を示す回路図である。
【図９】 基準セル読出回路の動作波形図である。
【図１０】 基準セル書込データ発生回路を示す回路図である。
【図１１】 基準セル用Ｙデコーダを示す回路図である。
【図１２】 基準セル用Ｙ選択ゲートを示す回路図である。
【図１３】 読出基準電流発生回路を示す回路図である。
【図１４】 Ｙ選択ゲートを示す回路図である。
【図１５】 センスアンプを示す回路図である。
【図１６】 ワード線印加電圧選択回路を示す回路図である。
【図１７】 ワード線印加電圧選択回路の動作波形図である。
【図１８】 ワード線ドライバを示す回路図である。
【図１９】 ワード線ドライバの動作波形図である。
【図２０】 書き込み動作を示す波形図であり、（ａ）はデータ“０”→“０”の書き込み、（ｂ）はデータ“０”→“１”の書き込み、（ｃ）はデータ“１”→“０”の書き込み、（ｄ）はデータ“１”→“１”の書き込みを示す。
【図２１】 読み出し基準電流を説明する説明図である。
【図２２】 第二実施形態の読出基準電流発生回路を示す回路図である。
【図２３】 閾値が高く分布する場合を示す説明図である。
【図２４】 第二実施形態の読出基準電流発生回路の動作波形図である。
【図２５】 第三実施形態の読出基準電流発生回路を示す回路図である。
【図２６】 閾値が低く分布する場合を示す説明図である。
【図２７】 第三実施形態の読出基準電流発生回路の動作波形図である。
【符号の説明】
CWL ワード線としてのコントロールワード線
SL ソース線
REF-REV 極性信号
Irefj 読み出し基準電流
Iref0 第１基準電流
Iref1 第２基準電流
SAref0 第１基準信号
SAref 第２基準信号
I0p 第１制御電流
I1p 第２制御電流
I1p1 基準制御電流
ARVSS ソース電圧
ARGND ソース供給電源
VCWL-RD 読み出し電圧
ｎ 比率
１０ メモリセル
１０ａ，１０ｂ 基準セル
３０ 不揮発性メモリとしてのフラッシュメモリ
４４，４５ａ，４５ｂ ソース電圧供給回路
４６ 基準セル読出回路
４７ 基準セル書込データ発生回路
５１，８１，１０１ 読出基準電流発生回路
５１ｃ，８１ａ 読み出し電圧生成部
５２ センスアンプ
６１ 第１の電流電圧変換部
６２ 第２の電流電圧変換部
９１ 第１の電圧電流変換部
９２ 第２の電圧電流変換部
１０１ａ ソース電圧生成部
１１１ 電圧電流変換部
Claims (10)
- 同一のワード線に複数のメモリセルと一対の基準セルが接続される不揮発性メモリの制御方法であって、
前記複数のメモリセルの消去動作毎もしくは書き込み動作毎に、前記一対の基準セルに現在書き込まれているデータとそれぞれ逆の極性となるように、該一対の基準セルに互いに相補なデータを書き込む第１のステップと、
前記複数のメモリセルの読み出し動作毎に、前記一対の基準セルから読み出される各読み出し電流の略中間値となるように読み出し基準電流を生成する第２のステップと
を備えることを特徴とする不揮発性メモリの制御方法。 - 前記一対の基準セルから読み出される各読み出し電流は、データ“０”の基準セルから読み出される第１基準電流と、データ“１”の基準セルから読み出される第２基準電流とであり、
前記読み出し基準電流は、前記第１基準電流と、前記第２基準電流を定数ｊ（但し０＜ｊ＜１）倍した電流との合算電流として生成されることを特徴とする請求項１記載の不揮発性メモリの制御方法。 - 前記一対の基準セルの書き込み動作に先立って該一対の基準セルに現在書き込まれているデータを読み出し、各データの極性を判定した判定結果に基づいて前記一対の基準セルに書き込むべきデータを生成することを特徴とする請求項１又は２記載の不揮発性メモリの制御方法。
- 前記読み出し基準電流の生成に先立って、前記一対の基準セルから読み出される各読み出し電流の比率が予め定めた目標値となるように、該一対の基準セルに接続されるワード線に印加する電圧もしくは前記一対の基準セルに接続されるソース線に印加する電圧を調整することを特徴とする請求項付記１乃至３の何れか一項記載の不揮発性メモリの制御方法。
- 前記一対の基準セルの閾値が低い場合には前記ソース線に印加する電圧を上昇させることを特徴とする請求項４記載の不揮発性メモリの制御方法。
- 前記一対の基準セルの閾値が高い場合には前記ワード線に印加する電圧を上昇させることを特徴とする請求項４記載の不揮発性メモリの制御方法。
- 同一のワード線に複数のメモリセルと一対の基準セルとが接続され、前記ワード線方向に沿って前記メモリセル毎及び前記基準セル毎にソース線がそれぞれ分離して接続される不揮発性メモリにおいて、
前記複数のメモリセルの消去動作毎もしくは書き込み動作毎に、前記一対の基準セルのデータを読み出し、各データの極性を判定して極性信号を出力する基準セル読出回路と、
前記極性信号に基づいて、前記一対の基準セルに現在書き込まれているデータとそれぞれ逆の極性となるように、該一対の基準セルに書き込むべき互いに相補なデータを生成する基準セル書込データ発生回路と、
前記一対の基準セルに接続されるソース線にそれぞれ対応して設けられ、前記基準セル書込データ発生回路から出力されるデータにそれぞれ対応するソース電圧を供給するソース電圧供給回路と
を備えることを特徴とする不揮発性メモリ。 - 前記一対の基準セルから読み出される各読み出し電流は、データ“０”の基準セルから読み出される第１基準電流と、データ“１”の基準セルから読み出される第２基準電流とであり、
前記第１基準電流に応じた第１基準信号を生成する第１の電流電圧変換部と、前記第２基準電流に応じた第２基準信号を生成する第２の電流電圧変換部とを含む読出基準電流発生回路と、
前記第１及び第２基準信号に基づいて前記第１及び第２基準電流の略中間値となるように読み出し基準電流を生成し、該読み出し基準電流と前記メモリセルから読み出される読み出し電流とを比較して前記メモリセルのデータ判定を行うセンスアンプと
を備えることを特徴とする請求項７記載の不揮発性メモリ。 - 前記読出基準電流発生回路は、
前記第１基準信号に基づいて前記第１基準電流を所定倍数した第１制御電流を生成する第１の電圧電流変換部と、前記第２基準信号に基づいて前記第２基準電流を所定倍数した第２制御電流を生成する第２の電圧電流変換部とを含み、前記第１基準電流と前記第２基準電流との比率が予め定めた目標値となるように前記第１制御電流と前記第２制御電流との電流差に基づいて生成した読み出し電圧を前記ワード線に供給するための読み出し電圧生成部を備えていることを特徴とする請求項８記載の不揮発性メモリ。 - 前記読出基準電流発生回路は、
前記第１基準信号に基づいて基準制御電流を生成する電圧電流変換部を含み、前記第１基準電流と前記第２基準電流との比率が予め定めた目標値となるように前記第１基準電流と前記基準制御電流との電流差に基づいて生成したソース供給電源を前記ソース線に供給するためのソース電圧生成部を備えていることを特徴とする請求項８又は９記載の不揮発性メモリ。
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