JP3454661B2 - 不揮発性半導体メモリ - Google Patents
不揮発性半導体メモリInfo
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Description
【０００１】
【発明の属する技術分野】本発明は不揮発性半導体メモ
リに係り、詳しくは、フラッシュＥＥＰＲＯＭ（Electr
ical Erasable and Programmable Read Only Memory ）
に関するものである。
リに係り、詳しくは、フラッシュＥＥＰＲＯＭ（Electr
ical Erasable and Programmable Read Only Memory ）
に関するものである。
【０００２】
【従来の技術】近年、強誘電性メモリ（Ferro-electric
Random Access Memory ）、ＥＰＲＯＭ（Erasable and
Programmable Read Only Memory）、ＥＥＰＲＯＭなど
の不揮発性半導体メモリが注目されている。ＥＰＲＯＭ
やＥＥＰＲＯＭでは、浮遊ゲートに電荷を蓄積し、電荷
の有無による閾値電圧の変化を制御ゲートによって検出
することで、データの記憶を行わせるようになってい
る。また、ＥＥＰＲＯＭには、メモリチップ全体でデー
タの消去を行うか、あるいは、メモリセルアレイを任意
のブロックに分けてその各ブロック単位でデータの消去
を行うフラッシュＥＥＰＲＯＭがある。
Random Access Memory ）、ＥＰＲＯＭ（Erasable and
Programmable Read Only Memory）、ＥＥＰＲＯＭなど
の不揮発性半導体メモリが注目されている。ＥＰＲＯＭ
やＥＥＰＲＯＭでは、浮遊ゲートに電荷を蓄積し、電荷
の有無による閾値電圧の変化を制御ゲートによって検出
することで、データの記憶を行わせるようになってい
る。また、ＥＥＰＲＯＭには、メモリチップ全体でデー
タの消去を行うか、あるいは、メモリセルアレイを任意
のブロックに分けてその各ブロック単位でデータの消去
を行うフラッシュＥＥＰＲＯＭがある。
【０００３】フラッシュＥＥＰＲＯＭを構成するメモリ
セルは、スプリットゲート型とスタックトゲート型に大
きく分類される。 （スプリットゲート型）スプリットゲート型のフラッシ
ュＥＥＰＲＯＭは、ＵＳＰ５０２９１３０（G11C 11/4
0）に開示されている。
セルは、スプリットゲート型とスタックトゲート型に大
きく分類される。 （スプリットゲート型）スプリットゲート型のフラッシ
ュＥＥＰＲＯＭは、ＵＳＰ５０２９１３０（G11C 11/4
0）に開示されている。
【０００４】図１２に、同公報に記載されているスプリ
ットゲート型メモリセル１０１の断面構造を示す。Ｐ型
単結晶シリコン基板１０２上にＮ型のソースＳおよびド
レインＤが形成されている。ソースＳとドレインＤに挟
まれたチャネルＣＨ上に、第１の絶縁膜１０３を介して
浮遊ゲートＦＧが形成されている。浮遊ゲートＦＧ上に
第２の絶縁膜１０４を介して制御ゲートＣＧが形成され
ている。制御ゲートＣＧの一部は、第１の絶縁膜１０３
を介してチャネルＣＨ上に配置され、選択ゲート１０５
を構成している。
ットゲート型メモリセル１０１の断面構造を示す。Ｐ型
単結晶シリコン基板１０２上にＮ型のソースＳおよびド
レインＤが形成されている。ソースＳとドレインＤに挟
まれたチャネルＣＨ上に、第１の絶縁膜１０３を介して
浮遊ゲートＦＧが形成されている。浮遊ゲートＦＧ上に
第２の絶縁膜１０４を介して制御ゲートＣＧが形成され
ている。制御ゲートＣＧの一部は、第１の絶縁膜１０３
を介してチャネルＣＨ上に配置され、選択ゲート１０５
を構成している。
【０００５】図１３に、同公報に記載されているスプリ
ットゲート型メモリセル１０１を用いたフラッシュＥＥ
ＰＲＯＭ１２１の全体構成を示す。メモリセルアレイ１
２２は、複数のメモリセル１０１がマトリックス状に配
置されて構成されている。行（ロウ）方向に配列された
各メモリセル１０１の制御ゲートＣＧは、共通のワード
線ＷＬａ〜ＷＬｚに接続されている。列（カラム）方向
に配列された各メモリセル１０１のドレインＤは、共通
のビット線ＢＬａ〜ＢＬｚに接続されている。全てのメ
モリセル１０１のソースＳは共通ソース線ＳＬに接続さ
れ、その共通ソース線ＳＬは接地されている。
ットゲート型メモリセル１０１を用いたフラッシュＥＥ
ＰＲＯＭ１２１の全体構成を示す。メモリセルアレイ１
２２は、複数のメモリセル１０１がマトリックス状に配
置されて構成されている。行（ロウ）方向に配列された
各メモリセル１０１の制御ゲートＣＧは、共通のワード
線ＷＬａ〜ＷＬｚに接続されている。列（カラム）方向
に配列された各メモリセル１０１のドレインＤは、共通
のビット線ＢＬａ〜ＢＬｚに接続されている。全てのメ
モリセル１０１のソースＳは共通ソース線ＳＬに接続さ
れ、その共通ソース線ＳＬは接地されている。
【０００６】各ワード線ＷＬａ〜ＷＬｚはロウデコーダ
１２３に接続され、各ビット線ＢＬａ〜ＢＬｚはカラム
デコーダ１２４に接続されている。外部から指定された
ロウアドレスおよびカラムアドレスは、アドレスパッド
１２５に入力される。そのロウアドレスおよびカラムア
ドレスは、アドレスパッド１２５からアドレスバッファ
１２６を介してアドレスラッチ１２７へ転送される。ア
ドレスラッチ１２７でラッチされた各アドレスのうち、
ロウアドレスはロウデコーダ１２３へ転送され、カラム
アドレスはカラムデコーダ１２４へ転送される。ロウデ
コーダ１２３は、そのロウアドレスに対応した１本のワ
ード線ＷＬａ〜ＷＬｚを選択し、後記するように、その
選択したワード線の電位を各動作モードに対応して制御
する。カラムデコーダ１２４は、そのカラムアドレスに
対応したビット線ＢＬａ〜ＢＬｚを選択し、後記するよ
うに、その選択したビット線の電位を各動作モードに対
応して制御する。
１２３に接続され、各ビット線ＢＬａ〜ＢＬｚはカラム
デコーダ１２４に接続されている。外部から指定された
ロウアドレスおよびカラムアドレスは、アドレスパッド
１２５に入力される。そのロウアドレスおよびカラムア
ドレスは、アドレスパッド１２５からアドレスバッファ
１２６を介してアドレスラッチ１２７へ転送される。ア
ドレスラッチ１２７でラッチされた各アドレスのうち、
ロウアドレスはロウデコーダ１２３へ転送され、カラム
アドレスはカラムデコーダ１２４へ転送される。ロウデ
コーダ１２３は、そのロウアドレスに対応した１本のワ
ード線ＷＬａ〜ＷＬｚを選択し、後記するように、その
選択したワード線の電位を各動作モードに対応して制御
する。カラムデコーダ１２４は、そのカラムアドレスに
対応したビット線ＢＬａ〜ＢＬｚを選択し、後記するよ
うに、その選択したビット線の電位を各動作モードに対
応して制御する。
【０００７】外部から指定されたデータは、データパッ
ド１２８に入力される。そのデータは、データパッド１
２８から入力バッファ１２９を介してカラムデコーダ１
２４へ転送される。カラムデコーダ１２４は、前記のよ
うに選択したビット線ＢＬａ〜ＢＬｚの電位を、そのデ
ータに対応して後記するように制御する。
ド１２８に入力される。そのデータは、データパッド１
２８から入力バッファ１２９を介してカラムデコーダ１
２４へ転送される。カラムデコーダ１２４は、前記のよ
うに選択したビット線ＢＬａ〜ＢＬｚの電位を、そのデ
ータに対応して後記するように制御する。
【０００８】任意のメモリセル１０１から読み出された
データは、ビット線ＢＬａ〜ＢＬｚからカラムデコーダ
１２４を介してセンスアンプ群１３０へ転送される。セ
ンスアンプ群１３０は、数個のセンスアンプ（図示略）
から構成されている。カラムデコーダ１２４は、選択し
たビット線ＢＬａ〜ＢＬｚと各センスアンプとを接続す
る。後記するように、センスアンプ群１３０で判別され
たデータは、出力バッファ１３１からデータパッド１２
８を介して外部へ出力される。
データは、ビット線ＢＬａ〜ＢＬｚからカラムデコーダ
１２４を介してセンスアンプ群１３０へ転送される。セ
ンスアンプ群１３０は、数個のセンスアンプ（図示略）
から構成されている。カラムデコーダ１２４は、選択し
たビット線ＢＬａ〜ＢＬｚと各センスアンプとを接続す
る。後記するように、センスアンプ群１３０で判別され
たデータは、出力バッファ１３１からデータパッド１２
８を介して外部へ出力される。
【０００９】尚、上記した各回路（１２３〜１３１）の
動作は制御コア回路１３２によって制御される。次に、
フラッシュＥＥＰＲＯＭ１２１の各動作モード（消去モ
ード、書き込みモード、読み出しモード）について、図
１４を参照して説明する。尚、いずれの動作モードにお
いても、共通ソース線ＳＬの電位はグランドレベル（＝
０Ｖ）に保持される。
動作は制御コア回路１３２によって制御される。次に、
フラッシュＥＥＰＲＯＭ１２１の各動作モード（消去モ
ード、書き込みモード、読み出しモード）について、図
１４を参照して説明する。尚、いずれの動作モードにお
いても、共通ソース線ＳＬの電位はグランドレベル（＝
０Ｖ）に保持される。
【００１０】（ａ）消去モード
消去モードにおいて、全てのビット線ＢＬａ〜ＢＬｚの
電位はグランドレベルに保持される。選択されたワード
線ＷＬｍには１５Ｖが供給され、それ以外のワード線
（非選択のワード線）ＷＬａ〜ＷＬｌ，ＷＬｎ〜ＷＬｚ
の電位はグランドレベルにされる。そのため、選択され
たワード線ＷＬｍに接続されている各メモリセル１０１
の制御ゲートＣＧは１５Ｖに持ち上げられる。
電位はグランドレベルに保持される。選択されたワード
線ＷＬｍには１５Ｖが供給され、それ以外のワード線
（非選択のワード線）ＷＬａ〜ＷＬｌ，ＷＬｎ〜ＷＬｚ
の電位はグランドレベルにされる。そのため、選択され
たワード線ＷＬｍに接続されている各メモリセル１０１
の制御ゲートＣＧは１５Ｖに持ち上げられる。
【００１１】ところで、浮遊ゲートＦＧとドレインＤの
間の静電容量と、制御ゲートＣＧと浮遊ゲートＦＧの間
の静電容量とを比べると、前者の方が圧倒的に大きい。
そのため、制御ゲートＣＧが１５Ｖ、ドレインが０Ｖの
場合、制御ゲートＣＧと浮遊ゲートＦＧの間には高電界
が生じる。その結果、ファウラー−ノルドハイム・トン
ネル電流（Fowler-Nordheim Tunnel Current、以下、Ｆ
Ｎトンネル電流という）が流れ、浮遊ゲートＦＧ中の電
子が制御ゲートＣＧ側へ引き抜かれて、メモリセル１０
１に記憶されたデータの消去が行われる。
間の静電容量と、制御ゲートＣＧと浮遊ゲートＦＧの間
の静電容量とを比べると、前者の方が圧倒的に大きい。
そのため、制御ゲートＣＧが１５Ｖ、ドレインが０Ｖの
場合、制御ゲートＣＧと浮遊ゲートＦＧの間には高電界
が生じる。その結果、ファウラー−ノルドハイム・トン
ネル電流（Fowler-Nordheim Tunnel Current、以下、Ｆ
Ｎトンネル電流という）が流れ、浮遊ゲートＦＧ中の電
子が制御ゲートＣＧ側へ引き抜かれて、メモリセル１０
１に記憶されたデータの消去が行われる。
【００１２】この消去動作は、選択されたワード線ＷＬ
ｍに接続されている全てのメモリセル１０１に対して行
われる。尚、複数のワード線ＷＬａ〜ＷＬｚを同時に選
択することにより、その各ワード線に接続されている全
てのメモリセル１０１に対して消去動作を行うこともで
きる。このように、メモリセルアレイ１２２を複数組の
ワード線ＷＬａ〜ＷＬｚ毎の任意のブロックに分けてそ
の各ブロック単位でデータの消去を行う消去動作は、ブ
ロック消去と呼ばれる。
ｍに接続されている全てのメモリセル１０１に対して行
われる。尚、複数のワード線ＷＬａ〜ＷＬｚを同時に選
択することにより、その各ワード線に接続されている全
てのメモリセル１０１に対して消去動作を行うこともで
きる。このように、メモリセルアレイ１２２を複数組の
ワード線ＷＬａ〜ＷＬｚ毎の任意のブロックに分けてそ
の各ブロック単位でデータの消去を行う消去動作は、ブ
ロック消去と呼ばれる。
【００１３】（ｂ）書き込みモード
書き込みモードにおいて、選択されたメモリセル１０１
の制御ゲートＣＧに接続されているワード線ＷＬｍには
１Ｖが供給され、それ以外のワード線（非選択のワード
線）ＷＬａ〜ＷＬｌ，ＷＬｎ〜ＷＬｚの電位はグランド
レベルにされる。選択されたメモリセル１０１のドレイ
ンＤに接続されているビット線ＢＬｍには１２Ｖが供給
され、それ以外のビット線（非選択のビット線）ＢＬａ
〜ＢＬｌ，ＢＬｎ〜ＢＬｚの電位はグランドレベルにさ
れる。
の制御ゲートＣＧに接続されているワード線ＷＬｍには
１Ｖが供給され、それ以外のワード線（非選択のワード
線）ＷＬａ〜ＷＬｌ，ＷＬｎ〜ＷＬｚの電位はグランド
レベルにされる。選択されたメモリセル１０１のドレイ
ンＤに接続されているビット線ＢＬｍには１２Ｖが供給
され、それ以外のビット線（非選択のビット線）ＢＬａ
〜ＢＬｌ，ＢＬｎ〜ＢＬｚの電位はグランドレベルにさ
れる。
【００１４】ところで、メモリセル１０１の閾値電圧Ｖ
ｔｈは０．５Ｖである。従って、選択されたメモリセル
１０１では、制御ゲートＣＧが閾値電圧Ｖｔｈ付近にな
り、ソースＳ中の電子は弱反転のチャネルＣＨ中へ移動
する。一方、ドレインＤに１２Ｖが印加されるため、ド
レインＤと浮遊ゲートＦＧとの間の容量を介したカップ
リングにより、浮遊ゲートＦＧの電位が持ち上げられ
る。そのため、制御ゲートＣＧと浮遊ゲートＦＧの間に
は高電界が生じる。従って、チャネルＣＨ中の電子は加
速され、ホットエレクトロンとなって浮遊ゲートＦＧへ
注入される。その結果、選択されたメモリセル１０１の
浮遊ゲートＦＧには電荷が蓄積され、１ビットのデータ
が書き込まれて記憶される。
ｔｈは０．５Ｖである。従って、選択されたメモリセル
１０１では、制御ゲートＣＧが閾値電圧Ｖｔｈ付近にな
り、ソースＳ中の電子は弱反転のチャネルＣＨ中へ移動
する。一方、ドレインＤに１２Ｖが印加されるため、ド
レインＤと浮遊ゲートＦＧとの間の容量を介したカップ
リングにより、浮遊ゲートＦＧの電位が持ち上げられ
る。そのため、制御ゲートＣＧと浮遊ゲートＦＧの間に
は高電界が生じる。従って、チャネルＣＨ中の電子は加
速され、ホットエレクトロンとなって浮遊ゲートＦＧへ
注入される。その結果、選択されたメモリセル１０１の
浮遊ゲートＦＧには電荷が蓄積され、１ビットのデータ
が書き込まれて記憶される。
【００１５】この書き込み動作は、消去動作と異なり、
選択されたメモリセル１０１毎に行うことができる。 （ｃ）読み出しモード 読み出しモードにおいて、選択されたメモリセル１０１
の制御ゲートＣＧに接続されているワード線ＷＬｍには
５Ｖが供給され、それ以外のワード線（非選択のワード
線）ＷＬａ〜ＷＬｌ，ＷＬｎ〜ＷＬｚの電位はグランド
レベルにされる。選択されたメモリセル１０１のドレイ
ンＤに接続されているビット線ＢＬｍには２．５Ｖが供
給され、それ以外のビット線（非選択のビット線）ＢＬ
ａ〜ＢＬｌ，ＢＬｎ〜ＢＬｚはグランドレベルにされ
る。
選択されたメモリセル１０１毎に行うことができる。 （ｃ）読み出しモード 読み出しモードにおいて、選択されたメモリセル１０１
の制御ゲートＣＧに接続されているワード線ＷＬｍには
５Ｖが供給され、それ以外のワード線（非選択のワード
線）ＷＬａ〜ＷＬｌ，ＷＬｎ〜ＷＬｚの電位はグランド
レベルにされる。選択されたメモリセル１０１のドレイ
ンＤに接続されているビット線ＢＬｍには２．５Ｖが供
給され、それ以外のビット線（非選択のビット線）ＢＬ
ａ〜ＢＬｌ，ＢＬｎ〜ＢＬｚはグランドレベルにされ
る。
【００１６】前記したように、消去状態にあるメモリセ
ル１０１の浮遊ゲートＦＧ中からは電子が引き抜かれて
いるため、浮遊ゲートＦＧはプラスに帯電している。ま
た、書き込み状態にあるメモリセル１０１の浮遊ゲート
ＦＧ中には電子が注入されているため、浮遊ゲートＦＧ
はマイナスに帯電している。従って、消去状態にあるメ
モリセル１０１の浮遊ゲートＦＧ直下のチャネルＣＨは
オンしており、書き込み状態にあるメモリセル１０１の
浮遊ゲートＦＧ直下のチャネルＣＨはオフしている。そ
のため、制御ゲートＣＧに５Ｖが印加されたときに、ド
レインＤからソースＳへ流れる電流（セル電流）は、消
去状態のメモリセル１０１の方が書き込み状態のメモリ
セル１０１よりも大きくなる。
ル１０１の浮遊ゲートＦＧ中からは電子が引き抜かれて
いるため、浮遊ゲートＦＧはプラスに帯電している。ま
た、書き込み状態にあるメモリセル１０１の浮遊ゲート
ＦＧ中には電子が注入されているため、浮遊ゲートＦＧ
はマイナスに帯電している。従って、消去状態にあるメ
モリセル１０１の浮遊ゲートＦＧ直下のチャネルＣＨは
オンしており、書き込み状態にあるメモリセル１０１の
浮遊ゲートＦＧ直下のチャネルＣＨはオフしている。そ
のため、制御ゲートＣＧに５Ｖが印加されたときに、ド
レインＤからソースＳへ流れる電流（セル電流）は、消
去状態のメモリセル１０１の方が書き込み状態のメモリ
セル１０１よりも大きくなる。
【００１７】この各メモリセル１０１間のセル電流の大
小をセンスアンプ群１３０内の各センスアンプで判別す
ることにより、メモリセル１０１に記憶されたデータの
値を読み出すことができる。例えば、消去状態のメモリ
セル１０１のデータの値を「１」、書き込み状態のメモ
リセル１０１のデータの値を「０」として読み出しを行
う。つまり、各メモリセル１０１に、消去状態のデータ
値「１」と、書き込み状態のデータ値「０」の２値を記
憶させることができる。
小をセンスアンプ群１３０内の各センスアンプで判別す
ることにより、メモリセル１０１に記憶されたデータの
値を読み出すことができる。例えば、消去状態のメモリ
セル１０１のデータの値を「１」、書き込み状態のメモ
リセル１０１のデータの値を「０」として読み出しを行
う。つまり、各メモリセル１０１に、消去状態のデータ
値「１」と、書き込み状態のデータ値「０」の２値を記
憶させることができる。
【００１８】この読み出し動作は、消去動作と異なり、
選択されたメモリセル１０１毎に行うことができる。ち
なみに、スプリットゲート型メモリセル１０１におい
て、ソースＳをドレインと呼び、ドレインＤをソースと
呼ぶフラッシュＥＥＰＲＯＭは、ＷＯ９２／１８９８０
（G11C 13/00）に開示されている。図１５に、その場合
の各動作モードにおける各部の電位を示す。
選択されたメモリセル１０１毎に行うことができる。ち
なみに、スプリットゲート型メモリセル１０１におい
て、ソースＳをドレインと呼び、ドレインＤをソースと
呼ぶフラッシュＥＥＰＲＯＭは、ＷＯ９２／１８９８０
（G11C 13/00）に開示されている。図１５に、その場合
の各動作モードにおける各部の電位を示す。
【００１９】ところで、近年、フラッシュＥＥＰＲＯＭ
の集積度を向上させるため、メモリセルに消去状態と書
き込み状態の２値（＝１ビット）を記憶させるだけでな
く、３値以上を記憶させるようにした多値メモリが提案
されている。
の集積度を向上させるため、メモリセルに消去状態と書
き込み状態の２値（＝１ビット）を記憶させるだけでな
く、３値以上を記憶させるようにした多値メモリが提案
されている。
【００２０】図１６に、スプリットゲート型メモリセル
１０１における浮遊ゲートＦＧの電位Ｖｆｇとセル電流
値Ｉｄの特性を示す。尚、浮遊ゲート電位Ｖｆｇはソー
スＳに対する浮遊ゲートＦＧの電位である。
１０１における浮遊ゲートＦＧの電位Ｖｆｇとセル電流
値Ｉｄの特性を示す。尚、浮遊ゲート電位Ｖｆｇはソー
スＳに対する浮遊ゲートＦＧの電位である。
【００２１】読み出しモードにおいて、制御ゲートＣＧ
には定電圧（＝５Ｖ）が印加されているため、制御ゲー
トＣＧの直下のチャネルＣＨは定抵抗として機能する。
よって、スプリットゲート型メモリセル１０１は、浮遊
ゲートＦＧとソースＳおよびドレインＤとから構成され
るトランジスタと、制御ゲートＣＧの直下のチャネルＣ
Ｈからなる定抵抗とを直列接続したものとみなすことが
できる。
には定電圧（＝５Ｖ）が印加されているため、制御ゲー
トＣＧの直下のチャネルＣＨは定抵抗として機能する。
よって、スプリットゲート型メモリセル１０１は、浮遊
ゲートＦＧとソースＳおよびドレインＤとから構成され
るトランジスタと、制御ゲートＣＧの直下のチャネルＣ
Ｈからなる定抵抗とを直列接続したものとみなすことが
できる。
【００２２】従って、浮遊ゲート電位Ｖｆｇが一定値
（＝３．５Ｖ）未満の領域では、トランジスタの特性が
支配的となる。そのため、浮遊ゲート電位Ｖｆｇがメモ
リセル１０１の閾値電圧Ｖｔｈ（＝０．５Ｖ）未満の領
域では、セル電流値Ｉｄは零となる。そして、浮遊ゲー
ト電位Ｖｆｇが閾値電圧Ｖｔｈを越えると、セル電流値
Ｉｄは右肩上がりの特性を示す。また、浮遊ゲート電位
Ｖｆｇが３．５Ｖを越える領域では、制御ゲートＣＧの
直下のチャネルＣＨからなる定抵抗の特性が支配的とな
り、セル電流値Ｉｄは飽和する。
（＝３．５Ｖ）未満の領域では、トランジスタの特性が
支配的となる。そのため、浮遊ゲート電位Ｖｆｇがメモ
リセル１０１の閾値電圧Ｖｔｈ（＝０．５Ｖ）未満の領
域では、セル電流値Ｉｄは零となる。そして、浮遊ゲー
ト電位Ｖｆｇが閾値電圧Ｖｔｈを越えると、セル電流値
Ｉｄは右肩上がりの特性を示す。また、浮遊ゲート電位
Ｖｆｇが３．５Ｖを越える領域では、制御ゲートＣＧの
直下のチャネルＣＨからなる定抵抗の特性が支配的とな
り、セル電流値Ｉｄは飽和する。
【００２３】ところで、浮遊ゲート電位Ｖｆｇは、書き
込み動作において浮遊ゲートＦＧに蓄積された電荷によ
って生じる電位Ｖｆｇｗと、ドレインＤからのカップリ
ングによって生じる電位Ｖｆｇｃとの和である（Ｖｆｇ
＝Ｖｆｇｗ＋Ｖｆｇｃ）。読み出し動作において、電位
Ｖｆｇｃは一定であるため、セル電流値Ｉｄは電位Ｖｆ
ｇｗによって一義的に決定される。また、書き込み動作
において、浮遊ゲートＦＧの電荷量は、その動作時間を
調整することによって制御することができる。従って、
書き込み動作において、その動作時間を調整して浮遊ゲ
ートＦＧの電荷量を制御することで電位Ｖｆｇｗを制御
すれば、浮遊ゲート電位Ｖｆｇを制御することができ
る。その結果、読み出し動作におけるセル電流値Ｉｄを
任意に設定することができる。
込み動作において浮遊ゲートＦＧに蓄積された電荷によ
って生じる電位Ｖｆｇｗと、ドレインＤからのカップリ
ングによって生じる電位Ｖｆｇｃとの和である（Ｖｆｇ
＝Ｖｆｇｗ＋Ｖｆｇｃ）。読み出し動作において、電位
Ｖｆｇｃは一定であるため、セル電流値Ｉｄは電位Ｖｆ
ｇｗによって一義的に決定される。また、書き込み動作
において、浮遊ゲートＦＧの電荷量は、その動作時間を
調整することによって制御することができる。従って、
書き込み動作において、その動作時間を調整して浮遊ゲ
ートＦＧの電荷量を制御することで電位Ｖｆｇｗを制御
すれば、浮遊ゲート電位Ｖｆｇを制御することができ
る。その結果、読み出し動作におけるセル電流値Ｉｄを
任意に設定することができる。
【００２４】そこで、図１６に示すように、セル電流値
Ｉｄが４０μＡ未満の領域をデータ値「１１」、４０μ
Ａ以上８０μＡ未満の領域をデータ値「１０」、８０μ
Ａ以上１２０μＡ未満の領域をデータ値「０１」、１２
０μＡ以上の領域をデータ値「００」に、それぞれ対応
づける。そして、書き込み動作において、浮遊ゲート電
位Ｖｆｇ（＝Ｖａ，Ｖｂ，Ｖｃ）が前記各セル電流値Ｉ
ｄ（＝４０，８０，１２０μＡ）に対応した値になるよ
うに動作時間を調整する。このようにすれば、１個のメ
モリセル１０１に４値（＝２ビット）のデータを記憶さ
せることができる。
Ｉｄが４０μＡ未満の領域をデータ値「１１」、４０μ
Ａ以上８０μＡ未満の領域をデータ値「１０」、８０μ
Ａ以上１２０μＡ未満の領域をデータ値「０１」、１２
０μＡ以上の領域をデータ値「００」に、それぞれ対応
づける。そして、書き込み動作において、浮遊ゲート電
位Ｖｆｇ（＝Ｖａ，Ｖｂ，Ｖｃ）が前記各セル電流値Ｉ
ｄ（＝４０，８０，１２０μＡ）に対応した値になるよ
うに動作時間を調整する。このようにすれば、１個のメ
モリセル１０１に４値（＝２ビット）のデータを記憶さ
せることができる。
【００２５】ところが、セル電流値Ｉｄにデータの各値
を対応させると、浮遊ゲート電位Ｖｆｇの変化に対して
セル電流値Ｉｄの変化が小さい領域については、セル電
流値Ｉｄによって浮遊ゲート電位Ｖｆｇが一義的に決定
されず、多値化ができないことになる。つまり、浮遊ゲ
ート電位Ｖｆｇが０．５〜２．５Ｖの領域については浮
遊ゲート電位Ｖｆｇの変化に対してセル電流値Ｉｄの変
化が大きいため、セル電流値Ｉｄに対して浮遊ゲート電
位Ｖｆｇが一義的に決定され、セル電流値Ｉｄに複数の
データ値を対応させることができる。しかし、浮遊ゲー
ト電位Ｖｆｇが０．５Ｖ未満や３．５Ｖ以上の領域につ
いては浮遊ゲート電位Ｖｆｇの変化に対してセル電流値
Ｉｄが変化しないため、セル電流値Ｉｄに対して浮遊ゲ
ート電位Ｖｆｇが一義的に決定されず、セル電流値Ｉｄ
に複数のデータ値を対応させることができない。
を対応させると、浮遊ゲート電位Ｖｆｇの変化に対して
セル電流値Ｉｄの変化が小さい領域については、セル電
流値Ｉｄによって浮遊ゲート電位Ｖｆｇが一義的に決定
されず、多値化ができないことになる。つまり、浮遊ゲ
ート電位Ｖｆｇが０．５〜２．５Ｖの領域については浮
遊ゲート電位Ｖｆｇの変化に対してセル電流値Ｉｄの変
化が大きいため、セル電流値Ｉｄに対して浮遊ゲート電
位Ｖｆｇが一義的に決定され、セル電流値Ｉｄに複数の
データ値を対応させることができる。しかし、浮遊ゲー
ト電位Ｖｆｇが０．５Ｖ未満や３．５Ｖ以上の領域につ
いては浮遊ゲート電位Ｖｆｇの変化に対してセル電流値
Ｉｄが変化しないため、セル電流値Ｉｄに対して浮遊ゲ
ート電位Ｖｆｇが一義的に決定されず、セル電流値Ｉｄ
に複数のデータ値を対応させることができない。
【００２６】このように、スプリットゲート型メモリセ
ル１０１を用いたフラッシュＥＥＰＲＯＭでは、多値化
に際して、浮遊ゲート電位Ｖｆｇの変化に対してセル電
流値Ｉｄの変化が大きな領域しか利用することができな
い。
ル１０１を用いたフラッシュＥＥＰＲＯＭでは、多値化
に際して、浮遊ゲート電位Ｖｆｇの変化に対してセル電
流値Ｉｄの変化が大きな領域しか利用することができな
い。
【００２７】（スタックトゲート型）図１７に、スタッ
クトゲート型メモリセル２０１の断面構造を示す。Ｐ型
単結晶シリコン基板２０２上にＮ型のソースＳおよびド
レインＤが形成されている。ソースＳとドレインＤに挟
まれたチャネルＣＨ上に、第１の絶縁膜２０３を介して
浮遊ゲートＦＧが形成されている。浮遊ゲートＦＧ上に
第２の絶縁膜２０４を介して制御ゲートＣＧが形成され
ている。浮遊ゲートＦＧと制御ゲートＣＧとは相互にず
れることなく積み重ねられている。従って、ソースＳお
よびドレインＤは、各ゲートＦＧ，ＣＧおよびチャネル
ＣＨに対して対称構造をとる。
クトゲート型メモリセル２０１の断面構造を示す。Ｐ型
単結晶シリコン基板２０２上にＮ型のソースＳおよびド
レインＤが形成されている。ソースＳとドレインＤに挟
まれたチャネルＣＨ上に、第１の絶縁膜２０３を介して
浮遊ゲートＦＧが形成されている。浮遊ゲートＦＧ上に
第２の絶縁膜２０４を介して制御ゲートＣＧが形成され
ている。浮遊ゲートＦＧと制御ゲートＣＧとは相互にず
れることなく積み重ねられている。従って、ソースＳお
よびドレインＤは、各ゲートＦＧ，ＣＧおよびチャネル
ＣＨに対して対称構造をとる。
【００２８】図１８に、スタックトゲート型メモリセル
２０１を用いたフラッシュＥＥＰＲＯＭ２２１の全体構
成を示す。フラッシュＥＥＰＲＯＭ２２１において、図
１３に示したスプリットゲート型メモリセル１０１を用
いたフラッシュＥＥＰＲＯＭ１２１と異なるのは、以下
の点である。
２０１を用いたフラッシュＥＥＰＲＯＭ２２１の全体構
成を示す。フラッシュＥＥＰＲＯＭ２２１において、図
１３に示したスプリットゲート型メモリセル１０１を用
いたフラッシュＥＥＰＲＯＭ１２１と異なるのは、以下
の点である。
【００２９】（１）メモリセルアレイ１２２は、複数の
メモリセル２０１がマトリックス状に配置されて構成さ
れている。 （２）列方向に配列された各メモリセル２０１のソース
Ｓは、共通のビット線ＢＬａ〜ＢＬｚに接続されてい
る。
メモリセル２０１がマトリックス状に配置されて構成さ
れている。 （２）列方向に配列された各メモリセル２０１のソース
Ｓは、共通のビット線ＢＬａ〜ＢＬｚに接続されてい
る。
【００３０】（３）全てのメモリセル２０１のドレイン
Ｄは、共通ドレイン線ＤＬに接続されている。共通ドレ
イン線ＤＬは共通ドレイン線バイアス回路２２２に接続
されている。共通ドレイン線バイアス回路２２２は、後
記するように、共通ドレイン線ＤＬの電位を各動作モー
ドに対応して制御する。共通ドレイン線バイアス回路２
２２の動作は制御コア回路１３２によって制御される。
Ｄは、共通ドレイン線ＤＬに接続されている。共通ドレ
イン線ＤＬは共通ドレイン線バイアス回路２２２に接続
されている。共通ドレイン線バイアス回路２２２は、後
記するように、共通ドレイン線ＤＬの電位を各動作モー
ドに対応して制御する。共通ドレイン線バイアス回路２
２２の動作は制御コア回路１３２によって制御される。
【００３１】ところで、本明細書において、スプリット
ゲート型メモリセル１０１およびスタックトゲート型メ
モリセル２０１におけるソースＳおよびドレインＤの呼
称は、読み出し動作を基本に決定し、読み出し動作にお
いて電位の高い方をドレイン、電位の低い方をソースと
呼ぶことにする。そして、書き込み動作や消去動作にお
いても、ソースＳおよびドレインＤの呼称については読
み出し動作におけるそれと同じにする。
ゲート型メモリセル１０１およびスタックトゲート型メ
モリセル２０１におけるソースＳおよびドレインＤの呼
称は、読み出し動作を基本に決定し、読み出し動作にお
いて電位の高い方をドレイン、電位の低い方をソースと
呼ぶことにする。そして、書き込み動作や消去動作にお
いても、ソースＳおよびドレインＤの呼称については読
み出し動作におけるそれと同じにする。
【００３２】次に、フラッシュＥＥＰＲＯＭ２２１の各
動作モード（消去モード、書き込みモード、読み出しモ
ード）について、図１９を参照して説明する。 （ａ）消去モード 消去モードにおいて、全てのビット線ＢＬａ〜ＢＬｚは
オープン状態にされ，全てのワード線ＷＬｍの電位はグ
ランドレベルにされる。共通ドレイン線バイアス回路２
２２は、共通ドレイン線ＤＬを介して、全てのメモリセ
ル２０１のドレインＤに１２Ｖを印加する。
動作モード（消去モード、書き込みモード、読み出しモ
ード）について、図１９を参照して説明する。 （ａ）消去モード 消去モードにおいて、全てのビット線ＢＬａ〜ＢＬｚは
オープン状態にされ，全てのワード線ＷＬｍの電位はグ
ランドレベルにされる。共通ドレイン線バイアス回路２
２２は、共通ドレイン線ＤＬを介して、全てのメモリセ
ル２０１のドレインＤに１２Ｖを印加する。
【００３３】その結果、ＦＮトンネル電流が流れ、浮遊
ゲートＦＧ中の電子がドレインＤ側へ引き抜かれて、メ
モリセル２０１に記憶されたデータの消去が行われる。
この消去動作は、選択されたワード線ＷＬｍに接続され
ている全てのメモリセル２０１に対して行われる。
ゲートＦＧ中の電子がドレインＤ側へ引き抜かれて、メ
モリセル２０１に記憶されたデータの消去が行われる。
この消去動作は、選択されたワード線ＷＬｍに接続され
ている全てのメモリセル２０１に対して行われる。
【００３４】尚、複数のワード線ＷＬａ〜ＷＬｚを同時
に選択することにより、その各ワード線に接続されてい
る全てのメモリセル２０１に対して消去動作（ブロック
消去）を行うこともできる。
に選択することにより、その各ワード線に接続されてい
る全てのメモリセル２０１に対して消去動作（ブロック
消去）を行うこともできる。
【００３５】（ｂ）書き込みモード
書き込みモードにおいて、選択されたメモリセル２０１
の制御ゲートＣＧに接続されているワード線ＷＬｍには
１２Ｖが供給され、それ以外のワード線（非選択のワー
ド線）ＷＬａ〜ＷＬｌ，ＷＬｎ〜ＷＬｚの電位はグラン
ドレベルにされる。選択されたメモリセル２０１のソー
スＳに接続されているビット線ＢＬｍには５Ｖが供給さ
れ、それ以外のビット線（非選択のビット線）ＢＬａ〜
ＢＬｌ，ＢＬｎ〜ＢＬｚの電位はグランドレベルにされ
る。共通ドレイン線バイアス回路２２２は、共通ドレイ
ン線ＤＬを介して、全てのメモリセル２０１のドレイン
Ｄをグランドレベルに保持する。
の制御ゲートＣＧに接続されているワード線ＷＬｍには
１２Ｖが供給され、それ以外のワード線（非選択のワー
ド線）ＷＬａ〜ＷＬｌ，ＷＬｎ〜ＷＬｚの電位はグラン
ドレベルにされる。選択されたメモリセル２０１のソー
スＳに接続されているビット線ＢＬｍには５Ｖが供給さ
れ、それ以外のビット線（非選択のビット線）ＢＬａ〜
ＢＬｌ，ＢＬｎ〜ＢＬｚの電位はグランドレベルにされ
る。共通ドレイン線バイアス回路２２２は、共通ドレイ
ン線ＤＬを介して、全てのメモリセル２０１のドレイン
Ｄをグランドレベルに保持する。
【００３６】すると、制御ゲートＣＧからのカップリン
グによって浮遊ゲートＦＧの電位が持ち上げられ、ソー
スＳの近傍で発生したホットエレクトロンが浮遊ゲート
ＦＧへ注入される。その結果、選択されたメモリセル２
０１の浮遊ゲートＦＧには電荷が蓄積され、１ビットの
データが書き込まれて記憶される。
グによって浮遊ゲートＦＧの電位が持ち上げられ、ソー
スＳの近傍で発生したホットエレクトロンが浮遊ゲート
ＦＧへ注入される。その結果、選択されたメモリセル２
０１の浮遊ゲートＦＧには電荷が蓄積され、１ビットの
データが書き込まれて記憶される。
【００３７】（ｃ）読み出しモード
読み出しモードにおいて、選択されたメモリセル２０１
の制御ゲートＣＧに接続されているワード線ＷＬｍには
５Ｖが供給され、それ以外のワード線（非選択のワード
線）ＷＬａ〜ＷＬｌ，ＷＬｎ〜ＷＬｚの電位はグランド
レベルにされる。全てのビット線ＢＬａ〜ＢＬｚの電位
はグランドレベルにされる。共通ドレイン線バイアス回
路２２２は、共通ドレイン線ＤＬを介して、全てのメモ
リセル２０１のドレインＤに５Ｖを印加する。
の制御ゲートＣＧに接続されているワード線ＷＬｍには
５Ｖが供給され、それ以外のワード線（非選択のワード
線）ＷＬａ〜ＷＬｌ，ＷＬｎ〜ＷＬｚの電位はグランド
レベルにされる。全てのビット線ＢＬａ〜ＢＬｚの電位
はグランドレベルにされる。共通ドレイン線バイアス回
路２２２は、共通ドレイン線ＤＬを介して、全てのメモ
リセル２０１のドレインＤに５Ｖを印加する。
【００３８】その結果、スプリットゲート型メモリセル
１０１の場合と同様に、ドレインＤからソースＳへ流れ
る電流（セル電流）は、消去状態のメモリセル２０１の
方が書き込み状態のメモリセル２０１よりも大きくな
る。従って、各メモリセル２０１に、消去状態のデータ
値「１」と、書き込み状態のデータ値「０」の２値を記
憶させることができる。
１０１の場合と同様に、ドレインＤからソースＳへ流れ
る電流（セル電流）は、消去状態のメモリセル２０１の
方が書き込み状態のメモリセル２０１よりも大きくな
る。従って、各メモリセル２０１に、消去状態のデータ
値「１」と、書き込み状態のデータ値「０」の２値を記
憶させることができる。
【００３９】ところで、スタックトゲート型メモリセル
２０１を用いたフラッシュＥＥＰＲＯＭにおいても、多
値メモリが提案されている。図２０に、スタックトゲー
ト型メモリセル２０１における浮遊ゲートＦＧの電位Ｖ
ｆｇとセル電流値Ｉｄの特性を示す。尚、浮遊ゲート電
位ＶｆｇはソースＳに対する浮遊ゲートＦＧの電位であ
る。
２０１を用いたフラッシュＥＥＰＲＯＭにおいても、多
値メモリが提案されている。図２０に、スタックトゲー
ト型メモリセル２０１における浮遊ゲートＦＧの電位Ｖ
ｆｇとセル電流値Ｉｄの特性を示す。尚、浮遊ゲート電
位ＶｆｇはソースＳに対する浮遊ゲートＦＧの電位であ
る。
【００４０】スタックトゲート型メモリセル２０１で
は、浮遊ゲートＦＧと制御ゲートＣＧとが相互にずれる
ことなく積み重ねられているため、スプリットゲート型
メモリセル１０１のように制御ゲートＣＧの直下のチャ
ネルＣＨが定抵抗として機能せず、トランジスタの機能
だけを有する。そのため、浮遊ゲート電位Ｖｆｇがメモ
リセル２０１の閾値電圧Ｖｔｈ（＝１Ｖ）未満の領域で
は、セル電流値Ｉｄは零となる。そして、浮遊ゲート電
位Ｖｆｇが閾値電圧Ｖｔｈを越えると、セル電流値Ｉｄ
は浮遊ゲート電位Ｖｆｇに正比例する。
は、浮遊ゲートＦＧと制御ゲートＣＧとが相互にずれる
ことなく積み重ねられているため、スプリットゲート型
メモリセル１０１のように制御ゲートＣＧの直下のチャ
ネルＣＨが定抵抗として機能せず、トランジスタの機能
だけを有する。そのため、浮遊ゲート電位Ｖｆｇがメモ
リセル２０１の閾値電圧Ｖｔｈ（＝１Ｖ）未満の領域で
は、セル電流値Ｉｄは零となる。そして、浮遊ゲート電
位Ｖｆｇが閾値電圧Ｖｔｈを越えると、セル電流値Ｉｄ
は浮遊ゲート電位Ｖｆｇに正比例する。
【００４１】従って、スタックトゲート型メモリセル２
０１でも、書き込み動作において、その動作時間を調整
して浮遊ゲートＦＧの電荷量を制御することで電位Ｖｆ
ｇｗを制御すれば、浮遊ゲート電位Ｖｆｇを制御するこ
とができる。その結果、読み出し動作におけるセル電流
値Ｉｄを任意に設定することができる。
０１でも、書き込み動作において、その動作時間を調整
して浮遊ゲートＦＧの電荷量を制御することで電位Ｖｆ
ｇｗを制御すれば、浮遊ゲート電位Ｖｆｇを制御するこ
とができる。その結果、読み出し動作におけるセル電流
値Ｉｄを任意に設定することができる。
【００４２】そこで、図２０に示すように、セル電流値
Ｉｄが４０μＡ未満の領域をデータ値「１１」、４０μ
Ａ以上８０μＡ未満の領域をデータ値「１０」、８０μ
Ａ以上１２０μＡ未満の領域をデータ値「０１」、１２
０μＡ以上１６０μＡ未満の領域をデータ値「００」
に、それぞれ対応づける。そして、書き込み動作におい
て、浮遊ゲート電位Ｖｆｇ（＝Ｖａ，Ｖｂ，Ｖｃ，Ｖ
ｄ）が前記各セル電流値Ｉｄ（＝４０，８０，１２０，
１６０μＡ）に対応した値になるように動作時間を調整
する。このようにすれば、１個のメモリセル２０１に４
値（＝２ビット）のデータを記憶させることができる。
Ｉｄが４０μＡ未満の領域をデータ値「１１」、４０μ
Ａ以上８０μＡ未満の領域をデータ値「１０」、８０μ
Ａ以上１２０μＡ未満の領域をデータ値「０１」、１２
０μＡ以上１６０μＡ未満の領域をデータ値「００」
に、それぞれ対応づける。そして、書き込み動作におい
て、浮遊ゲート電位Ｖｆｇ（＝Ｖａ，Ｖｂ，Ｖｃ，Ｖ
ｄ）が前記各セル電流値Ｉｄ（＝４０，８０，１２０，
１６０μＡ）に対応した値になるように動作時間を調整
する。このようにすれば、１個のメモリセル２０１に４
値（＝２ビット）のデータを記憶させることができる。
【００４３】ところが、スタックトゲート型メモリセル
２０１では、消去動作において浮遊ゲートＦＧから電荷
を引き抜く際、電荷を過剰に抜き過ぎると、メモリセル
２０１をオフ状態にするための所定の電圧（＝０Ｖ）を
制御ゲートＣＧに印加したときでも、チャネルＣＨがオ
ンしてしまう。その結果、メモリセル２０１が常にオン
状態になり、各動作モード（消去モード、書き込みモー
ド、読み出しモード）を行わないスタンバイ状態でもセ
ル電流が流れて消費電力が増大するという問題、いわゆ
る過剰消去の問題が起こる。従って、過剰消去の領域を
データの記憶に利用するのは望ましくない。
２０１では、消去動作において浮遊ゲートＦＧから電荷
を引き抜く際、電荷を過剰に抜き過ぎると、メモリセル
２０１をオフ状態にするための所定の電圧（＝０Ｖ）を
制御ゲートＣＧに印加したときでも、チャネルＣＨがオ
ンしてしまう。その結果、メモリセル２０１が常にオン
状態になり、各動作モード（消去モード、書き込みモー
ド、読み出しモード）を行わないスタンバイ状態でもセ
ル電流が流れて消費電力が増大するという問題、いわゆ
る過剰消去の問題が起こる。従って、過剰消去の領域を
データの記憶に利用するのは望ましくない。
【００４４】すなわち、読み出し動作においては、制御
ゲートＣＧからのカップリングによって浮遊ゲートＦＧ
の電位が５Ｖに持ち上げられる。そのため、浮遊ゲート
電位Ｖｆｇから電源電圧Ｖｃｃを差し引いた値が閾値電
圧Ｖｔｈを越える領域（Ｖｆｇ−Ｖｃｃ＞Ｖｔｈ）が過
剰消去となる。つまり、電源電圧Ｖｃｃが５Ｖの場合、
浮遊ゲート電位Ｖｆｇが６Ｖ以上の領域が過剰消去とな
る。
ゲートＣＧからのカップリングによって浮遊ゲートＦＧ
の電位が５Ｖに持ち上げられる。そのため、浮遊ゲート
電位Ｖｆｇから電源電圧Ｖｃｃを差し引いた値が閾値電
圧Ｖｔｈを越える領域（Ｖｆｇ−Ｖｃｃ＞Ｖｔｈ）が過
剰消去となる。つまり、電源電圧Ｖｃｃが５Ｖの場合、
浮遊ゲート電位Ｖｆｇが６Ｖ以上の領域が過剰消去とな
る。
【００４５】また、セル電流値Ｉｄにデータの各値を対
応させると、浮遊ゲート電位Ｖｆｇの変化に対してセル
電流値Ｉｄの変化が小さい領域については、セル電流値
Ｉｄによって浮遊ゲート電位Ｖｆｇが一義的に決定され
ず、多値化ができない。つまり、浮遊ゲート電位Ｖｆｇ
が１Ｖ未満の領域については浮遊ゲート電位Ｖｆｇの変
化に対してセル電流値Ｉｄが変化しないため、セル電流
値Ｉｄに対して浮遊ゲート電位Ｖｆｇが一義的に決定さ
れず、セル電流値Ｉｄに複数のデータ値を対応させるこ
とができない。
応させると、浮遊ゲート電位Ｖｆｇの変化に対してセル
電流値Ｉｄの変化が小さい領域については、セル電流値
Ｉｄによって浮遊ゲート電位Ｖｆｇが一義的に決定され
ず、多値化ができない。つまり、浮遊ゲート電位Ｖｆｇ
が１Ｖ未満の領域については浮遊ゲート電位Ｖｆｇの変
化に対してセル電流値Ｉｄが変化しないため、セル電流
値Ｉｄに対して浮遊ゲート電位Ｖｆｇが一義的に決定さ
れず、セル電流値Ｉｄに複数のデータ値を対応させるこ
とができない。
【００４６】このように、スタックトゲート型メモリセ
ル２０１を用いたフラッシュＥＥＰＲＯＭでは、多値化
に際して、浮遊ゲート電位Ｖｆｇの変化に対してセル電
流値Ｉｄの変化が大きな領域で、且つ、過剰消去でない
領域しか利用することができない。
ル２０１を用いたフラッシュＥＥＰＲＯＭでは、多値化
に際して、浮遊ゲート電位Ｖｆｇの変化に対してセル電
流値Ｉｄの変化が大きな領域で、且つ、過剰消去でない
領域しか利用することができない。
【００４７】
【発明が解決しようとする課題】フラッシュＥＥＰＲＯ
Ｍでは、多値化に際して、書き込み動作時の誤書き込み
や読み出し動作時の誤読み出しを防止するために、多値
の各データ値に対応する浮遊ゲート電位Ｖｆｇの範囲お
よびセル電流値Ｉｄの範囲に十分なマージンを設けるの
が望ましい。
Ｍでは、多値化に際して、書き込み動作時の誤書き込み
や読み出し動作時の誤読み出しを防止するために、多値
の各データ値に対応する浮遊ゲート電位Ｖｆｇの範囲お
よびセル電流値Ｉｄの範囲に十分なマージンを設けるの
が望ましい。
【００４８】しかし、前記したように、フラッシュＥＥ
ＰＲＯＭでは、多値化に際して、浮遊ゲート電位Ｖｆｇ
の変化に対してセル電流値Ｉｄの変化が大きな領域しか
利用することができない。そのため、多値の各データ値
に対応する浮遊ゲート電位Ｖｆｇおよびセル電流値Ｉｄ
の範囲に十分なマージンをとるのが難しい。
ＰＲＯＭでは、多値化に際して、浮遊ゲート電位Ｖｆｇ
の変化に対してセル電流値Ｉｄの変化が大きな領域しか
利用することができない。そのため、多値の各データ値
に対応する浮遊ゲート電位Ｖｆｇおよびセル電流値Ｉｄ
の範囲に十分なマージンをとるのが難しい。
【００４９】例えば、図１６に示すスプリットゲート型
メモリセル１０１では、各データ値に対応するセル電流
値Ｉｄの範囲は４０μＡであり、データ値「１０」に対
応する浮遊ゲート電位Ｖｆｇの範囲は０．５Ｖ、データ
値「０１」に対応する浮遊ゲート電位Ｖｆｇの範囲は１
Ｖである。
メモリセル１０１では、各データ値に対応するセル電流
値Ｉｄの範囲は４０μＡであり、データ値「１０」に対
応する浮遊ゲート電位Ｖｆｇの範囲は０．５Ｖ、データ
値「０１」に対応する浮遊ゲート電位Ｖｆｇの範囲は１
Ｖである。
【００５０】また、図２０に示すスタックトゲート型メ
モリセル２０１では、各データ値に対応するセル電流値
Ｉｄの範囲は４０μＡであり、浮遊ゲート電位Ｖｆｇの
範囲は１．２５Ｖである。
モリセル２０１では、各データ値に対応するセル電流値
Ｉｄの範囲は４０μＡであり、浮遊ゲート電位Ｖｆｇの
範囲は１．２５Ｖである。
【００５１】このように、各データ値に対応する浮遊ゲ
ート電位Ｖｆｇの範囲が狭いと、書き込み動作におい
て、浮遊ゲート電位Ｖｆｇを正確に設定するのに十分な
マージンをとるのが難しくなる。また、各データ値に対
応するセル電流値Ｉｄの範囲が狭いと、読み出し動作に
おいて、セル電流値Ｉｄを正確に読み出すのに十分なマ
ージンをとるのが難しくなる。
ート電位Ｖｆｇの範囲が狭いと、書き込み動作におい
て、浮遊ゲート電位Ｖｆｇを正確に設定するのに十分な
マージンをとるのが難しくなる。また、各データ値に対
応するセル電流値Ｉｄの範囲が狭いと、読み出し動作に
おいて、セル電流値Ｉｄを正確に読み出すのに十分なマ
ージンをとるのが難しくなる。
【００５２】この問題は多値化が進むにつれてより顕著
に表れ、８値や１６値では、４値の場合に比べて、多値
の各データ値に対応する浮遊ゲート電位Ｖｆｇの範囲お
よびセル電流値Ｉｄの範囲が狭くなる分だけ、マージン
の確保がさらに難しくなる。
に表れ、８値や１６値では、４値の場合に比べて、多値
の各データ値に対応する浮遊ゲート電位Ｖｆｇの範囲お
よびセル電流値Ｉｄの範囲が狭くなる分だけ、マージン
の確保がさらに難しくなる。
【００５３】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、メモリセルに多値のデ
ータを記憶させ、その多値データの書き込み動作および
読み出し動作において十分なマージンを確保することが
可能な不揮発性半導体メモリを提供することにある。
れたものであって、その目的は、メモリセルに多値のデ
ータを記憶させ、その多値データの書き込み動作および
読み出し動作において十分なマージンを確保することが
可能な不揮発性半導体メモリを提供することにある。
【００５４】
【課題を解決するための手段】請求項１に記載の発明
は、浮遊ゲートと制御ゲートとソースとドレインとチャ
ネルとから成る各メモリセルがマトリックス状に配置さ
れ、行方向に配列された各メモリセルの制御ゲートが共
通のワード線に接続され、列方向に配列された各メモリ
セルのドレインが共通のビット線に接続され、各メモリ
セルの浮遊ゲートに蓄積される電荷の量を制御すること
で、各メモリセルに多値のデータを記憶させ、データの
読み出し時に浮遊ゲートの電位をメモリセル毎に制御す
ることで、読み出し可能な浮遊ゲート電位の範囲を広げ
る読み出し及び書き込み手段を備えた不揮発性半導体メ
モリであって、前記浮遊ゲート電位の制御は、メモリセ
ルに記憶されたデータを読み出して外部へ出力する読み
出しモードと、外部から入力されたデータをメモリセル
に記憶させる書き込みモードにおける検証のための読み
出し動作とで異なり、読み出しモードにおいて、ビット
線に所定の電圧を供給してメモリセルに記憶されたデー
タの上位ビットを判別し、この上位ビットのデータ値に
応じて、ビット線の電圧を前記所定の電圧に対して上昇
または下降させることにより、浮遊ゲート電位とセル電
流値の特性曲線をプラス側またはマイナス側にシフトさ
せることで、読み出し可能な浮遊ゲート電位の範囲を所
望の領域へ移動させ、書き込みモードにおける検証のた
めの読み出し動作において、ビット線に所定の電圧を供
給してメモリセルに記憶されたデータの上位ビットを判
別し、この上位ビットのデータ値に応じて、ビット線の
電圧を前記所定の電圧に対して上昇または下降させるこ
とにより、浮遊ゲート電位とセル電流値の特性曲線をプ
ラス側またはマイナス側にシフトさせることで、読み出
し可能な浮遊ゲート電位の範囲を所望の領域へ移動させ
ることをその要旨とする。
は、浮遊ゲートと制御ゲートとソースとドレインとチャ
ネルとから成る各メモリセルがマトリックス状に配置さ
れ、行方向に配列された各メモリセルの制御ゲートが共
通のワード線に接続され、列方向に配列された各メモリ
セルのドレインが共通のビット線に接続され、各メモリ
セルの浮遊ゲートに蓄積される電荷の量を制御すること
で、各メモリセルに多値のデータを記憶させ、データの
読み出し時に浮遊ゲートの電位をメモリセル毎に制御す
ることで、読み出し可能な浮遊ゲート電位の範囲を広げ
る読み出し及び書き込み手段を備えた不揮発性半導体メ
モリであって、前記浮遊ゲート電位の制御は、メモリセ
ルに記憶されたデータを読み出して外部へ出力する読み
出しモードと、外部から入力されたデータをメモリセル
に記憶させる書き込みモードにおける検証のための読み
出し動作とで異なり、読み出しモードにおいて、ビット
線に所定の電圧を供給してメモリセルに記憶されたデー
タの上位ビットを判別し、この上位ビットのデータ値に
応じて、ビット線の電圧を前記所定の電圧に対して上昇
または下降させることにより、浮遊ゲート電位とセル電
流値の特性曲線をプラス側またはマイナス側にシフトさ
せることで、読み出し可能な浮遊ゲート電位の範囲を所
望の領域へ移動させ、書き込みモードにおける検証のた
めの読み出し動作において、ビット線に所定の電圧を供
給してメモリセルに記憶されたデータの上位ビットを判
別し、この上位ビットのデータ値に応じて、ビット線の
電圧を前記所定の電圧に対して上昇または下降させるこ
とにより、浮遊ゲート電位とセル電流値の特性曲線をプ
ラス側またはマイナス側にシフトさせることで、読み出
し可能な浮遊ゲート電位の範囲を所望の領域へ移動させ
ることをその要旨とする。
【００５５】請求項２に記載の発明は、浮遊ゲートと制
御ゲートとソースとドレインとチャネルとから成る各メ
モリセルがマトリックス状に配置され、行方向に配列さ
れた各メモリセルの制御ゲートが共通のワード線に接続
され、列方向に配列された各メモリセルのドレインが共
通のビット線に接続され、各メモリセルの浮遊ゲートに
蓄積される電荷の量を制御することで、各メモリセルに
多値のデータを記憶させ、データの読み出し時に浮遊ゲ
ートの電位をメモリセル毎に制御することで、読み出し
可能な浮遊ゲート電位の範囲を広げる読み出し及び書き
込み手段を備えた不揮発性半導体メモリであって、前記
浮遊ゲート電位の制御は、メモリセルに記憶されたデー
タを読み出して外部へ出力する読み出しモードにおい
て、ビット線に所定の電圧を供給してメモリセルに記憶
されたデータの上位ビットを判別し、この上位ビットの
データ値に応じて、ビット線の電圧を前記所定の電圧に
対して上昇または下降させることにより、浮遊ゲート電
位とセル電流値（Ｉｄ）の特性曲線をプラス側またはマ
イナス側にシフトさせることで、読み出し可能な浮遊ゲ
ート電位の範囲を所望の領域へ移動させることをその要
旨とする。
御ゲートとソースとドレインとチャネルとから成る各メ
モリセルがマトリックス状に配置され、行方向に配列さ
れた各メモリセルの制御ゲートが共通のワード線に接続
され、列方向に配列された各メモリセルのドレインが共
通のビット線に接続され、各メモリセルの浮遊ゲートに
蓄積される電荷の量を制御することで、各メモリセルに
多値のデータを記憶させ、データの読み出し時に浮遊ゲ
ートの電位をメモリセル毎に制御することで、読み出し
可能な浮遊ゲート電位の範囲を広げる読み出し及び書き
込み手段を備えた不揮発性半導体メモリであって、前記
浮遊ゲート電位の制御は、メモリセルに記憶されたデー
タを読み出して外部へ出力する読み出しモードにおい
て、ビット線に所定の電圧を供給してメモリセルに記憶
されたデータの上位ビットを判別し、この上位ビットの
データ値に応じて、ビット線の電圧を前記所定の電圧に
対して上昇または下降させることにより、浮遊ゲート電
位とセル電流値（Ｉｄ）の特性曲線をプラス側またはマ
イナス側にシフトさせることで、読み出し可能な浮遊ゲ
ート電位の範囲を所望の領域へ移動させることをその要
旨とする。
【００５６】請求項３に記載の発明は、浮遊ゲートと制
御ゲートとソースとドレインとチャネルとから成る各メ
モリセルがマトリックス状に配置され、行方向に配列さ
れた各メモリセルの制御ゲートが共通のワード線に接続
され、列方向に配列された各メモリセルのドレインが共
通のビット線に接続され、各メモリセルの浮遊ゲートに
蓄積される電荷の量を制御することで、各メモリセルに
多値のデータを記憶させ、データの読み出し時に浮遊ゲ
ートの電位をメモリセル毎に制御することで、読み出し
可能な浮遊ゲート電位の範囲を広げる読み出し及び書き
込み手段を備えた不揮発性半導体メモリであって、前記
浮遊ゲート電位の制御は、外部から入力されたデータを
メモリセルに記憶させる書き込みモードにおける検証の
ための読み出し動作において、ビット線に所定の電圧を
供給してメモリセルに記憶されたデータの上位ビットを
判別し、この上位ビットのデータ値に応じて、ビット線
の電圧を前記所定の電圧に対して上昇または下降させる
ことにより、浮遊ゲート電位とセル電流値の特性曲線を
プラス側またはマイナス側にシフトさせることで、読み
出し可能な浮遊ゲート電位の範囲を所望の領域へ移動さ
せることをその要旨とする。 従って、請求項１〜３に記
載の発明によれば、多値化に際して各データ値に対応す
る浮遊ゲート電位の範囲が広くなる。
御ゲートとソースとドレインとチャネルとから成る各メ
モリセルがマトリックス状に配置され、行方向に配列さ
れた各メモリセルの制御ゲートが共通のワード線に接続
され、列方向に配列された各メモリセルのドレインが共
通のビット線に接続され、各メモリセルの浮遊ゲートに
蓄積される電荷の量を制御することで、各メモリセルに
多値のデータを記憶させ、データの読み出し時に浮遊ゲ
ートの電位をメモリセル毎に制御することで、読み出し
可能な浮遊ゲート電位の範囲を広げる読み出し及び書き
込み手段を備えた不揮発性半導体メモリであって、前記
浮遊ゲート電位の制御は、外部から入力されたデータを
メモリセルに記憶させる書き込みモードにおける検証の
ための読み出し動作において、ビット線に所定の電圧を
供給してメモリセルに記憶されたデータの上位ビットを
判別し、この上位ビットのデータ値に応じて、ビット線
の電圧を前記所定の電圧に対して上昇または下降させる
ことにより、浮遊ゲート電位とセル電流値の特性曲線を
プラス側またはマイナス側にシフトさせることで、読み
出し可能な浮遊ゲート電位の範囲を所望の領域へ移動さ
せることをその要旨とする。 従って、請求項１〜３に記
載の発明によれば、多値化に際して各データ値に対応す
る浮遊ゲート電位の範囲が広くなる。
【００５７】
【００５８】
【００５９】更に、浮遊ゲート電位とセル電流値の特性
曲線をプラス側またはマイナス側にシフトさせることに
より、読み出し可能な浮遊ゲート電位の範囲を所望の領
域へ移動させることが可能になる。
曲線をプラス側またはマイナス側にシフトさせることに
より、読み出し可能な浮遊ゲート電位の範囲を所望の領
域へ移動させることが可能になる。
【００６０】請求項４に記載の発明は、請求項１に記載
の不揮発性半導体メモリにおいて、前記読み出しモード
において、浮遊ゲート電位とセル電流値の特性曲線をプ
ラス側またはマイナス側にシフトさせ、下位ビットのデ
ータ値が切り替わる点を、メモリセルの閾値電圧と同電
位の点に合致させることで、セル電流値の有無に従って
下位ビットのデータ値を判別可能にし、前記書き込みモ
ードにおける検証のための読み出し動作において、浮遊
ゲート電位とセル電流値の特性曲線をプラス側またはマ
イナス側にシフトさせ、データ値に対応する浮遊ゲート
電位の範囲の中間値を、閾値電圧と同電位の点に合致さ
せることで、セル電流値の有無に従ってデータ値を判別
可能にすることをその要旨とする。
の不揮発性半導体メモリにおいて、前記読み出しモード
において、浮遊ゲート電位とセル電流値の特性曲線をプ
ラス側またはマイナス側にシフトさせ、下位ビットのデ
ータ値が切り替わる点を、メモリセルの閾値電圧と同電
位の点に合致させることで、セル電流値の有無に従って
下位ビットのデータ値を判別可能にし、前記書き込みモ
ードにおける検証のための読み出し動作において、浮遊
ゲート電位とセル電流値の特性曲線をプラス側またはマ
イナス側にシフトさせ、データ値に対応する浮遊ゲート
電位の範囲の中間値を、閾値電圧と同電位の点に合致さ
せることで、セル電流値の有無に従ってデータ値を判別
可能にすることをその要旨とする。
【００６１】請求項５に記載の発明は、請求項２に記載
の不揮発性半導体メモリにおいて、前記読み出しモード
において、浮遊ゲート電位とセル電流値の特性曲線をプ
ラス側またはマイナス側にシフトさせ、下位ビットのデ
ータ値が切り替わる点を、メモリセルの閾値電圧と同電
位の点に合致させることで、セル電流値の有無に従って
下位ビットのデータ値を判別可能にすることをその要旨
とする。
の不揮発性半導体メモリにおいて、前記読み出しモード
において、浮遊ゲート電位とセル電流値の特性曲線をプ
ラス側またはマイナス側にシフトさせ、下位ビットのデ
ータ値が切り替わる点を、メモリセルの閾値電圧と同電
位の点に合致させることで、セル電流値の有無に従って
下位ビットのデータ値を判別可能にすることをその要旨
とする。
【００６２】請求項６に記載の発明は、請求項３に記載
の不揮発性半導体メモリにおいて、前記書き込みモード
における検証のための読み出し動作において、浮遊ゲー
ト電位とセル電流値の特性曲線をプラス側またはマイナ
ス側にシフトさせ、データ値に対応する浮遊ゲート電位
の範囲の中間値を、閾値電圧と同電位の点に合致させる
ことで、セル電流値の有無に従ってデータ値を判別可能
にすることをその要旨とする。
の不揮発性半導体メモリにおいて、前記書き込みモード
における検証のための読み出し動作において、浮遊ゲー
ト電位とセル電流値の特性曲線をプラス側またはマイナ
ス側にシフトさせ、データ値に対応する浮遊ゲート電位
の範囲の中間値を、閾値電圧と同電位の点に合致させる
ことで、セル電流値の有無に従ってデータ値を判別可能
にすることをその要旨とする。
【００６３】従って、請求項４〜６のいずれか１項に記
載の発明によれば、セル電流値の有無を検出するだけで
データ値を判別することが可能になる。請求項７に記載
の発明は、請求項１〜６のいずれか１項に記載の不揮発
性半導体メモリにおいて、セル電流値の有無に加え、セ
ル電流値のレベル範囲に従ってデータ値を判別すること
をその要旨とする。
載の発明によれば、セル電流値の有無を検出するだけで
データ値を判別することが可能になる。請求項７に記載
の発明は、請求項１〜６のいずれか１項に記載の不揮発
性半導体メモリにおいて、セル電流値の有無に加え、セ
ル電流値のレベル範囲に従ってデータ値を判別すること
をその要旨とする。
【００６４】従って、請求項７に記載の発明によれば、
セル電流値の有無に従って判別した各データ値を、セル
電流値のレベル範囲に従って分割し、さらに多値化する
ことができる。
セル電流値の有無に従って判別した各データ値を、セル
電流値のレベル範囲に従って分割し、さらに多値化する
ことができる。
【００６５】請求項８に記載の発明は、請求項１〜７の
いずれか１項に記載の不揮発性半導体メモリにおいて、
前記メモリセルはスプリットゲート型（１０１）であ
り、ドレインまたはソースと浮遊ゲートとの間の容量を
介したカップリングによって前記浮遊ゲート電位の制御
を行うことをその要旨とする。
いずれか１項に記載の不揮発性半導体メモリにおいて、
前記メモリセルはスプリットゲート型（１０１）であ
り、ドレインまたはソースと浮遊ゲートとの間の容量を
介したカップリングによって前記浮遊ゲート電位の制御
を行うことをその要旨とする。
【００６６】請求項９に記載の発明は、請求項１〜８の
いずれか１項に記載の不揮発性半導体メモリにおいて、
前記メモリセルはスタックトゲート型（２０１）であ
り、ソースまたはドレインの電位を制御することによっ
てメモリセル毎に前記浮遊ゲート電位の制御を行うこと
をその要旨とする。
いずれか１項に記載の不揮発性半導体メモリにおいて、
前記メモリセルはスタックトゲート型（２０１）であ
り、ソースまたはドレインの電位を制御することによっ
てメモリセル毎に前記浮遊ゲート電位の制御を行うこと
をその要旨とする。
【００６７】従って、請求項８または請求項９に記載の
発明によれば、ビット線電位の制御によって浮遊ゲート
電位の制御を簡単に行うことができる。
発明によれば、ビット線電位の制御によって浮遊ゲート
電位の制御を簡単に行うことができる。
【００６８】
（第１実施形態）以下、本発明をスプリットゲート型の
フラッシュＥＥＰＲＯＭに具体化した第１実施形態を図
面に従って説明する。尚、本実施形態において、図１２
〜図１６に示した従来の形態と同じ構成部材については
符号を等しくしてその詳細な説明を省略する。
フラッシュＥＥＰＲＯＭに具体化した第１実施形態を図
面に従って説明する。尚、本実施形態において、図１２
〜図１６に示した従来の形態と同じ構成部材については
符号を等しくしてその詳細な説明を省略する。
【００６９】図１に、本実施形態のスプリットゲート型
メモリセル１０１を用いたフラッシュＥＥＰＲＯＭ１の
全体構成を示す。本実施形態においては、１個のメモリ
セル１０１に４値（＝２ビット）のデータを記憶させる
ことができる。
メモリセル１０１を用いたフラッシュＥＥＰＲＯＭ１の
全体構成を示す。本実施形態においては、１個のメモリ
セル１０１に４値（＝２ビット）のデータを記憶させる
ことができる。
【００７０】図１において、図１３に示す従来のフラッ
シュＥＥＰＲＯＭ１２１と異なるのは以下の点である。 （１）各リードライトアンプ２ａ〜２ｄはそれぞれ、各
データバスＤＢ１〜ＤＢ４を介して、カラムデコーダ１
２４に接続されている。
シュＥＥＰＲＯＭ１２１と異なるのは以下の点である。 （１）各リードライトアンプ２ａ〜２ｄはそれぞれ、各
データバスＤＢ１〜ＤＢ４を介して、カラムデコーダ１
２４に接続されている。
【００７１】カラムデコーダ１２４は、カラムアドレス
に対応した４本のビット線（例えば、ＢＬｍ〜ＢＬｐ）
を選択し、その各ビット線ＢＬｍ〜ＢＬｐと各データバ
スＤＢ１〜ＤＢ４とをそれぞれ接続する。
に対応した４本のビット線（例えば、ＢＬｍ〜ＢＬｐ）
を選択し、その各ビット線ＢＬｍ〜ＢＬｐと各データバ
スＤＢ１〜ＤＢ４とをそれぞれ接続する。
【００７２】（２）各リードライトアンプ２ａ〜２ｄに
はそれぞれ、２つの入出力パッド（Ｉ／Ｏ）３ａ，３ｂ
が接続されている。フラッシュＥＥＰＲＯＭ１の外部か
ら指定された１バイトのデータ（入力データ）は、最上
位ビットから１ビットずつ、各リードライトアンプ２ａ
〜２ｄに接続される各入出力パッド３ａ，３ｂに入力さ
れる。つまり、リードライトアンプ２ａに接続される入
出力パッド３ａには入力データの最上位ビットが入力さ
れ、リードライトアンプ２ａに接続される入出力パッド
３ｂには入力データの２ビット目が入力され、リードラ
イトアンプ２ｂに接続される入出力パッド３ａには入力
データの３ビット目が入力され、リードライトアンプ２
ｂに接続される入出力パッド３ｂには入力データの４ビ
ット目が入力される。
はそれぞれ、２つの入出力パッド（Ｉ／Ｏ）３ａ，３ｂ
が接続されている。フラッシュＥＥＰＲＯＭ１の外部か
ら指定された１バイトのデータ（入力データ）は、最上
位ビットから１ビットずつ、各リードライトアンプ２ａ
〜２ｄに接続される各入出力パッド３ａ，３ｂに入力さ
れる。つまり、リードライトアンプ２ａに接続される入
出力パッド３ａには入力データの最上位ビットが入力さ
れ、リードライトアンプ２ａに接続される入出力パッド
３ｂには入力データの２ビット目が入力され、リードラ
イトアンプ２ｂに接続される入出力パッド３ａには入力
データの３ビット目が入力され、リードライトアンプ２
ｂに接続される入出力パッド３ｂには入力データの４ビ
ット目が入力される。
【００７３】各入出力パッド３ａ，３ｂに入力された１
バイトの入力データは、各リードライトアンプ２ａ〜２
ｄから各データバスＤＢ１〜ＤＢ４およびカラムデコー
ダ１２４を介して、選択された４本のビット線ＢＬｍ〜
ＢＬｐへそれぞれ２ビットずつ転送される。そして、選
択されたワード線（例えば、ＷＬｍ）および各ビット線
ＢＬｍ〜ＢＬｐに接続されている４個のメモリセル１０
１に対して、各メモリセル１０１毎に２ビットずつ、合
計１バイトの入力データが書き込まれる。
バイトの入力データは、各リードライトアンプ２ａ〜２
ｄから各データバスＤＢ１〜ＤＢ４およびカラムデコー
ダ１２４を介して、選択された４本のビット線ＢＬｍ〜
ＢＬｐへそれぞれ２ビットずつ転送される。そして、選
択されたワード線（例えば、ＷＬｍ）および各ビット線
ＢＬｍ〜ＢＬｐに接続されている４個のメモリセル１０
１に対して、各メモリセル１０１毎に２ビットずつ、合
計１バイトの入力データが書き込まれる。
【００７４】また、選択されたワード線ＷＬｍおよび各
ビット線ＢＬｍ〜ＢＬｐに接続されている４個のメモリ
セル１０１から、各メモリセル１０１毎に２ビットず
つ、合計１バイトのデータ（リードデータ）が読み出さ
れる。そのリードデータは、各ビット線ＢＬｍ〜ＢＬｐ
からカラムデコーダ１２４および各データバスＤＢ１〜
ＤＢ４を介して各リードライトアンプ２ａ〜２ｄへそれ
ぞれ２ビットずつ転送され、各入出力パッド３ａ，３ｂ
からフラッシュＥＥＰＲＯＭ１の外部へ出力される。
ビット線ＢＬｍ〜ＢＬｐに接続されている４個のメモリ
セル１０１から、各メモリセル１０１毎に２ビットず
つ、合計１バイトのデータ（リードデータ）が読み出さ
れる。そのリードデータは、各ビット線ＢＬｍ〜ＢＬｐ
からカラムデコーダ１２４および各データバスＤＢ１〜
ＤＢ４を介して各リードライトアンプ２ａ〜２ｄへそれ
ぞれ２ビットずつ転送され、各入出力パッド３ａ，３ｂ
からフラッシュＥＥＰＲＯＭ１の外部へ出力される。
【００７５】（３）グローバル制御回路４は、リードラ
イトアンプ２ａ〜２ｄを含むフラッシュＥＥＰＲＯＭ１
内の各回路（１２３〜１２７，２ａ〜２ｄ）の動作を制
御する。
イトアンプ２ａ〜２ｄを含むフラッシュＥＥＰＲＯＭ１
内の各回路（１２３〜１２７，２ａ〜２ｄ）の動作を制
御する。
【００７６】図２に、各リードライトアンプ２ａ〜２ｄ
の内部構成を示す。入出力パッド３ａに入力された入力
データの上位１ビットは、上位入力バッファ１１ａを介
して上位入力ラッチ１２ａへ転送される。入出力パッド
３ｂに入力された入力データの下位１ビットは、下位入
力バッファ１１ｂを介して下位入力ラッチ１２ｂへ転送
される。各入力ラッチ１２ａ，１２ｂでラッチされた入
力データは、ローカル制御回路１３へ転送される。
の内部構成を示す。入出力パッド３ａに入力された入力
データの上位１ビットは、上位入力バッファ１１ａを介
して上位入力ラッチ１２ａへ転送される。入出力パッド
３ｂに入力された入力データの下位１ビットは、下位入
力バッファ１１ｂを介して下位入力ラッチ１２ｂへ転送
される。各入力ラッチ１２ａ，１２ｂでラッチされた入
力データは、ローカル制御回路１３へ転送される。
【００７７】任意のメモリセル１０１から読み出された
リードデータは、いずれかのビット線ＢＬａ〜ＢＬｚか
らカラムデコーダ１２４およびデータバスＤＢ１〜ＤＢ
４を介してリードアンプ・ビット線バイアス回路１４へ
転送される。
リードデータは、いずれかのビット線ＢＬａ〜ＢＬｚか
らカラムデコーダ１２４およびデータバスＤＢ１〜ＤＢ
４を介してリードアンプ・ビット線バイアス回路１４へ
転送される。
【００７８】ローカル制御回路１３は、後記するよう
に、リードデータの上位１ビットまたは入力データに基
づいてリードアンプ・ビット線バイアス回路１４の動作
を制御する。
に、リードデータの上位１ビットまたは入力データに基
づいてリードアンプ・ビット線バイアス回路１４の動作
を制御する。
【００７９】リードアンプ・ビット線バイアス回路１４
は、後記するように、データバスＤＢ１〜ＤＢ４および
カラムデコーダ１２４を介して接続されたいずれかのビ
ット線ＢＬａ〜ＢＬｚの電位を制御すると共に、そのビ
ット線ＢＬａ〜ＢＬｚを介して転送されてくるリードデ
ータのデータ値を判別する。
は、後記するように、データバスＤＢ１〜ＤＢ４および
カラムデコーダ１２４を介して接続されたいずれかのビ
ット線ＢＬａ〜ＢＬｚの電位を制御すると共に、そのビ
ット線ＢＬａ〜ＢＬｚを介して転送されてくるリードデ
ータのデータ値を判別する。
【００８０】リードアンプ・ビット線バイアス回路１４
が判別したリードデータの上位１ビットは、上位出力ラ
ッチ１５およびローカル制御回路１３へ転送される。上
位出力ラッチ１５でラッチされたリードデータは、上位
出力バッファ１６ａを介して入出力パッド３ａへ転送さ
れる。リードアンプ・ビット線バイアス回路１４が判別
したリードデータの下位１ビットは、下位出力バッファ
１６ｂを介して入出力パッド３ｂへ転送される。
が判別したリードデータの上位１ビットは、上位出力ラ
ッチ１５およびローカル制御回路１３へ転送される。上
位出力ラッチ１５でラッチされたリードデータは、上位
出力バッファ１６ａを介して入出力パッド３ａへ転送さ
れる。リードアンプ・ビット線バイアス回路１４が判別
したリードデータの下位１ビットは、下位出力バッファ
１６ｂを介して入出力パッド３ｂへ転送される。
【００８１】図３に、リードアンプ・ビット線バイアス
回路１４の内部構成を示す。リードアンプ・ビット線バ
イアス回路１４は、電流センスアンプ２１、電圧生成回
路２２，２３、各インバータ２７から構成されている。
回路１４の内部構成を示す。リードアンプ・ビット線バ
イアス回路１４は、電流センスアンプ２１、電圧生成回
路２２，２３、各インバータ２７から構成されている。
【００８２】基準電圧生成回路２２は、ローカル制御回
路１３の制御に基づいて、後記する読み出し動作時に各
基準電圧（４Ｖ、３．２５Ｖ、２．５Ｖ、１．７５Ｖ、
１Ｖ）を生成する。書き込み電圧生成回路２３は、ロー
カル制御回路１３の制御に基づいて、後記する書き込み
動作時に書き込み電圧（１２Ｖ）を生成し、その書き込
み電圧をいずれかのデータバスＤＢ１〜ＤＢ４に印加す
る。
路１３の制御に基づいて、後記する読み出し動作時に各
基準電圧（４Ｖ、３．２５Ｖ、２．５Ｖ、１．７５Ｖ、
１Ｖ）を生成する。書き込み電圧生成回路２３は、ロー
カル制御回路１３の制御に基づいて、後記する書き込み
動作時に書き込み電圧（１２Ｖ）を生成し、その書き込
み電圧をいずれかのデータバスＤＢ１〜ＤＢ４に印加す
る。
【００８３】電流センスアンプ２１は、ＰＭＯＳトラン
ジスタ２４、帰還抵抗２５、オペアンプ２６から構成さ
れている。ＰＭＯＳトランジスタ２４のソースにはフラ
ッシュＥＥＰＲＯＭ１の内部電源電圧Ｖｃｃが印加さ
れ、そのドレインは帰還抵抗２５を介して接地され、そ
のゲートはオペアンプ２６の出力端子に接続されてい
る。オペアンプ２６の反転入力端子には基準電圧生成回
路２２の生成した各基準電圧が印加され、その非反転入
力端子はいずれかのデータバスＤＢ１〜ＤＢ４に接続さ
れている。つまり、オペアンプ２６には、ＰＭＯＳトラ
ンジスタ２４および帰還抵抗２５を介して負帰還がかけ
られている。従って、オペアンプ２６の非反転入力端子
のレベルが下がる→出力端子のレベルが下がる→ＰＭＯ
Ｓトランジスタ２４のゲート電位が下がる→ドレイン電
位が上がる→オペアンプ２６の非反転入力端子のレベル
が上がる、という順序で動作する。
ジスタ２４、帰還抵抗２５、オペアンプ２６から構成さ
れている。ＰＭＯＳトランジスタ２４のソースにはフラ
ッシュＥＥＰＲＯＭ１の内部電源電圧Ｖｃｃが印加さ
れ、そのドレインは帰還抵抗２５を介して接地され、そ
のゲートはオペアンプ２６の出力端子に接続されてい
る。オペアンプ２６の反転入力端子には基準電圧生成回
路２２の生成した各基準電圧が印加され、その非反転入
力端子はいずれかのデータバスＤＢ１〜ＤＢ４に接続さ
れている。つまり、オペアンプ２６には、ＰＭＯＳトラ
ンジスタ２４および帰還抵抗２５を介して負帰還がかけ
られている。従って、オペアンプ２６の非反転入力端子
のレベルが下がる→出力端子のレベルが下がる→ＰＭＯ
Ｓトランジスタ２４のゲート電位が下がる→ドレイン電
位が上がる→オペアンプ２６の非反転入力端子のレベル
が上がる、という順序で動作する。
【００８４】オペアンプ２６の出力端子は、２段直列接
続された各インバータ２７を介して、上位出力ラッチ１
５およびローカル制御回路１３に接続されている。従っ
て、リードアンプ・ビット線バイアス回路１４は、以下
の作用および動作を行う。
続された各インバータ２７を介して、上位出力ラッチ１
５およびローカル制御回路１３に接続されている。従っ
て、リードアンプ・ビット線バイアス回路１４は、以下
の作用および動作を行う。
【００８５】（１）電流センスアンプ２１は、データバ
スＤＢ１〜ＤＢ４の電位を、基準電圧生成回路２２の生
成した各基準電圧と等しくする。また、書き込み電圧生
成回路２３の生成した書き込み電圧は、データバスＤＢ
１〜ＤＢ４に直接印加される。つまり、リードアンプ・
ビット線バイアス回路１４は、データバスＤＢ１〜ＤＢ
４およびカラムデコーダ１２４を介して接続されたいず
れかのビット線ＢＬａ〜ＢＬｚの電位を、基準電圧生成
回路２２の生成した基準電圧と等しくなるように制御す
る。
スＤＢ１〜ＤＢ４の電位を、基準電圧生成回路２２の生
成した各基準電圧と等しくする。また、書き込み電圧生
成回路２３の生成した書き込み電圧は、データバスＤＢ
１〜ＤＢ４に直接印加される。つまり、リードアンプ・
ビット線バイアス回路１４は、データバスＤＢ１〜ＤＢ
４およびカラムデコーダ１２４を介して接続されたいず
れかのビット線ＢＬａ〜ＢＬｚの電位を、基準電圧生成
回路２２の生成した基準電圧と等しくなるように制御す
る。
【００８６】（２）電流センスアンプ２１は、データバ
スＤＢ１〜ＤＢ４に流れる電流に対応したレベルの信号
をオペアンプ２６の出力端子から出力する。その電流セ
ンスアンプ２１の出力信号は、各インバータ２７を介し
てＨＬいずれかのレベルに確定される。具体的には、デ
ータバスＤＢ１〜ＤＢ４に電流が流れる場合は各インバ
ータ２７からＬレベルの信号が出力され、電流が流れな
い場合は各インバータ２７からＨレベルの信号が出力さ
れる。
スＤＢ１〜ＤＢ４に流れる電流に対応したレベルの信号
をオペアンプ２６の出力端子から出力する。その電流セ
ンスアンプ２１の出力信号は、各インバータ２７を介し
てＨＬいずれかのレベルに確定される。具体的には、デ
ータバスＤＢ１〜ＤＢ４に電流が流れる場合は各インバ
ータ２７からＬレベルの信号が出力され、電流が流れな
い場合は各インバータ２７からＨレベルの信号が出力さ
れる。
【００８７】つまり、リードアンプ・ビット線バイアス
回路１４は、ビット線ＢＬａ〜ＢＬｚからカラムデコー
ダ１２４およびデータバスＤＢ１〜ＤＢ４を介して流れ
る電流（セル電流値Ｉｄ）の有無に従って、そのビット
線ＢＬａ〜ＢＬｚを介して転送されてくるリードデータ
のデータ値を判別する。具体的には、セル電流値Ｉｄが
零を越える場合はリードデータのデータ値を「０」と判
別し、セル電流値Ｉｄが零の場合はリードデータのデー
タ値を「１」と判別する。
回路１４は、ビット線ＢＬａ〜ＢＬｚからカラムデコー
ダ１２４およびデータバスＤＢ１〜ＤＢ４を介して流れ
る電流（セル電流値Ｉｄ）の有無に従って、そのビット
線ＢＬａ〜ＢＬｚを介して転送されてくるリードデータ
のデータ値を判別する。具体的には、セル電流値Ｉｄが
零を越える場合はリードデータのデータ値を「０」と判
別し、セル電流値Ｉｄが零の場合はリードデータのデー
タ値を「１」と判別する。
【００８８】尚、電流センスアンプ２１は半導体メモリ
のセンスアンプとして広く使用されており、例えば、
（Yoshinobu Nakagome et al;IEEE JOURNAL OF SOLID-S
TATE CIRCUITS,VOL.26,NO.4,APRIL 1991.pp465-471）な
どに類似の回路が紹介されている。
のセンスアンプとして広く使用されており、例えば、
（Yoshinobu Nakagome et al;IEEE JOURNAL OF SOLID-S
TATE CIRCUITS,VOL.26,NO.4,APRIL 1991.pp465-471）な
どに類似の回路が紹介されている。
【００８９】次に、本実施形態の各動作モード（読み出
しモード、書き込みモード）について、図４〜図６に従
って説明する。図４に、本実施形態の各動作モードにお
ける以下の特性および関係を示す。
しモード、書き込みモード）について、図４〜図６に従
って説明する。図４に、本実施形態の各動作モードにお
ける以下の特性および関係を示す。
【００９０】（１）スプリットゲート型メモリセル１０
１の浮遊ゲートＦＧの電位Ｖｆｇとセル電流値Ｉｄの特
性。この特性については、図１６に示す従来の形態と同
じである。
１の浮遊ゲートＦＧの電位Ｖｆｇとセル電流値Ｉｄの特
性。この特性については、図１６に示す従来の形態と同
じである。
【００９１】（２）各動作モードにおいて選択されたビ
ット線（例えば、ＢＬｍ〜ＢＬｐ）の電位と、リードデ
ータおよび入力データと、浮遊ゲート電位Ｖｆｇおよび
セル電流値Ｉｄとの関係。本実施形態では、浮遊ゲート
電位Ｖｆｇが−１Ｖ未満の領域をデータ値「１１」、−
１Ｖ以上０．５Ｖ未満の領域をデータ値「１０」、０．
５Ｖ以上２Ｖ未満の領域をデータ値「０１」、２Ｖ以上
の領域をデータ値「００」に、それぞれ対応づける。
ット線（例えば、ＢＬｍ〜ＢＬｐ）の電位と、リードデ
ータおよび入力データと、浮遊ゲート電位Ｖｆｇおよび
セル電流値Ｉｄとの関係。本実施形態では、浮遊ゲート
電位Ｖｆｇが−１Ｖ未満の領域をデータ値「１１」、−
１Ｖ以上０．５Ｖ未満の領域をデータ値「１０」、０．
５Ｖ以上２Ｖ未満の領域をデータ値「０１」、２Ｖ以上
の領域をデータ値「００」に、それぞれ対応づける。
【００９２】図５に、読み出しモードのフローチャート
を示す。まず、ステップ（以下、Ｓという）１におい
て、アドレスパッド１２５に入力されたロウアドレスお
よびカラムアドレスが、アドレスバッファ１２６を介し
てアドレスラッチ１２７へ転送され、アドレスラッチ１
２７においてラッチされる。そして、Ｓ２へ移行する。
を示す。まず、ステップ（以下、Ｓという）１におい
て、アドレスパッド１２５に入力されたロウアドレスお
よびカラムアドレスが、アドレスバッファ１２６を介し
てアドレスラッチ１２７へ転送され、アドレスラッチ１
２７においてラッチされる。そして、Ｓ２へ移行する。
【００９３】Ｓ２において、アドレスデコードが行われ
る。すなわち、アドレスラッチ１２７でラッチされた各
アドレスのうち、ロウアドレスはロウデコーダ１２３へ
転送され、カラムアドレスはカラムデコーダ１２４へ転
送される。ロウデコーダ１２３は、そのロウアドレスに
対応した１本のワード線ＷＬａ〜ＷＬｚ（例えば、ＷＬ
ｍ）を選択し、そのワード線ＷＬｍに５Ｖを供給し、そ
れ以外のワード線ＷＬａ〜ＷＬｌ，ＷＬｎ〜ＷＬｚの電
位をグランドレベルにする。カラムデコーダ１２４は、
そのカラムアドレスに対応した４本のビット線ＢＬａ〜
ＢＬｚ（例えば、ＢＬｍ〜ＢＬｐ）を選択し、その各ビ
ット線ＢＬｍ〜ＢＬｐと各データバスＤＢ１〜ＤＢ４と
をそれぞれ接続する。そして、Ｓ３へ移行する。
る。すなわち、アドレスラッチ１２７でラッチされた各
アドレスのうち、ロウアドレスはロウデコーダ１２３へ
転送され、カラムアドレスはカラムデコーダ１２４へ転
送される。ロウデコーダ１２３は、そのロウアドレスに
対応した１本のワード線ＷＬａ〜ＷＬｚ（例えば、ＷＬ
ｍ）を選択し、そのワード線ＷＬｍに５Ｖを供給し、そ
れ以外のワード線ＷＬａ〜ＷＬｌ，ＷＬｎ〜ＷＬｚの電
位をグランドレベルにする。カラムデコーダ１２４は、
そのカラムアドレスに対応した４本のビット線ＢＬａ〜
ＢＬｚ（例えば、ＢＬｍ〜ＢＬｐ）を選択し、その各ビ
ット線ＢＬｍ〜ＢＬｐと各データバスＤＢ１〜ＤＢ４と
をそれぞれ接続する。そして、Ｓ３へ移行する。
【００９４】Ｓ３において、ビット線プリチャージが行
われる。すなわち、各リードアンプ・ビット線バイアス
回路１４において、基準電圧生成回路２２はローカル制
御回路１３の制御に従って２．５Ｖを生成し、電流セン
スアンプ２１は各データバスＤＢ１〜ＤＢ４の電位を
２．５Ｖにする。その結果、各データバスＤＢ１〜ＤＢ
４と接続された各ビット線ＢＬｍ〜ＢＬｐは２．５Ｖに
プリチャージされる。そして、Ｓ４へ移行する。
われる。すなわち、各リードアンプ・ビット線バイアス
回路１４において、基準電圧生成回路２２はローカル制
御回路１３の制御に従って２．５Ｖを生成し、電流セン
スアンプ２１は各データバスＤＢ１〜ＤＢ４の電位を
２．５Ｖにする。その結果、各データバスＤＢ１〜ＤＢ
４と接続された各ビット線ＢＬｍ〜ＢＬｐは２．５Ｖに
プリチャージされる。そして、Ｓ４へ移行する。
【００９５】Ｓ４において、ワード線ＷＬｍおよび各ビ
ット線ＢＬｍ〜ＢＬｐに接続されている４個のメモリセ
ル１０１からリードデータの上位１ビットが読み出され
る。すなわち、各リードアンプ・ビット線バイアス回路
１４は、各ビット線ＢＬｍ〜ＢＬｐからデータバスＤＢ
１〜ＤＢ４を介して流れる電流（セル電流値Ｉｄ）の有
無に従い、リードデータの上位１ビットのデータ値を判
別する。具体的には、セル電流値Ｉｄが零を越える場合
はリードデータの上位１ビットのデータ値を「０」と判
別し、セル電流値Ｉｄが零の場合はリードデータの上位
１ビットのデータ値を「１」と判別する。従って、リー
ドデータの上位１ビットのデータ値は、浮遊ゲート電位
Ｖｆｇがメモリセル１０１の閾値電圧Ｖｔｈ（＝０．５
Ｖ）未満の場合は「１」、以上の場合は「０」となる。
そのリードデータの上位１ビットは、上位出力ラッチ１
５およびローカル制御回路１３へ転送される。上位出力
ラッチ１５でラッチされたリードデータは、上位出力バ
ッファ１６ａを介して入出力パッド３ａへ転送される。
そして、Ｓ５へ移行する。
ット線ＢＬｍ〜ＢＬｐに接続されている４個のメモリセ
ル１０１からリードデータの上位１ビットが読み出され
る。すなわち、各リードアンプ・ビット線バイアス回路
１４は、各ビット線ＢＬｍ〜ＢＬｐからデータバスＤＢ
１〜ＤＢ４を介して流れる電流（セル電流値Ｉｄ）の有
無に従い、リードデータの上位１ビットのデータ値を判
別する。具体的には、セル電流値Ｉｄが零を越える場合
はリードデータの上位１ビットのデータ値を「０」と判
別し、セル電流値Ｉｄが零の場合はリードデータの上位
１ビットのデータ値を「１」と判別する。従って、リー
ドデータの上位１ビットのデータ値は、浮遊ゲート電位
Ｖｆｇがメモリセル１０１の閾値電圧Ｖｔｈ（＝０．５
Ｖ）未満の場合は「１」、以上の場合は「０」となる。
そのリードデータの上位１ビットは、上位出力ラッチ１
５およびローカル制御回路１３へ転送される。上位出力
ラッチ１５でラッチされたリードデータは、上位出力バ
ッファ１６ａを介して入出力パッド３ａへ転送される。
そして、Ｓ５へ移行する。
【００９６】Ｓ５において、ローカル制御回路１３は、
リードデータの上位１ビットのデータ値を判別し、その
判別結果に基づいて各リードアンプ・ビット線バイアス
回路１４の各基準電圧生成回路２２を制御する。そし
て、データ値が「１」の場合はＳ６へ移行し、「０」の
場合はＳ７へ移行する。尚、以上の動作は、各データバ
スＤＢ１〜ＤＢ４に関連する各リードライトアンプ毎に
独立して行われる。
リードデータの上位１ビットのデータ値を判別し、その
判別結果に基づいて各リードアンプ・ビット線バイアス
回路１４の各基準電圧生成回路２２を制御する。そし
て、データ値が「１」の場合はＳ６へ移行し、「０」の
場合はＳ７へ移行する。尚、以上の動作は、各データバ
スＤＢ１〜ＤＢ４に関連する各リードライトアンプ毎に
独立して行われる。
【００９７】Ｓ６において、ビット線プリチャージが行
われる。すなわち、各リードアンプ・ビット線バイアス
回路１４において、基準電圧生成回路２２はローカル制
御回路１３の制御に従って４Ｖを生成し、電流センスア
ンプ２１は各データバスＤＢ１〜ＤＢ４の内、上位ビッ
トが「１」であったデータバスの電位を４Ｖにする。そ
の結果、そのデータバスと接続されたビット線は４Ｖに
プリチャージされる。すると、浮遊ゲートＦＧの電位Ｖ
ｆｇはドレインＤ（ビット線ＢＬｍ〜ＢＬｐ）からのカ
ップリングにより、（４Ｖ−２．５Ｖ＝１．５Ｖ）だけ
持ち上げられる。その結果、浮遊ゲート電位Ｖｆｇの上
昇分だけ、図４に示すＶｆｇ−Ｉｄ特性曲線は実質的に
プラス側へシフトする。そして、Ｓ８へ移行する。
われる。すなわち、各リードアンプ・ビット線バイアス
回路１４において、基準電圧生成回路２２はローカル制
御回路１３の制御に従って４Ｖを生成し、電流センスア
ンプ２１は各データバスＤＢ１〜ＤＢ４の内、上位ビッ
トが「１」であったデータバスの電位を４Ｖにする。そ
の結果、そのデータバスと接続されたビット線は４Ｖに
プリチャージされる。すると、浮遊ゲートＦＧの電位Ｖ
ｆｇはドレインＤ（ビット線ＢＬｍ〜ＢＬｐ）からのカ
ップリングにより、（４Ｖ−２．５Ｖ＝１．５Ｖ）だけ
持ち上げられる。その結果、浮遊ゲート電位Ｖｆｇの上
昇分だけ、図４に示すＶｆｇ−Ｉｄ特性曲線は実質的に
プラス側へシフトする。そして、Ｓ８へ移行する。
【００９８】Ｓ８において、ワード線ＷＬｍおよび各ビ
ット線ＢＬｍ〜ＢＬｐに接続されている４個のメモリセ
ル１０１の内、上位ビットが「１」であったメモリセル
からリードデータの下位１ビットが読み出される。すな
わち、Ｓ４と同様に、各リードアンプ・ビット線バイア
ス回路１４は、各ビット線からデータバスを介して流れ
る電流（セル電流値Ｉｄ）の有無に従い、リードデータ
の下位１ビットのデータ値を判別する。具体的には、セ
ル電流値Ｉｄが零を越える場合はリードデータの下位１
ビットのデータ値を「０」と判別し、セル電流値Ｉｄが
零の場合はリードデータの下位１ビットのデータ値を
「１」と判別する。従って、リードデータの下位１ビッ
トのデータ値は、浮遊ゲート電位Ｖｆｇが閾値電圧Ｖｔ
ｈ（＝０．５Ｖ）未満の場合は「１」、以上の場合は
「０」となる。そのリードデータの下位１ビットは、下
位出力バッファ１６ｂを介して入出力パッド３ｂへ転送
される。そして、読み出しモードが終了される。
ット線ＢＬｍ〜ＢＬｐに接続されている４個のメモリセ
ル１０１の内、上位ビットが「１」であったメモリセル
からリードデータの下位１ビットが読み出される。すな
わち、Ｓ４と同様に、各リードアンプ・ビット線バイア
ス回路１４は、各ビット線からデータバスを介して流れ
る電流（セル電流値Ｉｄ）の有無に従い、リードデータ
の下位１ビットのデータ値を判別する。具体的には、セ
ル電流値Ｉｄが零を越える場合はリードデータの下位１
ビットのデータ値を「０」と判別し、セル電流値Ｉｄが
零の場合はリードデータの下位１ビットのデータ値を
「１」と判別する。従って、リードデータの下位１ビッ
トのデータ値は、浮遊ゲート電位Ｖｆｇが閾値電圧Ｖｔ
ｈ（＝０．５Ｖ）未満の場合は「１」、以上の場合は
「０」となる。そのリードデータの下位１ビットは、下
位出力バッファ１６ｂを介して入出力パッド３ｂへ転送
される。そして、読み出しモードが終了される。
【００９９】Ｓ７において、ビット線プリチャージが行
われる。すなわち、各リードアンプ・ビット線バイアス
回路１４において、基準電圧生成回路２２はローカル制
御回路１３の制御に従って１Ｖを生成し、電流センスア
ンプ２１は各データバスＤＢ１〜ＤＢ４の内、上位ビッ
トが「０」であったデータバスの電位を１Ｖにする。そ
の結果、そのデータバスと接続されたビット線は１Ｖに
プリチャージされる。すると、浮遊ゲートＦＧの電位Ｖ
ｆｇはドレインＤ（ビット線ＢＬｍ〜ＢＬｐ）からのカ
ップリングにより、（２．５Ｖ−１Ｖ＝１．５Ｖ）だけ
引き下げられる。その結果、浮遊ゲート電位Ｖｆｇの下
降分だけ、図４に示すＶｆｇ−Ｉｄ特性曲線は実質的に
マイナス側へシフトする。そして、Ｓ９へ移行する。
われる。すなわち、各リードアンプ・ビット線バイアス
回路１４において、基準電圧生成回路２２はローカル制
御回路１３の制御に従って１Ｖを生成し、電流センスア
ンプ２１は各データバスＤＢ１〜ＤＢ４の内、上位ビッ
トが「０」であったデータバスの電位を１Ｖにする。そ
の結果、そのデータバスと接続されたビット線は１Ｖに
プリチャージされる。すると、浮遊ゲートＦＧの電位Ｖ
ｆｇはドレインＤ（ビット線ＢＬｍ〜ＢＬｐ）からのカ
ップリングにより、（２．５Ｖ−１Ｖ＝１．５Ｖ）だけ
引き下げられる。その結果、浮遊ゲート電位Ｖｆｇの下
降分だけ、図４に示すＶｆｇ−Ｉｄ特性曲線は実質的に
マイナス側へシフトする。そして、Ｓ９へ移行する。
【０１００】Ｓ９において、Ｓ８と同様に、ワード線Ｗ
Ｌｍおよび各ビット線ＢＬｍ〜ＢＬｐに接続されている
４個のメモリセル１０１の内、上位ビットが「０」であ
ったメモリセルからリードデータの下位１ビットが読み
出され、下位出力バッファ１６ｂを介して入出力パッド
３ｂへ転送される。そして、読み出しモードが終了され
る。
Ｌｍおよび各ビット線ＢＬｍ〜ＢＬｐに接続されている
４個のメモリセル１０１の内、上位ビットが「０」であ
ったメモリセルからリードデータの下位１ビットが読み
出され、下位出力バッファ１６ｂを介して入出力パッド
３ｂへ転送される。そして、読み出しモードが終了され
る。
【０１０１】このように、読み出しモードでは、まず、
ビット線ＢＬｍ〜ＢＬｐの電位を２．５Ｖにしてリード
データの上位１ビットを読み出す。次に、その上位１ビ
ットのデータ値に応じ、データ値が「１」の場合はその
ビット線の電位を４Ｖにし、データ値が「０」の場合は
そのビット線の電位を１Ｖにしてリードデータの下位１
ビットを読み出す。
ビット線ＢＬｍ〜ＢＬｐの電位を２．５Ｖにしてリード
データの上位１ビットを読み出す。次に、その上位１ビ
ットのデータ値に応じ、データ値が「１」の場合はその
ビット線の電位を４Ｖにし、データ値が「０」の場合は
そのビット線の電位を１Ｖにしてリードデータの下位１
ビットを読み出す。
【０１０２】リードデータの下位１ビットを読み出す際
にビット線ＢＬｍ〜ＢＬｐの電位を上昇させると、浮遊
ゲートＦＧの電位はドレインＤ（ビット線ＢＬｍ〜ＢＬ
ｐ）からのカップリングにより１．５Ｖだけ持ち上げら
れる。すると、図４に示すように、本来はセル電流値Ｉ
ｄが零であった領域（浮遊ゲート電位Ｖｆｇがメモリセ
ル１０１の閾値電圧Ｖｔｈ（＝０．５Ｖ）以下の領域）
が、１．５Ｖだけプラス側にシフトする。その結果、Ｖ
ｆｇ−Ｉｄ特性曲線上で浮遊ゲート電位Ｖｆｇが本来は
−１Ｖの点Ａもプラス側にシフトし、本来は閾値電圧Ｖ
ｔｈと同電位の点Ｂに合致する。そのため、セル電流値
Ｉｄの有無に従って、浮遊ゲート電位Ｖｆｇが点Ａを挟
んで低い領域と高い領域とを区別することができる。つ
まり、浮遊ゲート電位Ｖｆｇが−１Ｖ未満の領域をデー
タ値「１１」、−１Ｖ以上０．５Ｖ未満の領域をデータ
値「１０」に、それぞれ対応づけることができる。
にビット線ＢＬｍ〜ＢＬｐの電位を上昇させると、浮遊
ゲートＦＧの電位はドレインＤ（ビット線ＢＬｍ〜ＢＬ
ｐ）からのカップリングにより１．５Ｖだけ持ち上げら
れる。すると、図４に示すように、本来はセル電流値Ｉ
ｄが零であった領域（浮遊ゲート電位Ｖｆｇがメモリセ
ル１０１の閾値電圧Ｖｔｈ（＝０．５Ｖ）以下の領域）
が、１．５Ｖだけプラス側にシフトする。その結果、Ｖ
ｆｇ−Ｉｄ特性曲線上で浮遊ゲート電位Ｖｆｇが本来は
−１Ｖの点Ａもプラス側にシフトし、本来は閾値電圧Ｖ
ｔｈと同電位の点Ｂに合致する。そのため、セル電流値
Ｉｄの有無に従って、浮遊ゲート電位Ｖｆｇが点Ａを挟
んで低い領域と高い領域とを区別することができる。つ
まり、浮遊ゲート電位Ｖｆｇが−１Ｖ未満の領域をデー
タ値「１１」、−１Ｖ以上０．５Ｖ未満の領域をデータ
値「１０」に、それぞれ対応づけることができる。
【０１０３】リードデータの下位１ビットを読み出す際
にビット線ＢＬｍ〜ＢＬｐの電位を下降させると、浮遊
ゲートＦＧの電位はドレインＤ（ビット線ＢＬｍ〜ＢＬ
ｐ）からのカップリングにより１．５Ｖだけ引き下げら
れる。すると、図４に示すように、本来はセル電流値Ｉ
ｄが右肩上がりであった領域（浮遊ゲート電位Ｖｆｇが
閾値電圧Ｖｔｈ（＝０．５Ｖ）以上で３．５Ｖ以下の領
域）が、１．５Ｖだけマイナス側にシフトする。その結
果、Ｖｆｇ−Ｉｄ特性曲線上で浮遊ゲート電位Ｖｆｇが
本来は２Ｖの点Ｃもマイナス側にシフトし、本来は閾値
電圧Ｖｔｈと同電位の点Ｂに合致する。そのため、セル
電流値Ｉｄの有無に従って、浮遊ゲート電位Ｖｆｇが点
Ｃを挟んで低い領域と高い領域とを区別することができ
る。つまり、浮遊ゲート電位Ｖｆｇが０．５Ｖ以上２Ｖ
未満の領域をデータ値「０１」、２Ｖ以上の領域をデー
タ値「００」に、それぞれ対応づけることができる。
にビット線ＢＬｍ〜ＢＬｐの電位を下降させると、浮遊
ゲートＦＧの電位はドレインＤ（ビット線ＢＬｍ〜ＢＬ
ｐ）からのカップリングにより１．５Ｖだけ引き下げら
れる。すると、図４に示すように、本来はセル電流値Ｉ
ｄが右肩上がりであった領域（浮遊ゲート電位Ｖｆｇが
閾値電圧Ｖｔｈ（＝０．５Ｖ）以上で３．５Ｖ以下の領
域）が、１．５Ｖだけマイナス側にシフトする。その結
果、Ｖｆｇ−Ｉｄ特性曲線上で浮遊ゲート電位Ｖｆｇが
本来は２Ｖの点Ｃもマイナス側にシフトし、本来は閾値
電圧Ｖｔｈと同電位の点Ｂに合致する。そのため、セル
電流値Ｉｄの有無に従って、浮遊ゲート電位Ｖｆｇが点
Ｃを挟んで低い領域と高い領域とを区別することができ
る。つまり、浮遊ゲート電位Ｖｆｇが０．５Ｖ以上２Ｖ
未満の領域をデータ値「０１」、２Ｖ以上の領域をデー
タ値「００」に、それぞれ対応づけることができる。
【０１０４】尚、図５において、Ｓ６とＳ７、Ｓ８とＳ
９はそれぞれ同期して行っても良い。
９はそれぞれ同期して行っても良い。
【０１０５】図６に、書き込みモードのフローチャート
を示す。尚、図６において、図５に示した読み出しモー
ドのフローチャートと同じ処理についてはステップ番号
を等しくしてその説明を省略する。
を示す。尚、図６において、図５に示した読み出しモー
ドのフローチャートと同じ処理についてはステップ番号
を等しくしてその説明を省略する。
【０１０６】まず、書き込みモードに入る前に消去モー
ドに入り、メモリセルアレイ１２２を構成する全てのメ
モリセル１０１に対して消去動作が行われる。但し、ブ
ロック消去を行う場合は、書き込み動作の対象となる各
メモリセル１０１を含むブロックを構成するメモリセル
１０１に対してだけ消去動作が行われる。消去状態にあ
るメモリセル１０１の浮遊ゲートＦＧ中からは電子が引
き抜かれているため、データ値「００」を記憶している
のと同じ状態になる。
ドに入り、メモリセルアレイ１２２を構成する全てのメ
モリセル１０１に対して消去動作が行われる。但し、ブ
ロック消去を行う場合は、書き込み動作の対象となる各
メモリセル１０１を含むブロックを構成するメモリセル
１０１に対してだけ消去動作が行われる。消去状態にあ
るメモリセル１０１の浮遊ゲートＦＧ中からは電子が引
き抜かれているため、データ値「００」を記憶している
のと同じ状態になる。
【０１０７】そして、書き込みモードに入り、Ｓ１に続
いてＳ２の処理を行った後に、Ｓ１１へ移行する。但
し、Ｓ２において、ロウデコーダ１２３は、ロウアドレ
スに対応した１本のワード線ＷＬａ〜ＷＬｚ（例えば、
ＷＬｍ）を選択し、そのワード線ＷＬｍに１Ｖを供給
し、それ以外のワード線ＷＬａ〜ＷＬｌ，ＷＬｎ〜ＷＬ
ｚの電位をグランドレベルにする。
いてＳ２の処理を行った後に、Ｓ１１へ移行する。但
し、Ｓ２において、ロウデコーダ１２３は、ロウアドレ
スに対応した１本のワード線ＷＬａ〜ＷＬｚ（例えば、
ＷＬｍ）を選択し、そのワード線ＷＬｍに１Ｖを供給
し、それ以外のワード線ＷＬａ〜ＷＬｌ，ＷＬｎ〜ＷＬ
ｚの電位をグランドレベルにする。
【０１０８】Ｓ１１において、データ入力が行われる。
すなわち、フラッシュＥＥＰＲＯＭ１の外部から指定さ
れた１バイトの入力データは、最上位ビットから１ビッ
トずつ、各リードライトアンプ２ａ〜２ｄに接続される
各入出力パッド３ａ，３ｂに入力される。入出力パッド
３ａに入力された入力データの上位１ビットは、上位入
力バッファ１１ａを介して上位入力ラッチ１２ａへ転送
される。入出力パッド３ｂに入力された入力データの下
位１ビットは、下位入力バッファ１１ｂを介して下位入
力ラッチ１２ｂへ転送される。各入力ラッチ１２ａ，１
２ｂでラッチされた入力データは、ローカル制御回路１
３へ転送される。そして、Ｓ１２へ移行する。
すなわち、フラッシュＥＥＰＲＯＭ１の外部から指定さ
れた１バイトの入力データは、最上位ビットから１ビッ
トずつ、各リードライトアンプ２ａ〜２ｄに接続される
各入出力パッド３ａ，３ｂに入力される。入出力パッド
３ａに入力された入力データの上位１ビットは、上位入
力バッファ１１ａを介して上位入力ラッチ１２ａへ転送
される。入出力パッド３ｂに入力された入力データの下
位１ビットは、下位入力バッファ１１ｂを介して下位入
力ラッチ１２ｂへ転送される。各入力ラッチ１２ａ，１
２ｂでラッチされた入力データは、ローカル制御回路１
３へ転送される。そして、Ｓ１２へ移行する。
【０１０９】Ｓ１２において、ローカル制御回路１３
は、入力データのデータ値を判別し、その判別結果に基
づいて各リードアンプ・ビット線バイアス回路１４の各
基準電圧生成回路２２を制御する。そして、データ値が
「００」でない場合はＳ１３へ移行し、「００」の場合
は書き込みモードが終了される。すなわち、書き込みモ
ードに入る前に全てのメモリセル１０１は消去状態にさ
れ、そのデータ値は「００」になっているため、入力デ
ータが「００」の場合は、あえて書き込み動作を行う必
要はなく、そのまま書き込みモードを終了させればよ
い。
は、入力データのデータ値を判別し、その判別結果に基
づいて各リードアンプ・ビット線バイアス回路１４の各
基準電圧生成回路２２を制御する。そして、データ値が
「００」でない場合はＳ１３へ移行し、「００」の場合
は書き込みモードが終了される。すなわち、書き込みモ
ードに入る前に全てのメモリセル１０１は消去状態にさ
れ、そのデータ値は「００」になっているため、入力デ
ータが「００」の場合は、あえて書き込み動作を行う必
要はなく、そのまま書き込みモードを終了させればよ
い。
【０１１０】Ｓ１３において、ローカル制御回路１３は
入力データのデータ値を判別する。そして、入力データ
のデータ値が「１０」の場合はＳ１４へ移行し、「１
０」でない場合はＳ１５へ移行する。
入力データのデータ値を判別する。そして、入力データ
のデータ値が「１０」の場合はＳ１４へ移行し、「１
０」でない場合はＳ１５へ移行する。
【０１１１】Ｓ１４において、書き込み動作が行われ
る。すなわち、各リードアンプ・ビット線バイアス回路
１４において、書き込み電圧生成回路２３はローカル制
御回路１３の制御に従って１２Ｖを生成し、各データバ
スＤＢ１〜ＤＢ４の内、入力データが「１０」であった
データバスの電位を１２Ｖにする。その結果、そのデー
タバスと接続されたビット線は１２Ｖにプリチャージさ
れる。すると、浮遊ゲートＦＧの電位Ｖｆｇはドレイン
Ｄ（ビット線ＢＬｍ〜ＢＬｐ）からのカップリングによ
り持ち上げられる。そのため、制御ゲートＣＧと浮遊ゲ
ートＦＧの間には高電界が生じる。従って、チャネルＣ
Ｈ中の電子は加速され、ホットエレクトロンとなって浮
遊ゲートＦＧへ注入されて蓄積される。尚、この書き込
み動作は一定時間（数百nsec〜数μsec ）だけ行われ
る。そして、Ｓ１６へ移行する。
る。すなわち、各リードアンプ・ビット線バイアス回路
１４において、書き込み電圧生成回路２３はローカル制
御回路１３の制御に従って１２Ｖを生成し、各データバ
スＤＢ１〜ＤＢ４の内、入力データが「１０」であった
データバスの電位を１２Ｖにする。その結果、そのデー
タバスと接続されたビット線は１２Ｖにプリチャージさ
れる。すると、浮遊ゲートＦＧの電位Ｖｆｇはドレイン
Ｄ（ビット線ＢＬｍ〜ＢＬｐ）からのカップリングによ
り持ち上げられる。そのため、制御ゲートＣＧと浮遊ゲ
ートＦＧの間には高電界が生じる。従って、チャネルＣ
Ｈ中の電子は加速され、ホットエレクトロンとなって浮
遊ゲートＦＧへ注入されて蓄積される。尚、この書き込
み動作は一定時間（数百nsec〜数μsec ）だけ行われ
る。そして、Ｓ１６へ移行する。
【０１１２】Ｓ１６において、ビット線プリチャージが
行われる。すなわち、各リードアンプ・ビット線バイア
ス回路１４において、基準電圧生成回路２２はローカル
制御回路１３の制御に従って３．２５Ｖを生成し、電流
センスアンプ２１は各データバスＤＢ１〜ＤＢ４の内、
入力データが「１０」であったデータバスの電位を３．
２５Ｖにする。その結果、そのデータバスと接続された
ビット線は３．２５Ｖにプリチャージされる。ここで、
各ビット線ＢＬｍ〜ＢＬｐのプリチャージ電圧（＝３．
２５Ｖ）は、読み出しモードのＳ６におけるプリチャー
ジ電圧（＝４Ｖ）とＳ３におけるプリチャージ電圧（＝
２．５Ｖ）との中間値に設定される。そして、Ｓ１７へ
移行する。
行われる。すなわち、各リードアンプ・ビット線バイア
ス回路１４において、基準電圧生成回路２２はローカル
制御回路１３の制御に従って３．２５Ｖを生成し、電流
センスアンプ２１は各データバスＤＢ１〜ＤＢ４の内、
入力データが「１０」であったデータバスの電位を３．
２５Ｖにする。その結果、そのデータバスと接続された
ビット線は３．２５Ｖにプリチャージされる。ここで、
各ビット線ＢＬｍ〜ＢＬｐのプリチャージ電圧（＝３．
２５Ｖ）は、読み出しモードのＳ６におけるプリチャー
ジ電圧（＝４Ｖ）とＳ３におけるプリチャージ電圧（＝
２．５Ｖ）との中間値に設定される。そして、Ｓ１７へ
移行する。
【０１１３】Ｓ１７において、検証のための読み出し動
作（ベリファイ読み出し動作）が行われる。すなわち、
ワード線ＷＬｍおよび各ビット線ＢＬｍ〜ＢＬｐに接続
されている４個のメモリセル１０１の内、入力データが
「１０」であったメモリセルからリードデータが読み出
される。そして、Ｓ１８へ移行する。
作（ベリファイ読み出し動作）が行われる。すなわち、
ワード線ＷＬｍおよび各ビット線ＢＬｍ〜ＢＬｐに接続
されている４個のメモリセル１０１の内、入力データが
「１０」であったメモリセルからリードデータが読み出
される。そして、Ｓ１８へ移行する。
【０１１４】Ｓ１８において、各リードアンプ・ビット
線バイアス回路１４は、各ビット線からデータバスを介
して流れる電流（セル電流値Ｉｄ）を検出する。そし
て、セル電流値Ｉｄが零の場合は、メモリセル１０１に
データ値「１０」の入力データが書き込まれたとして、
書き込みモードが終了される。また、セル電流値Ｉｄが
零でない場合はＳ１４へ戻り、セル電流値Ｉｄが零にな
るまでＳ１４，Ｓ１６〜Ｓ１８の処理が繰り返される。
線バイアス回路１４は、各ビット線からデータバスを介
して流れる電流（セル電流値Ｉｄ）を検出する。そし
て、セル電流値Ｉｄが零の場合は、メモリセル１０１に
データ値「１０」の入力データが書き込まれたとして、
書き込みモードが終了される。また、セル電流値Ｉｄが
零でない場合はＳ１４へ戻り、セル電流値Ｉｄが零にな
るまでＳ１４，Ｓ１６〜Ｓ１８の処理が繰り返される。
【０１１５】Ｓ１５において、ローカル制御回路１３は
入力データのデータ値を判別する。そして、入力データ
のデータ値が「０１」の場合はＳ１９へ移行し、「１
１」の場合はＳ２０へ移行する。
入力データのデータ値を判別する。そして、入力データ
のデータ値が「０１」の場合はＳ１９へ移行し、「１
１」の場合はＳ２０へ移行する。
【０１１６】Ｓ１９において、Ｓ１４と同様に書き込み
動作が行われる。そして、Ｓ２１へ移行する。Ｓ２１に
おいて、ビット線プリチャージが行われる。すなわち、
各リードアンプ・ビット線バイアス回路１４において、
基準電圧生成回路２２はローカル制御回路１３の制御に
従って１．７５Ｖを生成し、電流センスアンプ２１は各
データバスＤＢ１〜ＤＢ４の内、入力データが「０１」
であったデータバスの電位を１．７５Ｖにする。その結
果、そのデータバスと接続されたビット線は１．７５Ｖ
にプリチャージされる。ここで、ビット線のプリチャー
ジ電圧（＝１．７５Ｖ）は、読み出しモードのＳ３にお
けるプリチャージ電圧（＝２．５Ｖ）とＳ７におけるプ
リチャージ電圧（＝１Ｖ）との中間値に設定される。そ
して、Ｓ２２へ移行する。
動作が行われる。そして、Ｓ２１へ移行する。Ｓ２１に
おいて、ビット線プリチャージが行われる。すなわち、
各リードアンプ・ビット線バイアス回路１４において、
基準電圧生成回路２２はローカル制御回路１３の制御に
従って１．７５Ｖを生成し、電流センスアンプ２１は各
データバスＤＢ１〜ＤＢ４の内、入力データが「０１」
であったデータバスの電位を１．７５Ｖにする。その結
果、そのデータバスと接続されたビット線は１．７５Ｖ
にプリチャージされる。ここで、ビット線のプリチャー
ジ電圧（＝１．７５Ｖ）は、読み出しモードのＳ３にお
けるプリチャージ電圧（＝２．５Ｖ）とＳ７におけるプ
リチャージ電圧（＝１Ｖ）との中間値に設定される。そ
して、Ｓ２２へ移行する。
【０１１７】Ｓ２２において、Ｓ１７と同様にベリファ
イ読み出し動作が行われる。そして、Ｓ２３へ移行す
る。Ｓ２３において、各リードアンプ・ビット線バイア
ス回路１４は、各ビット線からデータバスを介して流れ
る電流（セル電流値Ｉｄ）を検出する。そして、セル電
流値Ｉｄが零の場合は、メモリセル１０１にデータ値
「０１」の入力データが書き込まれたとして、書き込み
モードが終了される。また、セル電流値Ｉｄが零でない
場合はＳ１９へ戻り、セル電流値Ｉｄが零になるまでＳ
１９，Ｓ２１〜Ｓ２３の処理が繰り返される。
イ読み出し動作が行われる。そして、Ｓ２３へ移行す
る。Ｓ２３において、各リードアンプ・ビット線バイア
ス回路１４は、各ビット線からデータバスを介して流れ
る電流（セル電流値Ｉｄ）を検出する。そして、セル電
流値Ｉｄが零の場合は、メモリセル１０１にデータ値
「０１」の入力データが書き込まれたとして、書き込み
モードが終了される。また、セル電流値Ｉｄが零でない
場合はＳ１９へ戻り、セル電流値Ｉｄが零になるまでＳ
１９，Ｓ２１〜Ｓ２３の処理が繰り返される。
【０１１８】Ｓ２０において、Ｓ１４と同様に書き込み
動作が行われる。但し、Ｓ２０における書き込み動作
は、メモリセル１０１にデータ値「１１」の入力データ
が書き込まれるのに十分な時間だけ行われる。尚、その
書き込み動作を行う時間は、後記するように予め定めら
れている。そして、書き込みモードが終了される。
動作が行われる。但し、Ｓ２０における書き込み動作
は、メモリセル１０１にデータ値「１１」の入力データ
が書き込まれるのに十分な時間だけ行われる。尚、その
書き込み動作を行う時間は、後記するように予め定めら
れている。そして、書き込みモードが終了される。
【０１１９】このように、書き込みモードでは、まず、
入力データのデータ値を判別し、データ値が「００」の
場合は書き込み動作を行わない。次に、入力データのデ
ータ値が「１０」の場合は、従来の形態と同様の書き込
み動作を一定時間だけ行った後に、ビット線の電位を
３．２５Ｖにしてベリファイ読み出し動作を行い、セル
電流値Ｉｄが零になるまで書き込み動作とベリファイ読
み出し動作とを繰り返し行う。また、入力データのデー
タ値が「０１」の場合は、従来の形態と同様の書き込み
動作を一定時間だけ行った後に、ビット線の電位を１．
７５Ｖにしてベリファイ読み出し動作を行い、セル電流
値Ｉｄが零になるまで書き込み動作とベリファイ読み出
し動作とを繰り返し行う。また、入力データのデータ値
が「１１」の場合は、従来の形態と同様の書き込み動作
を予め定められた時間だけ行い、ベリファイ読み出し動
作を行うことなく書き込みモードを終了する。
入力データのデータ値を判別し、データ値が「００」の
場合は書き込み動作を行わない。次に、入力データのデ
ータ値が「１０」の場合は、従来の形態と同様の書き込
み動作を一定時間だけ行った後に、ビット線の電位を
３．２５Ｖにしてベリファイ読み出し動作を行い、セル
電流値Ｉｄが零になるまで書き込み動作とベリファイ読
み出し動作とを繰り返し行う。また、入力データのデー
タ値が「０１」の場合は、従来の形態と同様の書き込み
動作を一定時間だけ行った後に、ビット線の電位を１．
７５Ｖにしてベリファイ読み出し動作を行い、セル電流
値Ｉｄが零になるまで書き込み動作とベリファイ読み出
し動作とを繰り返し行う。また、入力データのデータ値
が「１１」の場合は、従来の形態と同様の書き込み動作
を予め定められた時間だけ行い、ベリファイ読み出し動
作を行うことなく書き込みモードを終了する。
【０１２０】尚、図６において、Ｓ１４とＳ１９とＳ２
０、Ｓ１６とＳ２１、Ｓ１７とＳ２２、Ｓ１８とＳ２３
はそれぞれ同期して行うこともできる。すなわち、各デ
ータバスＤＢ１〜ＤＢ４とそれぞれ接続された各ビット
線ＢＬｍ〜ＢＬｐを、それぞれの入力データに対応する
電位にプリチャージすればよい。このように、書き込み
動作の各ステージを同期化することにより、４つのセル
に同時に書き込みを行うことができ、書き込み動作の高
速化を実現できる。
０、Ｓ１６とＳ２１、Ｓ１７とＳ２２、Ｓ１８とＳ２３
はそれぞれ同期して行うこともできる。すなわち、各デ
ータバスＤＢ１〜ＤＢ４とそれぞれ接続された各ビット
線ＢＬｍ〜ＢＬｐを、それぞれの入力データに対応する
電位にプリチャージすればよい。このように、書き込み
動作の各ステージを同期化することにより、４つのセル
に同時に書き込みを行うことができ、書き込み動作の高
速化を実現できる。
【０１２１】消去状態にあるメモリセル１０１の浮遊ゲ
ートＦＧ中からは電子が引き抜かれており、浮遊ゲート
電位Ｖｆｇは２Ｖ以上になっている。そして、書き込み
動作が行われ、浮遊ゲートＦＧに電荷が蓄積されるにつ
れて、浮遊ゲート電位Ｖｆｇは低下していく。そのた
め、浮遊ゲート電位Ｖｆｇが０．５Ｖ以上２Ｖ未満にな
った時点で書き込み動作を停止すれば、メモリセル１０
１にデータ値「０１」の入力データが書き込まれたこと
になる。また、浮遊ゲート電位Ｖｆｇが−１Ｖ以上０．
５Ｖ未満になった時点で書き込み動作を停止すれば、メ
モリセル１０１にデータ値「１０」の入力データが書き
込まれたことになる。また、浮遊ゲート電位Ｖｆｇが−
１Ｖ未満になった時点で書き込み動作を停止すれば、メ
モリセル１０１にデータ値「１１」の入力データが書き
込まれたことになる。
ートＦＧ中からは電子が引き抜かれており、浮遊ゲート
電位Ｖｆｇは２Ｖ以上になっている。そして、書き込み
動作が行われ、浮遊ゲートＦＧに電荷が蓄積されるにつ
れて、浮遊ゲート電位Ｖｆｇは低下していく。そのた
め、浮遊ゲート電位Ｖｆｇが０．５Ｖ以上２Ｖ未満にな
った時点で書き込み動作を停止すれば、メモリセル１０
１にデータ値「０１」の入力データが書き込まれたこと
になる。また、浮遊ゲート電位Ｖｆｇが−１Ｖ以上０．
５Ｖ未満になった時点で書き込み動作を停止すれば、メ
モリセル１０１にデータ値「１０」の入力データが書き
込まれたことになる。また、浮遊ゲート電位Ｖｆｇが−
１Ｖ未満になった時点で書き込み動作を停止すれば、メ
モリセル１０１にデータ値「１１」の入力データが書き
込まれたことになる。
【０１２２】但し、メモリセル１０１毎の構造上のバラ
ツキにより、Ｖｆｇ−Ｉｄ特性曲線にもメモリセル１０
１毎にバラツキが生じる。しかし、Ｖｆｇ−Ｉｄ特性曲
線のバラツキは正規分布をとる。そのため、メモリセル
１０１にデータ値「０１」の入力データを書き込む場合
は、浮遊ゲート電位Ｖｆｇが０．５Ｖと２Ｖの中間値で
ある１．２５Ｖになった時点で書き込み動作を停止すれ
ば、どのメモリセル１０１に対してもデータ値「０１」
の入力データを書き込むことができる。また、メモリセ
ル１０１にデータ値「１０」の入力データを書き込む場
合は、浮遊ゲート電位Ｖｆｇが−１Ｖと０．５Ｖの中間
値である−０．２５Ｖになった時点で書き込み動作を停
止すれば、どのメモリセル１０１に対してもデータ値
「１０」の入力データを書き込むことができる。
ツキにより、Ｖｆｇ−Ｉｄ特性曲線にもメモリセル１０
１毎にバラツキが生じる。しかし、Ｖｆｇ−Ｉｄ特性曲
線のバラツキは正規分布をとる。そのため、メモリセル
１０１にデータ値「０１」の入力データを書き込む場合
は、浮遊ゲート電位Ｖｆｇが０．５Ｖと２Ｖの中間値で
ある１．２５Ｖになった時点で書き込み動作を停止すれ
ば、どのメモリセル１０１に対してもデータ値「０１」
の入力データを書き込むことができる。また、メモリセ
ル１０１にデータ値「１０」の入力データを書き込む場
合は、浮遊ゲート電位Ｖｆｇが−１Ｖと０．５Ｖの中間
値である−０．２５Ｖになった時点で書き込み動作を停
止すれば、どのメモリセル１０１に対してもデータ値
「１０」の入力データを書き込むことができる。
【０１２３】そこで、ベリファイ読み出し動作の際にビ
ット線ＢＬｍ〜ＢＬｐの電位を３．２５Ｖにすると、
２．５Ｖにした場合に比べて、浮遊ゲートＦＧの電位は
ドレインＤ（ビット線ＢＬｍ〜ＢＬｐ）からのカップリ
ングにより０．７５Ｖだけ持ち上げられる。すると、図
４に示すように、本来はセル電流値Ｉｄが零であった領
域（浮遊ゲート電位Ｖｆｇがメモリセル１０１の閾値電
圧Ｖｔｈ（＝０．５Ｖ）以下の領域）が、０．７５Ｖだ
けプラス側にシフトする。その結果、Ｖｆｇ−Ｉｄ特性
曲線上で浮遊ゲート電位Ｖｆｇが本来は−１Ｖの点Ａも
プラス側にシフトして−０．２５Ｖの点Ｄに合致し、本
来は閾値電圧Ｖｔｈと同電位の点Ｂもプラス側にシフト
して１．２５Ｖの点Ｅに合致し、本来は−０．２５Ｖの
点Ｄもプラス側にシフトして閾値電圧Ｖｔｈと同電位の
点Ｂに合致する。そのため、セル電流値Ｉｄの有無に従
って、浮遊ゲート電位Ｖｆｇが点Ａと点Ｂとの中間値で
ある点Ｄになったかどうかを判別することができる。つ
まり、メモリセル１０１にデータ値「１０」の入力デー
タが書き込まれたかどうかを判別することができる。
ット線ＢＬｍ〜ＢＬｐの電位を３．２５Ｖにすると、
２．５Ｖにした場合に比べて、浮遊ゲートＦＧの電位は
ドレインＤ（ビット線ＢＬｍ〜ＢＬｐ）からのカップリ
ングにより０．７５Ｖだけ持ち上げられる。すると、図
４に示すように、本来はセル電流値Ｉｄが零であった領
域（浮遊ゲート電位Ｖｆｇがメモリセル１０１の閾値電
圧Ｖｔｈ（＝０．５Ｖ）以下の領域）が、０．７５Ｖだ
けプラス側にシフトする。その結果、Ｖｆｇ−Ｉｄ特性
曲線上で浮遊ゲート電位Ｖｆｇが本来は−１Ｖの点Ａも
プラス側にシフトして−０．２５Ｖの点Ｄに合致し、本
来は閾値電圧Ｖｔｈと同電位の点Ｂもプラス側にシフト
して１．２５Ｖの点Ｅに合致し、本来は−０．２５Ｖの
点Ｄもプラス側にシフトして閾値電圧Ｖｔｈと同電位の
点Ｂに合致する。そのため、セル電流値Ｉｄの有無に従
って、浮遊ゲート電位Ｖｆｇが点Ａと点Ｂとの中間値で
ある点Ｄになったかどうかを判別することができる。つ
まり、メモリセル１０１にデータ値「１０」の入力デー
タが書き込まれたかどうかを判別することができる。
【０１２４】また、ベリファイ読み出し動作の際にビッ
ト線ＢＬｍ〜ＢＬｐの電位を１．７５Ｖにすると、２．
５Ｖにした場合に比べて、浮遊ゲートＦＧの電位はドレ
インＤ（ビット線ＢＬｍ〜ＢＬｐ）からのカップリング
により０．７５Ｖだけ引き下げられる。すると、図４に
示すように、本来はセル電流値Ｉｄが右肩上がりであっ
た領域（浮遊ゲート電位Ｖｆｇが閾値電圧Ｖｔｈ（＝
０．５Ｖ）以上で３．５Ｖ以下の領域）が、１．５Ｖだ
けマイナス側にシフトする。その結果、Ｖｆｇ−Ｉｄ特
性曲線上で浮遊ゲート電位Ｖｆｇが本来は閾値電圧Ｖｔ
ｈと同電位の点Ｂもマイナス側にシフトして−０．２５
Ｖの点Ｄに合致し、本来は２Ｖの点Ｃもマイナス側にシ
フトして１．２５Ｖの点Ｅに合致し、本来は１．２５Ｖ
の点Ｅもマイナス側にシフトして閾値電圧Ｖｔｈと同電
位の点Ｂに合致する。そのため、セル電流値Ｉｄの有無
に従って、浮遊ゲート電位Ｖｆｇが点Ｂと点Ｃとの中間
値である点Ｅになったかどうかを判別することができ
る。つまり、メモリセル１０１にデータ値「０１」の入
力データが書き込まれたかどうかを判別することができ
る。
ト線ＢＬｍ〜ＢＬｐの電位を１．７５Ｖにすると、２．
５Ｖにした場合に比べて、浮遊ゲートＦＧの電位はドレ
インＤ（ビット線ＢＬｍ〜ＢＬｐ）からのカップリング
により０．７５Ｖだけ引き下げられる。すると、図４に
示すように、本来はセル電流値Ｉｄが右肩上がりであっ
た領域（浮遊ゲート電位Ｖｆｇが閾値電圧Ｖｔｈ（＝
０．５Ｖ）以上で３．５Ｖ以下の領域）が、１．５Ｖだ
けマイナス側にシフトする。その結果、Ｖｆｇ−Ｉｄ特
性曲線上で浮遊ゲート電位Ｖｆｇが本来は閾値電圧Ｖｔ
ｈと同電位の点Ｂもマイナス側にシフトして−０．２５
Ｖの点Ｄに合致し、本来は２Ｖの点Ｃもマイナス側にシ
フトして１．２５Ｖの点Ｅに合致し、本来は１．２５Ｖ
の点Ｅもマイナス側にシフトして閾値電圧Ｖｔｈと同電
位の点Ｂに合致する。そのため、セル電流値Ｉｄの有無
に従って、浮遊ゲート電位Ｖｆｇが点Ｂと点Ｃとの中間
値である点Ｅになったかどうかを判別することができ
る。つまり、メモリセル１０１にデータ値「０１」の入
力データが書き込まれたかどうかを判別することができ
る。
【０１２５】ところで、浮遊ゲート電位Ｖｆｇが−１Ｖ
未満になった時点で書き込み動作を停止すれば、メモリ
セル１０１にデータ値「１１」の入力データが書き込ま
れたことになる。但し、Ｖｆｇ−Ｉｄ特性曲線のバラツ
キを考慮すると、浮遊ゲート電位Ｖｆｇが−１Ｖより十
分に低い電圧になった時点で書き込み動作を停止すれば
よい。従って、Ｖｆｇ−Ｉｄ特性曲線のバラツキを考慮
した実験により、Ｓ２０における書き込み動作の最適な
時間を定めることができる。
未満になった時点で書き込み動作を停止すれば、メモリ
セル１０１にデータ値「１１」の入力データが書き込ま
れたことになる。但し、Ｖｆｇ−Ｉｄ特性曲線のバラツ
キを考慮すると、浮遊ゲート電位Ｖｆｇが−１Ｖより十
分に低い電圧になった時点で書き込み動作を停止すれば
よい。従って、Ｖｆｇ−Ｉｄ特性曲線のバラツキを考慮
した実験により、Ｓ２０における書き込み動作の最適な
時間を定めることができる。
【０１２６】このように、本実施形態によれば以下の作
用および効果を得ることができる。 （１）浮遊ゲート電位Ｖｆｇの変化に対してセル電流値
Ｉｄが変化しない領域（浮遊ゲート電位Ｖｆｇが閾値電
圧Ｖｔｈ以下の領域）についても、複数のデータ値
（「１１」「１０」）を対応させることができる。つま
り、多値化に際して、浮遊ゲート電位Ｖｆｇの変化に対
してセル電流値Ｉｄが変化しない領域についても利用す
ることができる。そして、各データ値に対応する浮遊ゲ
ート電位Ｖｆｇの範囲を１．５Ｖと、従来の形態に比べ
て広くすることができる。
用および効果を得ることができる。 （１）浮遊ゲート電位Ｖｆｇの変化に対してセル電流値
Ｉｄが変化しない領域（浮遊ゲート電位Ｖｆｇが閾値電
圧Ｖｔｈ以下の領域）についても、複数のデータ値
（「１１」「１０」）を対応させることができる。つま
り、多値化に際して、浮遊ゲート電位Ｖｆｇの変化に対
してセル電流値Ｉｄが変化しない領域についても利用す
ることができる。そして、各データ値に対応する浮遊ゲ
ート電位Ｖｆｇの範囲を１．５Ｖと、従来の形態に比べ
て広くすることができる。
【０１２７】（２）上記（１）により、書き込み動作に
おいて、浮遊ゲート電位Ｖｆｇを正確に設定するのに十
分なマージンをとることが可能になる。その結果、誤書
き込みを確実に防止することができる。
おいて、浮遊ゲート電位Ｖｆｇを正確に設定するのに十
分なマージンをとることが可能になる。その結果、誤書
き込みを確実に防止することができる。
【０１２８】（３）読み出しモードにおいて、リードデ
ータの下位１ビットを読み出す際に、上位１ビットのデ
ータ値に応じてビット線ＢＬｍ〜ＢＬｐの電位を上昇ま
たは下降させる。それにより、Ｖｆｇ−Ｉｄ特性曲線を
プラス側またはマイナス側にシフトさせ、リードデータ
の下位１ビットのデータ値が切り替わる点を、閾値電圧
Ｖｔｈと同電位の点Ｂに合致させる。つまり、浮遊ゲー
ト電位Ｖｆｇを閾値電圧Ｖｔｈの近傍に移動させる。そ
のため、セル電流値Ｉｄの有無に従って、リードデータ
の下位１ビットのデータ値を判別することができる。
ータの下位１ビットを読み出す際に、上位１ビットのデ
ータ値に応じてビット線ＢＬｍ〜ＢＬｐの電位を上昇ま
たは下降させる。それにより、Ｖｆｇ−Ｉｄ特性曲線を
プラス側またはマイナス側にシフトさせ、リードデータ
の下位１ビットのデータ値が切り替わる点を、閾値電圧
Ｖｔｈと同電位の点Ｂに合致させる。つまり、浮遊ゲー
ト電位Ｖｆｇを閾値電圧Ｖｔｈの近傍に移動させる。そ
のため、セル電流値Ｉｄの有無に従って、リードデータ
の下位１ビットのデータ値を判別することができる。
【０１２９】（４）書き込みモードのベリファイ読み出
し動作において、入力データのデータ値に応じてビット
線ＢＬｍ〜ＢＬｐの電位を上昇または下降させる。それ
により、Ｖｆｇ−Ｉｄ特性曲線をプラス側またはマイナ
ス側にシフトさせ、入力データのデータ値に対応する浮
遊ゲート電位Ｖｆｇの範囲の中間値を、閾値電圧Ｖｔｈ
と同電位の点Ｂに合致させる。つまり、浮遊ゲート電位
Ｖｆｇを閾値電圧Ｖｔｈの近傍に移動させる。そのた
め、セル電流値Ｉｄの有無に従って、リードデータのデ
ータ値を判別することができる。
し動作において、入力データのデータ値に応じてビット
線ＢＬｍ〜ＢＬｐの電位を上昇または下降させる。それ
により、Ｖｆｇ−Ｉｄ特性曲線をプラス側またはマイナ
ス側にシフトさせ、入力データのデータ値に対応する浮
遊ゲート電位Ｖｆｇの範囲の中間値を、閾値電圧Ｖｔｈ
と同電位の点Ｂに合致させる。つまり、浮遊ゲート電位
Ｖｆｇを閾値電圧Ｖｔｈの近傍に移動させる。そのた
め、セル電流値Ｉｄの有無に従って、リードデータのデ
ータ値を判別することができる。
【０１３０】（５）上記（３）（４）により、読み出し
動作（読み出しモード時の上位下位の各ビットの読み出
し動作、書き込みモード時のベリファイ読み出し動作）
において、セル電流値Ｉｄを正確に読み出すのに十分な
マージンをとることが可能になる。その結果、誤読み出
しを確実に防止することができる。
動作（読み出しモード時の上位下位の各ビットの読み出
し動作、書き込みモード時のベリファイ読み出し動作）
において、セル電流値Ｉｄを正確に読み出すのに十分な
マージンをとることが可能になる。その結果、誤読み出
しを確実に防止することができる。
【０１３１】（６）リードアンプ・ビット線バイアス回
路１４は、セル電流値Ｉｄの有無だけを検出することに
より、リードデータの各ビットのデータ値を判別する。
それに対して、従来の形態では、セル電流値Ｉｄのレベ
ル範囲を検出することにより、リードデータの各ビット
のデータ値を判別する。ここで、電流値の有無だけを検
出するのは、電流値がどのレベル範囲にあるのか検出す
るのに比べてはるかに容易である。
路１４は、セル電流値Ｉｄの有無だけを検出することに
より、リードデータの各ビットのデータ値を判別する。
それに対して、従来の形態では、セル電流値Ｉｄのレベ
ル範囲を検出することにより、リードデータの各ビット
のデータ値を判別する。ここで、電流値の有無だけを検
出するのは、電流値がどのレベル範囲にあるのか検出す
るのに比べてはるかに容易である。
【０１３２】そのため、リードアンプ・ビット線バイア
ス回路１４におけるリードデータの検出精度は、従来の
形態に比べて低くてもよい。従って、リードアンプ・ビ
ット線バイアス回路１４の設計が容易になる上に、回路
構成を簡略化でき、チップ面積の縮小、消費電力の低減
を実現できる。
ス回路１４におけるリードデータの検出精度は、従来の
形態に比べて低くてもよい。従って、リードアンプ・ビ
ット線バイアス回路１４の設計が容易になる上に、回路
構成を簡略化でき、チップ面積の縮小、消費電力の低減
を実現できる。
【０１３３】（第２実施形態）以下、本発明をスプリッ
トゲート型のフラッシュＥＥＰＲＯＭに具体化した第２
実施形態を図面に従って説明する。尚、本実施形態の構
成において、第１実施形態と異なるのは、リードライト
アンプ２ａ〜２ｄ内のリードアンプ・ビット線バイアス
回路１４の内部構成だけである。
トゲート型のフラッシュＥＥＰＲＯＭに具体化した第２
実施形態を図面に従って説明する。尚、本実施形態の構
成において、第１実施形態と異なるのは、リードライト
アンプ２ａ〜２ｄ内のリードアンプ・ビット線バイアス
回路１４の内部構成だけである。
【０１３４】図７に、リードアンプ・ビット線バイアス
回路１４の内部構成を示す。リードアンプ・ビット線バ
イアス回路１４は、２つの電流センスアンプ２１（以
下、２１ａ，２１ｂと符号を変えて区別する）、各電圧
生成回路２２，２３、コンパレータ３１、基準セルブロ
ック回路３２、信号線ＳＩＧから構成されている。
回路１４の内部構成を示す。リードアンプ・ビット線バ
イアス回路１４は、２つの電流センスアンプ２１（以
下、２１ａ，２１ｂと符号を変えて区別する）、各電圧
生成回路２２，２３、コンパレータ３１、基準セルブロ
ック回路３２、信号線ＳＩＧから構成されている。
【０１３５】本実施形態のリードアンプ・ビット線バイ
アス回路１４において、第１実施形態のそれと異なるの
は以下の点である。 （１）電流センスアンプ２１ａを構成するオペアンプ２
６の反転入力端子には基準電圧生成回路２２の生成した
各基準電圧が印加され、その非反転入力端子はいずれか
のデータバスＤＢ１〜ＤＢ４に接続されている。
アス回路１４において、第１実施形態のそれと異なるの
は以下の点である。 （１）電流センスアンプ２１ａを構成するオペアンプ２
６の反転入力端子には基準電圧生成回路２２の生成した
各基準電圧が印加され、その非反転入力端子はいずれか
のデータバスＤＢ１〜ＤＢ４に接続されている。
【０１３６】（２）電流センスアンプ２１ｂを構成する
オペアンプ２６の反転入力端子には基準電圧生成回路２
２の生成した各基準電圧が印加され、その非反転入力端
子は信号線ＳＩＧを介して基準セルブロック回路３２に
接続されている。
オペアンプ２６の反転入力端子には基準電圧生成回路２
２の生成した各基準電圧が印加され、その非反転入力端
子は信号線ＳＩＧを介して基準セルブロック回路３２に
接続されている。
【０１３７】（３）電流センスアンプ２１ａを構成する
オペアンプ２６の出力端子はコンパレータ３１の反転入
力端子に接続され、電流センスアンプ２１ｂを構成する
オペアンプ２６の出力端子はコンパレータ３１の非反転
入力端子に接続されている。コンパレータ３１の出力端
子は、上位出力ラッチ１５およびローカル制御回路１３
に接続されている。
オペアンプ２６の出力端子はコンパレータ３１の反転入
力端子に接続され、電流センスアンプ２１ｂを構成する
オペアンプ２６の出力端子はコンパレータ３１の非反転
入力端子に接続されている。コンパレータ３１の出力端
子は、上位出力ラッチ１５およびローカル制御回路１３
に接続されている。
【０１３８】（４）基準セルブロック回路３２は、基準
電圧生成回路４１、基準セルロウデコーダ４２、基準セ
ルカラムデコーダ４３、基準セル４４から構成されてい
る。複数の基準セル４４はそれぞれ、メモリセル１０１
と同じ寸法構造で形成されている。尚、全ての基準セル
４４のソースＳは接地されている。
電圧生成回路４１、基準セルロウデコーダ４２、基準セ
ルカラムデコーダ４３、基準セル４４から構成されてい
る。複数の基準セル４４はそれぞれ、メモリセル１０１
と同じ寸法構造で形成されている。尚、全ての基準セル
４４のソースＳは接地されている。
【０１３９】基準電圧生成回路４１は、読み出しモード
時および書き込みモードにおけるベリファイ読み出し動
作時に複数の基準電圧を生成し、その各基準電圧をそれ
ぞれ各基準セル４４の浮遊ゲートＦＧに印加する。
時および書き込みモードにおけるベリファイ読み出し動
作時に複数の基準電圧を生成し、その各基準電圧をそれ
ぞれ各基準セル４４の浮遊ゲートＦＧに印加する。
【０１４０】基準セルロウデコーダ４２は、ロウデコー
ダ１２３と同期して動作し、ロウデコーダ１２３がいず
れかのワード線ＷＬａ〜ＷＬｚを選択するのと同時に、
全ての基準セル４４の制御ゲートＣＧの電位をロウデコ
ーダ１２３と同様に制御する。
ダ１２３と同期して動作し、ロウデコーダ１２３がいず
れかのワード線ＷＬａ〜ＷＬｚを選択するのと同時に、
全ての基準セル４４の制御ゲートＣＧの電位をロウデコ
ーダ１２３と同様に制御する。
【０１４１】基準セルカラムデコーダ４２は、カラムデ
コーダ１２４と同期して動作し、読み出しモードまたは
書き込みモードにおいて、いずれか１つの基準セル４４
を選択し、そのドレインＤと信号線ＳＩＧとを接続す
る。
コーダ１２４と同期して動作し、読み出しモードまたは
書き込みモードにおいて、いずれか１つの基準セル４４
を選択し、そのドレインＤと信号線ＳＩＧとを接続す
る。
【０１４２】従って、本実施形態のリードアンプ・ビッ
ト線バイアス回路１４は、以下の作用および動作を行
う。 （１）電流センスアンプ２１ａの動作については、第１
実施形態の電流センスアンプ２１と同じである。つま
り、電流センスアンプ２１ａは、ビット線ＢＬａ〜ＢＬ
ｚからカラムデコーダ１２４およびデータバスＤＢ１〜
ＤＢ４を介して流れる電流（セル電流値Ｉｄ）を検出す
る。
ト線バイアス回路１４は、以下の作用および動作を行
う。 （１）電流センスアンプ２１ａの動作については、第１
実施形態の電流センスアンプ２１と同じである。つま
り、電流センスアンプ２１ａは、ビット線ＢＬａ〜ＢＬ
ｚからカラムデコーダ１２４およびデータバスＤＢ１〜
ＤＢ４を介して流れる電流（セル電流値Ｉｄ）を検出す
る。
【０１４３】（２）読み出しモードおよび書き込みモー
ドにおけるベリファイ読み出し動作において、各基準セ
ル４４の浮遊ゲートＦＧには基準電圧生成回路４１が生
成した各基準電圧が印加される。そのため、各基準セル
４４の浮遊ゲート電位Ｖｆｇは、基準電圧生成回路４１
が生成した各基準電圧と等しくなる。
ドにおけるベリファイ読み出し動作において、各基準セ
ル４４の浮遊ゲートＦＧには基準電圧生成回路４１が生
成した各基準電圧が印加される。そのため、各基準セル
４４の浮遊ゲート電位Ｖｆｇは、基準電圧生成回路４１
が生成した各基準電圧と等しくなる。
【０１４４】（３）電流センスアンプ２１ｂは、信号線
ＳＩＧに流れる電流に対応したレベルの信号をオペアン
プ２６の出力端子から出力する。つまり、電流センスア
ンプ２１ｂは、基準セル４４から基準セルカラムデコー
ダ４３および信号線ＳＩＧを介して流れる電流のレベル
を検出する。
ＳＩＧに流れる電流に対応したレベルの信号をオペアン
プ２６の出力端子から出力する。つまり、電流センスア
ンプ２１ｂは、基準セル４４から基準セルカラムデコー
ダ４３および信号線ＳＩＧを介して流れる電流のレベル
を検出する。
【０１４５】（４）コンパレータ３１は、電流センスア
ンプ２１ｂの出力信号から電流センスアンプ２１ａの出
力信号を差し引き、その差し引いた結果に対応したレベ
ルの信号を出力端子から出力する。具体的には、データ
バスＤＢ１〜ＤＢ４に流れる電流が信号線ＳＩＧに流れ
る電流より多い場合はコンパレータ３１からＬレベルの
信号が出力され、少ない場合はコンパレータ３１からＨ
レベルの信号が出力される。
ンプ２１ｂの出力信号から電流センスアンプ２１ａの出
力信号を差し引き、その差し引いた結果に対応したレベ
ルの信号を出力端子から出力する。具体的には、データ
バスＤＢ１〜ＤＢ４に流れる電流が信号線ＳＩＧに流れ
る電流より多い場合はコンパレータ３１からＬレベルの
信号が出力され、少ない場合はコンパレータ３１からＨ
レベルの信号が出力される。
【０１４６】つまり、リードアンプ・ビット線バイアス
回路１４は、セル電流値Ｉｄのレベルと信号線ＳＩＧに
流れる電流のレベルとを比較することによってセル電流
値Ｉｄのレベルを判別し、そのセル電流値Ｉｄのレベル
に従ってリードデータのデータ値を判別する。具体的に
は、セル電流値Ｉｄが信号線ＳＩＧに流れる電流より多
い場合はリードデータのデータ値を「０」と判別し、少
ない場合はリードデータのデータ値を「１」と判別す
る。
回路１４は、セル電流値Ｉｄのレベルと信号線ＳＩＧに
流れる電流のレベルとを比較することによってセル電流
値Ｉｄのレベルを判別し、そのセル電流値Ｉｄのレベル
に従ってリードデータのデータ値を判別する。具体的に
は、セル電流値Ｉｄが信号線ＳＩＧに流れる電流より多
い場合はリードデータのデータ値を「０」と判別し、少
ない場合はリードデータのデータ値を「１」と判別す
る。
【０１４７】このように、本実施形態によれば、第１実
施形態における前記（１）〜（５）の作用および効果に
加えて、以下の作用および効果を得ることができる。 （１）読み出しモードにおいて、セル電流値Ｉｄの有無
だけでなく、セル電流値Ｉｄのレベルに従って、リード
データの下位１ビットのデータ値を判別することができ
る。
施形態における前記（１）〜（５）の作用および効果に
加えて、以下の作用および効果を得ることができる。 （１）読み出しモードにおいて、セル電流値Ｉｄの有無
だけでなく、セル電流値Ｉｄのレベルに従って、リード
データの下位１ビットのデータ値を判別することができ
る。
【０１４８】（２）書き込みモードのベリファイ読み出
し動作において、セル電流値Ｉｄの有無だけでなく、セ
ル電流値Ｉｄのレベルに従って、リードデータのデータ
値を判別することができる。 （３）上記（１）（２）により、多値化に際して、第１
実施形態の各データ値（「１１」「１０」「０１」「０
０」）を分割して利用することができる。例えば、デー
タ値「０１」において、セル電流値Ｉｄが６０μＡ未満
の領域をデータ値「０１１」、セル電流値Ｉｄが６０μ
Ａ以上の領域をデータ値「０１０」に、それぞれ対応づ
ければ、データ値「０１」を２分割して利用することが
できる。この場合には、書き込み動作において、基準セ
ル４４の浮遊ゲート電位Ｖｆｇがセル電流値Ｉｄ＝６０
μＡに対応した値になるようにする。これにより、例え
ば、各データ値をそれぞれ２分割した場合は、１個のメ
モリセル１０１に８値（＝３ビット）のデータを記憶さ
れることができる。また、各データ値をそれぞれ４分割
した場合は、１個のメモリセル１０１に１６値（＝４ビ
ット）のデータを記憶されることができる。つまり、本
実施形態は、第１実施形態と従来の形態とを併用してい
るわけである。尚、各データ値の分割数を同じにする必
要はなく、例えば、データ値「１１」を２分割、データ
値「１０」を３分割、データ値「０１」を４分割、デー
タ値「００」を０分割（つまり、分割しない）などとし
てもよい。
し動作において、セル電流値Ｉｄの有無だけでなく、セ
ル電流値Ｉｄのレベルに従って、リードデータのデータ
値を判別することができる。 （３）上記（１）（２）により、多値化に際して、第１
実施形態の各データ値（「１１」「１０」「０１」「０
０」）を分割して利用することができる。例えば、デー
タ値「０１」において、セル電流値Ｉｄが６０μＡ未満
の領域をデータ値「０１１」、セル電流値Ｉｄが６０μ
Ａ以上の領域をデータ値「０１０」に、それぞれ対応づ
ければ、データ値「０１」を２分割して利用することが
できる。この場合には、書き込み動作において、基準セ
ル４４の浮遊ゲート電位Ｖｆｇがセル電流値Ｉｄ＝６０
μＡに対応した値になるようにする。これにより、例え
ば、各データ値をそれぞれ２分割した場合は、１個のメ
モリセル１０１に８値（＝３ビット）のデータを記憶さ
れることができる。また、各データ値をそれぞれ４分割
した場合は、１個のメモリセル１０１に１６値（＝４ビ
ット）のデータを記憶されることができる。つまり、本
実施形態は、第１実施形態と従来の形態とを併用してい
るわけである。尚、各データ値の分割数を同じにする必
要はなく、例えば、データ値「１１」を２分割、データ
値「１０」を３分割、データ値「０１」を４分割、デー
タ値「００」を０分割（つまり、分割しない）などとし
てもよい。
【０１４９】（第３実施形態）以下、本発明をスタック
トゲート型のフラッシュＥＥＰＲＯＭに具体化した第３
実施形態を図面に従って説明する。尚、本実施形態にお
いて、第１実施形態および図１７〜図２０に示した従来
の形態と同じ構成部材については符号を等しくしてその
詳細な説明を省略する。
トゲート型のフラッシュＥＥＰＲＯＭに具体化した第３
実施形態を図面に従って説明する。尚、本実施形態にお
いて、第１実施形態および図１７〜図２０に示した従来
の形態と同じ構成部材については符号を等しくしてその
詳細な説明を省略する。
【０１５０】図８に、本実施形態のスタックトゲート型
メモリセル２０１を用いたフラッシュＥＥＰＲＯＭ６１
の全体構成を示す。本実施形態においては、１個のメモ
リセル２０１に４値（＝２ビット）のデータを記憶させ
ることができる。
メモリセル２０１を用いたフラッシュＥＥＰＲＯＭ６１
の全体構成を示す。本実施形態においては、１個のメモ
リセル２０１に４値（＝２ビット）のデータを記憶させ
ることができる。
【０１５１】図８において、図１に示す第１実施形態の
フラッシュＥＥＰＲＯＭ１と異なるのは以下の点であ
る。 （１）メモリセルアレイ１２２は、複数のメモリセル２
０１がマトリックス状に配置されて構成されている。
フラッシュＥＥＰＲＯＭ１と異なるのは以下の点であ
る。 （１）メモリセルアレイ１２２は、複数のメモリセル２
０１がマトリックス状に配置されて構成されている。
【０１５２】（２）列方向に配列された各メモリセル２
０１のソースＳは、共通のビット線ＢＬａ〜ＢＬｚに接
続されている。 （３）全てのメモリセル２０１のドレインＤは、共通ド
レイン線ＤＬに接続されている。共通ドレイン線ＤＬは
共通ドレイン線バイアス回路２２２に接続されている。
共通ドレイン線バイアス回路２２２は、共通ドレイン線
ＤＬの電位を図１９に示す各動作モードに対応して制御
する。共通ドレイン線バイアス回路２２２の動作はグロ
ーバル制御回路４によって制御される。
０１のソースＳは、共通のビット線ＢＬａ〜ＢＬｚに接
続されている。 （３）全てのメモリセル２０１のドレインＤは、共通ド
レイン線ＤＬに接続されている。共通ドレイン線ＤＬは
共通ドレイン線バイアス回路２２２に接続されている。
共通ドレイン線バイアス回路２２２は、共通ドレイン線
ＤＬの電位を図１９に示す各動作モードに対応して制御
する。共通ドレイン線バイアス回路２２２の動作はグロ
ーバル制御回路４によって制御される。
【０１５３】また、本実施形態において、リードライト
アンプ２ａ〜２ｄを構成するリードアンプ・ビット線バ
イアス回路１４内の各基準電圧生成回路２２は、ローカ
ル制御回路１３の制御に基づいて、後記する読み出し動
作時に各基準電圧（３Ｖ、１．５Ｖ、０Ｖ、−１．５
Ｖ、−３Ｖ）を生成する。また、書き込み電圧生成回路
２３は、ローカル制御回路１３の制御に基づいて、後記
する書き込み動作時に書き込み電圧（５Ｖ）を生成し、
その書き込み電圧をいずれかのデータバスＤＢ１〜ＤＢ
４に印加する。
アンプ２ａ〜２ｄを構成するリードアンプ・ビット線バ
イアス回路１４内の各基準電圧生成回路２２は、ローカ
ル制御回路１３の制御に基づいて、後記する読み出し動
作時に各基準電圧（３Ｖ、１．５Ｖ、０Ｖ、−１．５
Ｖ、−３Ｖ）を生成する。また、書き込み電圧生成回路
２３は、ローカル制御回路１３の制御に基づいて、後記
する書き込み動作時に書き込み電圧（５Ｖ）を生成し、
その書き込み電圧をいずれかのデータバスＤＢ１〜ＤＢ
４に印加する。
【０１５４】次に、本実施形態の各動作モード（読み出
しモード、書き込みモード）について、図９〜図１１に
従って説明する。図９に、本実施形態の各動作モードに
おける以下の特性および関係を示す。
しモード、書き込みモード）について、図９〜図１１に
従って説明する。図９に、本実施形態の各動作モードに
おける以下の特性および関係を示す。
【０１５５】（１）スタックトゲート型メモリセル２０
１の浮遊ゲートＦＧの電位Ｖｆｇとセル電流値Ｉｄの特
性。この特性については、図２０に示す従来の形態と同
じである。
１の浮遊ゲートＦＧの電位Ｖｆｇとセル電流値Ｉｄの特
性。この特性については、図２０に示す従来の形態と同
じである。
【０１５６】（２）各動作モードにおいて選択されたビ
ット線（例えば、ＢＬｍ〜ＢＬｐ）の電位と、リードデ
ータおよび入力データと、浮遊ゲート電位Ｖｆｇおよび
セル電流値Ｉｄとの関係。本実施形態では、浮遊ゲート
電位Ｖｆｇが−２Ｖ未満の領域をデータ値「１１」、−
２Ｖ以上１Ｖ未満の領域をデータ値「１０」、１Ｖ以上
４Ｖ未満の領域をデータ値「０１」、４Ｖ以上の領域を
データ値「００」に、それぞれ対応づける。
ット線（例えば、ＢＬｍ〜ＢＬｐ）の電位と、リードデ
ータおよび入力データと、浮遊ゲート電位Ｖｆｇおよび
セル電流値Ｉｄとの関係。本実施形態では、浮遊ゲート
電位Ｖｆｇが−２Ｖ未満の領域をデータ値「１１」、−
２Ｖ以上１Ｖ未満の領域をデータ値「１０」、１Ｖ以上
４Ｖ未満の領域をデータ値「０１」、４Ｖ以上の領域を
データ値「００」に、それぞれ対応づける。
【０１５７】図１０に、読み出しモードのフローチャー
トを示す。尚、図１０において、図５に示した第１実施
形態の読み出しモードのフローチャートと同じ処理につ
いてはステップ番号を等しくしてその説明を省略する。
トを示す。尚、図１０において、図５に示した第１実施
形態の読み出しモードのフローチャートと同じ処理につ
いてはステップ番号を等しくしてその説明を省略する。
【０１５８】まず、Ｓ１に続いてＳ２の処理を行った後
に、Ｓ３１へ移行する。Ｓ３１において、共通ドレイン
線バイアスが行われる。すなわち、共通ドレイン線バイ
アス回路２２２は、共通ドレイン線ＤＬを介して、全て
のメモリセル２０１のドレインＤに５Ｖを印加する。そ
して、Ｓ３２へ移行する。
に、Ｓ３１へ移行する。Ｓ３１において、共通ドレイン
線バイアスが行われる。すなわち、共通ドレイン線バイ
アス回路２２２は、共通ドレイン線ＤＬを介して、全て
のメモリセル２０１のドレインＤに５Ｖを印加する。そ
して、Ｓ３２へ移行する。
【０１５９】Ｓ３２において、ビット線プリチャージが
行われる。すなわち、各リードアンプ・ビット線バイア
ス回路１４において、基準電圧生成回路２２はローカル
制御回路１３の制御に従って０Ｖを生成し、電流センス
アンプ２１は各データバスＤＢ１〜ＤＢ４の電位を０Ｖ
にする。その結果、各データバスＤＢ１〜ＤＢ４と接続
された各ビット線ＢＬｍ〜ＢＬｐは０Ｖにプリチャージ
される。そして、Ｓ３３へ移行する。
行われる。すなわち、各リードアンプ・ビット線バイア
ス回路１４において、基準電圧生成回路２２はローカル
制御回路１３の制御に従って０Ｖを生成し、電流センス
アンプ２１は各データバスＤＢ１〜ＤＢ４の電位を０Ｖ
にする。その結果、各データバスＤＢ１〜ＤＢ４と接続
された各ビット線ＢＬｍ〜ＢＬｐは０Ｖにプリチャージ
される。そして、Ｓ３３へ移行する。
【０１６０】Ｓ３３において、ワード線ＷＬｍおよび各
ビット線ＢＬｍ〜ＢＬｐに接続されている４個のメモリ
セル２０１からリードデータの上位１ビットが読み出さ
れる。すなわち、各リードアンプ・ビット線バイアス回
路１４は、各ビット線ＢＬｍ〜ＢＬｐからデータバスＤ
Ｂ１〜ＤＢ４を介して流れる電流（セル電流値Ｉｄ）の
有無に従い、リードデータの上位１ビットのデータ値を
判別する。具体的には、セル電流値Ｉｄが零を越える場
合はリードデータの上位１ビットのデータ値を「０」と
判別し、セル電流値Ｉｄが零の場合はリードデータの上
位１ビットのデータ値を「１」と判別する。従って、リ
ードデータの上位１ビットのデータ値は、浮遊ゲート電
位Ｖｆｇがメモリセル２０１の閾値電圧Ｖｔｈ（＝１
Ｖ）未満の場合は「１」、以上の場合は「０」となる。
そのリードデータの上位１ビットは、上位出力ラッチ１
５およびローカル制御回路１３へ転送される。上位出力
ラッチ１５でラッチされたリードデータは、上位出力バ
ッファ１６ａを介して入出力パッド３ａへ転送される。
そして、Ｓ５へ移行する。
ビット線ＢＬｍ〜ＢＬｐに接続されている４個のメモリ
セル２０１からリードデータの上位１ビットが読み出さ
れる。すなわち、各リードアンプ・ビット線バイアス回
路１４は、各ビット線ＢＬｍ〜ＢＬｐからデータバスＤ
Ｂ１〜ＤＢ４を介して流れる電流（セル電流値Ｉｄ）の
有無に従い、リードデータの上位１ビットのデータ値を
判別する。具体的には、セル電流値Ｉｄが零を越える場
合はリードデータの上位１ビットのデータ値を「０」と
判別し、セル電流値Ｉｄが零の場合はリードデータの上
位１ビットのデータ値を「１」と判別する。従って、リ
ードデータの上位１ビットのデータ値は、浮遊ゲート電
位Ｖｆｇがメモリセル２０１の閾値電圧Ｖｔｈ（＝１
Ｖ）未満の場合は「１」、以上の場合は「０」となる。
そのリードデータの上位１ビットは、上位出力ラッチ１
５およびローカル制御回路１３へ転送される。上位出力
ラッチ１５でラッチされたリードデータは、上位出力バ
ッファ１６ａを介して入出力パッド３ａへ転送される。
そして、Ｓ５へ移行する。
【０１６１】Ｓ５の処理を行い、データ値が「１」の場
合はＳ３４へ移行し、「０」の場合はＳ３５へ移行す
る。Ｓ３４において、ビット線プリチャージが行われ
る。すなわち、各リードアンプ・ビット線バイアス回路
１４において、基準電圧生成回路２２はローカル制御回
路１３の制御に従って−３Ｖを生成し、電流センスアン
プ２１は各データバスＤＢ１〜ＤＢ４の内、上位ビット
が「１」であったデータバスの電位を−３Ｖにする。そ
の結果、そのデータバスと接続されたビット線は−３Ｖ
にプリチャージされる。すると、浮遊ゲートＦＧの電位
ＶｆｇはソースＳ（ビット線ＢＬｍ〜ＢＬｐ）が下がる
ため、（０Ｖ−（−３Ｖ）＝３Ｖ）だけ増加する。その
結果、浮遊ゲート電位Ｖｆｇの上昇分だけ、図９に示す
Ｖｆｇ−Ｉｄ特性曲線は実質的にプラス側へシフトす
る。そして、Ｓ３６へ移行する。
合はＳ３４へ移行し、「０」の場合はＳ３５へ移行す
る。Ｓ３４において、ビット線プリチャージが行われ
る。すなわち、各リードアンプ・ビット線バイアス回路
１４において、基準電圧生成回路２２はローカル制御回
路１３の制御に従って−３Ｖを生成し、電流センスアン
プ２１は各データバスＤＢ１〜ＤＢ４の内、上位ビット
が「１」であったデータバスの電位を−３Ｖにする。そ
の結果、そのデータバスと接続されたビット線は−３Ｖ
にプリチャージされる。すると、浮遊ゲートＦＧの電位
ＶｆｇはソースＳ（ビット線ＢＬｍ〜ＢＬｐ）が下がる
ため、（０Ｖ−（−３Ｖ）＝３Ｖ）だけ増加する。その
結果、浮遊ゲート電位Ｖｆｇの上昇分だけ、図９に示す
Ｖｆｇ−Ｉｄ特性曲線は実質的にプラス側へシフトす
る。そして、Ｓ３６へ移行する。
【０１６２】Ｓ３６において、ワード線ＷＬｍおよび各
ビット線ＢＬｍ〜ＢＬｐに接続されている４個のメモリ
セル２０１からリードデータの下位１ビットが読み出さ
れる。すなわち、Ｓ３３と同様に、各リードアンプ・ビ
ット線バイアス回路１４は、各ビット線からデータバス
を介して流れる電流（セル電流値Ｉｄ）の有無に従い、
リードデータの下位１ビットのデータ値を判別する。具
体的には、セル電流値Ｉｄが零を越える場合はリードデ
ータの下位１ビットのデータ値を「０」と判別し、セル
電流値Ｉｄが零の場合はリードデータの下位１ビットの
データ値を「１」と判別する。従って、リードデータの
下位１ビットのデータ値は、浮遊ゲート電位Ｖｆｇが閾
値電圧Ｖｔｈ（＝１Ｖ）未満の場合は「１」、以上の場
合は「０」となる。そのリードデータの下位１ビット
は、下位出力バッファ１６ｂを介して入出力パッド３ｂ
へ転送される。そして、読み出しモードが終了される。
ビット線ＢＬｍ〜ＢＬｐに接続されている４個のメモリ
セル２０１からリードデータの下位１ビットが読み出さ
れる。すなわち、Ｓ３３と同様に、各リードアンプ・ビ
ット線バイアス回路１４は、各ビット線からデータバス
を介して流れる電流（セル電流値Ｉｄ）の有無に従い、
リードデータの下位１ビットのデータ値を判別する。具
体的には、セル電流値Ｉｄが零を越える場合はリードデ
ータの下位１ビットのデータ値を「０」と判別し、セル
電流値Ｉｄが零の場合はリードデータの下位１ビットの
データ値を「１」と判別する。従って、リードデータの
下位１ビットのデータ値は、浮遊ゲート電位Ｖｆｇが閾
値電圧Ｖｔｈ（＝１Ｖ）未満の場合は「１」、以上の場
合は「０」となる。そのリードデータの下位１ビット
は、下位出力バッファ１６ｂを介して入出力パッド３ｂ
へ転送される。そして、読み出しモードが終了される。
【０１６３】Ｓ３５において、ビット線プリチャージが
行われる。すなわち、各リードアンプ・ビット線バイア
ス回路１４において、基準電圧生成回路２２はローカル
制御回路１３の制御に従って３Ｖを生成し、電流センス
アンプ２１は各データバスＤＢ１〜ＤＢ４の内、上位ビ
ットが「０」であったデータバスの電位を３Ｖにする。
その結果、そのデータバスと接続されたビット線は３Ｖ
にプリチャージされる。すると、浮遊ゲートＦＧの電位
ＶｆｇはソースＳ（ビット線ＢＬｍ〜ＢＬｐ）が上がる
ため、（−３Ｖ−０Ｖ＝−３Ｖ）だけ減少する。その結
果、浮遊ゲート電位Ｖｆｇの下降分だけ、図９に示すＶ
ｆｇ−Ｉｄ特性曲線は実質的にマイナス側へシフトす
る。そして、Ｓ３７へ移行する。
行われる。すなわち、各リードアンプ・ビット線バイア
ス回路１４において、基準電圧生成回路２２はローカル
制御回路１３の制御に従って３Ｖを生成し、電流センス
アンプ２１は各データバスＤＢ１〜ＤＢ４の内、上位ビ
ットが「０」であったデータバスの電位を３Ｖにする。
その結果、そのデータバスと接続されたビット線は３Ｖ
にプリチャージされる。すると、浮遊ゲートＦＧの電位
ＶｆｇはソースＳ（ビット線ＢＬｍ〜ＢＬｐ）が上がる
ため、（−３Ｖ−０Ｖ＝−３Ｖ）だけ減少する。その結
果、浮遊ゲート電位Ｖｆｇの下降分だけ、図９に示すＶ
ｆｇ−Ｉｄ特性曲線は実質的にマイナス側へシフトす
る。そして、Ｓ３７へ移行する。
【０１６４】Ｓ３７において、Ｓ３６と同様に、ワード
線ＷＬｍおよび各ビット線ＢＬｍ〜ＢＬｐに接続されて
いる４個のメモリセル２０１の内、上位ビットが「０」
であったメモリセルからリードデータの下位１ビットが
読み出され、下位出力バッファ１６ｂを介して入出力パ
ッド３ｂへ転送される。そして、読み出しモードが終了
される。
線ＷＬｍおよび各ビット線ＢＬｍ〜ＢＬｐに接続されて
いる４個のメモリセル２０１の内、上位ビットが「０」
であったメモリセルからリードデータの下位１ビットが
読み出され、下位出力バッファ１６ｂを介して入出力パ
ッド３ｂへ転送される。そして、読み出しモードが終了
される。
【０１６５】このように、読み出しモードでは、まず、
ビット線ＢＬｍ〜ＢＬｐの電位を０Ｖにしてリードデー
タの上位１ビットを読み出す。次に、その上位１ビット
のデータ値に応じ、データ値が「１」の場合はビット線
ＢＬｍ〜ＢＬｐの電位を−３Ｖにし、データ値が「０」
の場合はビット線ＢＬｍ〜ＢＬｐの電位を３Ｖにしてリ
ードデータの下位１ビットを読み出す。
ビット線ＢＬｍ〜ＢＬｐの電位を０Ｖにしてリードデー
タの上位１ビットを読み出す。次に、その上位１ビット
のデータ値に応じ、データ値が「１」の場合はビット線
ＢＬｍ〜ＢＬｐの電位を−３Ｖにし、データ値が「０」
の場合はビット線ＢＬｍ〜ＢＬｐの電位を３Ｖにしてリ
ードデータの下位１ビットを読み出す。
【０１６６】リードデータの下位１ビットを読み出す際
にビット線ＢＬｍ〜ＢＬｐの電位を３Ｖだけ下降させる
と、ソースＳが下がるため浮遊ゲートＦＧの電位は３Ｖ
だけ増加する。すると、図９に示すように、本来はセル
電流値Ｉｄが零であった領域（浮遊ゲート電位Ｖｆｇが
メモリセル２０１の閾値電圧Ｖｔｈ（＝１Ｖ）以下の領
域）が、３Ｖだけプラス側にシフトする。その結果、Ｖ
ｆｇ−Ｉｄ特性曲線上で浮遊ゲート電位Ｖｆｇが本来は
−２Ｖの点Ａもプラス側にシフトし、本来は閾値電圧Ｖ
ｔｈと同電位の点Ｂに合致する。そのため、セル電流値
Ｉｄの有無に従って、浮遊ゲート電位Ｖｆｇが点Ａを挟
んで低い領域と高い領域とを区別することができる。つ
まり、浮遊ゲート電位Ｖｆｇが−２Ｖ未満の領域をデー
タ値「１１」、−２Ｖ以上１Ｖ未満の領域をデータ値
「１０」に、それぞれ対応づけることができる。
にビット線ＢＬｍ〜ＢＬｐの電位を３Ｖだけ下降させる
と、ソースＳが下がるため浮遊ゲートＦＧの電位は３Ｖ
だけ増加する。すると、図９に示すように、本来はセル
電流値Ｉｄが零であった領域（浮遊ゲート電位Ｖｆｇが
メモリセル２０１の閾値電圧Ｖｔｈ（＝１Ｖ）以下の領
域）が、３Ｖだけプラス側にシフトする。その結果、Ｖ
ｆｇ−Ｉｄ特性曲線上で浮遊ゲート電位Ｖｆｇが本来は
−２Ｖの点Ａもプラス側にシフトし、本来は閾値電圧Ｖ
ｔｈと同電位の点Ｂに合致する。そのため、セル電流値
Ｉｄの有無に従って、浮遊ゲート電位Ｖｆｇが点Ａを挟
んで低い領域と高い領域とを区別することができる。つ
まり、浮遊ゲート電位Ｖｆｇが−２Ｖ未満の領域をデー
タ値「１１」、−２Ｖ以上１Ｖ未満の領域をデータ値
「１０」に、それぞれ対応づけることができる。
【０１６７】リードデータの下位１ビットを読み出す際
にビット線ＢＬｍ〜ＢＬｐの電位を３Ｖだけ上昇させる
と、ソースＳが上がるため浮遊ゲートＦＧの電位は３Ｖ
だけ減少する。すると、図９に示すように、本来はセル
電流値Ｉｄが右肩上がりであった領域（浮遊ゲート電位
Ｖｆｇが閾値電圧Ｖｔｈ（＝１Ｖ）以上の領域）が、３
Ｖだけマイナス側にシフトする。その結果、Ｖｆｇ−Ｉ
ｄ特性曲線上で浮遊ゲート電位Ｖｆｇが本来は４Ｖの点
Ｃもマイナス側にシフトし、本来は閾値電圧Ｖｔｈと同
電位の点Ｂに合致する。そのため、セル電流値Ｉｄの有
無に従って、浮遊ゲート電位Ｖｆｇが点Ｃを挟んで低い
領域と高い領域とを区別することができる。つまり、浮
遊ゲート電位Ｖｆｇが１Ｖ以上４Ｖ未満の領域をデータ
値「０１」、４Ｖ以上の領域をデータ値「００」に、そ
れぞれ対応づけることができる。
にビット線ＢＬｍ〜ＢＬｐの電位を３Ｖだけ上昇させる
と、ソースＳが上がるため浮遊ゲートＦＧの電位は３Ｖ
だけ減少する。すると、図９に示すように、本来はセル
電流値Ｉｄが右肩上がりであった領域（浮遊ゲート電位
Ｖｆｇが閾値電圧Ｖｔｈ（＝１Ｖ）以上の領域）が、３
Ｖだけマイナス側にシフトする。その結果、Ｖｆｇ−Ｉ
ｄ特性曲線上で浮遊ゲート電位Ｖｆｇが本来は４Ｖの点
Ｃもマイナス側にシフトし、本来は閾値電圧Ｖｔｈと同
電位の点Ｂに合致する。そのため、セル電流値Ｉｄの有
無に従って、浮遊ゲート電位Ｖｆｇが点Ｃを挟んで低い
領域と高い領域とを区別することができる。つまり、浮
遊ゲート電位Ｖｆｇが１Ｖ以上４Ｖ未満の領域をデータ
値「０１」、４Ｖ以上の領域をデータ値「００」に、そ
れぞれ対応づけることができる。
【０１６８】尚、図１０において、Ｓ３４とＳ３５、Ｓ
３６とＳ３７はそれぞれ同期して行っても良い。
３６とＳ３７はそれぞれ同期して行っても良い。
【０１６９】図１１に、書き込みモードのフローチャー
トを示す。尚、図１１において、図６に示した第１実施
形態の書き込みモードのフローチャートと同じ処理につ
いてはステップ番号を等しくしてその説明を省略する。
トを示す。尚、図１１において、図６に示した第１実施
形態の書き込みモードのフローチャートと同じ処理につ
いてはステップ番号を等しくしてその説明を省略する。
【０１７０】まず、書き込みモードに入る前に消去モー
ドに入り、メモリセルアレイ１２２を構成する全てのメ
モリセル２０１に対して消去動作が行われる。但し、ブ
ロック消去を行う場合は、書き込み動作の対象となる各
メモリセル２０１を含むブロックを構成するメモリセル
２０１に対してだけ消去動作が行われる。消去状態にあ
るメモリセル２０１の浮遊ゲートＦＧ中からは電子が引
き抜かれているため、データ値「００」を記憶している
のと同じ状態になる。
ドに入り、メモリセルアレイ１２２を構成する全てのメ
モリセル２０１に対して消去動作が行われる。但し、ブ
ロック消去を行う場合は、書き込み動作の対象となる各
メモリセル２０１を含むブロックを構成するメモリセル
２０１に対してだけ消去動作が行われる。消去状態にあ
るメモリセル２０１の浮遊ゲートＦＧ中からは電子が引
き抜かれているため、データ値「００」を記憶している
のと同じ状態になる。
【０１７１】そして、書き込みモードに入り、Ｓ１に続
いてＳ２の処理を行った後に、Ｓ４１へ移行する。但
し、Ｓ２において、ロウデコーダ１２３は、ロウアドレ
スに対応した１本のワード線ＷＬａ〜ＷＬｚ（例えば、
ＷＬｍ）を選択し、そのワード線ＷＬｍに１２Ｖを供給
し、それ以外のワード線ＷＬａ〜ＷＬｌ，ＷＬｎ〜ＷＬ
ｚの電位をグランドレベルにする。
いてＳ２の処理を行った後に、Ｓ４１へ移行する。但
し、Ｓ２において、ロウデコーダ１２３は、ロウアドレ
スに対応した１本のワード線ＷＬａ〜ＷＬｚ（例えば、
ＷＬｍ）を選択し、そのワード線ＷＬｍに１２Ｖを供給
し、それ以外のワード線ＷＬａ〜ＷＬｌ，ＷＬｎ〜ＷＬ
ｚの電位をグランドレベルにする。
【０１７２】Ｓ４１において、共通ドレイン線バイアス
が行われる。すなわち、共通ドレイン線バイアス回路２
２２は、共通ドレイン線ＤＬを介して、全てのメモリセ
ル２０１のドレインＤ（書き込みモードでは、ソースと
呼ばれる）をグランドレベルにする。そして、Ｓ１１へ
移行する。
が行われる。すなわち、共通ドレイン線バイアス回路２
２２は、共通ドレイン線ＤＬを介して、全てのメモリセ
ル２０１のドレインＤ（書き込みモードでは、ソースと
呼ばれる）をグランドレベルにする。そして、Ｓ１１へ
移行する。
【０１７３】Ｓ１１の処理を行った後に、Ｓ１２へ移行
する。Ｓ１２の処理を行い、データ値が「００」でない
場合はＳ１３へ移行し、「００」の場合は書き込みモー
ドが終了される。すなわち、書き込みモードに入る前に
全てのメモリセル２０１は消去状態にされ、そのデータ
値は「００」になっているため、入力データが「００」
の場合は、あえて書き込み動作を行う必要はなく、その
まま書き込みモードを終了させればよい。
する。Ｓ１２の処理を行い、データ値が「００」でない
場合はＳ１３へ移行し、「００」の場合は書き込みモー
ドが終了される。すなわち、書き込みモードに入る前に
全てのメモリセル２０１は消去状態にされ、そのデータ
値は「００」になっているため、入力データが「００」
の場合は、あえて書き込み動作を行う必要はなく、その
まま書き込みモードを終了させればよい。
【０１７４】Ｓ１３の処理を行い、データ値が「１０」
の場合はＳ４２へ移行し、「１０」でない場合はＳ１５
へ移行する。Ｓ４２において、書き込み動作が行われ
る。すなわち、各リードアンプ・ビット線バイアス回路
１４において、書き込み電圧生成回路２３はローカル制
御回路１３の制御に従って５Ｖを生成し、各データバス
ＤＢ１〜ＤＢ４の内、入力データが「１０」であったデ
ータバスの電位を５Ｖにする。その結果、そのデータバ
スと接続されたビット線は５Ｖにプリチャージされる。
すると、浮遊ゲートＦＧの電位Ｖｆｇは制御ゲートＣＧ
からのカップリングにより持ち上げられる。そのため、
ソースＳ（書き込みモードでは、ドレインと呼ばれる）
の近傍で発生したホットエレクトロンが浮遊ゲートＦＧ
へ注入されて蓄積される。尚、この書き込み動作は一定
時間（数百nsec〜数μsec ）だけ行われる。そして、Ｓ
４３へ移行する。
の場合はＳ４２へ移行し、「１０」でない場合はＳ１５
へ移行する。Ｓ４２において、書き込み動作が行われ
る。すなわち、各リードアンプ・ビット線バイアス回路
１４において、書き込み電圧生成回路２３はローカル制
御回路１３の制御に従って５Ｖを生成し、各データバス
ＤＢ１〜ＤＢ４の内、入力データが「１０」であったデ
ータバスの電位を５Ｖにする。その結果、そのデータバ
スと接続されたビット線は５Ｖにプリチャージされる。
すると、浮遊ゲートＦＧの電位Ｖｆｇは制御ゲートＣＧ
からのカップリングにより持ち上げられる。そのため、
ソースＳ（書き込みモードでは、ドレインと呼ばれる）
の近傍で発生したホットエレクトロンが浮遊ゲートＦＧ
へ注入されて蓄積される。尚、この書き込み動作は一定
時間（数百nsec〜数μsec ）だけ行われる。そして、Ｓ
４３へ移行する。
【０１７５】Ｓ４３において、ビット線プリチャージが
行われる。すなわち、各リードアンプ・ビット線バイア
ス回路１４において、基準電圧生成回路２２はローカル
制御回路１３の制御に従って−１．５Ｖを生成し、電流
センスアンプ２１は各データバスＤＢ１〜ＤＢ４の内、
入力データが「１０」であったデータバスの電位を−
１．５Ｖにする。その結果、そのデータバスと接続され
たビット線は−１．５Ｖにプリチャージされる。ここ
で、ビット線のプリチャージ電圧（＝−１．５Ｖ）は、
読み出しモードのＳ３４におけるプリチャージ電圧（＝
−３Ｖ）とＳ３２におけるプリチャージ電圧（＝０Ｖ）
との中間値に設定される。そして、Ｓ４４へ移行する。
行われる。すなわち、各リードアンプ・ビット線バイア
ス回路１４において、基準電圧生成回路２２はローカル
制御回路１３の制御に従って−１．５Ｖを生成し、電流
センスアンプ２１は各データバスＤＢ１〜ＤＢ４の内、
入力データが「１０」であったデータバスの電位を−
１．５Ｖにする。その結果、そのデータバスと接続され
たビット線は−１．５Ｖにプリチャージされる。ここ
で、ビット線のプリチャージ電圧（＝−１．５Ｖ）は、
読み出しモードのＳ３４におけるプリチャージ電圧（＝
−３Ｖ）とＳ３２におけるプリチャージ電圧（＝０Ｖ）
との中間値に設定される。そして、Ｓ４４へ移行する。
【０１７６】Ｓ４４において、ベリファイ読み出し動作
が行われる。すなわち、ワード線ＷＬｍおよび各ビット
線ＢＬｍ〜ＢＬｐに接続されている４個のメモリセル２
０１の内、入力データが「１０」であったメモリセルか
らリードデータが読み出される。そして、Ｓ４５へ移行
する。
が行われる。すなわち、ワード線ＷＬｍおよび各ビット
線ＢＬｍ〜ＢＬｐに接続されている４個のメモリセル２
０１の内、入力データが「１０」であったメモリセルか
らリードデータが読み出される。そして、Ｓ４５へ移行
する。
【０１７７】Ｓ４５において、各リードアンプ・ビット
線バイアス回路１４は、各ビット線からデータバスを介
して流れる電流（セル電流値Ｉｄ）を検出する。そし
て、セル電流値Ｉｄが零の場合は、メモリセル２０１に
データ値「１０」の入力データが書き込まれたとして、
書き込みモードが終了される。また、セル電流値Ｉｄが
零でない場合はＳ４２へ戻り、セル電流値Ｉｄが零にな
るまでＳ４２〜Ｓ４５の処理が繰り返される。
線バイアス回路１４は、各ビット線からデータバスを介
して流れる電流（セル電流値Ｉｄ）を検出する。そし
て、セル電流値Ｉｄが零の場合は、メモリセル２０１に
データ値「１０」の入力データが書き込まれたとして、
書き込みモードが終了される。また、セル電流値Ｉｄが
零でない場合はＳ４２へ戻り、セル電流値Ｉｄが零にな
るまでＳ４２〜Ｓ４５の処理が繰り返される。
【０１７８】Ｓ１５の処理を行い、データ値が「０１」
の場合はＳ４６へ移行し、「１１」の場合はＳ４７へ移
行する。Ｓ４６において、Ｓ４２と同様に書き込み動作
が行われる。そして、Ｓ４８へ移行する。
の場合はＳ４６へ移行し、「１１」の場合はＳ４７へ移
行する。Ｓ４６において、Ｓ４２と同様に書き込み動作
が行われる。そして、Ｓ４８へ移行する。
【０１７９】Ｓ４８において、ビット線プリチャージが
行われる。すなわち、各リードアンプ・ビット線バイア
ス回路１４において、基準電圧生成回路２２はローカル
制御回路１３の制御に従って１．５Ｖを生成し、電流セ
ンスアンプ２１は各データバスＤＢ１〜ＤＢ４の内、入
力データが「０１」であったデータバスの電位を１．５
Ｖにする。その結果、そのデータバスと接続されたビッ
ト線は１．５Ｖにプリチャージされる。ここで、ビット
線のプリチャージ電圧（＝１．５Ｖ）は、読み出しモー
ドのＳ３５におけるプリチャージ電圧（＝３Ｖ）とＳ３
２におけるプリチャージ電圧（＝０Ｖ）との中間値に設
定される。そして、Ｓ４９へ移行する。
行われる。すなわち、各リードアンプ・ビット線バイア
ス回路１４において、基準電圧生成回路２２はローカル
制御回路１３の制御に従って１．５Ｖを生成し、電流セ
ンスアンプ２１は各データバスＤＢ１〜ＤＢ４の内、入
力データが「０１」であったデータバスの電位を１．５
Ｖにする。その結果、そのデータバスと接続されたビッ
ト線は１．５Ｖにプリチャージされる。ここで、ビット
線のプリチャージ電圧（＝１．５Ｖ）は、読み出しモー
ドのＳ３５におけるプリチャージ電圧（＝３Ｖ）とＳ３
２におけるプリチャージ電圧（＝０Ｖ）との中間値に設
定される。そして、Ｓ４９へ移行する。
【０１８０】Ｓ４９において、Ｓ４４と同様にベリファ
イ読み出し動作が行われる。そして、Ｓ５０へ移行す
る。Ｓ５０において、各リードアンプ・ビット線バイア
ス回路１４は、各ビット線からデータバスを介して流れ
る電流（セル電流値Ｉｄ）を検出する。そして、セル電
流値Ｉｄが零の場合は、メモリセル２０１にデータ値
「０１」の入力データが書き込まれたとして、書き込み
モードが終了される。また、セル電流値Ｉｄが零でない
場合はＳ４６へ戻り、セル電流値Ｉｄが零になるまでＳ
４６，Ｓ４８〜Ｓ５０の処理が繰り返される。
イ読み出し動作が行われる。そして、Ｓ５０へ移行す
る。Ｓ５０において、各リードアンプ・ビット線バイア
ス回路１４は、各ビット線からデータバスを介して流れ
る電流（セル電流値Ｉｄ）を検出する。そして、セル電
流値Ｉｄが零の場合は、メモリセル２０１にデータ値
「０１」の入力データが書き込まれたとして、書き込み
モードが終了される。また、セル電流値Ｉｄが零でない
場合はＳ４６へ戻り、セル電流値Ｉｄが零になるまでＳ
４６，Ｓ４８〜Ｓ５０の処理が繰り返される。
【０１８１】Ｓ５０において、Ｓ４２と同様に書き込み
動作が行われる。但し、Ｓ５０における書き込み動作
は、メモリセル２０１にデータ値「１１」の入力データ
が書き込まれるのに十分な時間だけ行われる。尚、その
書き込み動作を行う時間は、後記するように予め定めら
れている。そして、書き込みモードが終了される。
動作が行われる。但し、Ｓ５０における書き込み動作
は、メモリセル２０１にデータ値「１１」の入力データ
が書き込まれるのに十分な時間だけ行われる。尚、その
書き込み動作を行う時間は、後記するように予め定めら
れている。そして、書き込みモードが終了される。
【０１８２】このように、書き込みモードでは、まず、
入力データのデータ値を判別し、データ値が「００」の
場合は書き込み動作を行わない。次に、入力データのデ
ータ値が「１０」の場合は、従来の形態と同様の書き込
み動作を一定時間だけ行った後に、ビット線の電位を−
１．５Ｖにしてベリファイ読み出し動作を行い、セル電
流値Ｉｄが零になるまで書き込み動作とベリファイ読み
出し動作とを繰り返し行う。また、入力データのデータ
値が「０１」の場合は、従来の形態と同様の書き込み動
作を一定時間だけ行った後に、ビット線の電位を１．５
Ｖにしてベリファイ読み出し動作を行い、セル電流値Ｉ
ｄが零になるまで書き込み動作とベリファイ読み出し動
作とを繰り返し行う。また、入力データのデータ値が
「１１」の場合は、従来の形態と同様の書き込み動作を
予め定められた時間だけ行い、ベリファイ読み出し動作
を行うことなく書き込みモードを終了する。
入力データのデータ値を判別し、データ値が「００」の
場合は書き込み動作を行わない。次に、入力データのデ
ータ値が「１０」の場合は、従来の形態と同様の書き込
み動作を一定時間だけ行った後に、ビット線の電位を−
１．５Ｖにしてベリファイ読み出し動作を行い、セル電
流値Ｉｄが零になるまで書き込み動作とベリファイ読み
出し動作とを繰り返し行う。また、入力データのデータ
値が「０１」の場合は、従来の形態と同様の書き込み動
作を一定時間だけ行った後に、ビット線の電位を１．５
Ｖにしてベリファイ読み出し動作を行い、セル電流値Ｉ
ｄが零になるまで書き込み動作とベリファイ読み出し動
作とを繰り返し行う。また、入力データのデータ値が
「１１」の場合は、従来の形態と同様の書き込み動作を
予め定められた時間だけ行い、ベリファイ読み出し動作
を行うことなく書き込みモードを終了する。
【０１８３】消去状態にあるメモリセル２０１の浮遊ゲ
ートＦＧ中からは電子が引き抜かれており、浮遊ゲート
電位Ｖｆｇは４Ｖ以上になっている。そして、書き込み
動作が行われ、浮遊ゲートＦＧに電荷が蓄積されるにつ
れて、浮遊ゲート電位Ｖｆｇは低下していく。そのた
め、浮遊ゲート電位Ｖｆｇが１Ｖ以上４Ｖ未満になった
時点で書き込み動作を停止すれば、メモリセル２０１に
データ値「０１」の入力データが書き込まれたことにな
る。また、浮遊ゲート電位Ｖｆｇが−２Ｖ以上１Ｖ未満
になった時点で書き込み動作を停止すれば、メモリセル
２０１にデータ値「１０」の入力データが書き込まれた
ことになる。また、浮遊ゲート電位Ｖｆｇが−２Ｖ未満
になった時点で書き込み動作を停止すれば、メモリセル
２０１にデータ値「１１」の入力データが書き込まれた
ことになる。
ートＦＧ中からは電子が引き抜かれており、浮遊ゲート
電位Ｖｆｇは４Ｖ以上になっている。そして、書き込み
動作が行われ、浮遊ゲートＦＧに電荷が蓄積されるにつ
れて、浮遊ゲート電位Ｖｆｇは低下していく。そのた
め、浮遊ゲート電位Ｖｆｇが１Ｖ以上４Ｖ未満になった
時点で書き込み動作を停止すれば、メモリセル２０１に
データ値「０１」の入力データが書き込まれたことにな
る。また、浮遊ゲート電位Ｖｆｇが−２Ｖ以上１Ｖ未満
になった時点で書き込み動作を停止すれば、メモリセル
２０１にデータ値「１０」の入力データが書き込まれた
ことになる。また、浮遊ゲート電位Ｖｆｇが−２Ｖ未満
になった時点で書き込み動作を停止すれば、メモリセル
２０１にデータ値「１１」の入力データが書き込まれた
ことになる。
【０１８４】但し、メモリセル２０１毎の構造上のバラ
ツキにより、Ｖｆｇ−Ｉｄ特性曲線にもメモリセル２０
１毎にバラツキが生じる。しかし、Ｖｆｇ−Ｉｄ特性曲
線のバラツキは正規分布をとる。そのため、メモリセル
２０１にデータ値「０１」の入力データを書き込む場合
は、浮遊ゲート電位Ｖｆｇが１Ｖと４Ｖの中間値である
２．５Ｖになった時点で書き込み動作を停止すれば、ど
のメモリセル２０１に対してもデータ値「０１」の入力
データを書き込むことができる。また、メモリセル２０
１にデータ値「１０」の入力データを書き込む場合は、
浮遊ゲート電位Ｖｆｇが−２Ｖと１Ｖの中間値である−
０．５Ｖになった時点で書き込み動作を停止すれば、ど
のメモリセル２０１に対してもデータ値「１０」の入力
データを書き込むことができる。
ツキにより、Ｖｆｇ−Ｉｄ特性曲線にもメモリセル２０
１毎にバラツキが生じる。しかし、Ｖｆｇ−Ｉｄ特性曲
線のバラツキは正規分布をとる。そのため、メモリセル
２０１にデータ値「０１」の入力データを書き込む場合
は、浮遊ゲート電位Ｖｆｇが１Ｖと４Ｖの中間値である
２．５Ｖになった時点で書き込み動作を停止すれば、ど
のメモリセル２０１に対してもデータ値「０１」の入力
データを書き込むことができる。また、メモリセル２０
１にデータ値「１０」の入力データを書き込む場合は、
浮遊ゲート電位Ｖｆｇが−２Ｖと１Ｖの中間値である−
０．５Ｖになった時点で書き込み動作を停止すれば、ど
のメモリセル２０１に対してもデータ値「１０」の入力
データを書き込むことができる。
【０１８５】そこで、ベリファイ読み出し動作の際にビ
ット線の電位を−１．５Ｖにすると、０Ｖにした場合に
比べて、浮遊ゲートＦＧの電位は１．５Ｖだけ増加す
る。すると、図９に示すように、本来はセル電流値Ｉｄ
が零であった領域（浮遊ゲート電位Ｖｆｇがメモリセル
２０１の閾値電圧Ｖｔｈ（＝１Ｖ）以下の領域）が、
１．５Ｖだけプラス側にシフトする。その結果、Ｖｆｇ
−Ｉｄ特性曲線上で浮遊ゲート電位Ｖｆｇが本来は−１
Ｖの点Ａもプラス側にシフトして−０．５Ｖの点Ｄに合
致し、本来は閾値電圧Ｖｔｈと同電位の点Ｂもプラス側
にシフトして２．５Ｖの点Ｅに合致し、本来は−０．５
Ｖの点Ｄもプラス側にシフトして閾値電圧Ｖｔｈと同電
位の点Ｂに合致する。そのため、セル電流値Ｉｄの有無
に従って、浮遊ゲート電位Ｖｆｇが点Ａと点Ｂとの中間
値である点Ｄになったかどうかを判別することができ
る。つまり、メモリセル２０１にデータ値「１０」の入
力データが書き込まれたかどうかを判別することができ
る。
ット線の電位を−１．５Ｖにすると、０Ｖにした場合に
比べて、浮遊ゲートＦＧの電位は１．５Ｖだけ増加す
る。すると、図９に示すように、本来はセル電流値Ｉｄ
が零であった領域（浮遊ゲート電位Ｖｆｇがメモリセル
２０１の閾値電圧Ｖｔｈ（＝１Ｖ）以下の領域）が、
１．５Ｖだけプラス側にシフトする。その結果、Ｖｆｇ
−Ｉｄ特性曲線上で浮遊ゲート電位Ｖｆｇが本来は−１
Ｖの点Ａもプラス側にシフトして−０．５Ｖの点Ｄに合
致し、本来は閾値電圧Ｖｔｈと同電位の点Ｂもプラス側
にシフトして２．５Ｖの点Ｅに合致し、本来は−０．５
Ｖの点Ｄもプラス側にシフトして閾値電圧Ｖｔｈと同電
位の点Ｂに合致する。そのため、セル電流値Ｉｄの有無
に従って、浮遊ゲート電位Ｖｆｇが点Ａと点Ｂとの中間
値である点Ｄになったかどうかを判別することができ
る。つまり、メモリセル２０１にデータ値「１０」の入
力データが書き込まれたかどうかを判別することができ
る。
【０１８６】また、ベリファイ読み出し動作の際にビッ
ト線の電位を１．５Ｖにすると、０Ｖにした場合に比べ
て、浮遊ゲートＦＧの電位は１．５Ｖだけ減少する。す
ると、図９に示すように、本来はセル電流値Ｉｄが右肩
上がりであった領域（浮遊ゲート電位Ｖｆｇが閾値電圧
Ｖｔｈ（＝１Ｖ）以上の領域）が、１．５Ｖだけマイナ
ス側にシフトする。その結果、Ｖｆｇ−Ｉｄ特性曲線上
で浮遊ゲート電位Ｖｆｇが本来は閾値電圧Ｖｔｈと同電
位の点Ｂもマイナス側にシフトして−０．５Ｖの点Ｄに
合致し、本来は４Ｖの点Ｃもマイナス側にシフトして
２．５Ｖの点Ｅに合致し、本来は２．５Ｖの点Ｅもマイ
ナス側にシフトして閾値電圧Ｖｔｈと同電位の点Ｂに合
致する。そのため、セル電流値Ｉｄの有無に従って、浮
遊ゲート電位Ｖｆｇが点Ｂと点Ｃとの中間値である点Ｅ
になったかどうかを判別することができる。つまり、メ
モリセル２０１にデータ値「０１」の入力データが書き
込まれたかどうかを判別することができる。
ト線の電位を１．５Ｖにすると、０Ｖにした場合に比べ
て、浮遊ゲートＦＧの電位は１．５Ｖだけ減少する。す
ると、図９に示すように、本来はセル電流値Ｉｄが右肩
上がりであった領域（浮遊ゲート電位Ｖｆｇが閾値電圧
Ｖｔｈ（＝１Ｖ）以上の領域）が、１．５Ｖだけマイナ
ス側にシフトする。その結果、Ｖｆｇ−Ｉｄ特性曲線上
で浮遊ゲート電位Ｖｆｇが本来は閾値電圧Ｖｔｈと同電
位の点Ｂもマイナス側にシフトして−０．５Ｖの点Ｄに
合致し、本来は４Ｖの点Ｃもマイナス側にシフトして
２．５Ｖの点Ｅに合致し、本来は２．５Ｖの点Ｅもマイ
ナス側にシフトして閾値電圧Ｖｔｈと同電位の点Ｂに合
致する。そのため、セル電流値Ｉｄの有無に従って、浮
遊ゲート電位Ｖｆｇが点Ｂと点Ｃとの中間値である点Ｅ
になったかどうかを判別することができる。つまり、メ
モリセル２０１にデータ値「０１」の入力データが書き
込まれたかどうかを判別することができる。
【０１８７】ところで、浮遊ゲート電位Ｖｆｇが−２Ｖ
未満になった時点で書き込み動作を停止すれば、メモリ
セル２０１にデータ値「１１」の入力データが書き込ま
れたことになる。但し、Ｖｆｇ−Ｉｄ特性曲線のバラツ
キを考慮すると、浮遊ゲート電位Ｖｆｇが−２Ｖより十
分に低い電圧になった時点で書き込み動作を停止すれば
よい。従って、Ｖｆｇ−Ｉｄ特性曲線のバラツキを考慮
した実験により、Ｓ４７における書き込み動作の最適な
時間を定めることができる。
未満になった時点で書き込み動作を停止すれば、メモリ
セル２０１にデータ値「１１」の入力データが書き込ま
れたことになる。但し、Ｖｆｇ−Ｉｄ特性曲線のバラツ
キを考慮すると、浮遊ゲート電位Ｖｆｇが−２Ｖより十
分に低い電圧になった時点で書き込み動作を停止すれば
よい。従って、Ｖｆｇ−Ｉｄ特性曲線のバラツキを考慮
した実験により、Ｓ４７における書き込み動作の最適な
時間を定めることができる。
【０１８８】尚、図６の例と同様に、図１１において
も、Ｓ４２とＳ４６とＳ４７、Ｓ４３とＳ４８、Ｓ４４
とＳ４９、Ｓ４５とＳ５０は、それぞれ同期的に行って
も良い。
も、Ｓ４２とＳ４６とＳ４７、Ｓ４３とＳ４８、Ｓ４４
とＳ４９、Ｓ４５とＳ５０は、それぞれ同期的に行って
も良い。
【０１８９】このように、本実施形態によれば，第１実
施形態と同様の作用および効果を得ることができる。
尚、上記各実施形態は以下のように変更してもよく、そ
の場合でも同様の作用および効果を得ることができる。
施形態と同様の作用および効果を得ることができる。
尚、上記各実施形態は以下のように変更してもよく、そ
の場合でも同様の作用および効果を得ることができる。
【０１９０】（１）第３実施形態と第２実施形態とを併
用する。この場合、第３実施形態においても第２実施形
態の作用および効果を得ることができる。 （２）第１〜第３実施形態において、１個のメモリセル
１０１，５２，２０１に３ビット以上のデータを記憶さ
せる。多値化が進むと、多値の各データ値に対応する浮
遊ゲート電位Ｖｆｇの範囲およびセル電流値Ｉｄの範囲
が狭くなる分だけ、マージンの確保が難しくなる。従っ
て、上記各実施形態において１個のメモリセルに３ビッ
ト以上のデータを記憶させた場合、２ビットのデータを
記憶させる場合に比べて、本発明の効果がさらに如実に
あらわれることになる。
用する。この場合、第３実施形態においても第２実施形
態の作用および効果を得ることができる。 （２）第１〜第３実施形態において、１個のメモリセル
１０１，５２，２０１に３ビット以上のデータを記憶さ
せる。多値化が進むと、多値の各データ値に対応する浮
遊ゲート電位Ｖｆｇの範囲およびセル電流値Ｉｄの範囲
が狭くなる分だけ、マージンの確保が難しくなる。従っ
て、上記各実施形態において１個のメモリセルに３ビッ
ト以上のデータを記憶させた場合、２ビットのデータを
記憶させる場合に比べて、本発明の効果がさらに如実に
あらわれることになる。
【０１９１】（３）第１〜第３実施形態では、１バイト
のデータに対して読み出し動作または書き込み動作を行
う。しかし、読み出し動作または書き込み動作を行うデ
ータのビット数は１バイトに限らず、どのようなビット
数にしてもよい。
のデータに対して読み出し動作または書き込み動作を行
う。しかし、読み出し動作または書き込み動作を行うデ
ータのビット数は１バイトに限らず、どのようなビット
数にしてもよい。
【０１９２】（４）第１実施形態または第２実施形態に
おいて、スプリットゲート型メモリセル１０１のソース
Ｓをドレインとし、ドレインＤをソースとする。以上、
各実施形態について説明したが、各実施形態から把握で
きる請求項以外の技術的思想について、以下にそれらの
効果と共に記載する。
おいて、スプリットゲート型メモリセル１０１のソース
Ｓをドレインとし、ドレインＤをソースとする。以上、
各実施形態について説明したが、各実施形態から把握で
きる請求項以外の技術的思想について、以下にそれらの
効果と共に記載する。
【０１９３】（イ）請求項１〜９のいずれか１項に記載
の不揮発性半導体メモリにおいて、前記読み出し及び書
き込み手段は、複数のリードライトアンプ（２ａ〜２
ｄ）と、各リードライトアンプに接続され、データが伝
送されるデータバス（ＤＢ１〜ＤＢ４）と、メモリセル
のドレインと接続されるビット線（ＢＬｍ〜ＢＬｐ）
と、各データバスとの接続を切り換えるカラムデコーダ
（１２４）と、リードライトアンプおよびカラムデコー
ダの動作を制御するグローバル制御回路（４）とを備え
た不揮発性半導体メモリ。
の不揮発性半導体メモリにおいて、前記読み出し及び書
き込み手段は、複数のリードライトアンプ（２ａ〜２
ｄ）と、各リードライトアンプに接続され、データが伝
送されるデータバス（ＤＢ１〜ＤＢ４）と、メモリセル
のドレインと接続されるビット線（ＢＬｍ〜ＢＬｐ）
と、各データバスとの接続を切り換えるカラムデコーダ
（１２４）と、リードライトアンプおよびカラムデコー
ダの動作を制御するグローバル制御回路（４）とを備え
た不揮発性半導体メモリ。
【０１９４】このようにすれば、読み出し及び書き込み
手段を簡単に構成することができる。 （ロ）上記（イ）において、リードライトアンプは、デ
ータバスに印加する基準電圧を生成するための基準電圧
生成回路（２２）と、データバスの電位が基準電圧生成
回路の生成した基準電位と等しくなるように制御すると
共に、データバスに流れるセル電流値に対応したレベル
の出力信号を生成することでデータ値を判別する電流セ
ンスアンプ（２１）とを備えた不揮発性半導体メモリ。
手段を簡単に構成することができる。 （ロ）上記（イ）において、リードライトアンプは、デ
ータバスに印加する基準電圧を生成するための基準電圧
生成回路（２２）と、データバスの電位が基準電圧生成
回路の生成した基準電位と等しくなるように制御すると
共に、データバスに流れるセル電流値に対応したレベル
の出力信号を生成することでデータ値を判別する電流セ
ンスアンプ（２１）とを備えた不揮発性半導体メモリ。
【０１９５】このようにすれば、リードライトアンプを
簡単に構成することができる。ところで、特開平７−２
９３８３号公報（G11C 16/04,G11C 11/56,H01L 21/824
6）には、多値レベルのデータを記憶するＲＯＭの読み
出しに際して、読み出し余裕を広げる発明が開示されて
いる。同公報には、ワード線に印加される電圧を変えな
がらデータを読み出し、その読み出し動作を数回に分け
て行うことが記載されている。
簡単に構成することができる。ところで、特開平７−２
９３８３号公報（G11C 16/04,G11C 11/56,H01L 21/824
6）には、多値レベルのデータを記憶するＲＯＭの読み
出しに際して、読み出し余裕を広げる発明が開示されて
いる。同公報には、ワード線に印加される電圧を変えな
がらデータを読み出し、その読み出し動作を数回に分け
て行うことが記載されている。
【０１９６】ところが、同公報には、本発明のようにビ
ット線に印加される電圧を変えながらデータを読み出す
ことについては一切記載されていない。同公報のよう
に、ワード線に印加される電圧を変えながらデータを読
み出す場合、１本のワード線に接続される各メモリセル
に対して、異なる多値レベルの読み出し動作を１回で済
ませることはできない。従って、読み出し動作を多値レ
ベルの数だけ分けて行う必要がある。それに対して、本
発明では、ビット線に印加される電圧を変えながらデー
タを読み出すため、１本のワード線に接続される各メモ
リセルに対して、各メモリセル毎に異なる多値レベルの
読み出し動作を１回で済ませることができる。
ット線に印加される電圧を変えながらデータを読み出す
ことについては一切記載されていない。同公報のよう
に、ワード線に印加される電圧を変えながらデータを読
み出す場合、１本のワード線に接続される各メモリセル
に対して、異なる多値レベルの読み出し動作を１回で済
ませることはできない。従って、読み出し動作を多値レ
ベルの数だけ分けて行う必要がある。それに対して、本
発明では、ビット線に印加される電圧を変えながらデー
タを読み出すため、１本のワード線に接続される各メモ
リセルに対して、各メモリセル毎に異なる多値レベルの
読み出し動作を１回で済ませることができる。
【０１９７】従って、同公報の発明は本発明とは全く異
なるものであり、本発明の作用および効果を得ることは
できない。しかも、同公報には、ＲＯＭの読み出しに関
する記載しかなされておらず、フラッシュＥＥＰＲＯＭ
の読み出し及び書き込みに適用可能であるかどうかにつ
いては一切記載されていない。
なるものであり、本発明の作用および効果を得ることは
できない。しかも、同公報には、ＲＯＭの読み出しに関
する記載しかなされておらず、フラッシュＥＥＰＲＯＭ
の読み出し及び書き込みに適用可能であるかどうかにつ
いては一切記載されていない。
【０１９８】よって、同公報の発明に基づいて本発明を
想到することは、例え同業者といえども困難であり、ま
た、本発明の作用および効果をも予測しえるものではな
い。
想到することは、例え同業者といえども困難であり、ま
た、本発明の作用および効果をも予測しえるものではな
い。
【０１９９】
【発明の効果】請求項１〜９のいずれか１項に記載の発
明によれば、メモリセルに多値のデータを記憶させ、そ
の多値データの書き込み動作および読み出し動作におい
て十分なマージンを確保することが可能な不揮発性半導
体メモリを提供することができる。
明によれば、メモリセルに多値のデータを記憶させ、そ
の多値データの書き込み動作および読み出し動作におい
て十分なマージンを確保することが可能な不揮発性半導
体メモリを提供することができる。
【０２００】請求項１〜３のいずれか１項に記載の発明
によれば、浮遊ゲート電位の範囲が最適化され、書き込
み動作におけるマージンをさらに増大させることができ
る。請求項４〜６のいずれか１項に記載の発明によれ
ば、セル電流値を正確に読み出すことが容易になり、読
み出し動作におけるマージンをさらに増大させることが
できる。
によれば、浮遊ゲート電位の範囲が最適化され、書き込
み動作におけるマージンをさらに増大させることができ
る。請求項４〜６のいずれか１項に記載の発明によれ
ば、セル電流値を正確に読み出すことが容易になり、読
み出し動作におけるマージンをさらに増大させることが
できる。
【０２０１】請求項７に記載の発明によれば、データ値
を分割することで多値化をさらに進めることができる。
請求項８または請求項９に記載の発明によれば、浮遊ゲ
ート電位の制御を簡単かつ確実に行うことができる。
を分割することで多値化をさらに進めることができる。
請求項８または請求項９に記載の発明によれば、浮遊ゲ
ート電位の制御を簡単かつ確実に行うことができる。
【図１】第１実施形態のブロック回路図。
【図２】第１〜第３実施形態の要部ブロック回路図。
【図３】第１，第３実施形態の要部ブロック回路図。
【図４】第１実施形態の動作を説明するための説明図。
【図５】第１実施形態の動作を説明するためのフローチ
ャート。
ャート。
【図６】第１実施形態の動作を説明するためのフローチ
ャート。
ャート。
【図７】第２実施形態の要部ブロック回路図。
【図８】第３実施形態のブロック回路図。
【図９】第３実施形態の動作を説明するための説明図。
【図１０】第３実施形態の動作を説明するためのフロー
チャート。
チャート。
【図１１】第３実施形態の動作を説明するためのフロー
チャート。
チャート。
【図１２】第１，第２実施形態と従来の形態で用いられ
るメモリセルの断面図。
るメモリセルの断面図。
【図１３】従来の形態のブロック回路図。
【図１４】第１，第２実施形態と従来の形態の動作を説
明するための説明図。
明するための説明図。
【図１５】従来の形態の動作を説明するための説明図。
【図１６】従来の形態の特性図。
【図１７】第３実施形態と従来の形態で用いられるメモ
リセルの断面図。
リセルの断面図。
【図１８】従来の形態のブロック回路図。
【図１９】従来の形態の動作を説明するための説明図。
【図２０】従来の形態の特性図。
２ａ〜２ｄ…読み出し及び書き込み手段を構成するリー
ドライトアンプ ４…読み出し及び書き込み手段を構成するグローバル制
御回路 １２４…読み出し及び書き込み手段を構成するカラムデ
コーダ ＤＢ１〜ＤＢ４…読み出し及び書き込み手段を構成する
データバス ５２，１０１，２０１…メモリセル Ｓ…ソース Ｄ…ドレイン ＦＧ…浮遊ゲート ＣＧ…制御ゲート ＢＬｍ〜ＢＬｐ…ビット線 Ｖｆｇ…浮遊ゲート電位 Ｉｄ…セル電流値
ドライトアンプ ４…読み出し及び書き込み手段を構成するグローバル制
御回路 １２４…読み出し及び書き込み手段を構成するカラムデ
コーダ ＤＢ１〜ＤＢ４…読み出し及び書き込み手段を構成する
データバス ５２，１０１，２０１…メモリセル Ｓ…ソース Ｄ…ドレイン ＦＧ…浮遊ゲート ＣＧ…制御ゲート ＢＬｍ〜ＢＬｐ…ビット線 Ｖｆｇ…浮遊ゲート電位 Ｉｄ…セル電流値
Claims (9)
- 【請求項１】 浮遊ゲートと制御ゲートとソースとドレ
インとチャネルとから成る各メモリセルがマトリックス
状に配置され、行方向に配列された各メモリセルの制御
ゲートが共通のワード線に接続され、列方向に配列され
た各メモリセルのドレインが共通のビット線に接続さ
れ、各メモリセルの浮遊ゲートに蓄積される電荷の量を
制御することで、各メモリセルに多値のデータを記憶さ
せ、データの読み出し時に浮遊ゲートの電位をメモリセ
ル毎に制御することで、読み出し可能な浮遊ゲート電位
の範囲を広げる読み出し及び書き込み手段を備えた不揮
発性半導体メモリであって、 前記浮遊ゲート電位の制御は、メモリセルに記憶された
データを読み出して外部へ出力する読み出しモードと、
外部から入力されたデータをメモリセルに記憶させる書
き込みモードにおける検証のための読み出し動作とで異
なり、 読み出しモードにおいて、ビット線に所定の電圧を供給
してメモリセルに記憶されたデータの上位ビットを判別
し、この上位ビットのデータ値に応じて、ビット線の電
圧を前記所定の電圧に対して上昇または下降させること
により、浮遊ゲート電位とセル電流値の特性曲線をプラ
ス側またはマイナス側にシフトさせることで、読み出し
可能な浮遊ゲート電位の範囲を所望の領域へ移動させ、 書き込みモードにおける検証のための読み出し動作にお
いて、ビット線に所定の電圧を供給してメモリセルに記
憶されたデータの上位ビットを判別し、この上位ビット
のデータ値に応じて、ビット線の電圧を前記所定の電圧
に対して上昇または下降させることにより、浮遊ゲート
電位とセル電流値の特性曲線をプラス側またはマイナス
側にシフトさせることで、読み出し可能な浮遊ゲート電
位の範囲を所望の領域へ移動させる不揮発性半導体メモ
リ。 - 【請求項２】 浮遊ゲートと制御ゲートとソースとドレ
インとチャネルとから成る各メモリセルがマトリックス
状に配置され、行方向に配列された各メモリセルの制御
ゲートが共通のワード線に接続され、列方向に配列され
た各メモリセルのドレインが共通のビット線に接続さ
れ、各メモリセルの浮遊ゲートに蓄積される電荷の量を
制御することで、各メモリセルに多値のデータを記憶さ
せ、データの読み出し時に浮遊ゲートの電位をメモリセ
ル毎に制御することで、読み出し 可能な浮遊ゲート電位
の範囲を広げる読み出し及び書き込み手段を備えた不揮
発性半導体メモリであって、 前記浮遊ゲート電位の制御は、メモリセルに記憶された
データを読み出して外部へ出力する読み出しモードにお
いて、ビット線に所定の電圧を供給してメモリセルに記
憶されたデータの上位ビットを判別し、この上位ビット
のデータ値に応じて、ビット線の電圧を前記所定の電圧
に対して上昇または下降させることにより、浮遊ゲート
電位とセル電流値の特性曲線をプラス側またはマイナス
側にシフトさせることで、読み出し可能な浮遊ゲート電
位の範囲を所望の領域へ移動させる不揮発性半導体メモ
リ。 - 【請求項３】 浮遊ゲートと制御ゲートとソースとドレ
インとチャネルとから成る各メモリセルがマトリックス
状に配置され、行方向に配列された各メモリセルの制御
ゲートが共通のワード線に接続され、列方向に配列され
た各メモリセルのドレインが共通のビット線に接続さ
れ、各メモリセルの浮遊ゲートに蓄積される電荷の量を
制御することで、各メモリセルに多値のデータを記憶さ
せ、データの読み出し時に浮遊ゲートの電位をメモリセ
ル毎に制御することで、読み出し可能な浮遊ゲート電位
の範囲を広げる読み出し及び書き込み手段を備えた不揮
発性半導体メモリであって、 前記浮遊ゲート電位の制御は、外部から入力されたデー
タをメモリセルに記憶させる書き込みモードにおける検
証のための読み出し動作において、ビット線に所定の電
圧を供給してメモリセルに記憶されたデータの上位ビッ
トを判別し、この上位ビットのデータ値に応じて、ビッ
ト線の電圧を前記所定の電圧に対して上昇または下降さ
せることにより、浮遊ゲート電位とセル電流値の特性曲
線をプラス側またはマイナス側にシフトさせることで、
読み出し可能な浮遊ゲート電位の範囲を所望の領域へ移
動させる不揮発性半導体メモリ。 - 【請求項４】 請求項１に記載の不揮発性半導体メモリ
において、 前記読み出しモードにおいて、浮遊ゲート電位とセル電
流値の特性曲線をプラス側またはマイナス側にシフトさ
せ、下位ビットのデータ値が切り替わる点を、メモリセ
ルの閾値電圧と同電位の点に合致させることで、セル電
流値の有無に従って下位ビットのデータ値を判別可能に
し、 前記書き込みモードにおける検証のための読み出し動作
において、浮遊ゲート電位とセル電流値の特性曲線をプ
ラス側またはマイナス側にシフトさせ、データ値に対応
する浮遊ゲート電位の範囲の中間値を、閾値電圧と同電
位の点に合致させることで、セル電流値の有無に従って
データ値を判別可能にする不揮発性半導体メモリ。 - 【請求項５】 請求項２に記載の不揮発性半導体メモリ
において、 前記読み出しモードにおいて、浮遊ゲート電位とセル電
流値の特性曲線をプラス側またはマイナス側にシフトさ
せ、下位ビットのデータ値が切り替わる点を、メモリセ
ルの閾値電圧と同電位の点に合致させることで、セル電
流値の有無に従って下位ビットのデータ値を判別可能に
する不揮発性半導体メモリ。 - 【請求項６】 請求項３に記載の不揮発性半導体メモリ
において、 前記書き込みモードにおける検証のための読み出し動作
において、浮遊ゲート電位とセル電流値の特性曲線をプ
ラス側またはマイナス側にシフトさせ、データ値に対応
する浮遊ゲート電位の範囲の中間値を、閾値電圧と同電
位の点に合致させることで、セル電流値の有無に従って
データ値を判別可能にする不揮発性半導体メモリ。 - 【請求項７】 請求項１〜６のいずれか１項に記載の不
揮発性半導体メモリにおいて、セル電流値の有無に加
え、セル電流値のレベル範囲に従ってデータ値を判別す
る不揮発性半導体メモリ。 - 【請求項８】 請求項１〜７のいずれか１項に記載の不
揮発性半導体メモリにおいて、 前記メモリセルはスプリットゲート型であり、ドレイン
またはソースと浮遊ゲートとの間の容量を介したカップ
リングによって前記浮遊ゲート電位の制御を行う不揮発
性半導体メモリ。 - 【請求項９】 請求項１〜７のいずれか１項に記載の不
揮発性半導体メモリにおいて、 前記メモリセルはスタックトゲート型であり、ソースま
たはドレインの電位を制御することによってメモリセル
毎に前記浮遊ゲート電位の制御を行う不揮発性半導体メ
モリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04111297A JP3454661B2 (ja) | 1996-02-26 | 1997-02-25 | 不揮発性半導体メモリ |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8-38247 | 1996-02-26 | ||
| JP3824796 | 1996-02-26 | ||
| JP04111297A JP3454661B2 (ja) | 1996-02-26 | 1997-02-25 | 不揮発性半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09293382A JPH09293382A (ja) | 1997-11-11 |
| JP3454661B2 true JP3454661B2 (ja) | 2003-10-06 |
Family
ID=26377456
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04111297A Expired - Fee Related JP3454661B2 (ja) | 1996-02-26 | 1997-02-25 | 不揮発性半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3454661B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6205073B1 (en) * | 2000-03-31 | 2001-03-20 | Motorola, Inc. | Current conveyor and method for readout of MTJ memories |
| WO2008007416A1 (fr) * | 2006-07-10 | 2008-01-17 | Panasonic Corporation | Circuit de mesure de courant ou de tension, circuit de détection, mémoire non volatile à semiconducteur et amplificateur différentiel |
-
1997
- 1997-02-25 JP JP04111297A patent/JP3454661B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09293382A (ja) | 1997-11-11 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |