JPH02260455A - 電気的に消去及びプログラム可能な半導体メモリ装置及びその消去方法及びそのプログラム方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は電気的に消去及びプログラム可能な半導体メモ
リ装置及びこの装置の消去方法とプログラム方法、特に
消去及びプログラム動作中にメモリセルの撹乱なしにデ
ータを消去及びプログラムすることができる読出し専用
メモリ（以下ＥＥＦＲＯＭ）装置及びこの装置における
消去方法及びプログラム方法に係かるものである。

［従来の技術］ ＥＥＦＲＯＭは、回路上で電気的にデータを消去するこ
とができると共に、再びプログラムすることができるプ
ログラム可能な読出し専用メモリである。ＥＥＰＲＯ・
Ｍの基本的なメモリ素子としては種々の技術があるが、
一番広（使用されているＥＥＦＲＯＭのメモリ素子は、
紫外線消去型のＥＰＲＯＭのフローティングゲートトラ
ンジスタから開発されたフローティングゲートトンネル
オキサイド（以下ＦＬＯＴＯＸ）を持つフローティング
ゲートトランジスタであルウソノようなＦＬＯＴＯＸ−
ＥＥＰＲＯＭ（Ｆ）フローティングゲートトランジスタ
は、約１００人のトンネルオキサイドを通してドレイン
からフローティングゲート及びフローティングゲートか
らドレインに電子がトンネリングするのを利用すること
によって、電気的なプログラム及び消去ができるメモリ
素子である（米国特許番号第４２０３１５８号を見よ）
。

しかし、ＦＬＯＴＯＸ型のトランジスタが実際にＥＥＦ
ＲＯＭメモリセルアレイにおいて使用される場合、一つ
のＥＥＰＲＯＭセル、即ち１ビツトのセルは一つのＦＬ
ＯＴＯＸ型のトランジスタのみではメモリの機能を十分
に遂行することができず、選択トランジスタと呼ばれる
別のトランジスタが要求される。もし、ＥＥＦＲＯＭセ
ル毎に一つの選択トランジスタを使用しないとすると、
一つのドレイン上に印加される高電圧は同一のビットラ
イン（又は列ライン）上にある他のセルのドレイン上に
も加えられ、その結果選択されないセルをも消去する結
果を招来する。

これをセル間の撹乱と呼ぶ、従って、ＦＬＯＴＯＸ型の
ＥＥＰＲＯＭ装置は、１ビット当り二つのトランジスタ
を必要とするばかりでなく、フローティングゲートトラ
ンジスタ内にトンネルング傾城を更に必要とするので、
あまりにも多くのチップ面積を専有し、高密度メモリに
適用するには適当でない。

そのような欠点を解決するために、ビット当り一つのト
ランジスタを使用し、全てのメモリセルの内容を同時に
消去することがで餘るフラッシュＥＥＦＲＯＭセルが開
発されて来た。そのようなセルの基本的な構造は、従来
のＥＦＲＯＭの２重ポリシリコンフローティングゲート
トランジスタの構造と類似である。しかし、両者の基本
的な差異は、フラッシュＥＥＦＲＯＭセルはソース又は
ドレイン領域とフローティングゲートの縁が薄いゲート
酸化膜を通じてオーバラップしているという点である。

そのような構造のフラッシュＥＥＦＲＯＭセルを使用し
たメモリセルアレイが米国特許番号１Ｋ４６９１３７８
７号に開示されている。この特許のメモリセルは、上記
オーバラップ領域を通じたフローティングゲートからソ
ース領域への電子のフォラ−・ノードヘイム（Ｆｏｗｌ
ｅｒ−Ｎｏｒｄｈｅｉｇ＋：Ｆ−Ｎ）トンネリングによ
って消去され、チャンネル領域からフローティングゲー
トへのホットエレクトロン注入（Ｈｏｔ　Ｅｌｅｃｔｒ
ｏｎ　Ｉｎｊｅｃｔｉｏｎ）によってプログラムされる
。又、この特許のメモリセルアレイで、各々の行にある
セルの制御ゲートは各々の対応するワードライン（又は
Ｘライン）に接続されており、各々の列にあるセルのド
レインは対応するビットライン（又Ｇｅｔ：　Ｙライン
）に接続されていて、各セルのソースは一つの共通ソー
スラインに接続されている。このようなメモリセルアレ
イにおいて、セルの消去動作は共通１ノースラインに高
電圧を印加して全で０ワー！ごラインを接地することに
より達成されるので、チップ全体のメモリセルが同時に
消去されるという制限があるゆ又、セルのプログラムは
ホットエレクトロンを発生するために上記セルのドレイ
ンに高電圧を印加すことにより達成されるので、大きな
ドレイン電流を流す必要がある。従って、チップの外部
からプログラムするために大きな電流容量を持った高電
圧電源が別途に要求される。

フラッシュＥＥＦＲＯＭの他の従来の技術は、１９８８
年のＶＬＳＩ回路のシンポジュームの技術論文のダイジ
エスト（１９８８ＳＹＭＰＯ５ＩＵＭ　０ＮＶＬＳＩ　
　ＣＩＲＣＵＩＴＳ、　　ＤＩＧＥＳＴ　　ＯＦ　　Ｔ
ＥＣＨＮｆｆＶＡＬ　　ＰＡＰＥＲ５）／／）ベージ３
３へ・３４に開示されたＮ　、Ａ　Ｎ　Ｄ構造を持つＥ
ＥＰＲＯＭセルである。

上記論文に開示された技術と関連させて第ｉ図を参照す
ると、ビットライン（又は列ライン）ＢＬ、、ＢＬ２の
各々と接地との間に接続された複数のメモリストリング
Ｍ　Ｓ　ｌｌ””　Ｍ　Ｓ　２２が行と列とに配列さね
たフラッシュビニ　Ｅ　Ｐ　Ｆｔ　ＯＭのメモリセルア
レイ１００等備回路図が図示され゛〔いる、各々のメモ
リストリング（又はＮＡＮＤセル）は、ストリング選択
トランジスタＳＴ、８ビツトのメモリセルＭＣ，〜Ｍ　
Ｃ６及び接地選択ｔ・ラレンスタＧＴのドレイン・ソー
ス通路が直列接続されて、対応するビットラインと接地
との間に接続されている。ストリング選択ラーｆンＳＳ
Ｌ。

とワードラインのｗＬ１〜ＷＬｍａと接地選択ラインＧ
ＳＬｋとは、各々第に行にあるメモリストリングＭＳ１
〜Ｍ　Ｓ　、、内にある選択トランジスタＳＴのゲート
とメモリセルＭＣ，〜ＭＣ，の制御ゲートと接地選択ト
ランジスタＧＴのゲートとに接続されている（ｋは正の
整数である）。

上記メモリセルＭＣ，〜ＭＣ，の各々は全て同一構造を
持っている。その構造は、前述したフラッシュＥＥＦＲ
ＯＭセルの構造のように、公知の２重ポリシリコンゲー
ト技術によって製作される。フローティングゲートの縁
はドレインの縁と１００人のゲート・酸化膜を介してオ
ーバラップされており、フローティングゲートと制御’
ｒ’−トドｃｔ各々第１及び第２ポリシリコン層で構成
されている。フローティングゲートと制御ゲートとの間
の酸化膜の厚さは約２５０人である。

上記論文の説明に関連して、メモリセルの消去プログラ
ム及び読出し動作が説明される。

各々のメモリセルの消去動作は、チャンネルからフロー
ティングゲートへの電子のＦ−Ｎ　トンネリングによつ
゛Ｃ達成される。例えば、第１行にあるメ（リストリン
グＭＳ、、とＭ　Ｓ　、２内の全体のメモリセルＭＣ，
〜ＭＣ，１を消去するためには、ストリング選択ライン
ＳＳＬ、と接地選択ラインＧ　Ｓ　Ｌ　ｒ　に５ボルト
を印加することによって、ストリング選択トランジスタ
ＳＴと接地選択トランジスタＧＴをＯＮさせたのち、ワ
ードラインＷ　Ｌ、　、　、　−Ｗ　Ｌ　Ｉｍの全てに
１３ボルトが印加され、ビットラインＢＬｉ、ＢＬ、に
０ボルトが印加される。この時、メモリストリングＭＳ
口とＭＳ１２内のメモリセルＭＣ，〜ＭＣ，の各々は、
電子がフローディングゲートに吸入されることによって
消去され、正（十ンのしきい電圧（Ｖい＝０．５〜２ボ
ルト）を持つエンハンスメントトランジスタとなる。

一方、プログラム動作は、フローティングゲートからド
レインへの電子のトンネリングによって選択されたビッ
ト毎に行われる０例えば、メモリストリングＭ　Ｓ　、
、内のメモリセルＭＣ４を選択的にプログラムするため
には、ストリング選択ライン５ＳＬＩと接地選択ライン
ＧＳＬ、に各々２０ボルトと０ボルトを印加して、スト
リング選択トランジスタＳＴと接地選択トランジスタＧ
ＴをそれぞれＯＮとＯＦＦにしたのち、選択されたビッ
トラインＢＬｌと上記選択されたビットラインＢ　Ｌ　
ｒと選択されたワードラインＷ　Ｌ　＋　４との間にあ
る非選択のワードラインＷＬ、〜ＷＬＩ３に２０ボルト
を印加し、選択されたワードラインＷ　Ｌ　１４と非選
択のワードラインＷ　Ｌ　ｌａ−Ｗ　Ｌ　Ｉａに０ボル
トを印加する。この時、ビットラインＢ　Ｌ　ｌ上の高
電圧がメモリストリングＭ　Ｓ　ＩＩの非選択メモリセ
ルＭＣ，−ＭＣ，を通して選択メモリセルＭＣ４のドレ
インに伝達され、上記セルＭＣ４のドレインとフローテ
ィングゲートとの間の電圧差によってフローティングゲ
ート内の電子はオーバラップ領域を通じてドレインに抜
は出す、その結果、上記メモリセルＭＣ４はプログラム
されて、負（−）のしきい電圧（Ｖ　ｔｐ”　−２〜−
５ボルト）を持つデプレッショントランジスタになる。

メモリストリングＭ　Ｓ　ＩＩ内にあるメモリセルＭ　
Ｃａの読出しは、ワードラインＷＬＩ４を接地とし、ス
トリング及び接地選択ライン５ＳＬＩとＧＳＬ、及び非
選択ワードラインＷＬＩＩ〜ＷＬ、ＳとＷ　Ｌ　＋ｓ〜
Ｗ　Ｌ　＊ａに電源電圧Ｖｃｃ（−５ボルト）を印加す
ることによって達成される。もし、上記メそリセルＭ　
Ｃａがプログラムされたセルであったら、上記メモリセ
ルＭＣ４の導通によってビットラインＢＬＩに電流が流
れる。一方、メモリセルＭ　Ｃａが消去されたセルであ
ったら、上記メモリセルＭ　ＣａのａＶＶによってビッ
トラインＢＬ、には電流が流れない。感知増幅器はビッ
トＢＬｌ上の電流を感知することによって読出すことが
できる。

前述したメモリストリングは８ビット当り２個の選択ト
ランジスタを持ち、ビットラインと一つの接続孔を通じ
て接続されるため、高密度メモリに適用される。又、上
記メモリストリングは電子のＦ−Ｎ）ンネリングによっ
て消去及びプログラムを可能なので、これらの動作中の
電流消費が非常に少ない、したがって、単一電源（５ボ
ルト電源）により高電圧パルス発生器を使用してチップ
内部で消去及びプログラムに必要な高電圧パルスを発生
することができる利点を持っている。

［発明が解決しようとしている課題］ しかしながら、上記のＮＡＮＤセルは次のような問題点
を持っている。

第１に、プログラム中に起こる選択されない他のメモリ
セルの撹乱である０例えば、メモリストリングＭＳ！、
のメモリセルＭＣ４をプログラムすると仮定した場合、
ビットラインＢＬ、に印加されたプログラム電圧（２０
ボルト）を上記メモリセルＭＣ４のドレインに伝達する
ためには、消去に要求される電圧（１３ボルト）より高
いバス電圧（２０ボルト）がワードラインＷＬＩｍＮＷ
ＬＩ！に印加される。従って、上記ワードライン単位目
〜ＷＬ１３と接続された他のビットラインにあるプログ
ラムされたメモリセル、例えばメモリストリングＭ　Ｓ
　ＩｚのメモリセルＭＣ，〜ＭＣ３が自動的に消去され
ることがある。それ故、メモリアレイのワードライン単
位（ページ）の消去及びプログラムが不可能になり、プ
ログラムは一番下にあるセルから上にあるセルに順次プ
ログラムしなければならない制約を持っている。

第２の問題は、メモリセルの過剰消去、即ち消去された
セルのしきい電圧の増加である。

プログラム動作中の消去に必要な電圧（１３ボルト）よ
りずっと高いバス電圧（２０ボルト）が、選択されたワ
ードラインの上にあるワードライン（以下“パスワード
ライン“と称する）、例えばメモリストリングＭＳ口の
ＭＣ４が選択された場合にはワードラインＷＬ、〜ＷＬ
＊ｓに印加されるため、メモリセルの過゛剰消去が上記
パスワードラインの非選択メモリセルで発生する、又、
消去及びプログラムの反復時に高い消去電圧がｉｌ続し
て消去状態にあるメモリセルに印加される時も、過剰消
去が発生する。このように、一つのメモリストリング内
に過剰消去されたセルが存在することは、上記メモリス
トリング内にあるプログラムされたセルの続出速度を遅
くしたり、又甚だしい場合には読出エラーを発生させた
りする。

第３の問題は、過剰プログラムによるセルの撹乱である
。プログラム中に選択されたメモリセルの次に接続され
たメモリセルのワードラインが接地されているので、上
記選択されたメモリセルが過剰プログラムされると、高
いプログラム電圧（２０ボルト）が上記選択されたメそ
リセルのドレイン・ソース通路を通じて次のメモリセル
のドレインに伝達され、そのメモリセルが望ましくない
ようにプログラムされることがある。

したがって、本発明の目的は、高密度用の不揮発性記憶
素子において、ワードライン単位の消去及びプログラム
が可能なＮ　Ａ　Ｎ　Ｄセル及びその周辺回路を提供す
ることにある。

本発明の他の目的は、他のセルの撹乱なしに信頼度の高
いプログラム及び消去動作をする高集積ＮＡＮＤ型ＥＥ
ＦＲＯＭ装置を提供することにある。

本発明の他の目的は、反復的ｔｔプログラム及び消去動
作中の過剰消去及び過剰プログラムを防止することがで
きるＥＥＦＲＯＭ装置及びその消去方法及びプログラム
方法を提供することにある。

本発明の更に他の目的は、低いプログラム電圧を使用す
ることによって、絶縁の負担なしにセルの大きさを減ら
すことができるＥＥＰＲＯＭ装置を提供することにある
。

［課題を解決するための手段］ この課題を解決するために、本発明のメモリセルは、複
数のビットライン列と、行及び列に配列されて前記各ビ
ットラインと接地との間にそれぞれ接続された複数のメ
モリストリングであって、各々が対応するビットライン
と接地との間に接続された複数のメモリセルを有する複
数のメモリストリングから成るメモリセルアレイを含ん
だ電気的に消去及びプログラム可能な半導体メモリ装置
のメモリセルであって、 第１導電型の半導体基板と、該半導体基板の表面に相互
に離隔して配置された第２導電型のドレイン及びソース
領域と、該ドレイン領域どソース領域との間の前記基板
の表面にある第２導電型のチャンネル領域と、前記ドレ
イン領域の一部分と該チャンネル領域との上に形成され
たｉｉ絶縁層と、前記第１絶縁層上に形成され、前記ド
レイン領域の一部分とオーバーラツプする第１導電層と
、前記第１導電層上に形成された第２絶縁層゛と、前記
第２絶縁層上に形成されたｉ２導電層どを備える。

ここで、前記半導体基板は、第２導電型の半導体基板１
に形成されたウェル領域である。

又、前記第１及び第２導電層の各々は、多結晶シリコン
である。

又、前記チャンネル領域は、しきい電圧が−１から一５
ボルトのＮ型チャンネル領域である。

本発明の電気的に消去及びプログラム可能な半導体メモ
リ装置は、別状に配列された複数のビットラインＢＬ１
〜ＢＬｌと、各々が各ドレイン・ソース通路で直列に接
続されたストリング選択トランジスタと複数のフローテ
ィングゲートトランジスタと接地選択トランジスタとを
持ち、行と列とに配列された複数のメモリストリングＭ
Ｓ目〜ＭＳ、ａと、同一の列にある各メモリストリング
内のストリング選択トランジスタのドレインと接地選択
トランジスタのソースとが各々対応する列のビットライ
ンと接地とに接続されて、同一行にある各メモリストリ
ング内のスト・・リング選択トランジスタのゲートとフ
ローティングゲートトランジスタの各制御ゲートと接地
選択トランジスタのゲートとが各々ストリング選択ライ
ンとワードラインと接地選択ラインとに接続されたメモ
リセルアレイ１０と、各行のメモリストリングからの前
記ストリング選択ラインとワードラインと接地選択ライ
ンとに接続されて、消去とプログラムと読出しとの各動
作に対応して、入力アドレスにより特定された一つの行
にあるメモリストリングから伸びる選択されたワードラ
インと非選択のワードライン及びストリングと接地選択
ラインに所定の電圧を印加する行選択回路６０と、前記
各ビットラインと接続されて、プログラム動作中にプリ
チャージ信号に応答して各ビットラインに消去防止電圧
をプリチャージするプリチャージ回路５０と、前記ビッ
トラインとデータライン５７との間に接続されて、プロ
グラム動作及び読出し中には入力アドレスにより選択さ
れたビットラインを前記データラインに電気的に連結し
、消去動作中にはの全てのビットラインを前記データラ
インに連結する列選択手段７０と、前記データラインと
接続されて、消去動作中に消去信号に応答して全てのビ
ットラインを接地する接地選択回路３５と、前記データ
ラインと接続されて、プログラム動作中に前記選択され
たビットラインに入力データに応答してプログラム電圧
又は消去防止電圧を提供するプログラム制御手段９０と
を備える。

ここで、前記プログラム制御手段９０は、入力データと
プリチャージ信号とに応答して第１論理信号と第２論理
信号とを提供するゲート９４と、前記データライン５フ
とプログラム電圧Ｖ２１．との間にドレイン・ソース通
路が接続された第１トランジスタ９１と、前記データラ
イン５７と消去防止電圧ｖ、轟との間にドレイン・ソー
ス通路が接続された第２トランジスタ９２と、前記ゲー
ト９４と第１トランジスタ９１のゲートとの間に接続さ
れ、前記第１論理信号に応答して前記第１トランジスタ
９１を導通する高電圧スイッチ回路１１０と、前記ゲー
ト３４と前記第２トランジスタのゲートとの間に接続さ
れ、前記第２論理信号とプリチャージ信号とに応答して
前記第２トランジスタを導通するＡＮＤゲート１００と
を備える。

又、メモリセルアレイ１０内にある前記各フローティン
グゲートトランジスタは、ほぼ−１から一５ボルトの初
期しきい電圧を持つＮチャンネルＭＯＳトランジスタで
ある。

そして、消去動作中には、前記選択されたワードライン
に消去電圧を印加し、前記ストリング選択ラインと前記
非選択のワードラインとにこれらと接続されたトランジ
スタを導通するために導通電圧を印加し、接地選択ライ
ンに接地電圧を印加し、プログラム動作中には、前記選
択されたワードラインに接地電圧を印加し、前記ストリ
ング選択ラインと選択されたワードラインとの間の非選
択のワードラインと前記ストリング選択ラインとに、こ
れらと接続されたトランジスタを導通するために前記消
去電圧より低く前記プログラム電圧より高いバス電圧を
印加し、前記選択されたワードラインと接地選択ライン
との間の非選択のワードラインに導通電圧を印加し、前
記接地選択ラインに接地電圧を印加し、読出し動作中に
は、前記選択されたワードラインに接地電圧を印加し、
ストリング及び接地選択ラインと全ての非選択のワード
ラインに導通電圧を印加する。

又、前記メモリセルアレイ１０は、Ｎ型半導体基板上に
形成されたＰ型ウェル領域に配置される。

又、バックバイアス発生器２０’Ｏが前記Ｐ型ウェル領
域に接続され、前記Ｐ型ウェル領域に負のバイアス電圧
を提供する。

又、前記バックバイアス発生器２００は、読出し動作時
にバックバイアス電圧を発生するチャージポンプ回路２
１０と、前記バックバイアス電圧を一定に調節するバッ
クバイアス調節回路２２０と、消去及びプログラム動作
時に、前記バックバイアス電圧の発生を禁止するバック
バイアスディスチャージ回路２３０とを備える。

又、前記消去電圧は約１８ボルトであり、前記導通電圧
は約４ボルトであり、前記バス電圧は約１５ボルトであ
り、前記プログラム電圧は約１３ボルトである。

本発明の電気的に消去及びプログラム可能な半導体メモ
リ装置は、別状に配列された複数のビットラインＢＬ＋
Ｐ−ＢＬｉ　と、各々が各ドレイン・ソース通路を直列
に接続するストリング選択トランジスタと複数のフロー
ティングゲートトランジスタと接地選択トランジスタと
を持っており、行と列とに配列された複数のメモリスト
リングＭＳ＋ｔ〜ＭＳ、、と、同一列にある各メモリス
トリング内のストリング選択トランジスタのドレインと
接地選択トランジスタのソースとが各々対応する列のビ
ットラインと接地との間に接続され、同一行にある各メ
モリストリング内のストリング選択トランジスタのゲー
トとフローティングゲートトランジスタの各制御ゲート
と接地選択トランジスタのゲートとが各々ストリング選
択ラインとワードラインと接地選択ラインとに接続され
たメモリセルアレイ１０と、各行のメモリストリングか
らの前記ストリング選択ラインとワードラインと接地選
択ラインとに接続されて、入力アドレスにより特定され
た一つの行にあるメモリストリングに接続されたワード
ライン中の一つを選択し、消去動作前に行われるセル状
態の感知動作中に、前記選択ワードラインと接続された
各選択フローティングゲートのプログラムの有無を判別
するため、前記選択されたワードラインに読出し電圧を
印加して、前記特定されたメモリストリングの非選択の
ワードラインと接地及びストリング選択ラインに、この
ラインと接続されたトランジスタを導通するため導通電
圧を印加し、ページ消去動作中に、前記選択されたワー
ドラインに消去電圧を印加して、前記接地選択ラインに
接地電圧を印加する行選択手段６０と、前記各ビットラ
インと接続されて、前記セル感知動作中に各ビットライ
ンを所定の電圧でプリチャージするプリチャージ回路５
０と、前記各ビットラインと接続されて、前記セル感知
動作中に前記各選択フローティングゲートのプログラム
の有無に応答して、前記各選択フローティングゲートと
連結された各ビットラインの電圧状態に対応して、前記
各ビットラインを接地電圧又は前記所定電圧でラッチす
るラッチ手段４０とを備える。

ここで、前記メモリセルアレイ１０にある前記各フロー
ティングゲートトランジスタは、ほぼ−１から一５ボル
トの初期しきい電圧を持つＮチャンネルＭＯＳトランジ
スタである。

又、前記読出し電圧は接地電圧であり、前記導通電圧は
電源電圧であり、前記消去電圧は約１８ボルトである。

本発明の電気的に消去及びプログラム可能な半導体メモ
リ装置は、列配列された複数のビットラインＢｌ、＋〜
ＢＬ、と、各々が各ドレイン・ソース通路を直列に接続
するストリング選択トランジスタと複数のフローティン
グゲートトランジスタと接地選択トランジスタとを持ち
、行と列とに配列された複数のメモリストリングＭＳ１
１〜ＭＳｍｌと、同一列にある各メモリストリング内の
ストリング選択トランジスタのドレインと接地選択トラ
ンジスタのソースとが各々対応する列のビットラインと
接地との間に接続され、同一行にある各メモリストリン
グ内のストリング選択トランジスタのゲートとフローテ
ィングゲートトランジスタの各制御ゲートと接地選択ト
ランジスタのゲートとが各々ストリング選択ラインとワ
ードラインと接地選択ラインとに接続されたメモリセル
アレイ１０と、各行のメモリストリングからの前記スト
リング選択ラーＣンとワードラインと接地選択ラインと
に接続されて、プログラム動作中に入力アドレスにより
特定された一つの行にあるメモリストリングに接続され
た一つの選択されたワードラインに接地電圧を印加し、
前記選択されたワードラインと特定されたメモリストリ
ングのストリング選択ラインとの間の非選択のワードラ
インと前記ストリング選択ラインとにバス電圧を印加す
る行選択手段６０と、前記各ビットラインとデータライ
ン５７との間に接続されて、プログラム動作中に前記入
力アドレスにより選択された一つのビットラインを前記
データラインに電気的に連結する列選択回路７０と、各
ビットラインに接続されて、プログラム動作中にプリチ
ャージ信号に応答して各ビットラインを消去防止電圧で
充電するためのプリチャージ回路５０と、前記データラ
インに接続されて、プログラム動作中に入力データに応
答して前記選択されたビットラインにプログラム電圧又
は消去防止電圧を提供するプログラム制御回路９０とを
備える。

ここで、プログラム動作中に、前記選択されたワードラ
インと特定されたメモリストリングの接地選択ラインと
の間の非選択のワードラインに所定電圧を印加し、前記
接地選択ラインに接地電圧を印加する。

又、前記プログラム制御回路９０は、入力データとプリ
チャージ信号とに応答して、第１論理信号と第２ｗｉ理
信号とを提供するゲート９４と、前記データライン５７
とプログラム電圧■、１１との間にドレイン・ソース通
路が接続された第１トランジスタ９１と、前記データラ
イン５７と消去防止電圧Ｖａｌとの間にドレイン・ソー
ス通路が接続された第２トランジスタ９２と、前記ゲー
ト９４と前記第１トランジスタ９１のゲートとの間に接
続されて、前記第１論理信号に応答して前記第１トラン
ジスタ９１を導通ずる高電圧スイッチ回路１１０と、前
記ゲート９４と前記第２１−ランジスタのゲートとの間
に接続されて、前記第２論理信号とプリチャージ信号に
応答して前記第２トランジスタを導通するＡＮＤゲート
１００とを備える。

又、メモリセルアレイ１０内にある前記各フローティン
グゲートトランジスタは、ほぼ−１から一５ボルトの初
期しきい電圧を持つＮチャンネルＭＯＳトランジスタで
ある。

又、前記バス電圧は約１３ボルトであり、前記所定電圧
は５ボルトの電源電圧であり、前記プログラム電圧は約
１８ボルトであり、前記消去防止電圧は約４ボルトであ
る。

本発明の電気的に消去及びプログラム可能な半導体メモ
リ装置における消去方法は、列配列された複数のビット
ラインＢＬ１〜ＢＬｌと、各々が各ドレイン・ソース通
路を直列に接続するストリング選択トランジスタと複数
のフローティングゲートトランジスタと接地選択トラン
ジスタとを持ち、行と列とに配列された複数のメモリス
トリングＭＳ目〜ＭＳ１と、同一列の各メモリストリン
グ内のストリング選択トランジスタのドレインと接地選
択トランジスタのソースとが各々対応する列のビットラ
インと接地との間に接続され、同一行の各メモリストリ
ング内のストリング選択トランジスタのゲートとフロー
ティングゲートトランジスタの各制御ゲートと接地選択
トランジスタのゲートとが各々ストリング選択ラインと
ワードラインと接地選択ラインとに接続されたメモリセ
ルアレイ１０とを備える電気的に消去及びプログラム可
能な半導体メモリ装置で、一つの行にある選択されたメ
モリストリングに１！続された複数のワードライン中の
、一つの選択されたワードラインに接続されたフローテ
ィングゲート・トランジスタを消去する方法であって、 前記ビットラインの全てを接地し、前記選択されたワー
ドラインに消去電圧を印加し、前記選択されたメモリス
トリングと接続された非選択のワードラインとストリン
グ選択ラインとに、これらと接続されたトランジスタを
導通するための導通電圧を印加し、前記選択されたメモ
リストリングと接続された接地選択ラインを接地する。

ここで、前記メモリセルアレイ１０内の前記各フローテ
ィングゲートトランジスタは、−１から一５ボルトの初
期しきい電圧を持つＮチャンネルＭＯＳトランジスタで
ある。

又、前記消去電圧は約１８ボルトであり、前記導通電圧
は５ボルトの電源電圧である。

本発明の電気的に消去及びプログラム可能な半導体メモ
リ装置における消去方法は、配列された複数のビットラ
インＢＬ１〜ＢＬｌと、各々が各ドレイン・ソース通路
を直列に接続するストリング選択トランジスタと複数の
フローティングゲートトランジスタと接地選択トランジ
スタを持ち、行と列とに配列された複数のメモリストリ
ングＭＳ目〜ＭＳ、＃と、同一列の各メモリストリング
内のストリング選択ｌ・ランジスタのドレインと接地選
択トランジスタのソースとが各々対応する列のビットラ
インと接地との間に接続され、同一行の各メモリストリ
ング内のストリング選択トランジスタのゲートとフロー
テイングゲートトランジスタの各制御ゲートと接地選択
トランジスタのゲートとが各々ストリング選択ラインと
ワードラインと接地選択ラインとに接続されたメモリセ
ルアレイ１０とを備える電気的に消去及びプログラム可
能な半導体メモリ装置で、一つの行にある選択されたメ
モリストリングに接続された複数のワードライン中の、
一つの選択されたワードラインと接続されたフローティ
ングゲートトランジスタを消去する方法であって、前記
選択されたワードラインと接続された各フローティング
ゲートトランジスタのプログラム又は消去の状態を判別
し、該判別により感知された各ビットラインの電圧状態
に対応して、プログラムされたフローティングゲートト
ランジスタと連結されたビットラインを第１電圧でラッ
チし、消去されたフローティングゲートトランジスタと
連結されたビットラインを消去防止電圧でラッチし、前
記選択されたワードラインと接続されたフローティング
ゲートトランジスタを消去する。

ここで、前記メモリセルアレイ１０内の前記各フローテ
ィングゲートトランジスタは、−１から一５ボルトの初
期しきい電圧を持つＮチャンネルＭＯＳトランジスタで
ある。

又、前記判別工程は、前記ビットライン全てを消去防止
電圧で充電する工程と、前記選択されたワードラインに
接地電圧の読出し電圧を印加する工程と、前記選択され
たメモリストリングと接続されたストリング及び接地選
択ラインと非選択のワードラインとに、これらと接続さ
れたトランジスタを導通するために導通電圧を印加する
工程とを備え、前記消去工程は、前記選択されたワード
ラインに消去電圧を印加する工程と、前記接地選択ライ
ンに接地電圧を印加する工程とを備える。

又、前記消去防止電圧は約４ボルトであり、導通電圧は
５ポルトの電源電圧であり、前記消去電圧は約１８ボル
トである。

本発明の電気的に消去及びプログラム可能な半導体メモ
リ装置におけるプログラム方法は、配列された複数のビ
ットラインＢＬ＋−ＢＬ麿と、各々が各ドレイン・ソー
ス通路を直列に接続するストリング選択トランジスタと
複数のフローティングゲートトランジスタと接地選択ト
ランジスタを持ち、行と列とに配列された複数のメモリ
ストリングＭ　Ｓ　１　ｌ””　Ｍ　Ｓ　ｍｓと、同一
列の各メモリストリング内のストリング選択トランジス
タのドレインと接地選択トランジスタのソースとが各々
対応する列のビットラインと接地との間に接続され、同
一行の各メモリストリング内のストリング選択トランジ
スタのゲートとフローティングゲートトランジスタの各
制御ゲートと接地選択トランジスタのゲートとが各々ス
トリング選択ラインとワードラインと接地選択ラインと
に接続されたメモリセルアレイ１０とを備える電気的に
消去及びプログラム可能な半導体メモリ装置で、一つの
行にある選択されたメモリストリングに接続された複数
のワードライン中の、一つの選択されたワードラインと
接続されたフローティングゲートトランジスタをプログ
ラムする方法であって、 前記ビットラインを消去防止電圧で充電し、前記選択フ
ローティングゲートトランジスタをプログラムする。

ここで、前記プログラムする工程は、前記選択されたワ
ードラインを接地する工程と、前記選択されたメモリス
トリングのストリング選択ラインと前記選択されたワー
ドラインとの間の非選択のワードラインにバス電圧を印
加する工程と、前記選択されたワードラインと前記選択
されたメモリストリングの接地選択ラインとの間にある
非選択のワードラインにこれらと接続されたトランジス
タを導通するために導通電圧を印加する工程と、前記接
地選択ラインを接地する工程とを備える。

又、前記メモリセルアレイ１０内の各フローティングゲ
ートトランジスタは、−１から一５ボルトの初期しきい
電圧を持つＮチャンネルＭＯＳ　）ランジスタである。

又、前記消去防止電圧は約４ボルトであり、前記バス電
圧は約１５ボルトであり、前記導通電圧は５ボルトの電
源電圧である。

［作用］ かかる構成において、デプレッション型のフローティン
グゲートトランジスタのメモリセルを使用することによ
って、プログラム電圧を低くすることができ、パス電圧
をプログラムの電圧より低く設定することができて、セ
ル間の撹乱を防止することができる。又、プログラム中
の選択ワードラインの下にある非選択のワードラインに
所定電圧を印加することによって、過剰プログラムによ
る撹乱も防止することがで斡る。更に、ページ消去動作
中の消去されたセルを感知して消去されたセルの過剰消
去を防止することができる利点もある。

一以下余白一 ［実施例］ 以下図面を参照しながら本発明の実施例を詳細に説明す
る。

第２Ａ図には、本発明によるＥＥＰＲＯＭメモリセルア
レイが図示されている。第２八図中の同一な参照記号を
持つ部品又は構成は第１図のものと同一である。ＥＥＦ
ＲＯＭメモリアレイ１０のメそリストリングの配列は第
１図の従来技術のものと同一である。第２Ａ図は１列に
配列されたビットラインＢＬ１〜ＢＬｌと、接続された
最上部の行にあるメモリストリングＭＳ■〜Ｍ　Ｓ　Ｉ
Ｉのみを図示したものである。ビットラインＢＬＩ％Ｂ
Ｌ＆の各々に接続されたｍ個のメモリストリングがｍ行
に配列されていることに留意しなければならない、一般
に、ｋ行Ｗ列にあるメモリストリングＭ　Ｓ　ｋｍはＮ
チャンネルＭＯＳＦＥＴのストリング選択トランジスタ
５Ｔｋｖと、各々がデプレッション型のフローティング
ゲートＭＯＳトランジスタで作られたｎ個のメそリセル
ＤＴｈｗ＋〜Ｄ　Ｔ　ｋｗｌｌと、ＮチャンネルＭＯＳ
ＦＥＴの接地選択トランジスタＧ　Ｔ　ｋｗとで構成さ
れている。ストリング選択トランジスタＳＴｋｗのドレ
インとソースとは、各々接続孔を通じて金属又はポリシ
リコンのビットラインＢＬ、とメモリセルＤＴｋ−ｔの
ドレイン領域とに接続される。

又、メモリセルＤＴｍｗｔ°〜Ｄ　Ｔ　ｋｗｎのドレイ
ン・ソース通路は直列に接続されており、最終ビットの
メモリセルＤ　Ｔ　ｋｗｎのソースは、ソースが接地さ
れた接地選択トランジスタＧＴｋｗのドレインと接続さ
れている。各々のメモリストリング内にあるメモリセル
のビット数ｎは、２’　　（ｋは正の整数）でなければ
ならない。

しかし、各々のメモリセルのチャンネルの抵抗を考慮す
ると、メモリストリング当りの望ましいビット数は８ビ
ツトである。

第に行にあるメモリストリングＭ　Ｓ　、、〜Ｍ　Ｓ　
、。

内にあるストリング選択トランジスタ５Ｔｋｌ〜ＳＴｋ
＃のゲートとメモリセルＤＴｋｔｔ〜ＤＴｍ＊を乃至Ｄ
　Ｔ　ｋｌａ　”’　Ｄ　Ｔ　ｋｌｎの制御ゲートと接
地選択トランジスタＧＴｋ１〜Ｇ　Ｔ　、、のゲートと
は、各々ストリング選択ライン５ＳＬｋとワードライン
ＷＬｋｌ〜ＷＬｋＲ及び接地選択ラインＧＳＬ、に接続
されている。

第２Ｂ図は、各々のメモリストリングを構成するメそリ
セルの断面図を示した図面である。メモリセルＤＴの構
造は、Ｎ型半導体基板２０上に形成されたＰ型ウェル領
域１２の表面に、チャンネル領域１８によって離隔され
たドレイン領域１４とソース領域１６とを持っている。

第１ポリシリコンで形成されたフローティングゲート２
２は、上記チャンネル領域１８の上部に約１００人のゲ
ート酸化膜層２８によって離隔されて存在し、上記フロ
ーティングゲート２２の一つの縁の部分番よ、上記ゲー
ト酸化膜層２Ｂと均一な厚さを持つ酸化膜層（オーバラ
ップ領域３０）を通じて、上記ドレイン領域１４の一つ
の縁の部分とオーバラップしている。上記のフローティ
ングゲート２２上には約２８０人の中間酸化膜層２４が
形成され、第２ポリシリコンの制御ゲート２６が上記中
間酸化膜層２４上に形成されている。上記チャンネル領
域１８はフローティングゲート２２を形成する前に、砒
素又は燐などのＮ型不純物でイオン注入された領域であ
り、その結果上記メモリセルＤＴは約−３ボルトの初期
しきい電圧Ｖｔｏを持つデプレッション型のフローディ
ングゲートＭＯ３）ランジスタである。

本発明によれば上記メモリセルアレイ１０は、消去され
たメモリセルのチャンネル領域を通して流れる漏泄電流
を防止するために、読出し動作時のみに負バックバイア
ス電圧が印加されるＰウェル領域１２内に作られる。

本発明によるメモリセルアレイ１０の消去。

プログラム及び読出し動作が、第２Ａ図に示した等価回
路図を参照して説明される。

プログラムの前に行われるメモリセルの消去は、全体の
セル又は選択されたワードラインにあるセルに対して行
われる。メモリセルな電気的に消去することは、セルに
２進データ″１″を書き込むことである。初期状態には
、全てのメモリセルはフローティングゲートから電子の
電荷が完全に除去された状態、すなわちプログラムされ
た状態にある。

この場合、全てのメモリセルな消去するためには、全て
のビットラインＢｌ、＋−ＢＬ瀧と全ての接地選択ライ
ンＧＳＬ、、〜ＧＳＬ−とが接地され、全てのストリン
グ選択ライン５ＳＬＩ〜ＳＳＬ、はストリング選択トラ
ンジスタを導通させるためｅＶｃｃ（＝５ボルト）の電
源電圧が印加される。同時に１９ボルトの消去パルスｖ
ｌｌが全体のワードラインに一時に印加される。この状
態での各々のメモリセルの消去は、チャンネル１８から
フロー・ティングゲート２２への電子のＰ−Ｎ　）−ン
ネリングによって成される。消去されたメモリセルは約
１ボルトの消去しきい電圧Ｖｔ＋ａを持つエンハンスメ
ントＭＯＳトランジスタである。

一つの行のメモリセルの消去（ページ消去）を説明する
０便宜上第２Ａ図のワー　ドライ＞　Ｗ　Ｌ　＋　３上
にあるメモリセルＤＴｌ１３〜Ｄ　Ｔ　、、、の消去Ｖ
よって説明される。そのような消去動作は、選択ワード
ラインＷ　Ｌ　＋９（Ｚ　ｉ　９ボルトの消去パルス■
。を印加し、ストリング選択ライン５ＳＬＩ　と全ての
非選択ワードラインＷＬ目、ＷＬ１２＆びＷｔ、、４〜
Ｗ　Ｌ　ｉ　ｎに電源電圧５ボルトを印加した。

のち、全てのビットラインＢＬ１〜ＢＬ、を接地させる
ことによって成されるゆこれによって選択されたワード
ラインＷ　Ｌ　、、に位置した全てのメモリセルＤＴＩ
Ｉ３〜ＤＴ、□５が消去されるページ消去動作が行われ
る。

次に、メモリストリングＭ　Ｓ口内にあるメモリセルア
レイ、をプログラムする場合を説明する。

メモリセルをプログラムするとは、セルをデプレッショ
ンの状態にする、即ち２進データ“０”を書き込むこと
である。

そのようなプログラムは、接地選択ラインＧＳＬ＋及び
選択されたワードラインＷＬ　Ｉ　３に接地電圧を印加
し、上記選択されたツードラ１′ンＷ　Ｌ　１３ど接地
選択ラインＧＳＬＩ間にあるワードラインＷ　Ｌ　１４
〜Ｗ　Ｌ　、−Ｉ、に電源電圧ｖａ。を印加し、ストリ
ング選択ラインＳＳＬ＋　と上記選択されたワー　ドラ
インＷ　Ｌ　ｒ　ｓ間にあるワードラインＷ　Ｌ　ｌｒ
とＷＬ１２には１５ボルトのバスパルス電圧Ｖｐを印加
し、選択ビットラインＢＬ、には１３ポル（・のプログ
ラムパルス■２．．を印加し、非選択のビットラインＢ
Ｌ２〜ＢＬ、には４ポル［・の消去防止電圧Ｖ　ａ　ｌ
を印加することにより成される。

このような電圧の印加によって、メモリストリングＭＳ
Ｈ内にあるメそリセルＤＴｚｓのドレインに、上記プロ
グラム電圧■９．．がス１−リング選択トランジスタＳ
Ｔ口及びメモリセルＤ”ｒ＋＋＋　とＤＴｌ１２のド１
ツイン・ソース通路を通して伝達されるので、」二記メ
モリセルＤＴ、、。

はフローティングゲートからドレインへの電子のＦ−Ｎ
　）ンネリグによつ゛Ｃ１約−４ボルトのプログラムし
さい電圧■。を持つデプレッションＭＯ５）ランジスタ
にプログラムされる。

を記選択されたワードラインＷ　ｌ、　Ｈ３０）下に３
＼るワードラインＷＬ、、〜Ｗ　Ｌ　［ｒｌに電源電圧
Ｖ１．．を印加するのは、選択されたメモリセルＯＴ　
ｔ＋ｓの過剰プログラムによって発生する、上記選択さ
れたメモリセルＤＴ目、の下にあるメモリセルＤ　Ｔ　
１１４の望ましくないプログラムを避けるためである。

すなわち、上記メモリセルＤＴ＋ｔｓの過剰プログラム
によって上記メそリセルＤＴＩＩ４のドレインに伝達さ
れるプログラムパルスＶ、、。

と電源電圧Ｖ　ｃｃとによって、ドレインとフローティ
ングゲートとの間の電界が十分に減少される。

上記非選択のビットラインＢＬ２〜ＢＬ、に消去防止電
圧Ｖａｌを印加するのは、パス電圧Ｖ。

が印加されるワードラインＷＬ目とＷ　Ｌ　Ｉ　２とに
接続されたメモリセルＤＴ１２ｉ〜ＤＴｓｎｔとＤＴ１
２２〜Ｄ　Ｔ　１７２の望ましくない消去を防止するた
めである。すなわち、メモリストリングＭ　Ｓ　１２〜
Ｍ　Ｓ　１７内にある上記メモリセルＤＴ１２１〜ＤＴ
ＩＪＩとＤＴ１２□〜ＤＴｔｊ２の各々のドレインには
上記消去防止電圧ｖ、ｌが伝達されるので、フローティ
ングゲートからドレインへの電子のＦ−Ｎ　）ンネリン
グは起こらないし、且つプログラムもされない。

前述したプログラムの完了後、メモリストリングＭＳＨ
内にあるメモリセルｏＴｚｓを読出すためには、ストリ
ング選択ラインＳＳＬ＋と非選択のワードラインＷ　Ｌ
　１１．　Ｗ　Ｌ　１２とＷＬ１４〜Ｗ　Ｌ　１．及び
接地選択ラインＧＳＬＩに電源電圧ｖｃｃが印加され、
選択されたワードラインＷ　Ｌ　＊　ｓに接地電圧が印
加されると同時に、ビットラインＢＬｌにはセンスアン
プから約２ボルトの読出し電圧Ｖ、が印加され、前述し
たようにメモリアレイ１Ｇが形成されたＰウェル領域に
は一３ボルトのバックバイアス電圧が印加される。

したがって、上記メモリセルＤＴ１１３はデプレッショ
ンモードのＭＯＳトランジスタとして作用するので、上
記メモリセルＤ　Ｔ　ｓｒｓはＯＮ状態になる。同時に
メモリストリングＭＳＨのストリング選択トランジスタ
Ｓ　Ｔ　１１．メモリセルＤ　Ｔ　＋＊＋　、　Ｄ　Ｔ
　＊ｔ＊及びＤＴ１１４〜ＤＴＩＩｎと接地選択トラン
ジスタＧＴ、とは、上記電源電圧ｖｃｃがゲート又は制
御ゲートに印加されることによってＯＮ状態にある。従
って、ビットラインＢＬＩから上記メモリストリングＭ
　Ｓ　ｌ、に流す電流に起因したビットラインＢＬＩの
電流状態を、上記ビットラインＢＬ、に接続されたセン
スアンプを通じて感知することによって、上記選択され
たメモリセルのデータを読出すことができる。もし、上
記メモリセルＤＴ１１３が消去されたセルであったなら
、上記のような読出し動作において上記メモリセルＤＴ
＋＋ｓはＯＦＦ状態である。

読出し時にメモリアレイ１０が形成されたＰウェルに約
−３ボルトのバックバイアスを印加する理由は、ＯＦＦ
状態のセルの電流を完全に遮断するためのものである。

後述のように、上記チャンネル領域１８をＮ型不純物で
多くドーピングする程セルの撹乱は小さくなる。しかし
、多くのドーピングをされたチャンネル領域を持つＯＦ
Ｆ状態のセルは、読出時の漏泄電流に起因して読出しエ
ラーを起こす、このような読出しエラーは、Ｐウェル領
域にバックバイアス電圧を印加することによって顕著に
減少させることができる。

プログラム中にバスパルスにより選択されなかったセル
の撹乱、即ち望ましくない消去動作は、負の初期しきい
電圧Ｖｔｏを持つデプレッション型のフローティン゛グ
ゲートＭＯＳトランジスタでメモリセルを製作すること
により、且つ非選択のビットラインが消去防止電圧Ｖｓ
ｌにプリチャージされることによって防止されることに
留意しなければならない、その理由が第３図に図示され
たメそリセルの等価回路図を参照して詳細に説明される
。

第３図を参照すると、制御ゲート４０とフローティング
ゲート４２との間の静電容量はＣ１で表示されており、
フローティングゲート４２とソース４４．ドレイン４６
及びチャンネル４８との間の静電容量は各々Ｃｓ、Ｃｏ
及びＣｃで表示されている。いま、プログラム中の非選
択のビットライン上にありバスパルスＶ、が印加される
一つのメモリセルについて説明する。メモリセルにはバ
ス電圧Ｖ、が制御ゲート４０に印加されて導通状態にな
り、ソース４４．チャンネル４８及びドレイン４６が全
てＶａｌの消去防止電圧を持つので、上記メモリセルの
接地電位に対するフローティング電圧■ｒ、は下記の式
（１）のように表示される。

Ｖｔａ　−ｒ、・Ｖｐ＋（１−ｒ、　）’Ｖａｌ−ｒ＊
’（Ｖｔ−Ｖｔｏ）　・・・（１）ここで、 であり、ｖｔは上記メモリセルが消去又はプログラムさ
れた時のしきい電圧である。

従って、上記メモリセルのゲート酸化膜に印加される電
圧Ｖ、。ゆけ下記の式（２）のように表示される。

Ｖｇｏｘ−Ｖｒｔ−Ｖｓ　ｉ−ｒ　ｇ・（Ｖｐ−Ｖｔ）
　−ｒ　ｚ”　（Ｗｅ　ｔ−Ｖｔｏ）　””　（２）式
（２）で分かるように、バスパルスの電圧ｖｐによる上
記メモリセルの望ましくない消去は、上記メモリセルが
プログラムされた状態（■、＝■ｔ、！−４ボルト）で
ある時に最悪の状態になる。又、式（２）においてバス
電圧Ｖ。

と初期しきい電圧Ｖｔｏが低い程、消去防止電圧Ｖａｌ
が大きい程Ｖ、。、は小さくなる。従っ−〔、式（２）
から上記非選択セルの望ましくない消去が防止されるこ
とが分かる。しかし、消去防止電圧Ｖａｌが余り大きい
値に設定されるのは、選択された行に位置した非選択列
のセルをプログラムする危険があるので、適正な値の選
択が必要である。

初期しきい電圧Ｖｔｏを負にするのは、一定のバス電圧
■、での望まない消去を防止するばかりでなく、プログ
ラムに必要なバス電圧ｖｐ自体も低くする０式（１）に
おいて、一定のＶｔではセルのフローティングゲート電
圧ＶｅｘはＶ、。が低い程小さくなる。プログラム時の
選択されたメそリセルのゲート酸化膜に印加される電圧
は（Ｖ□ｍ　−Ｖ　ｒｇ）であるので、Ｖｆｚが低いと
低いプログラム電圧Ｖ２５．によるメモリセルのプログ
ラムが可能である。このようなプログラム電圧Ｖ□、を
選択されたセルのドレインに伝達するのに要求されるバ
スパルスの電圧ｖＰは、（Ｖｐｒｍ＋Ｖｔ）であるので
、プログラムバスの電圧Ｖ　ｐｕｓが低いと、上記電圧
■、も低くすることがで籾る。

又、初期しきい値を負にすると、セルボーデイ効果（Ｂ
ｏｄｙ　　ｅｆｆｅｃｔ）も小さくなるので、低いバス
電圧により選択されたセルのドレインまでＶ　ｐ、、を
伝達するの″に役立つ、従って、本発明のＥＥＦＲＯＭ
装置では、従来の技術より低いプログラム電圧とバス電
圧が使用されるため、セルの間の絶縁負担が大きく減少
され、セルの大きさの縮小が容易になる。

第４図ないし第６図を参照すると、約１６２μｍの設計
基準で２．４μｍＸ３．１μｍを占有するカプリング比
ｒ１が０．６のセルの製作に対応して種々の測定結果が
示されている。

第４図はそれぞれ０．５ボルトと一３ボルトの初期しき
い電圧■、。を持つメモリセルを作成して、約−３，５
ボルトのしきい電圧でメモリセルをプログラムしたのち
、バスパルス■、を９ボルト乃至２０ボルトに変化させ
ながら、しきい電圧Ｖｔｐを測定した結果である。この
時、バスパルスＶ、の幅は１００ｍ５であり、０ボルト
と４ボルトの消去防止電圧■、Ｉが使用された。

第４図で分かるように、−３ボルトの初期しきい電圧を
持つメモリセルのバスパルスの値は、０．５ボルトの初
期しきい電圧を持つメモリセルの場合より約６ボルト増
加する。又、消去防止電圧Ｖａｌが４ボルトである場合
は、Ｏボルトである場合にくらべてしきい電圧の変化を
起こす■、の値が約４ボルト増加する。この結果、−３
ボルトの初期しきい電圧持つメモリセルアレイは、４ボ
ルトの消去防止電圧ｖ、、が印加されると、１９ボルト
までのバス電圧をもち、非選択セルの撹乱なしに十分に
プログラムすることができる。

選択されたワードラインの下のワードラインに５ボルト
を印加して、過剰プログラムによるセルの撹乱を防止す
る効果が第５図に図示されている。第５図は本発明のメ
モリセルアレイにおいて、プログラム中に過剰プログラ
ムされた選択メそリセルの下にある非選択メモリセルの
ワードラインに、各々０ボルトと電源電圧（５ボルト）
を印加した場合の、上記選択されたメモリセルの下にあ
る消去されたメモリセルのプログラムパルスの電圧Ｖ□
、によろしきい電圧ｖｔ、の変化を示した測定結果の図
面である。

第５図で分かるように、選択セルの下の非選択セルのワ
ードラインに５ボルトを印加すると、過剰プログラムに
起因したセルの撹乱なしにビットラインに印加されるプ
ログラムパルス電圧Ｖ、１．が、１８ボルトまで許容さ
れることが分かる。

第６図は本発明によるＥＥＦＲＯＭ装置の回路図を示し
た図面である。第６図において、メモリセルアレイ１０
は第２Ａ図のメモリセルアレイと同一である。

行選択回路６０は、入力行アドレスにより一つの行にあ
るメモリストリングを選択し、選択されたメモリストリ
ングと接続されたストリング選択ラインと接地選択ライ
ンと各ワードラインとに動作モードに対応して制御信号
を供給する。

列選択回路７０は、列アドレス信号により制御される列
選択信号Ｙ、〜Ｙ、によって選択されるビットラインと
データライン５７とを連結するために、ビットラインＢ
ＬＩＮＢＬ＆のそれぞれとデータライン５７との間にそ
のドレイン・ソース通路が接続され、それぞれのゲート
が上記各列選択信号Ｙ、〜Ｙ＃と接続されているＮチャ
ンネルＭＯＳトランジスタＭＹＩ〜ＭＹ＃を有している
。

プリチャージ回路５０は、プログラム動作中のプリチャ
ージ信号ＰＣＨに応答して、ビットラインＢＬ１〜ＢＬ
ｌに消去防止電圧Ｖｅｌをプリチャージするために、各
々のソースが上記ビットラインに接続され、各ドレイン
が消去防止パルスＶｓｌに連結され、各々のゲートが上
記プリチャージ信号ＰＣＨに接続されているＮチャンネ
ルのＭＯＳトランジスタＭＰ、〜ＭＰ、を有している。

センスアンプ８０は、読出し動作中の列選択回路７０に
よって選択されたビットラインの電流状態により、選択
されたセルのデータを感知するために、上記データライ
ン５７に接続されている。上記センスアンプ８０は消去
及びプログラム動作中にはフローティングされる公知の
回路である。

プログラム制御回路９０は、プログラム中の入力データ
に応答して選択されたビットラインにプログラム電圧Ｖ
□、を伝達するために、上記データライン５フに接続さ
れている。このプログラム制御回路９０は、消去動作時
にはデータライン５７に対してフローティング状態にな
る。

プログラム制御回路９０は、入力データとプリチャージ
信号ＰＣＨを入力するＮＡＮＤゲート９４と、上記ＮＡ
ＮＤゲート９４の出力論理信号と上記プリチャージ信号
Ｐｃｔ（とを入力するＡＮＤゲート１００と、上記ＨＡ
ＮＤゲート９４の出力に接続された高電圧スイッチ回路
１１０と、この高電圧スイッチ回路１１０の出力信号に
応答してプログラム電圧Ｖ、□をデータライン５７に供
給するＮチャンネルＭＯＳトランジスタ９１と、ＡＮＤ
ゲート１００の出力信号に応答して消去防止電圧Ｖｓｌ
を上記データライン５７に供給するＮチャンネルＭＯＳ
トランジスタ９２とで構成される。

高電圧スイッチ回路１１０は、ＰチャンネルＭＯＳトラ
ンジスタ！１１と１１３及びＮチャンネルＭＯＳトラン
ジスタ１１２とで構成されたインバータ９９と、Ｎチャ
ンネルトランスファートランジスタ１１４とで構成され
ている。上記高電圧スイッチ回路１１０の入力ノード１
２６がローレベル（接地）になると、出力ノード１２８
韓プログラム電圧■、、、より高い電圧Ｖ。となり、上
記入力ノード１２６が論理ハイレベル（５ボルト）にな
ると、上記出力ノード１２８は接地電圧になる。上記電
圧ＶＰＰはプログラム電圧ｖ、、。を伝達するために、
プログラム電圧Ｖ□。

とトランジスタ９１のしきい電圧との和よりもつと高い
値をもつことが必要である。トランスファートランジス
タ１１４は、インバータ９９とＮＡＮＤゲート９４との
間をアイソレートするために設置されている。

ＡＮＤゲート１００はＰチャンネルＭＯＳトランジスタ
１０１〜ｉ０３とＮチャンネルＭＯＳトランジスタ１０
４〜１０６とで構成されている。ＡＮＤゲート１００は
、ＮＡＮＤ９４の出力ノード１２６と端子１２４からの
プリチャージ信号ＰＣＨが共に論理ハイレベル時のみに
、出力ノード１２９は電源電圧ＶＣＣとなり、上記トラ
ンジスタ９２が消去防止電圧Ｖａｌを上記ノード５７に
伝達する。

したがって、プログラム制御回路９０は、プログラム中
（この時、ＰＣＨは１″）に入力端子１２０に入力する
データが論理ローレベル（０ボルト）であると、データ
ライン５７にプログラム電圧Ｖ　ｅＫｍを伝達し、上記
データが論理ハイレベル（５ボルト）であると、上記ラ
イン５７に消去防止電圧Ｖｓｌを伝達する。

ビットライン接地回路３５は、データライン５７と接地
との間にドレイン・ソース通路を接続し、ゲートには消
去動作時のみにハイレベルになる消去信号ＥＲＡが印加
されるＮチャンネルＭＯＳトランジスタ３７で構成され
る。

バックバイアス発生器２００は、読出し動作が行われる
時のみにハイレベルになるライトエネーブル信号Ｔ１と
図示されていない発掘器からのクロック信号φＢに応答
して、一定の負のバックバイアス電圧Ｖａａを発生する
。上記バックバイアス電圧ｖ０は、前述したようにメモ
リアレイ１０のＰウェル領域にのみ選択的に印加される
。

第７図には、バックバイアス発生器の詳細回路図が図示
されている。バックバイアス発生器２００は、消去及び
プログラム動作時のバックバイアス電圧の発生を防止す
るバックバイアスディスチャージ回路２３０と、読出し
動作時のバックバイアス電圧を発生するチャージポンプ
回路２１０と、上記バックバイアス電圧を一定に調節す
るバックバイアス調節回路２２０とで構成される。

チャージポンプ回路２１０は、読出し動作時の論理ハイ
状態になるライトエネーブル信号Ｗ下とクロック信号φ
Ｂとバックバイアス調節信号φＡとを入力するＮＡＮＤ
ゲート２１１と、上記ＮＡＮＤゲート２１１（７）出力
端子１９０と第１クランピングノード１９１との間に接
続された第１チヤー、ジポンブキャパシタ２１３と、上
記出力端子１９０と第２クランピングノード１９２との
間に直列に接続されたインバータ２１２及び第２チヤー
ジポンプキヤパシター２１４と、上記クランピングノー
ド１９１，１９２と接地との間に接続された第１及び第
２クランピングトランジスタ２１５，２１８と、上記ク
ランピングノード１９１，１９２とバックバイアス出力
ノード１９３の間に各々接続されたトランジスタ２１７
．２１８とで構成される。

バックバイアスディスチャージ回路２３０は、ソースと
サブストレート電極が電源電圧ＶＣＣに接続され、ドレ
インがノード２３５に接続されたＰチャンネルＭＯ３）
ランジスタ２３２と、ドレインが上記ノード２３５に接
続され、ソース及びサブストレート電極がバックバイア
ス出力ノード１９３に接続されたＮチャンネルＭＯＳト
ランジスタ２３３と、ゲートが上記ノード２３５に接続
され、ドレイン・ソース通路及びサブストレート電極が
各々上記バックバイアス出力ノード１９３と接地との間
及びドレインに接続されたＮチャンネルＭＯＳトランジ
スタ２３１とで構成されている。又、上記トランジスタ
２３２と２３３のゲートにはライトエネーブル信号Ｗ１
が印加される。

バックバイアス調節回路２２０は、上記バックバイアス
出力ノード１９３とノード２２６との間にドレイン・ソ
ース通路が直列に接続され、サブストレート電極が上記
出力ノード１９３と接続されたＮチャンネルＭＯＳトラ
ンジスタ２２４．２２５と、電源電圧ＶＣＣと上記ノー
ド２２６との間にソース・ドレイン通路が接続され、ゲ
ート及びサブストレート電極が各々接地及び電源電圧Ｖ
ＣＣに接続されたＰヂャンネルＭＯＳトランジスタ２２
３と、上記ノード２２６とノード２２７との間及び上記
ノード２２７とフィードバックライン２２８との間に接
続されたインバーター２２１，２２２とで構成される。

上記トランジスタ２２４のゲートは接地されている。

バックバイアス発生器２００の動作が第８図のタイミン
グ図を参照して説明される。外部信号であるライトエネ
ーブル信号ＷＥｘがハイレベルＶ（ｃとなると、バッフ
ァを通してチップ内部のライトエネーブル信号ＴＩがハ
イレベルになる。

上記信号ＷＥがローレベル（接地）である時は、上記バ
ックバイアスディスチャージ回路２３０はトランジスタ
２３１の導通によって、バックバイアス電圧Ｖ。を接地
する。この時、バックバイアス調節回路２２０は、トラ
ンジスタ２２３の導通′によってフィードバックライン
２２８にハイレベルの信号を出力する（φＡ＝“１”）
。

ライトエネーブル信号ＷＥがハイレベルになると、ＮＡ
ＮＤゲート２１１はクロック信号φＢを出力ノード１９
０に出力する。上記クロック信号φＢがＶＣＣとなると
、チャージポンプキャパシタ２１３の充電によって、ク
ランピングノード１９１はトランジスタ２１５のしきい
電圧Ｖｔｈにクランプされる。

次に、上記信号φＢがＯボルトになると、クランピング
ノード１９２はトランジスタ２１６のしきい電圧Ｖｔｈ
にクランプされ、クランピングノード１９１は（−Ｖｃ
ｃ＋Ｖｔｈ）となる０次に、ノード１９０の信号がＶＣ
Ｃになると、ノード１９２カ（−Ｖｃｃ＋　Ｖｔｈ）と
なる。

従って、トランジスタ２１７，２１８は導通されて、バ
ックバイアス出力ノード１９３は負の電圧になる。結局
、出力ノード１９３は信号φＢのパルスの繰返しにより
バックバイアス電圧Ｖ□に−３ボルト）となる、もし、
バックバイアス電圧Ｖａａが一３ボルト以下になると、
トランジスタ２２４，２２５の導通によってフィードバ
ックライン２２８上の信号φＡがローレベルになり、そ
の結果チャージポンプ回路２１０は動作しない。

バックバイアス電圧Ｖ！ｌ！１が一３ボルトに安定化さ
れる時刻ｔ１から読出し動作が行われ、時刻ｔ２におい
てライトエネーブル信号ＷＥがローレベルになると、読
出し動作は完了する。

第６図と関連してメモリストリングＭＳ口のメモリセル
Ｄ　Ｔ　ｌｌｌの読出し動作を説明する。

読出し動作中のプリチャージ信号ＰＣＩと消去信号ＥＲ
Ａはローレベルである。入力アドレスによって選択され
たワードラインＷＬ＋＋と列選択アドレスＹ、が各々接
地とハイレベルとになる。

同時に、ストリング選択ラインＳＳＬ、と非選択のワー
ドラインＷＬ、２〜Ｗ　Ｌ　Ｉｎと接地選択ラインＧＳ
　Ｌ、には５ボルトの電源電圧が印加され、センスアン
プ８０が活性化される。従って、センスアンプ８０が上
記選択されたセルＤＴ＊、ｉのプログラム状態又は消去
状態に対応して、トランジスタＭＹ、を通してビットラ
インＢＬ、に流れる電流を感知することによってデータ
を読むことができる。

第６図と関連して消去動作を説明する。

全てのメモリセルの消去動作は一般的にプログラムの前
に行われる。そのような消去動作はワードライン毎の順
次の消去によって行われる。

又、使用者の選択によって求めるワードラインと接続さ
れた全てのメモリセルを消去できることも容易に理解す
ることができる。

第９図の消去タイミング図を参照してワードラインＷＬ
１．にあるメモリセルの消去動作を説明する。

時刻ｔ１から外部入力アドレスＡＤＤが入力され、ｔ２
から外部ライトエネーブル信号ＷＥｘがハイレベルから
ローレベルになると、列選択アドレスＹ、〜Ｙ膚はハイ
レベルとなり、ストリング選択ライン５ＳＬＩ　と非選
択ワードラインＷ　Ｌ　Ｉｎ、　Ｗ　Ｌ　１２及びＷＬ
、４〜ＷＬいと消去信号ＥＲＡはハイレベルになる。同
時に選択されたワードラインＷ　Ｌ　ｌｓは消去電圧Ｖ
、になる。消去動作中のプリチャージ信号ＰＣＩと接地
選択ラインＧＳＬＩ　とは接地状態に維持される。

従って、消去信号ＥＲＡと列選択アドレスＹ、〜Ｙ纜に
応答してトランジスタ３７とＭＹ、−ｗＭＹ、は全てＯ
Ｎ状態に維持され、ビットラインＢＬ、〜ＢＬ庸は全て
接地される。

又、ストリング選択トランジスタＳＴ■〜ＳＴ＋ａ　と
メモリセルＤＴ、□〜ＤＴ、、、及びＤＴｌｌ、〜Ｄ　
Ｔ　、、、との導通によって、選択されたメそリセルＤ
Ｔｚｓ〜ＤＴ＋＊ｓの全てのドレインは接地になり、上
記選択メモリセルＤＴｚｓ〜Ｉ）１”＋＊ｓの制御ゲー
トには時刻ｔ３から消去電圧Ｖ、が印加される。従って
、時刻ｔ３後にワードラインＷＬｉｓに接続された全て
のメモリセルはエンハンスメントトランジスタ、即ち平
常時のＯＦＦ状態に消去される。

第１０図のタイミング図を参照してメモリストリングＭ
Ｓ＋ｔのメモリセルＤ　Ｔ　１１３をプログラムする場
合を説明する。

時ｉｌｌ　ｔ　１から上記メモリセルＤＴｔｓｓを選択
するための外部アドレスＡＤＤが入力される。

この入力アドレスによって選択された列アドレスＹ、は
ハイレベルになり、ストリング選択ラインＳＳＬ＋　と
非選択ワードラインＷＬ、とＷＬ１２及びＷＬ、４〜Ｗ
　Ｌ　Ｉｎには５ボルトが印加される。

同時に、選択ワードラインＷＬ＊ｓと接地選択ラインＧ
　Ｓ　Ｌ　ｌは接地され、消去信号ＥＲＡはローレベル
を維持する。

時刻ｔ２から外部ライトエネーブル信号ＷＥｘがハイレ
ベルからローレベルになり、外部データが入力される。

上記信号ＷＥｘによってプリチャージ信号ＰＣＩはハイ
レベルになり、トランジスタＭ　Ｐ　ＩＮＭ　Ｐ　＊の
導通によってビットラインＢＬ１〜ＢＬｌは全て消去防
止電圧Ｖａｌにプリチャージされる。この時、選択され
た列アドレスＹｌによって選択されたビットラインＢＬ
。

のみがデータライン５７を通してプログラム制御回路９
０に連結される。センスアンプはフローティング状態で
ある。

時刻ｔ３から高電圧ＶＰＰが供給されると、選択された
列アドレスＹｌは高電圧ＶＰＰになり、ストリング選択
ライン５ＳＬＩ　と選択ラインＷＬｔｓ上の非選択のワ
ードラインＷＬ＋＋とＷＬ＋ｔとには全てバス電圧ｖＰ
が印加される。又、プログラム制御回路９０はデータＤ
ＡＴＡがローレベルである場合には、トランジスタ９１
がＯＦＦでトランジスタ９２がＯＮ状態になり、データ
ＤＡＴＡがハイレベルである場合に、トランジスタ９１
はＯＮ状態でトランジスタ９２はＯＦＦ状態になる。従
って、メモリセルＤＴｚｓをプログラムして、２進デー
タ“０″を書き込むために、外部データＤＡＴＡ（ＹＴ
Ｔτの反転）はローレベル（２進″Ｏ“）で入力される
ので、トランジスタ９１の導通によってプログラム電圧
Ｖ□、がデータライン５７とトランジスタＭ　Ｙ　Ｉを
介してビットラインＢＬ、に印加され、その結果上記メ
モリセルＤＴｚｓはプログラムされる。

一方、メモリセルＤ　Ｔ　１１３を消去状態に維持する
ためには、外部データＤＡＴＡはハイレベルで入力され
、上記ビットラインＢＬ、には消去防止電圧Ｖａｌが供
給される。

第１１図は消去及びプログラムの反復によって発生され
る過剰消去を防止するための本発明の他の実施例の回路
である。第１１図において、第６図と同一部品又は要素
には同一の参照番号又は記号を使用した。第１１図の回
路図は第６図のビットライン接地回路３５が除去された
反面、ラッチ回路４０が各々のビットラインＢＬ１〜Ｂ
Ｌｌに接続されている。

ラッチ回路４０は、消去動作前に行われるセル状態の感
知動作において、選択されたワードラインと接続された
各メモリセルの消去状態に対応して各ビットラインを所
定電圧に維持するために、各ビットラインＢＬＩ　ＮＢ
Ｌｊに接続されている。ラッチ回路４０は、各々のビッ
トラインとノード４１との間にドレイン・ソース通路が
接続され、ゲートがラッチ信号ＬＣＨに接続されたＮチ
ャンネルＭＯＳトランジスタ４９と、入力端子が上記ノ
ード４１に接続されたインバータ４７と、入力端子と出
力端子とが各々上記インバータ４７の出力端子と上記ノ
ード４１に接続されたインバータ４８とで構成されてい
る。

上記インバータ４７と４８とは、各々ＰチャンネルＭＯ
３）ランジスタ４２とＮチャンネルＭＯＳトランジスタ
４３、及びＰチャンネルＭＯＳトランジスタ４４とＮチ
ャンネルＭＯＳトランジスタ４５とで構成されている。

第１２図のタイミング図を参照して第１１図の回路図の
消去動作が説明される。メモリセルアレイ１０のワード
ライン（ページ）上にあるメモリセルの消去は、第１２
図に図示されているようにセル状態の感知期間Ｔ、と消
去期間Ｔ２との２段階で行われる。セル状態の感知は約
１００ｎｓｅｃの短い期間ｔ１〜ｔ３の間に行われる。

説明の便宜上ワードラインＷ　Ｌ　ｒ　ｘ上にあるメモ
リセルＤＴＩＩ２〜Ｄ　Ｔ　１１２を考え、メモリスト
リングＭＳ口のメモリセルアレイ２がデプレッションＭ
ＯＳトランジスタにプログラムされた状態（′Ｏ“状！
！！　）であり、残りのメモリストリングＭ　Ｓ　１２
〜ＭＳＩ麿にあるメモリセルＤＴｌ１２〜Ｄ　Ｔ　Ｉａ
ｔは全てエンハンスメントＭＯ３）ランジスタに消去さ
れた状態（“１”状態　）であったと仮定する。

時刻ｔ１から、上記ワードラインＷＬ１２上のセルを選
択するために外部入力アドレスが入力される。上記入力
アドレスによって、時刻ｔ２にストリング選択ラインＳ
ＳＬ＋　と全ての非選択のワードラインＷ　Ｌ　０．　
Ｗ　Ｌ　ｔｓ〜ＷＬ、０と接地選択ラインＧＳＬ＋は電
源電圧ＶＣＣとなる。同時に、選択ワードラインＷＬＩ
２と列選択信号Ｙ、〜Ｙ。

は接地となる。その後、外部ライトエネーブル信号ＷＥ
ｘがハイレベル（５ボルト）からローレベル（Ｏボルト
）に変わると、トランジスタＭ　Ｐ　ｓ〜ＭＰｉの導通
のために、プリチャージ信号ＰＣＩがローレベルからハ
イレベルに変わることによって、選択されたセルを読出
すセル状態感知動作が実質的に開始される。この時、メ
モリストリングＭＳ、はＯＮ状態になり、残りのメモリ
ストリングＭＳ＋ｚ〜ＭＳ＋ｍはＯＦＦ状態にあるので
、ビットラインＢＬ＋は殆と接地電位となり、ビットラ
インＢＬ２〜ＢＬ、は消去防止電圧Ｖａｌで充電される
。

時刻ｔ３からラッチ信号ＬＣＨがハイ状態になり、トラ
ンジスタ４９がターンオンされる。

又、上記信号ＰＣＩはロー状態になり、接地選択ライン
ＧＳＬＩは接地になり、選択ワードラインＷＬ１２は消
去電圧Ｖ、になる。従って、ラッチ回路４０によってビ
ットラインＢＬ、は０ボルトに維持され、ビットライン
ＢＬ１〜ＢＬｌは■。

に維持される。セル状態感知動作が完了したのち、選択
ワードラインＷＬ、２が消去電圧Ｖ、に上がることによ
って、メモリストリングＭＳ、のセルＤ　Ｔ　１１２の
消去が開始される。消去をするための期間は約１００ｍ
５ｅｃである。

しかし、メそリセルＤＴＩｊ１２〜ＤＴ１１２のドレイ
ンには上記消去防止電圧ｖ、ｌが伝達されるため、これ
らのメモリセルの各々はフローティングゲートとチャン
ネルとの間の電界の低下によって、フローティングゲー
トへの電子の吸収が防止され、その結果高電圧の消去電
圧Ｖ、による過剰消去が防止される。

第１１図のＥＥＰＥＯＭ装置のプログラム及び読出し動
作は、これらの動作中に消去信号ＥＲＡとラッチ信号Ｌ
ＣＨとが共にローレベルに維持されるので、第６図の装
置のプログラム及び読出し動作と実質的に同一である。

第１３図を参照すると、本発明のメモリセルアレイにお
いて消去されたセルに１００秒間の消去動作が実行され
た場合に、ビットラインに印加される種々のプリチャー
ジ電圧に対する上記セルのしきい電圧Ｖｔｓの変化が示
されている。

第１３図から分かるように、ビットラインに印加される
４ボルトの消去防止電圧によって十分な消去が達成され
ることが理解でとる。

本発明は望ましい実施例に対して説明したが、本発明の
概念を逸脱しない範囲で各種の変形も可能であるのは、
この分野の通常の知識を持つものは容易に理解すること
ができるであろう。

［発明の効果］ 本発明により、高密度用の不揮発性記憶素子におい“〔
、ワードライン単位の消去及びプログラムが可能なＮＡ
ＮＤセル及び′その周辺回路を提供℃゛きる。

又、他のセルの撹乱なしに信頼度の高いプログラム及び
消去動作をする高集積ＮＡＮＤ型ＥＥＰＲＯＭ装置を提
供できる。

又、反復的なプログラム及び消去動作中の過剰消去及び
過剰プログラムを防止することができるＥＥＦＲＯＭ装
置及びその消去方法及びプログラム方法を提供できる。

更に、低いプログラム電圧を使用することによって、絶
縁の負担なしにセルの大ぎざを減らすことができるＥＥ
ＰＲＯＭ装置を提供で診る。

すなわち、デプレッション型のフローティングゲートト
ランジスタのメモリセルを使用することによって、プロ
グラム電圧を低くすることができ、パス電圧をプログラ
ムの電圧より低く設定することができて、セル間の撹乱
を防止することがでとる。又、プログラム中の選択ワー
ドラインの１にある非逼択のワー　ドラインに所定電圧
を印加することによって、過剰プログラムによる撹乱す
防止することができる。更に、ページ消去動作中の消去
されたセルを感知して消去されたセルのｉＭ剰消去を防
止することができる利点も＆１Ｓ。

【図面の簡単な説明】

第１図は従来のＮ　Ａ　Ｎ　ｏ　１Ｒ造を持つＥＥＰＲ
ＯＭセルの回路図、 第２Ａ図は本発明によるＥＥＰＲ，０Ｍメモリセルアレ
、イの等価回路図、 ｉＺＢ図は第２Ａで使用するメモリセル断面構造図、 第３図はメモリセルの等価回路図、 第４図は本発明によりバス電圧によって発生する撹乱の
防止効果を示す図、 第５図は本発明により過剰プログラムによって発生する
撹乱の防止効果を示す図、 第６図は本発明によるＥ　Ｅ　Ｆ　ＲＯＭ装置の回路図
、 第７図は本発明し：適用することができるバックバ、イ
アス発生器の回路図、 第８図は第７図の動作タイミング図、 第９図は本発明による第６図の回路の消去動作タイミン
グ図、 第１Ｏ図は本発明による第６図の回路のプログラム動作
タイミング図、 第１１図は本発明の他の実施例の回路図、第１２図は第
１！図の回路の消去動作タイミング図、 第１３図は本発明による過剰消去防止効果を示す図であ
る。 図中、１０・・・メモリセルアレイ、１２・・・Ｐウェ
ル領域、１４・・・ドレイン領域、１６・・・ソース領
域、！８・・・チャンネル領域、２０・・・Ｎ型半導体
基板、２２・・・フローティングゲート、２４・・・中
間酸化膜層、２６・・・制御ゲート、２８・・・ゲート
酸化膜層、３０・・・オーバラップ領域５３５・・・ビ
ットライン接地回路、４０・・・ラッチ回路、５０・・
・プーリチャー・ジ回路、６０・・・行選択回路、）Ｏ
・・・列選択回路、８０・・・センスアンプ、９０・・
・プログラム制御回路、１００・・・ＡＮＤゲート、１
１０・・・高電圧スイッチ回路、２００・・・バックパ
スアス発生器である。

Claims (1)

1. 【特許請求の範囲】 （１）複数のビットライン列と、行及び列に配列されて
   前記各ビットラインと接地との間にそれぞれ接続された
   複数のメモリストリングであって、各々が対応するビッ
   トラインと接地との間に接続された複数のメモリセルを
   有する複数のメモリストリングから成るメモリセルアレ
   イを含んだ電気的に消去及びプログラム可能な半導体メ
   モリ装置のメモリセルであつて、 第１導電型の半導体基板と、 該半導体基板の表面に相互に離隔して配置された第２導
   電型のドレイン及びソース領域と、該ドレイン領域とソ
   ース領域との間の前記基板の表面にある第２導電型のチ
   ャンネル領域と、前記ドレイン領域の一部分と該チャン
   ネル領域との上に形成された第１絶縁層と、 前記第１絶縁層上に形成され、前記ドレイン領域の一部
   分とオーバーラップする第１導電層と、 前記第１導電層上に形成された第２絶縁層と、前記第２
   絶縁層上に形成された第２導電層とを備えることを特徴
   とするメモリセル。 （２）前記半導体基板は、第２導電型の半導体基板上に
   形成されたウェル領域であることを特徴とする請求項第
   １項に記載のメモリセル。 （３）前記第１及び第２導電層の各々は、多結晶シリコ
   ンであることを特徴とする請求項第１項に記載のメモリ
   セル。 （４）前記チャンネル領域は、しきい電圧が−１から−
   ５ボルトのＮ型チャンネル領域であることを特徴とする
   請求項第３項に記載のメモリセル。 （５）別状に配列された複数のビットラインＢＬ＿１〜
   ＢＬ＿ｌと、 各々が各ドレイン・ソース通路で直列に接続されたスト
   リング選択トランジスタと複数のフローティングゲート
   トランジスタと接地選択トランジスタとを持ち、行と列
   とに配列された複数のメモリストリングＭＳ＿１＿１〜
   ＭＳ＿ｍ＿ｌと、同一の列にある各メモリストリング内
   のストリング選択トランジスタのドレインと接地選択ト
   ランジスタのソースとが各々対応する列のビットライン
   と接地とに接続されて、同一行にある各メモリストリン
   グ内のストリング選択トランジスタのゲートとフローテ
   ィングゲートトランジスタの各制御ゲートと接地選択ト
   ランジスタのゲートとが各々ストリング選択ラインとワ
   ードラインと接地選択ラインとに接続されたメモリセル
   アレイ１０と、 各行のメモリストリングからの前記ストリング選択ライ
   ンとワードラインと接地選択ラインとに接続されて、消
   去とプログラムと読出しとの各動作に対応して、入力ア
   ドレスにより特定された一つの行にあるメモリストリン
   グから伸びる選択されたワードラインと非選択のワード
   ライン及びストリングと接地選択ラインに所定の電圧を
   印加する行選択回路６０と、 前記各ビットラインと接続されて、プログラム動作中に
   プリチャージ信号に応答して各ビットラインに消去防止
   電圧をプリチャージするプリチャージ回路５０と、 前記ビットラインとデータライン５７との間に接続され
   て、プログラム動作及び読出し中には入力アドレスによ
   り選択されたビットラインを前記データラインに電気的
   に連結し、消去動作中にはの全てのビットラインを前記
   データラインに連結する列選択手段７０と、 前記データラインと接続されて、消去動作中に消去信号
   に応答して全てのビットラインを接地する接地選択回路
   ３５と、 前記データラインと接続されて、プログラム動作中に前
   記選択されたビットラインに入力データに応答してプロ
   グラム電圧又は消去防止電圧を提供するプログラム制御
   手段９０とを備えることを特徴とする電気的に消去及び
   プログラム可能な半導体メモリ装置。 （６）前記プログラム制御手段９０は、 入力データとプリチャージ信号とに応答して第１論理信
   号と第２論理信号とを提供するゲート９４と、 前記データライン５７とプログラム電圧Ｖ＿ｐ＿■＿ｍ
   との間にドレイン・ソース通路が接続された第１トラン
   ジスタ９１と、 前記データライン５７と消去防止電圧Ｖ＿ａ＿ｌとの間
   にドレイン・ソース通路が接続された第２トランジスタ
   ９２と、 前記ゲート９４と第１トランジスタ９１の ゲートとの間に接続され、前記第１論理信号に応答して
   前記第１トランジスタ９１を導通する高電圧スイッチ回
   路１１０と、 前記ゲート３４と前記第２トランジスタの ゲートとの間に接続され、前記第２論理信号とプリチャ
   ージ信号とに応答して前記第２トランジスタを導通する
   ＡＮＤゲート１００とを備えることを特徴とする請求項
   第５項に記載の電気的に消去及びプログラム可能な半導
   体メモリ装置。 （７）メモリセルアレイ１０内にある前記各フローティ
   ングゲートトランジスタは、ほぼ−１から−５ボルトの
   初期しきい電圧を持つＮチャンネルＭＯＳトランジスタ
   であることを特徴とする請求項第５項に記載の電気的に
   消去及びプログラム可能な半導体メモリ装置。 （８）消去動作中には、前記選択されたワードラインに
   消去電圧を印加し、前記ストリング選択ラインと前記非
   選択のワードラインとにこれらと接続されたトランジス
   タを導通するために導通電圧を印加し、接地選択ライン
   に接地電圧を印加し、 プログラム動作中には、前記選択されたワードラインに
   接地電圧を印加し、前記ストリング選択ラインと選択さ
   れたワードラインとの間の非選択のワードラインと前記
   ストリング選択ラインとに、これらと接続されたトラン
   ジスタを導通するために前記消去電圧より低く前記プロ
   グラム電圧より高いバス電圧を印加し、前記選択された
   ワードラインと接地選択ラインとの間の非選択のワード
   ラインに導通電圧を印加し、前記接地選択ラインに接地
   電圧を印加し、 読出し動作中には、前記選択されたワード ラインに接地電圧を印加し、ストリング及び接地選択ラ
   インと全ての非選択のワードラインに導通電圧を印加す
   ることを特徴とする請求項第７項に記載の電気的に消去
   及びプログラム可能な半導体メモリ装置。 （９）前記メモリセルアレイ１０は、Ｎ型半導体基板上
   に形成されたＰ型ウェル領域に配置されるごとを特徴と
   する請求項第７項に記載の電気的に消去及びプログラム
   可能な半導体メモリ装置。 （１０）バックバイアス発生器２００が前記Ｐ型ウェル
   領域に接続され、前記Ｐ型ウェル領域に負のバイアス電
   圧を提供することを特徴とする請求項第９項に記載の電
   気的に消去及びプログラム可能な半導体メモリ装置。 （１１）前記バックバイアス発生器２００は、請出し動
   作時にバックバイアス電圧を発生するチャージポンプ回
   路２１０と、 前記バックバイアス電圧を一定に調節する バックバイアス調節回路２２０と、 消去及びプログラム動作時に、前記バック バイアス電圧の発生を禁止するバックバイアスディスチ
   ャージ回路２３０とを備えることを特徴とする請求項第
   １０項に記載の電気的に消去及びプログラム可能な半導
   体メモリ装置。 （１２）前記消去電圧は約１８ボルトであり、前記導通
   電圧は約４ボルトであり、前記バス電圧は約１５ボルト
   であり、前記プログラム電圧は約１３ボルトであること
   を特徴とする請求項第８項に記載の電気的に消去及びプ
   ログラム可能な半導体メモリ装置。 （１３）別状に配列された複数のビットラインＢＬ＿１
   〜ＢＬ＿ｌ、 各々が各ドレイン・ソース通路を直列に接続するストリ
   ング選択トランジスタと複数のフローティングゲートト
   ランジスタと接地選択トランジスタとを持っており、行
   と列とに配列された複数のメモリストリングＭＳ＿１＿
   １〜ＭＳ＿ｍ＿ｌと、同一列にある各メモリストリング
   内のストリング選択トランジスタのドレインと接地選択
   トランジスタのソースとが各々対応する列のビットライ
   ンと接地との間に接続され、同一行にある各メモリスト
   リング内のストリング選択トランジスタのゲートとフロ
   ーティングゲートトランジスタの各制御ゲートと接地選
   択トランジスタのゲートとが各々ストリング選択ライン
   とワードラインと接地選択ラインとに接続されたメモリ
   セルアレイ１０と、 各行のメモリストリングからの前記ストリング選択ライ
   ンとワードラインと接地選択ラインとに接続されて、入
   力アドレスにより特定された一つの行にあるメモリスト
   リングに接続されたワードライン中の一つを選択し、消
   去動作前に行われるセル状態の感知動作中に、前記選択
   ワードラインと接続された各選択フローティングゲート
   のプログラムの有無を判別するため、前記選択されたワ
   ードラインに読出レ電圧を印加して、前記特定されたメ
   モリストリングの非選択のワードラインと接地及びスト
   リング選択ラインに、このラインと接続されたトランジ
   スタを、導通するため導通電圧を印加し、ページ消去動
   作中に、前記選択されたワードラインに消去電圧を印加
   して、前記接地選択ラインに接地電圧を印加する行選択
   手段６０と、 前記各ビットラインと接続されて、前記セル感知動作中
   に各ビットラインを所定の電圧でプリチャージするプリ
   チャージ回路５０と、前記各ビットラインと接続されて
   、前記セル感知動作中に前記各選択フローティングゲー
   トのプログラムの有無に応答して、前記各選択フローテ
   ィングゲートと連結された各ビットラインの電圧状態に
   対応して、前記各ビットラインを接地電圧又は前記所定
   電圧でラッチするラッチ手段４０とを備えることを特徴
   とする電気的に消去及びプログラム可能な半導体メモリ
   装置。 （１４）前記メモリセルアレイ１０にある前記各フロー
   ティングゲートトランジスタは、ほぼ−１から−５ボル
   トの初期しきい電圧を持つＮチャンネルＭＯＳトランジ
   スタであることを特徴とする請求項第１３項に記載され
   た電気的に消去及びプログラム可能な半導体メモリ装置
   。 （Ｉ５）前記読出し電圧は接地電圧であり、前記導通電
   圧は、電源電圧であり、前記消去電圧は約１８ボルトで
   あることを特徴とする請求項第１４項に記載された電気
   的に消去及びプログラム可能な半導体メモリ装置。 （１６）列配列された複数のビットライン ＢＬ＿１〜ＢＬ＿ｌと、 各々が各ドレイン・ソース通路を直列に接続するストリ
   ング選択トランジスタと複数のフローティングゲートト
   ランジスタと接地選択トランジスタとを持ち、行と列と
   に配列された複数のメモリストリングＭＳ＿１＿１〜Ｍ
   Ｓ＿ｍ＿ｌと、同一列にある各メモリストリング内のス
   トリング選択トランジスタのドレインと接地選択トラン
   ジスタのソースとが各々対応する列のビットラインと接
   地との間に接続され、同一行にある各メモリストリング
   内のストリング選択トランジスタのゲートとフローティ
   ングゲートトランジスタの各制御ゲートと接地選択トラ
   ンジスタのゲートとが各々ストリング選択ラインとワー
   ドラインと接地選択ラインとに接続されたメモリセルア
   レイ１０と、 各行のメモリストリングからの前記ストリング選択ライ
   ンとワードラインと接地選択ラインとに接続されて、プ
   ログラム動作中に入力アドレスにより特定された一つの
   行にあるメモリストリングに接続された一つの選択され
   たワードラインに接地電圧を印加し、前記選択されたワ
   ードラインと特定されたメモリストリングのストリング
   選択ラインとの間の非選択のワードラインと前記ストリ
   ング選択ラインとにバス電圧を印加する行選択手段６０
   と、 前記各ビットラインとデータライン５７との間に接続さ
   れて、プログラム動作中に前記入力アドレスにより選択
   された一つのビットラインを前記データラインに電気的
   に連結する列選択回路７０と、 各ビットラインに接続されて、プログラム動作中にプリ
   チャージ信号に応答して各ビットラインを消去防止電圧
   で充電するためのプリチャージ回路５０と、 前記データラインに接続されて、プログラム動作中に入
   力データに応答して前記選択されたビットラインにプロ
   グラム電圧又は消去防止電圧を提供するプログラム制御
   回路９０とを備えることを特徴とする電気的に消去及び
   プログラム可能な半導体メモリ装置。 （１７）プログラム動作中に、前記選択されたワードラ
   インと特定されたメモリストリングの接地選択ラインと
   の間の非選択のワードラインに所定電圧を印加し、前記
   接地選択ラインに接地電圧を印加することを特徴とする
   請求項第１６項に記載の電気的に消去及びプログラム可
   能な半導体メモリ装置。 （１８）前記プログラム制御回路９０は、 入力データとプリチャージ信号とに応答して、第１論理
   信号と第２論理信号とを提供するゲート９４と、 前記データライン５７とプログラム電圧Ｖ＿ｐ＿■＿ｍ
   との間にドレイン・ソース通路が接続された第１トラン
   ジスタ９１と、 前記データライン５７と消去防止電圧Ｖ＿ａ＿ｌとの間
   にドレイン・ソース通路が接続された第２トランジスタ
   ９２と、 前記ゲート９４と前記第１トランジスタ９１のゲートと
   の間に接続されて、前記第１論理信号に応答して前記第
   １トランジスタ９１を導通する高電圧スイッチ回路１１
   ０と、 前記ゲート９４と前記第２トランジスタの ゲートとの間に接続されて、前記第２論理信号とプリチ
   ャージ信号に応答して前記第２トランジスタを導通する
   ＡＮＤゲート１００とを備えることを特徴とする請求項
   第１７項に記載の電気的に消去及びプログラム可能な半
   導体メモリ装置。 （１９）メモリセルアレイ１０内にある前記各フローテ
   ィングゲートトランジスタは、ほぼ−１から−５ボルト
   の初期しきい電圧を持つＮチャンネルＭＯＳトランジス
   タであることを特徴とする請求項第１８項に記載の電気
   的に消去及びプログラム可能な半導体メモリ装置。 （２０）前記バス電圧は約１３ボルトであり、前記所定
   電圧は５ボルトの電源電圧であり、前記プログラム電圧
   は約１８ボルトであり、前記消去防止電圧は約４ボルト
   であることを特徴とする請求項第１９項に記載の電気的
   に消去及びプログラム可能な半導体メモリ装置。 （２１）列記列された複数のビットライン ＢＬ＿１〜ＢＬ＿ｌと、各々が各ドレイン・ソース通路
   を直列に接続するストリング選択トランジスタと複数の
   フローティングゲートトランジスタと接地選択トランジ
   スタとを持ち、行と列とに配列された複数のメモリスト
   リングＭＳ＿１＿１〜ＭＳ＿ｍ＿ｌと、同一列の各メモ
   リストリング内のストリング選択トランジスタのドレイ
   ンと接地選択トランジスタのソースとが各々対応する列
   のビットラインと接地との間に接続され、同一行の各メ
   モリストリング内のストリング選択トランジスタのゲー
   トとフローティングゲートトランジスタの各制御ゲート
   と接地選択トランジスタのゲートとが各々ストリング選
   択ラインとワードラインと接地選択ラインとに接続され
   たメモリセルアレイ１０とを備える電気的に消去及びプ
   ログラム可能な半導体メモリ装置で、 一つの行にある選択されたメモリストリングに接続され
   た複数のワードライン中の、一つの選択されたワードラ
   インに接続されたフローティングゲートトランジスタを
   消去する方法であって、前記ビットラインの全てを接地
   し、 前記選択されたワードラインに消去電圧を印加し、 前記選択されたメモリストリングと接続された非選択の
   ワードラインとストリング選択ラインとに、これらと接
   続されたトランジスタを導通するための導通電圧を印加
   し、 前記選択されたメモリストリングと接続された接地選択
   ラインを接地することを特徴とする電気的に消去及びプ
   ログラム可能な半導体メモリ装置における消去方法。 （２２）前記メモリセルアレイ１０内の前記各フローテ
   ィングゲートトランジスタは、−１から−５ボルトの初
   期しきい電圧を持つＮチャンネルＭＯＳトランジスタで
   あることを特徴とする請求項第２１項に記載の電気的に
   消去及びプログラム可能な半導体メモリ装置における消
   去方法。 （２３）前記消去電圧は約１８ボルトであり、前記導通
   電圧は５ボルトの電源電圧であることを特徴とする請求
   項第２２項に記載の電気的に消去及びプログラム可能な
   半導体メモリ装置における消去方法。 （２４）配列された複数のビットラインＢＬ＿１〜ＢＬ
   ＿ｌと、各々が各ドレイン・ソース通路を直列に接続す
   るストリング選択トランジスタと複数のフローティング
   ゲートトランジスタと接地選択トランジスタを持ち、行
   と列とに配列された複数のメモリストリングＭＳ＿１＿
   １〜ＭＳ＿ｍ＿ｌと、同一列の各メモリストリング内の
   ストリング選択トランジスタのドレインと接地選択トラ
   ンジスタのソースとが各々対応する列のビットラインと
   接地との間に接続され、同一行の各メモリストリング内
   のストリング選択トランジスタのゲートとフローティン
   グゲートトランジスタの各制御ゲートと接地選択トラン
   ジスタのゲートとが各々ストリング選択ラインとワード
   ラインと接地選択ラインとに接続されたメモリセルアレ
   イ１０とを備える電気的に消去及びプログラム可能な半
   導体メモリ装置で、 一つの行にある選択されたメモリストリングに接続され
   た複数のワードライン中の、一つの選択されたワードラ
   インと接続されたフローティングゲートトランジスタを
   消去する方法であって、前記選択されたワードラインと
   接続された各フローティングゲートトランジスタのプロ
   グラム又は消去の状態を判別し、 該判別により感知された各ビットラインの電圧状態に対
   応して、プログラムされたフローティングゲートトラン
   ジスタと連結されたビットラインを第１電圧でラッチし
   、消去されたフローティングゲートトランジスタと連結
   されたビットラインを消去防止電圧でラッチし、 前記選択されたワードラインと接続された フローティングゲートトランジスタを消去することを特
   徴とする電気的に消去及びプログラム可能な半導体メモ
   リ装置における消去方法。 （２５）前記メモリセルアレイ１０内の前記各フローテ
   ィングゲートトランジスタは、−１から−５ボルトの初
   期しきい電圧を持つＮチャンネルＭＯＳトランジスタで
   あることを特徴とする請求項第２４項に記載の電気的に
   消去及びプログラム可能な半導体メモリ装置における消
   去方法。 （２６）前記判別工程は、前記ビットライン全てを消去
   防止電圧で充電する工程と、前記選択されたワードライ
   ンに接地電圧の読出し電圧を印加する工程と、前記選択
   されたメモリストリングと接続されたストリング及び接
   地選択ラインと非選択のワードラインとに、これらと接
   続されたトランジスタを導通するために導通電圧を印加
   する工程とを備え、 前記消去工程は、前記選択されたワードラインに消去電
   圧を印加する工程と、前記接地選択ラインに接地電圧を
   印加する工程とを備えることを特徴とする請求項第２５
   項に記載の電気的に消去及びプログラム可能な半導体メ
   モリ装置における消去方法。 （２７）前記消去防止電圧は約４ボルトであり、導通電
   圧は５ボルトの電源電圧であり、前記消去電圧は約１８
   ボルトであることを特徴とする請求項第２６項に記載の
   電気的に消去及びプログラム可能な半導体メモリ装置に
   おける消去方法。 （２８）配列された複数のビットラインＢＬ＿１〜ＢＬ
   ＿ｌと、各々が各ドレイン・ソース通路を直列に接続す
   るストリング選択トランジスタと複数のフローティング
   ゲートトランジスタと接地選択トランジスタを持ち、行
   と列とに配列された複数のメモリストリングＭＳ＿１＿
   １〜ＭＳ＿ｍ＿ｌと、同一列の各メモリストリング内の
   ストリング選択トランジスタのドレインと接地選択トラ
   ンジスタのソースとが各々対応する列のビットラインと
   接地との間に接続され、同一行の各メモリストリング内
   のストリング選択トランジスタのゲートとフローティン
   グゲートトランジスタの各制御ゲートと接地選択トラン
   ジスタのゲートとが各々ストリング選択ラインとワード
   ラインと接地選択ラインとに接続されたメモリセルアレ
   イ１０とを備える電気的に消去及びプログラム可能な半
   導体メモリ装置で、 一つの行にある選択されたメモリストリングに接続され
   た複数のワードライン中の、一つの選択されたワードラ
   インと接続されたフローティングゲートトランジスタを
   プログラムする方法であって、 前記ビットラインを消去防止電圧で充電し、前記選択フ
   ローティングゲートトランジスタをプログラムすること
   を特徴とする電気的に消去及びプログラム可能な半導体
   メモリ装置におけるプログラム方法。 （２９）前記プログラムする工程は、 前記選択されたワードラインを接地する工程と、 前記選択されたメモリストリングのストリング選択ライ
   ンと前記選択されたワードラインとの間の非選択のワー
   ドラインにバス電圧を印加する工程と、 前記選択されたワードラインと前記選択されたメモリス
   トリングの接地・選択ラインとの間にある非選択のワー
   ドラインにこれらと接続されたトランジスタを導通する
   ために導通電圧を印加する工程と、 前記接地選択ラインを接地する工程とを備えることを特
   徴とする請求項第２８項に記載電気的に消去及びプログ
   ラム可能な半導体メモリ装置におけるプログラム方法。 （３０）前記メモリセルアレイ１０内の各フローティン
   グゲートトランジスタは、−１から−５ボルトの初期し
   きい電圧を持つＮチャンネルＭＯＳトランジスタである
   ことを特徴とする請求項第２９項に記載の電気的に消去
   及びプログラム可能な半導体メモリ装置におけるプログ
   ラム方法。 （３１）前記消去防止電圧は約４ボルトであり、前記バ
   ス電圧は約１５ボルトであり、前記導通電圧は５ボルト
   の電源電圧であることを特徴とする請求項第３０項に記
   載の電気的に消去及びプログラム可能な半導体メモリ装
   置におけるプログラム方法。