JP2978516B2 - 電気的に消去及びプログラム可能な半導体メモリ装置及びその消去方法及びそのプログラム方法 - Google Patents

電気的に消去及びプログラム可能な半導体メモリ装置及びその消去方法及びそのプログラム方法

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Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は電気的に消去及びプログラム可能な半導体メ
モリ装置及びこの装置の消去方法とプログラム方法、特
に消去及びプログラム動作中にメモリセルの攪乱なしに
データを消去及びプログラムすることができる読出し専
用メモリ（以下EEPROM）装置及びこの装置における消去
方法及びプログラム方法に係かるものである。
［従来の技術］ EEPROMは、回路上で電気的にデータを消去することが
できると共に、再びプログラムすることができるプログ
ラム可能な読出し専用メモリである。EEPROMの基本的な
メモリ素子としては種々の技術があるが、一番広く使用
されているEEPROMのメモリ素子は、紫外線消去型のEPRO
Mのフローテイングゲートトランジスタから開発された
フローテイングゲートトンネルオキサイド（以下FLOTO
X）を持つフローテイングゲートトランジスタである。
そのようなFLOTOX・EEPROMのフローテイングゲートトラ
ンジスタは、約100Åのトンネルオキサイドを通してド
レインからフローテイングゲート及びフローテイングゲ
ートからドレインに電子がトンネリングするのを利用す
ることによつて、電気的なプログラム及び消去ができる
メモリ素子である（米国特許番号第4203158号を見
よ）。
しかし、FLOTOX型のトランジスタが実際にEEPROMメモ
リセルアレイにおいて使用される場合、一つのEEPROMセ
ル、即ち１ビツトのセルは一つのFLOTOX型のトランジス
タのみではメモリの機能を十分に遂行することができ
ず、選択トランジスタと呼ばれる別のトランジスタが要
求される。もし、EEPROMセル毎に一つの選択トランジス
タを使用しないとすると、一つのドレイン上に印加され
る高電圧は同一のビツトライン（又は列ライン）上にあ
る他のセルのドレイン上にも加えられ、その結果選択さ
れないセルをも消去する結果を招来する。これをセル間
の攪乱と呼ぶ。従つて、FLOTOX型のEEPROM装置は、１ビ
ツト当り二つのトランジスタを必要とするばかりでな
く、フローテイングゲートトランジスタ内にトンネルン
グ領域を更に必要とするので、あまりにも多くのチツプ
面積を専有し、高密度メモリに適用するには適当でな
い。
そのような欠点を解決するために、ビツト当り一つの
トランジスタを使用し、全てのメモリセルの内容を同時
に消去することができるフラツシユEEPROMセルが開発さ
れて来た。そのようなセルの基本的な構造は、従来のEP
ROMの２重ポリシリコンフローテイングゲートトランジ
スタの構造と類似である。しかし、両者の基本的な差異
は、フラツシユEEPROMセルはソース又はドレイン領域と
フローテイングゲートの縁が薄いゲート酸化膜を通じて
オーバラツプしているという点である。
そのような構造のフラツシユEEPROMセルを使用したメ
モリセルアレイが米国特許番号第4698787号に開示され
ている。この特許のメモリセルは、上記オーバラツプ領
域を通じたフローテイングゲートからソース領域への電
子のフオラー・ノードヘイム（Fowler−Nordheim:F−
Ｎ）トンネリングによつて消去され、チヤンネル領域か
らフローテイングゲートへのホツトエレクトロン注入
（Hot Electron Injection）によつてプログラムされ
る。又、この特許のメモリセルアレイで、各々の行にあ
るセルの制御ゲートは各々の対応するワードライン（又
はＸライン）に接続されており、各々の列にあるセルの
ドレインは対応するビツトライン（又はＹライン）に接
続されていて、各セルのソースは一つの共通ソースライ
ンに接続されている。このようなメモリセルアレイにお
いて、セルの消去動作は共通ソースラインに高電圧を印
加して全てのワードラインを接地することにより達成さ
れるので、チツプ全体のメモリセルが同時に消去される
という制限がある。又、セルのプログラムはホツトエレ
クトロンを発生するために上記セルのドレインに高電圧
を印加すことにより達成されるので、大きなドレイン電
流を流す必要がある。従つて、チツプの外部からプログ
ラムするために大きな電流容量を持つた高電圧電源が別
途に要求される。
フラツシユEEPROMの他の従来の技術は、1988年のVLSI
回路のシンポジユームの技術論文のダイジエスト（1988
SYMPOSIUM ONVLSI CIRCUITS,DIGEST OF TECHNIVAL PAP
ERS）のページ33〜34に開示されたNAND構造を持つEEPRO
Mセルである。
上記論文に開示された技術と関連させて第１図を参照
すると、ビツトライン（又は列ライン）BL1,BL2の各々
と接地との間に接続された複数のメモリストリングMS11
〜MS22が行と列とに配列されたフラツシユEEPROMのメモ
リセルアレイ10の等価回路図が図示されている。各々の
メモリストリング（又はNANDセル）は、ストリング選択
トランジスタST,8ビツトのメモリセルMC1〜MC8及び接地
選択トランジスタGTのドレイン・ソース通路が直列接続
されて、対応するビツトラインと接地との間に接続され
ている。ストリング選択ラインSSLkとワードラインのWL
k1〜WLk8と接地選択ラインGSLkとは、各々第ｋ行にある
メモリストリングMSk1〜MSkl内にある選択トランジスタ
STのゲートとメモリセルMC1〜MC8の制御ゲートと接地選
択トランジスタGTのゲートとに接続されている（ｋは正
の整数である）。
上記メモリセルMC1〜MC8の各々は全て同一構造を持つ
ている。その構造は、前述したフラツシユEEPROMセルの
構造のように、公知の２重ポリシリコンゲート技術によ
つて製作される。フローテイングゲートの縁はドレイン
の縁と100Åのゲート酸化膜を介してオーバラツプされ
ており、フローテイングゲートと制御ゲートとは各々第
１及び第２ポリシリコン層で構成されている。フローテ
イングゲートと制御ゲートとの間の酸化膜の厚さは約25
0Åである。
上記論文の説明に関連して、メモリセルの消去プログ
ラム及び読出し動作が説明される。
各々のメモリセルの消去動作は、チヤンネルからフロ
ーテイングゲートへの電子のＦ−Ｎトンネリングによつ
て達成される。例えば、第１行にあるメモリストリング
MS11とMS12内の全体のメモリセルMC1〜MC8を消去するた
めには、ストリング選択ラインSSL1と接地選択ラインGS
L1に５ボルトを印加することによつて、ストリング選択
トランジスタSTと接地選択トランジスタGTをONさせたの
ち、ワードラインWL11〜WL18の全てに13ボルトが印加さ
れ、ビツトラインBL1,BL2に０ボルトが印加される。こ
の時、メモリストリングMS11とMS12内のメモリセルMC1
〜MC8の各々は、電子がフローテイングゲートに吸入さ
れることによつて消去され、正（＋）のしきい電圧（V
te＝0.5〜２ボルト）を持つエンハンスメントトランジ
スタとなる。
一方、プログラム動作は、フローテイングゲートから
ドレインへの電子のトンネリングによつて選択されたビ
ツト毎に行われる。例えば、メモリストリングMS11内の
メモリセルMC4を選択的にプログラムするためには、ス
トリング選択ラインSSL1と接地選択ラインGSL1に各々20
ボルトと０ボルトを印加して、ストリング選択トランジ
スタSTと接地選択トランジスタGTをそれぞれONとOFFに
したのち、選択されたビツトラインBL1と上記選択され
たビツトラインBL1と選択されたワードラインWL14との
間にある非選択のワードラインWL11〜WL13に20ボルトを
印加し、選択されたワードラインWL14と非選択のワード
ラインWL15〜WL18に０ボルトを印加する。この時、ビツ
トラインBL1上の高電圧がメモリストリングMS11の非選
択メモリセルMC1〜MC3を通して選択メモリセルMC4のド
レインに伝達され、上記セルMC4のドレインとフローテ
イングゲートとの間の電圧差によつてフローテイングゲ
ート内の電子はオーバラツプ領域を通じてドレインに抜
け出す。その結果、上記メモリセルMC4はプログラムさ
れて、負（−）のしきい電圧（Vtp＝−２〜−５ボル
ト）を持つデプレツシヨントランジスタになる。
メモリストリングMS11内にあるメモリセルMC4の読出
しは、ワードラインWL14を接地とし、ストリング及び接
地選択ラインSSL1とGSL1及び非選択ワードラインWL11〜
WL13とWL15〜WL18に電源電圧VCC（＝５ボルト）を印加
することによつて達成される。もし、上記メモリセルMC
4がプログラムされたセルであつたら、上記メモリセルM
C4の導通によつてビツトラインBL1に電流が流れる。一
方、メモリセルMC4が消去されたセルであつたら、上記
メモリセルMC4のOFFによつてビツトラインBL1には電流
が流れない。感知増幅器はビツトBL1上の電流を感知す
ることによつて読出すことができる。
前述したメモリストリングは８ビツト当り２個の選択
トランジスタを持ち、ビツトラインと一つの接続孔を通
じて接続されるため、高密度メモリに適用される。又、
上記メモリストリングは電子のＦ−Ｎトンネリングによ
つて消去及びプログラムを可能なので、これらの動作中
の電流消費が非常に少ない。したがつて、単一電源（５
ボルト電源）により高電圧パルス発生器を使用してチツ
プ内部で消去及びプログラムに必要な高電圧パルスを発
生することができる利点を持つている。
［発明が解決しようとしている課題］ しかしながら、上記のNANDセルは次のような問題点を
持つている。
第１に、プログラム中に起こる選択されない他のメモ
リセルの攪乱である。例えば、メモリストリングMS11の
メモリセルMC4をプログラムすると仮定した場合、ビツ
トラインBL1に印加されたプログラム電圧（20ボルト）
を上記メモリセルMC4のドレインに伝達するためには、
消去に要求される電圧（13ボルト）より高いパス電圧
（20ボルト）がワードラインWL11〜WL13に印加される。
従つて、上記ワードラインWL11〜WL13と接続された他の
ビツトラインにあるプログラムされたメモリセル、例え
ばメモリストリングMS12のメモリセルMC1〜MC3が自動的
に消去されることがある。それ故、メモリアレイのワー
ドライン単位（ページ）の消去及びプログラムが不可能
になり、プログラムは一番下にあるセルから上にあるセ
ルに順次プログラムしなければならない制約を持つてい
る。
第２の問題は、メモリセルの過剰消去、即ち消去され
たセルのしきい電圧の増加である。プログラム動作中の
消去に必要な電圧（13ボルト）よりずつと高いパス電圧
（20ボルト）が、選択されたワードラインの上にあるワ
ードライン（以下“パスワードライン”と称する）、例
えばメモリストリングMS11のMC4が選択された場合には
ワードラインWL11〜WL13に印加されるため、メモリセル
の過剰消去が上記パスワードラインの非選択メモリセル
で発生する。又、消去及びプログラムの反復時に高い消
去電圧が継続して消去状態にあるメモリセルに印加され
る時も、過剰消去が発生する。このように、一つのメモ
リストリング内に過剰消去されたセルが存在すること
は、上記メモリストリング内にあるプログラムされたセ
ルの読出速度を遅くしたり、又甚だしい場合には読出エ
ラーを発生させたりする。
第３の問題は、過剰プログラムによるセルの攪乱であ
る。プログラム中に選択されたメモリセルの次に接続さ
れたメモリセルのワードラインが接地されているので、
上記選択されたメモリセルが過剰プログラムされると、
高いプログラム電圧（20ボルト）が上記選択されたメモ
リセルのドレイン・ソース通路を通じて次のメモリセル
のドレインに伝達され、そのメモリセルが望ましくない
ようにプログラムされることがある。
したがつて、本発明の目的は、高密度用の不揮発性記
憶素子において、信頼度の高いワードライン単位の消去
及びプログラムが可能な半導体メモリ装置を提供するこ
とにある。
本発明の他の目的は、選択されていない他のセルの攪
乱なしに、信頼度の高いプログラム及び消去動作をする
高集積の半導体メモリ装置を提供することにある。
本発明の他の目的は、反復的なプログラム中の選択さ
れていないセルの消去や過剰消去及び間違ったプログラ
ム、或は消去中の既に消去されているセルの過剰消去を
防止する半導体メモリ装置及びその消去方法及びプログ
ラム方法を提供することにある。
本発明の更に他の目的は、低いプログラム電圧を使用
することによつて、絶縁の負担なしにセルの大きさを減
らすことができる半導体メモリ装置を提供することにあ
る。
［課題を解決するための手段］ この課題を解決するために、本発明の半導体メモリ装
置は、複数のビツトライン列と、行及び列に配列されて
前記各ビツトラインと接地との間にそれぞれ接続された
複数のメモリストリングであつて、各々が対応するビツ
トラインと接地との間に接続された複数のメモリセルを
有する前記複数のメモリストリングから成るメモリセル
アレイとを含んだ電気的に消去及びプログラム可能な半
導体メモリ装置であつて、前記メモリセルの各々が、第
１導電型の半導体基板と、該半導体基板の表面に相互に
離隔して配置された第２導電型のドレイン及びソース領
域と、該ドレイン領域とソース領域との間の前記基板の
表面にあって、Ｎ型不純物でイオン注入された第２導電
型のチヤンネル領域と、前記ドレイン領域の一部分と該
チヤンネル領域との上に形成された第１絶縁層と、前記
第１絶縁層上に形成され、前記ドレイン領域の一部分と
オーバーラツプする第１導電層と、前記第１導電層上に
形成された第２絶縁層と、前記第２絶縁層上に形成され
た第２導電層とを備え、前記チヤンネル領域が負の初期
しきい電圧を持つデプレツシヨン型のフローテイングゲ
ートトランジスタから成り、前記メモリセルのプログラ
ム時に、前記メモリセルとビットライン間にあるメモリ
セルのワードラインへは、前記負の初期しきい電圧に対
応して低減された第１電圧のパスパルスが印加され、前
記メモリセルが接続されるビットラインへは、前記負の
初期しきい電圧に対応して低減された第２電圧のプログ
ラムパルスが印加され、選択されないビットラインへ
は、前記第１電圧に対応して低減された消去防止の第３
電圧が印加されることを特徴とする。
ここで、前記メモリセルのプログラム時に、更に、前
記メモリセルと接地間のメモリセルのワードラインへ
は、前記第２電圧に対応したプログラム防止の第４電圧
が印加される。また、前記半導体基板は、第２導電型の
半導体基板上に形成されたウエル領域であって、前記メ
モリセルに記憶されたデータの読み出し時に、前記ウエ
ル領域に第５電圧のバックバイアスが印加されて、OFF
状態のメモリセルの電流を遮断する。また、前記チヤン
ネル領域の初期しきい電圧は−１ボルトから−５ボルト
であり、約−３ボルトである場合には、前記第１電圧は
約15ボルト、前記第２電圧は約13ボルト、第３電圧は約
４ボルト、第４電圧は約５ボルトである。
又、列状に配列された複数のビツトラインBL1〜BL
lと、各々が各ドレイン・ソース通路で直列に接続され
たストリング選択トランジスタと複数のフローテイング
ゲートトランジスタと接地選択トランジスタとを持ち、
前記フローテイングゲートトランジスタがチヤンネル領
域が負の初期しきい電圧を持つデプレツシヨン型のフロ
ーテイングゲートトランジスタであつて、行と列とに配
列された複数のメモリストリングMS11〜MSmlと、同一の
列にある各メモリストリング内のストリング選択トラン
ジスタのドレインと接地選択トランジスタのソースとが
各々対応する列のビツトラインと接地とに接続されて、
同一行にある各メモリストリング内のストリング選択ト
ランジスタのゲートとフローテイングゲートトランジス
タの各制御ゲートと接地選択トランジスタのゲートとが
各々ストリング選択ラインとワードラインと接地選択ラ
インとに接続されたメモリセルアレイ10と、各行のメモ
リストリングからの前記ストリング選択ラインとワード
ラインと接地選択ラインとに接続されて、消去とプログ
ラムと読出しとの各動作に対応して、入力アドレスによ
り特定された一つの行にあるメモリストリングから伸び
る選択されたワードラインと非選択のワードライン及び
ストリングと接地選択ラインに所定の電圧を印加する行
選択回路60と、前記各ビツトラインと接続されて、プロ
グラム動作中にプリチヤージ信号に応答して各ビツトラ
インに消去防止電圧をプリチヤージするプリチヤージ回
路50と、前記ビツトラインとデータライン57との間に接
続されて、プログラム動作及び読出し中には入力アドレ
スにより選択されたビツトラインを前記データラインに
電気的に連結し、消去動作中には全てのビツトラインを
前記データラインに連結する列選択手段70と、前記デー
タラインと接続されて、消去動作中に消去信号に応答し
て全てのビツトラインを接地する接地選択回路35と、前
記データラインと接続されて、プログラム動作中に前記
選択されたビツトラインに入力データに応答してプログ
ラム電圧又は消去防止電圧を提供するプログラム制御手
段90とを備え、前記プログラム制御手段90は、入力デー
タとプリチヤージ信号とに応答して第１論理信号と第２
論理信号とを提供するゲート94と、前記データライン57
とプログラム電圧Vpgmとの間にドレイン・ソース通路が
接続された第１トランジスタ91と、前記データライン57
と消去防止電圧Veiとの間にドレイン・ソース通路が接
続された第２トランジスタ92と、前記ゲート94と第１ト
ランジスタ91のゲートとの間に接続され、前記第１論理
信号に応答して前記第１トランジスタ91を導通する高電
圧スイツチ回路110と、前記ゲート94と前記第２トラン
ジスタ92のゲートとの間に接続され、前記第２論理信号
とプリチヤージ信号とに応答して前記第２トランジスタ
を導通するANDゲート100とを備えることを特徴とする。
ここで、メモリセルアレイ10内にある前記各フローテ
イングゲートトランジスタは、ほぼ−１から−５ボルト
の初期しきい電圧を持つＮチヤンネルMOSトランジスタ
である。また、消去動作中には、前記選択されたワード
ラインに消去電圧を印加し、前記ストリング選択ライン
と前記非選択のワードラインとにこれらと接続されたト
ランジスタを導通するために導通電圧を印加し、接地選
択ラインに接地電圧を印加し、プログラム動作中には、
前記選択されたワードラインに接地電圧を印加し、前記
ストリング選択ラインと選択されたワードラインとの間
の非選択のワードラインと前記ストリング選択ラインと
に、これらと接続されたトランジスタを導通するために
前記消去電圧より低く前記プログラム電圧より高いパス
電圧を印加し、前記選択されたワードラインと接地選択
ラインとの間の非選択のワードラインに導通電圧を印加
し、前記接地選択ラインに接地電圧を印加し、読出し動
作中には、前記選択されたワードラインに接地電圧を印
加し、ストリング及び接地選択ラインと全ての非選択の
ワードラインに導通電圧を印加する。また、前記メモリ
セルアレイ10は、Ｎ型半導体基板上に形成されたＰ型ウ
エル領域に配置される。また、バツクバイアス発生器20
0が前記Ｐ型ウエル領域に接続され、前記Ｐ型ウエル領
域に負のバイアス電圧を提供する。また、前記バツクバ
イアス発生器200は、読出し動作時にバツクバイアス電
圧を発生するチヤージポンプ回路210と、前記バツクバ
イアス電圧を一定に調節するバツクバイアス調節回路22
0と、消去及びプログラム動作時に、前記バツクバイア
ス電圧の発生を禁止するバツクバイアスデイスチヤージ
回路230とを備える。また、前記消去電圧は約19ボルト
であり、前記導通電圧は約４ボルトであり、前記パス電
圧は約15ボルトであり、前記プログラム電圧は約13ボル
トである。
又、列状に配列された複数のビツトラインBL1〜BL
lと、各々が各ドレイン・ソース通路を直列に接続する
ストリング選択トランジスタと複数のフローテイングゲ
ートトランジスタと接地選択トランジスタとを持つてお
り、前記フローテイングゲートトランジスタがチヤンネ
ル領域が負の初期しきい電圧を持つデプレツシヨン型の
フローテイングゲートトランジスタであつて、行と列と
に配列された複数のメモリストリングMS11〜MSmlと、同
一列にある各メモリストリング内のストリング選択トラ
ンジスタのドレインと接地選択トランジスタのソースと
が各々対応する列のビツトラインと接地との間に接続さ
れ、同一行にある各メモリストリング内のストリング選
択トランジスタのゲートとフローテイングゲートトラン
ジスタの各制御ゲートと接地選択トランジスタのゲート
とが各々ストリング選択ラインとワードラインと接地選
択ラインとに接続されたメモリセルアレイ10と、各行の
メモリストリングからの前記ストリング選択ラインとワ
ードラインと接地選択ラインとに接続されて、入力アド
レスにより特定された一つの行にあるメモリストリング
に接続されたワードライン中の一つを選択し、消去動作
前に行われるセル状態の感知動作中に、前記選択ワード
ラインと接続された各選択フローテイングゲートのプロ
グラムの有無を判別するため、前記選択されたワードラ
インに読出し電圧を印加して、前記特定されたメモリス
トリングの非選択のワードラインと接地及びストリング
選択ラインに、このラインと接続されたトランジスタを
導通するため導通電圧を印加し、ページ消去動作中に、
前記選択されたワードラインに消去電圧を印加して、前
記特定されたメモリストリングの非選択のワードライン
とストリング選択ラインに、このラインと接続されたト
ランジスタを導通するため導通電圧を印加し、前記接地
選択ラインに接地電圧を印加する行選択手段60と、前記
各ビツトラインと接続されて、前記セル感知動作中に各
ビツトラインを所定の過剰消去防止電圧でプリチヤージ
するプリチヤージ回路50と、前記各ビツトラインと接続
されて、前記セル感知動作中に前記各選択フローテイン
グゲートのプログラムの有無に応答する前記各選択フロ
ーテイングゲートと連結された各ビツトラインの電圧状
態に対応して、プログラム有の場合は前記各ビツトライ
ンを接地電圧にラッチし、プログラム無の場合は前記各
ビツトラインを前記所定の過剰消去防止電圧にラツチす
るラツチ手段40とを備えることを特徴とする。ここで、
前記読出し電圧は接地電圧であり、前記導通電圧は電源
電圧であり、前記消去電圧は約19ボルトであり、前記過
剰消去防止電圧は約４ボルトである。
又、列配列された複数のビツトラインBL1〜BLlと、各
々が各ドレイン・ソース通路を直列に接続するストリン
グ選択トランジスタと複数のフローテイングゲートトラ
ンジスタと接地選択トランジスタとを持ち、前記フロー
テイングゲートトランジスタがチヤンネル領域が負の初
期しきい電圧を持つデプレツシヨン型のフローテイング
ゲートトランジスタであつて、行と列とに配列された複
数のメモリストリングMS11〜MSmlと、同一列にある各メ
モリストリング内のストリング選択トランジスタのドレ
インと接地選択トランジスタのソースとが各々対応する
列のビツトラインと接地との間に接続され、同一行にあ
る各メモリストリング内のストリング選択トランジスタ
のゲートとフローテイングゲートトランジスタの各制御
ゲートと接地選択トランジスタのゲートとが各々ストリ
ング選択ラインとワードラインと接地選択ラインとに接
続されたメモリセルアレイ10と、各行のメモリストリン
グからの前記ストリング選択ラインとワードラインと接
地選択ラインとに接続されて、プログラム動作中に入力
アドレスにより特定された一つの行にあるメモリストリ
ングに接続された一つの選択されたワードラインに接地
電圧を印加し、前記選択されたワードラインと特定され
たメモリストリングのストリング選択ラインとの間の非
選択のワードラインと前記ストリング選択ラインとにパ
ス電圧を印加する行選択手段60と、前記各ビツトライン
とデータライン57との間に接続されて、プログラム動作
中に前記入力アドレスにより選択された一つのビツトラ
インを前記データラインに電気的に連結する列選択回路
70と、各ビツトラインに接続されて、プログラム動作中
にプリチヤージ信号に応答して各ビツトラインを消去防
止電圧で充電するためのプリチヤージ回路50と、前記デ
ータラインに接続されて、プログラム動作中に入力デー
タに応答して前記選択されたビツトラインにプログラム
電圧又は消去防止電圧を提供するプログラム制御回路90
とを備え、前記プログラム制御回路90は、入力データと
プリチヤージ信号とに応答して、第１論理信号と第２論
理信号とを提供するゲート94と、前記データライン57と
プログラム電圧Vpgmとの間にドレイン・ソース通路が接
続された第１トランジスタ91と、前記データライン57と
消去防止電圧Veiとの間にドレイン・ソース通路が接続
された第２トランジスタ92と、前記ゲート94と前記第１
トランジスタ91のゲートとの間に接続されて、前記第１
論理信号に応答して前記第１トランジスタ91を導通する
高電圧スイツチ回路110と、前記ゲート94と前記第２ト
ランジスタ92のゲートとの間に接続されて、前記第２論
理信号とプリチヤージ信号に応答して前記第２トランジ
スタを導通するANDゲート100とを備えることを特徴とす
る。
ここで、プログラム動作中に、前記選択されたワード
ラインと特定されたメモリストリングの接地選択ライン
との間の非選択のワードラインに所定電圧を印加し、前
記接地選択ラインに接地電圧を印加する。また、メモリ
セルアレイ10内にある前記各フローテイングゲートトラ
ンジスタは、ほぼ−１から−５ボルトの初期しきい電圧
を持つＮチヤンネルMOSトランジスタである。また、前
記パス電圧は約15ボルトであり、前記所定電圧は５ボル
トの電源電圧であり、前記プログラム電圧は約13ボルト
であり、前記消去防止電圧は約４ボルトである。
又、本発明の半導体メモリ装置の消去方法は、列配列
された複数のビツトラインBL1〜BLlと、各々が各ドレイ
ン・ソース通路を直列に接続するストリング選択トラン
ジスタと複数のフローテイングゲートトランジスタと接
地選択トランジスタとを持ち、行と列とに配列された複
数のメモリストリングMS11〜MSmlと、同一列の各メモリ
ストリング内のストリング選択トランジスタのドレイン
と接地選択トランジスタのソースとが各々対応する列の
ビツトラインと接地との間に接続され、同一行の各メモ
リストリング内のストリング選択トランジスタのゲート
とフローテイングゲートトランジスタの各制御ゲートと
接地選択トランジスタのゲートとが各々ストリング選択
ラインとワードラインと接地選択ラインとに接続された
メモリセルアレイ10とを備える電気的に消去及びプログ
ラム可能な半導体メモリ装置で、一つの行にある選択さ
れたメモリストリングに接続された複数のワードライン
中の、一つの選択されたワードラインに接続されたフロ
ーテイングゲートトランジスタを消去する方法であつ
て、前記フローテイングゲートトランジスタがチヤンネ
ル領域が負の初期しきい電圧を持つデプレツシヨン型の
フローテイングゲートトランジスタであつて、前記ビツ
トラインの全てを接地し、前記選択されたワードライン
に消去電圧を印加し、前記選択されたメモリストリング
と接続された非選択のワードラインとストリング選択ラ
インとに、これらと接続されたトランジスタを導通する
ための導通電圧を印加し、前記選択されたメモリストリ
ングと接続された接地選択ラインを接地することを特徴
とする。
ここで、前記メモリセルアレイ10内の前記各フローテ
イングゲートトランジスタは、−１から−５ボルトの初
期しきい電圧を持つＮチヤンネルMOSトランジスタであ
る。また、前記消去電圧は約19ボルトであり、前記導通
電圧は５ボルトの電源電圧である。
又、配列された複数のビツトラインBL1〜BLlと、各々
が各ドレイン・ソース通路を直列に接続するストリング
選択トランジスタと複数のフローテイングゲートトラン
ジスタと接地選択トランジスタを持ち、行と列とに配列
された複数のメモリストリングMS11〜MSmlと、同一列の
各メモリストリング内のストリング選択トランジスタの
ドレインと接地選択トランジスタのソースとが各々対応
する列のビツトラインと接地との間に接続され、同一行
の各メモリストリング内のストリング選択トランジスタ
のゲートとフローテイングゲートトランジスタの各制御
ゲートと接地選択トランジスタのゲートとが各々ストリ
ング選択ラインとワードラインと接地選択ラインとに接
続されたメモリセルアレイ10とを備える電気的に消去及
びプログラム可能な半導体メモリ装置で、一つの行にあ
る選択されたメモリストリングに接続された複数のワー
ドライン中の、一つの選択されたワードラインと接続さ
れたフローテイングゲートトランジスタを消去する方法
であつて、前記フローテイングゲートトランジスタがチ
ヤンネル領域が負の初期しきい電圧を持つデプレツシヨ
ン型のフローテイングゲートトランジスタであつて、前
記選択されたワードラインと接続された各フローテイン
グゲートトランジスタのプログラム又は消去の状態を判
別し、該判別により感知された各ビツトラインの電圧状
態に対応して、プログラムされているフローテイングゲ
ートトランジスタと連結されたビツトラインを第１電圧
でラツチし、消去されているフローテイングゲートトラ
ンジスタと連結されたビツトラインを過剰消去防止電圧
でラツチし、前記選択されたワードラインと接続された
フローテイングゲートトランジスタを消去することを特
徴とする。
ここで、前記メモリセルアレイ10内の前記各フローテ
イングゲートトランジスタは、−１から−５ボルトの初
期しきい電圧を持つＮチヤンネルMOSトランジスタであ
る。また、前記判別工程は、前記ビツトライン全てを前
記過剰消去防止電圧で充電する工程と、前記選択された
ワードラインに接地電圧の読出し電圧を印加する工程
と、前記選択されたメモリストリングと接続されたスト
リング及び接地選択ラインと非選択のワードラインと
に、これらと接続されたトランジスタを導通するために
導通電圧を印加する工程とを備え、前記消去工程は、前
記選択されたワードラインに消去電圧を印加する工程
と、前記接地選択ラインに接地電圧を印加する工程とを
備える。また、前記過剰消去防止電圧は約４ボルトであ
り、導通電圧は５ボルトの電源電圧であり、前記消去電
圧は約19ボルトである。
又、本発明の半導体メモリ装置のプログラム方法は、
配列された複数のビツトラインBL1〜BLlと、各々が各ド
レイン・ソース通路を直列に接続するストリング選択ト
ランジスタと複数のフローテイングゲートトランジスタ
と接地選択トランジスタを持ち、行と列とに配列された
複数のメモリストリングMS11〜MSmlと、同一列の各メモ
リストリング内のストリング選択トランジスタのドレイ
ンと接地選択トランジスタのソースとが各々対応する列
のビツトラインと接地との間に接続され、同一行の各メ
モリストリング内のストリング選択トランジスタのゲー
トとフローテイングゲートトランジスタの各制御ゲート
と接地選択トランジスタのゲートとが各々ストリング選
択ラインとワードラインと接地選択ラインとに接続され
たメモリセルアレイ10とを備える電気的に消去及びプロ
グラム可能な半導体メモリ装置で、一つの行にある選択
されたメモリストリングに接続された複数のワードライ
ン中の、一つの選択されたワードラインと接続されたフ
ローテイングゲートトランジスタをプログラムする方法
であつて、前記フローテイングゲートトランジスタがチ
ヤンネル領域が負の初期しきい電圧を持つデプレツシヨ
ン型のフローテイングゲートトランジスタであつて、前
記ビツトラインを消去防止電圧で充電し、前記選択され
たフローティングゲートトランジスタをプログラムする
場合に、前記選択されたワードラインを接地し、前記選
択されたメモリストリングのストリング選択ラインと前
記選択されたワードラインとの間の非選択のワードライ
ンに前記負の初期しきい電圧に対応して低減された第１
電圧のパス電圧を印加し、選択されたビツトラインに前
記負の初期しきい電圧に対応して低減された第２電圧の
プログラムパルスを印加し、前記選択されたワードライ
ンと前記選択されたメモリストリングの接地選択ライン
との間にある非選択のワードラインにこれらと接続され
たトランジスタを導通するために、前記第２電圧に対応
する導通電圧を印加し、前記接地選択ラインを接地し、
前記消去防止電圧は前記第１電圧に対応して低減された
電圧であることを特徴とする。
ここで、前記メモリセルアレイ10内の各フローテイン
グゲートトランジスタは、−１から−５ボルトの初期し
きい電圧を持つＮチヤンネルMOSトランジスタである。
また、前記消去防止電圧は約４ボルトであり、前記パス
電圧は約15ボルトであり、前記導通電圧は５ボルトの電
源電圧であり、前記プログラムパルスは約13ボルトであ
る。
［作用］ かかる構成において、チヤンネル領域が負の初期しき
い電圧を持つデプレツシヨン型のフローテイングゲート
トランジスタのメモリセルを使用することによつて、プ
ログラム電圧を低くすることができ、パス電圧をより低
く設定することができて、セル間の攪乱を防止すること
ができる。この結果、プログラム中の選択ワードライン
の上にある非選択メモリストリングのセルに低く設定さ
れた所定電圧を印加することによつて、セルの消去や過
剰消去を防止でき、プログラム中の選択ワードラインの
下にある非選択のワードラインに低く設定された所定電
圧を印加することによつて、間違ったプログラムによる
攪乱も防止することができる。更に、ページ消去動作中
に既に消去されているセルを感知して低く設定された過
剰消去防止電圧を印加することによって、既に消去され
ているセルの過剰消去を防止することができる利点もあ
る。
［実施例］ 以下図面を参照しながら本発明の実施例を詳細に説明
する。
第2A図には、本発明によるEEPROMメモリセルアレイが
図示されている。第2A図中の同一な参照記号を持つ部品
又は構成は第１図のものと同一である。EEPROMメモリア
レイ10のメモリストリングの配列は第１図の従来技術の
ものと同一である。第2A図は１列に配列されたビツトラ
インBL1〜BLlと、接続された最上部の行にあるメモリス
トリングMS11〜MS1lのみを図示したものである。ビツト
ラインBL1〜BLlの各々に接続されたｍ個のメモリストリ
ングがｍ行に配列されていることに留意しなければなら
ない。一般に、ｋ行ｗ列にあるメモリストリングMSkwは
ＮチヤンネルMOSFETのストリング選択トランジスタSTkw
と、各々がデプレツシヨン型のフローテイングゲートMO
Sトランジスタで作られたｎ個のメモリセルDTkw1〜DT
kwnと、ＮチヤンネルMOSFETの接地選択トランジスタGT
kwとで構成されている。ストリング選択トランジスタST
kwのドレインとソースとは、各々接続孔を通じて金属又
はポリシリコンのビツトラインBLwとメモリセルDTkw1の
ドレイン領域とに接続される。
又、メモリセルDTkw1〜DTkwnのドレイン・ソース通路
は直列に接続されており、最終ビツトのメモリセルDT
kwnのソースは、ソースが接地された接地選択トランジ
スタGTkwのドレインと接続されている。各々のメモリス
トリング内にあるメモリセルのビツト数ｎは、2k（ｋは
正の整数）でなければならない。しかし、各々のメモリ
セルのチヤンネルの抵抗を考慮すると、メモリストリン
グ当りの望ましいビツト数は８ビツトである。
第ｋ行にあるメモリストリングMSk1〜MSkl内にあるス
トリング選択トランジスタSTk1〜STklのゲートとメモリ
セルDTk11〜DTkl1乃至DTk1n〜DTklnの制御ゲートと接地
選択トランジスタGTk1〜GTklのゲートとは、各々ストリ
ング選択ラインSSLkとワードラインWLk1〜WLkn及び接地
選択ラインGSLkに接続されている。
第2B図は各々のメモリストリングを構成するメモリセ
ルの断面図を示した図面である。メモリセルDTの構造
は、Ｎ型半導体基板20上に形成されたＰ型ウエル領域12
の表面に、チヤンネル領域18によつて離隔されたドレイ
ン領域14とソース領域16とを持つている。第１ポリシリ
コンで形成されたフローテイングゲート22は、上記チヤ
ンネル領域18の上部に約100Åのゲート酸化膜層28によ
つて離隔されて存在し、上記フローテイングゲート22の
一つの縁の部分は、上記ゲート酸化膜層28と均一な厚さ
を持つ酸化膜層（オーバラツプ領域30）を通じて、上記
ドレイン領域14の一つの縁の部分とオーバラツプしてい
る。上記のフローテイングゲート22上には約280Åの中
間酸化膜層24が形成され、第２ポリシリコンの制御ゲー
ト26が上記中間酸化膜層24上に形成されている。上記チ
ヤンネル領域18はフローテイングゲート22を形成する前
に、砒素又は燐などのＮ型不純物でイオン注入された領
域であり、その結果上記メモリセルDTは約−３ボルトの
初期しきい電圧Vtoを持つデプレツシヨン型のフローテ
イングゲートMOSトランジスタである。
本発明によれば上記メモリセルアレイ10は、消去され
たメモリセルのチヤンネル領域を通して流れる漏泄電流
を防止するために、読出し動作時のみに負バツクバイア
ス電圧が印加されるＰウエル領域12内に作られる。
本発明によるメモリセルアレイ10の消去，プログラム
及び読出し動作が、第2A図に示した等価回路図を参照し
て説明される。
プログラムの前に行われるメモリセルの消去は、全体
のセル又は選択されたワードラインにあるセルに対して
行われる。メモリセルを電気的に消去することは、セル
に２進データ“1"を書き込むことである。初期状態に
は、全てのメモリセルはフローテイングゲートから電子
の電荷が完全に除去された状態、すなわちプログラムさ
れた状態にある。
この場合、全てのメモリセルを消去するためには、全
てのビツトラインBL1〜BLlと全ての接地選択ラインGSL1
〜GSLmとが接地され、全てのストリング選択ラインSSL1
〜SSLmはストリング選択トランジスタを導通させるため
にVCC（＝５ボルト）の電源電圧が印加される。同時に1
9ボルトの消去パルスVeが全体のワードラインに一時に
印加される。この状態での各々のメモリセルの消去は、
チヤンネル18からフローテイングゲート22への電子のＰ
−Ｎトンネリングによつて成される。消去されたメモリ
セルは約１ボルトの消去しきい電圧Vteを持つエンハン
スメントMOSトランジスタである。
一つの行のメモリセルの消去（ページ消去）を説明す
る。便宜上第2A図のワードラインWL13上にあるメモリセ
ルDT113〜DT1l3の消去によつて説明される。そのような
消去動作は、選択ワードラインWL13に19ボルトの消去パ
ルスVeを印加し、ストリング選択ラインSSL1と全ての非
選択ワードラインWL11,WL12及びWL14〜WL1nに電源電圧
５ボルトを印加したのち、全てのビツトラインBL1〜BLl
を接地させることによつて成される。これによつて選択
されたワードラインWL13に位置した全てのメモリセルDT
113〜DT1l3が消去されるページ消去動作が行われる。
次に、メモリストリングMS11内にあるメモリセルDT
113をプログラムする場合を説明する。メモリセルをプ
ログラムするとは、セルをデプレツシヨンの状態にす
る、即ち２進データ“0"を書き込むことである。
そのようなプログラムは、接地選択ラインGSL1及び選
択されたワードラインWL13に接地電圧を印加し、上記選
択されたワードラインWL13と接地選択ラインGSL1間にあ
るワードラインWL14〜WL1nに電源電圧VCCを印加し、ス
トリング選択ラインSSL1と上記選択されたワードライン
WL13間にあるワードラインWL11とWL12には15ボルトのパ
スパルス電圧Vpを印加し、選択ビツトラインBL1には13
ボルトのプログラムパルスVpgmを印加し、非選択のビツ
トラインBL2〜BLlには４ボルトの消去防止電圧Veiを印
加することにより成される。
このような電圧の印加によつて、メモリストリングMS
11内にあるメモリセルDT113のドレインに、上記プログ
ラム電圧Vpgmがストリング選択トランジスタST11及びメ
モリセルDT111とDT112のドレイン・ソース通路を通して
伝達されるので、上記メモリセルDT113はフローテイン
グゲートからドレインへの電子のＦ−Ｎトンネリグによ
つて、約−４ボルトのプログラムしきい電圧Vtpを持つ
デプレツシヨンMOSトランジスタにプログラムされる。
上記選択されたワードラインWL13の下にあるワードラ
インWL14〜WL1nに電源電圧VCCを印加するのは、選択さ
れたメモリセルDT113の過剰プログラムによつて発生す
る、上記選択されたメモリセルDT113の下にあるメモリ
セルDT114の望ましくないプログラムを避けるためであ
る。すなわち、上記メモリセルDT113の過剰プログラム
によつて上記メモリセルDT114のドレインに伝達される
プログラムパルスVpgmと電源電圧VCCとによつて、ドレ
インとフローテイングゲートとの間の電界が十分に減少
される。
上記非選択のビツトラインBL2〜BLlに消去防止電圧V
eiを印加するのは、パス電圧Vpが印加されるワードライ
ンWL11とWL12とに接続されたメモリセルDT121〜DT1l1と
DT122〜DT1l2の望ましくない消去を防止するためであ
る。すなわち、メモリストリングMS12〜MS1l内にある上
記メモリセルDT121〜DT1l1とDT122〜DT1l2の各々のドレ
インには上記消去防止電圧Veiが伝達されるので、フロ
ーテイングゲートからドレインへの電子のＦ−Ｎトンネ
リングは起こらないし、且つプログラムもされない。
前述したプログラムの完了後、メモリストリングMS11
内にあるメモリセルDT113を読出すためには、ストリン
グ選択ラインSSL1と非選択のワードラインWL11,WL12とW
L14〜WL1n及び接地選択ラインGSL1に電源電圧Vccが印加
され、選択されたワードラインWL13に接地電圧が印加さ
れると同時に、ビツトラインBL1にはセンスアンプから
約２ボルトの読出し電圧Vrが印加され、前述したように
メモリアレイ10が形成されたＰウエル領域には−３ボル
トのバツクバイアス電圧が印加される。したがつて、上
記メモリセルDT113はデプレツシヨンモードのMOSトラン
ジスタとして作用するので、上記メモリセルDT113はON
状態になる。同時にメモリストリングMS11のストリング
選択トランジスタST11,メモリセルDT111,DT112及びDT
114〜DT11nと接地選択トランジスタGT11とは、上記電源
電圧VCCがゲート又は制御ゲートに印加されることによ
つてON状態にある。従つて、ビツトラインBL1から上記
メモリストリングMS11に流す電流に起因したビツトライ
ンBL1の電流状態を、上記ビツトラインBL1に接続された
センスアンプを通じて感知することによつて、上記選択
されたメモリセルのデータを読出すことができる。も
し、上記メモリセルDT113が消去されたセルであつたな
ら、上記のような読出し動作において上記メモリセルDT
113はOFF状態である。
読出し時にメモリアレイ10が形成されたＰウエルに約
−３ボルトのバツクバイアスを印加する理由は、OFF状
態のセルの電流を完全に遮断するためのものである。後
述のように、上記チヤンネル領域18をＮ型不純物で多く
ドーピングする程セルの攪乱は小さくなる。しかし、多
くのドーピングをされたチヤンネル領域を持つOFF状態
のセルは、読出時の漏泄電流に起因して読出しエラーを
起こす。このような読出しエラーは、Ｐウエル領域にバ
ツクバイアス電圧を印加することによつて顕著に減少さ
せることができる。
プログラム中にパスパルスにより選択されなかつたセ
ルの攪乱、即ち望ましくない消去動作は、負の初期しき
い電圧Vtoを持つデプレツシヨン型のフローテイングゲ
ートMOSトランジスタでメモリセルを製作することによ
り、且つ非選択のビツトラインが消去防止電圧Veiにプ
リチヤージされることによつて防止されることに留意し
なければならない。その理由が第３図に図示されたメモ
リセルの等価回路図を参照して詳細に説明される。
第３図を参照すると、制御ゲート40とフローテイング
ゲート42との間の静電容量はCgで表示されており、フロ
ーテイングゲート42とソース44,ドレイン46及びチヤン
ネル48との間の静電容量は各々CS,CD及びCCで表示され
ている。いま、プログラム中の非選択のビツトライン上
にありパスパルスVpが印加される一つのメモリセルにつ
いて説明する。メモリセルにはパス電圧Vpが制御ゲート
40に印加されて導通状態になり、ソース44,チヤンネル4
8及びドレイン46が全てVeiの消去防止電圧を持つので、
上記メモリセルの接地電位に対するフローテイング電圧
Vfgは下記の式（１）のように表示される。
Vfg＝rg・Vp＋（１−rg）・Vei−rg・（Vt−Vto） …（１） ここで、 であり、Vtは上記メモリセルが消去又はプログラムされ
た時のしきい電圧である。
従つて、上記メモリセルのゲート酸化膜に印加される
電圧Vgoxは下記の式（２）のように表示される。
Vgox＝Vfg−Vei＝rg・（VP−Vt）−rg・（Vei−Vto） …（２） 式（２）で分かるように、パスパルスの電圧Vpによる
上記メモリセルの望ましくない消去は、上記メモリセル
がプログラムされた状態（Vt＝Vtp＝−４ボルト）であ
る時に最悪の状態になる。又、式（２）においてパス電
圧Vpと初期しきい電圧Vtoが低い程、消去防止電圧Veiが
大きい程Vgoxは小さくなる。従つて、式（２）から上記
非選択セルの望ましくない消去が防止されることが分か
る。しかし、消去防止電圧Veiが余り大きい値に設定さ
れるのは、選択された行に位置した非選択列のセルをプ
ログラムする危険があるので、適正な値の選択が必要で
ある。
初期しきい電圧Vtoを負にするのは、一定のパス電圧V
pでの望まない消去を防止するばかりでなく、プログラ
ムに必要なパス電圧Vp自体も低くする。式（１）におい
て、一定のVtではセルのフローテイングゲート電圧Vfg
はVtoが低い程小さくなる。プログラム時の選択された
メモリセルのゲート酸化膜に印加される電圧は（Vpgm−
Vfg）であるので、Vfgが低いと低いプログラム電圧Vpgm
によるメモリセルのプログラムが可能である。このよう
なプログラム電圧Vpgmを選択されたセルのドレインに伝
達するのに要求されるパスパルスの電圧VPは、（Vpgm＋
Vt）であるので、プログラムパスの電圧Vpgmが低いと、
上記電圧Vpも低くすることができる。
又、初期しきい値を負にすると、セルボーデイ効果
（Body effect）も小さくなるので、低いパス電圧によ
り選択されたセルのドレインまでVpgmを伝達するのに役
立つ。従つて、本発明のEEPROM装置では、従来の技術よ
り低いプログラム電圧とパス電圧が使用されるため、セ
ルの間の絶縁負担が大きく減少され、セルの大きさの縮
小が容易になる。
第４図ないし第６図を参照すると、約1.2μｍの設計
基準で2.4μｍ×3.1μｍを占有するカプリング比rgが0.
6のセルの製作に対応して種々の測定結果が示されてい
る。
第４図はそれぞれ0.5ボルトと−３ボルトの初期しき
い電圧Vtoを持つメモリセルを作成して、約−3.5ボルト
のしきい電圧でメモリセルをプログラムしたのち、パス
パルスVpを９ボルト乃至20ボルトに変化させながら、し
きい電圧Vtpを測定した結果である。この時、パスパル
スVpの幅は100msであり、０ボルトと４ボルトの消去防
止電圧Veiが使用された。第４図で分かるように、−３
ボルトの初期しきい電圧を持つメモリセルのパスパルス
の値は、0.5ボルトの初期しきい電圧を持つメモリセル
の場合より約６ボルト増加する。又、消去防止電圧Vei
が４ボルトである場合は、０ボルトである場合にくらべ
てしきい電圧の変化を起こすVpの値が約４ボルト増加す
る。この結果、−３ボルトの初期しきい電圧持つメモリ
セルアレイは、４ボルトの消去防止電圧Veiが印加され
ると、19ボルトまでのパス電圧をもち、非選択セルの攪
乱なしに十分にプログラムすることができる。
選択されたワードラインの下のワードラインに５ボル
トを印加して、過剰プログラムによるセルの攪乱を防止
する効果が第５図に図示されている。第５図は本発明の
メモリセルアレイにおいて、プログラム中に過剰プログ
ラムされた選択メモリセルの下にある非選択メモリセル
のワードラインに、各々０ボルトと電源電圧（５ボル
ト）を印加した場合の、上記選択されたメモリセルの下
にある消去されたメモリセルのプログラムパルスの電圧
Vpgmによるしきい電圧Vteの変化を示した測定結果の図
面である。第５図で分かるように、選択セルの下の非選
択セルのワードラインに５ボルトを印加すると、過剰プ
ログラムに起因したセルの攪乱なしにビツトラインに印
加されるプログラムパルス電圧Vpgmが、18ボルトまで許
容されることが分かる。
第６図は本発明によるEEPROM装置の回路図を示した図
面である。第６図において、メモリセルアレイ10は第2A
図のメモリセルアレイと同一である。
行選択回路60は、入力行アドレスにより一つの行にあ
るメモリストリングを選択し、選択されたメモリストリ
ングと接続されたストリング選択ラインと接地選択ライ
ンと各ワードラインとに動作モードに対応して制御信号
を供給する。
列選択回路70は、列アドレス信号により制御される列
選択信号Y1〜Ylによつて選択されるビツトラインとデー
タライン57とを連結するために、ビツトラインBL1〜BLl
のそれぞれとデータライン57との間にそのドレイン・ソ
ース通路が接続され、それぞれのゲートが上記各列選択
信号Y1〜Ylと接続されているＮチヤンネルMOSトランジ
スタMY1〜MYlを有している。
ブリチヤージ回路50は、プログラム動作中のプリチヤ
ージ信号PCHに応答して、ビツトライン7BL1〜BLlに消去
防止電圧Veiをプリチヤージするために、各々のソース
が上記ビツトラインに接続され、各ドレインが消去防止
パルスVeiに連結され、各々のゲートが上記プリチヤー
ジ信号PCHに接続されているＮチヤンネルのMOSトランジ
スタMP1〜MPlを有している。
センスアンプ80は、読出し動作中の列選択回路70によ
つて選択されたビツトラインの電流状態により、選択さ
れたセルのデータを感知するために、上記データライン
57に接続されている。上記センスアンプ80は消去及びプ
ログラム動作中にはフローテイングされる公知の回路で
ある。
プログラム制御回路90は、プログラム中の入力データ
に応答して選択されたビツトラインにプログラム電圧V
pgmを伝達するために、上記データライン57に接続され
ている。このプログラム制御回路90は、消去動作時には
データライン57に対してフローテイング状態になる。
プログラム制御回路90は、入力データとプリチヤージ
信号PCHを入力するNANDゲート94と、上記NANDゲート94
の出力論理信号と上記プリチヤージ信号PCHとを入力す
るANDゲート100と、上記NANDゲート94の出力に接続され
た高電圧スイツチ回路110と、この高電圧スイツチ回路1
10の出力信号に応答してプログラム電圧Vpgmをデータラ
イン57に供給するＮチヤンネルMOSトランジスタ91と、A
NDゲート100の出力信号に応答して消去防止電圧Veiを上
記データライン57に供給するＮチヤンネルMOSトランジ
スタ92とで構成される。
高電圧スイツチ回路110は、ＰチヤンネルMOSトランジ
スタ111と113及びＮチヤンネルMOSトランジスタ112とで
構成されたインバータ99と、Ｎチヤンネルトランスフア
ートランジスタ114とで構成されている。上記高電圧ス
イツチ回路110の入力ノード126がローレベル（接地）に
なると、出力ノード128はプログラム電圧Vpgmより高い
電圧Vppとなり、上記入力ノード126が論理ハイレベル
（５ボルト）になると、上記出力ノード128は接地電圧
になる。上記電圧VPPはプログラム電圧Vpgmを伝達する
ために、プログラム電圧Vpgmとトランジスタ91のしきい
電圧との和よりもつと高い値をもつことが必要である。
トランスフアートランジスタ114は、インバータ99とNAN
Dゲート94との間をアイソレートするために設置されて
いる。
ANDゲート100はＰチヤンネルMOSトランジスタ101〜10
3とＮチヤンネルMOSトランジスタ104〜106とで構成され
ている。ANDゲート100は、NAND94の出力ノード126と端
子124からのプリチヤージ信号PCHが共に論理ハイレベル
時のみに、出力ノード129は電源電圧VCCとなり、上記ト
ランジスタ92が消去防止電圧Veiを上記ノード57に伝達
する。
したがつて、プログラム制御回路90は、プログラム中
（この時、PCHは“1"）に入力端子120に入力するデータ
が論理ローレベル（０ボルト）であると、データライン
57にプログラム電圧Vpgmを伝達し、上記データが論理ハ
イレベル（５ボルト）であると、上記ライン57に消去防
止電圧Veiを伝達する。
ビツトライン接地回路35は、データライン57と接地と
の間にドレイン・ソース通路を接続し、ゲートには消去
動作時のみにハイレベルになる消去信号ERAが印加され
るＮチヤンネルMOSトランジスタ37で構成される。
バツクバイアス発生器200は、読出し動作が行われる
時のみにハイレベルになるライトエネーブル信号と
図示されていない発振器からのクロツク信号φＢに応答
して、一定の負のバツクバイアス電圧VBBを発生する。
上記バツクバイアス電圧VBBは、前述したようにメモリ
アレイ10のＰウエル領域にのみ選択的に印加される。
第７図には、バツクバイアス発生器の詳細回路図が図
示されている。バツクバイアス発生器200は、消去及び
プログラム動作時のバツクバイアス電圧の発生を防止す
るバツクバイアスデイスチヤージ回路230と、読出し動
作時のバツクバイアス電圧を発生するチヤージポンプ回
路210と、上記バツクバイアス電圧を一定に調節するバ
ツクバイアス調節回路220とで構成される。
チヤージポンプ回路210は、読出し動作時の論理ハイ
状態になるライトエネーブル信号とクロツク信号φ
Ｂとバツクバイアス調節信号φＡとを入力するNANDゲー
ト211と、上記NANDゲート211の出力端子190と第１クラ
ンピングノード191との間に接続された第１チヤージポ
ンプキヤパシタ213と、上記出力端子190と第２クランピ
ングノード192との間に直列に接続されたインバータ212
及び第２チヤージポンプキヤパシター214と、上記クラ
ンピングノード191,192と接地との間に接続された第１
及び第２クランピングトランジスタ215,216と、上記ク
ランピングノード191,192とバツクバイアス出力ノード1
93の間に各々接続されたトランジスタ217,218とで構成
される。
バツクバイアスデイスチヤージ回路230は、ソースと
サブストレート電極が電源電圧VCCに接続され、ドレイ
ンがノード235に接続されたＰチヤンネルMOSトランジス
タ232と、ドレインが上記ノード235に接続され、ソース
及びサブストレート電極がバツクバイアス出力ノード19
3に接続されたＮチヤンネルMOSトランジスタ233と、ゲ
ートが上記ノード235に接続され、ドレイン・ソース通
路及びサブストレート電極が各々上記バツクバイアス出
力ノード193と接地との間及びドレインに接続されたＮ
チヤンネルMOSトランジスタ231とで構成されている。
又、上記トランジスタ232と233のゲートにはライトエネ
ーブル信号が印加される。
バツクバイアス調節回路220は、上記バツクバイアス
出力ノード193とノード226との間にドレイン・ソース通
路が直列に接続され、サブストレート電極が上記出力ノ
ード193と接続されたＮチヤンネルMOSトランジスタ224,
225と、電源電圧VCCと上記ノード226との間にソース・
ドレイン通路が接続され、ゲート及びサブストレート電
極が各々接地及び電源電圧VCCに接続されたＰチヤンネ
ルMOSトランジスタ223と、上記ノード226とノード227と
の間及び上記ノード227とフイードバツクライン228との
間に接続されたインバーター221,222とで構成される。
上記トランジスタ224のゲートは接地されている。
バツクバイアス発生器200の動作が第８図のタイミン
グ図を参照して説明される。外部信号であるライトエネ
ーブル信号がハイレベルVCCとなると、バツフア
を通してチツプ内部のライトエネーブル信号がハイ
レベルになる。
上記信号がローレベル（接地）である時は、上記
バツクバイアスデイスチヤージ回路230はトランジスタ2
31の導通によつて、バツクバイアス電圧VBBを接地す
る。この時、バツクバイアス調節回路220は、トランジ
スタ223の導通によつてフイードバツクライン228にハイ
レベルの信号を出力する（φＡ＝“1"）。
ライトエネーブル信号がハイレベルになると、NA
NDゲート211はクロツク信号φＢを出力ノード190に出力
する。上記クロツク信号φＢがVCCとなると、チヤージ
ポンプキヤパシタ213の充電によつて、クランピングノ
ード191はトランジスタ215のしきい電圧Vthにクランプ
される。
次に、上記信号φＢが０ボルトになると、クランピン
グノード192はトランジスタ216のしきい電圧Vthにクラ
ンプされ、クランピングノード191は（−VCC＋Vth）と
なる。次に、ノード190の信号がVCCになると、ノード19
2が（−VCC＋Vth）となる。
従つて、トランジスタ217,218は導通されて、バツク
バイアス出力ノード193は負の電圧になる。結局、出力
ノード193は信号φＢのパルスの繰返しによりバツクバ
イアス電圧VBB（＝−３ボルト）となる。もし、バツク
バイアス電圧VBBが−３ボルト以下になると、トランジ
スタ224,225の導通によつてフイードバツクライン228上
の信号φＡがローレベルになり、その結果チヤージポン
プ回路210は動作しない。
バツクバイアス電圧VBBが−３ボルトに安定化される
時刻t1から読出し動作が行われ、時刻t2においてライト
エネーブル信号がローレベルになると、読出し動作
は完了する。
第６図と関連してメモリストリングMS11のメモリセル
DT111の読出し動作を説明する。
読出し動作中のプリチヤージ信号PCHと消去信号ERAは
ローレベルである。入力アドレスによつて選択されたワ
ードラインWL11と列選択アドレスY1が各々接地とハイレ
ベルとになる。同時に、ストリング選択ラインSSL1と非
選択のワードラインWL12〜WL1nと接地選択ラインGSL1に
は５ボルトの電源電圧が印加され、センスアンプ80が活
性化される。従つて、センスアンプ80が上記選択された
セルDT111のプログラム状態又は消去状態に対応して、
トランジスタMY1を通してビツトラインBL1に流れる電流
を感知することによつてデータを読むことができる。
第６図と関連して消去動作を説明する。
全てのメモリセルの消去動作は一般的にプログラムの
前に行われる。そのような消去動作はワードライン毎の
順次の消去によつて行われる。又、使用者の選択によつ
て求めるワードラインと接続された全てのメモリセルを
消去できることも容易に理解することができる。
第９図の消去タイミング図を参照してワードラインWL
13にあるメモリセルの消去動作を説明する。
時刻t1から外部入力アドレスADDが入力され、t2から
外部ライトエネーブル信号がハイレベルからロー
レベルになると、列選択アドレスY1〜Ylはハイレベルと
なり、ストリング選択ラインSSL1と非選択ワードライン
WL11,WL12及びWL14〜WL1nと消去信号ERAはハイレベルに
なる。同時に選択されたワードラインWL13は消去電圧Ve
になる。消去動作中のプリチヤージ信号PCHと接地選択
ラインGSL1とは接地状態に維持される。
従つて、消去信号ERAと列選択アドレスY1〜Ylに応答
してトランジスタ37とMY1〜MYlは全てON状態に維持さ
れ、ビツトラインBL1〜BLlは全て接地される。又、スト
リング選択トランジスタST11〜ST1lとメモリセルDT111
〜DT1l1及びDT112〜DT1l2との導通によつて、選択され
たメモリセルDT113〜DT1l3の全てのドレインは接地にな
り、上記選択メモリセルDT113〜DT1l3の制御ゲートには
時刻t3から消去電圧Veが印加される。従つて、時刻t3後
にワードラインWL13に接続された全てのメモリセルはエ
ンハンスメントトランジスタ、即ち平常時のOFF状態に
消去される。
第10図のタイミング図を参照してメモリストリングMS
11のメモリセルDT113をプログラムする場合を説明す
る。
時刻t1から上記メモリセルDT113を選択するための外
部アドレスADDが入力される。この入力アドレスによつ
て選択された列アドレスY1はハイレベルになり、ストリ
ング選択ラインSSL1と非選択ワードラインWL11とWL12及
びWL14〜WL1nには５ボルトが印加される。同時に、選択
ワードラインWL13と接地選択ラインGSL1は接地され、消
去信号ERAはローレベルを維持する。
時刻t2から外部ライトエネーブル信号がハイレ
ベルからローレベルになり、外部データが入力される。
上記信号によつてプリチヤージ信号PCHはハイレ
ベルになり、トランジスタMP1〜MPlの導通によつてビツ
トラインBL1〜BLlは全て消去防止電圧Veiにプリチヤー
ジされる。この時、選択された列アドレスY1によつて選
択されたビツトラインBL1のみがデータライン57を通し
てプログラム制御回路90に連結される。センスアンプは
フローテイング状態である。
時刻t3から高電圧VPPが供給されると、選択された列
アドレスY1は高電圧VPPになり、ストリング選択ラインS
SL1と選択ラインWL13上の非選択のワードラインWL11とW
L12とには全てパス電圧VPが印加される。又、プログラ
ム制御回路90はデータがローレベルである場合
には、トランジスタ91がOFFでトランジスタ92がON状態
になり、データがハイレベルである場合に、ト
ランジスタ91はON状態でトランジスタ92はOFF状態にな
る。従つて、メモリセルDT113をプログラムして、２進
データ“0"を書き込むために、外部データDATA（
の反転）はローレベル（２進“0"）で入力されるの
で、トランジスタ91の導通によつてプログラム電圧Vpgm
がデータライン57とトランジスタMY1を介してビツトラ
インBL1に印加され、その結果上記メモリセルDT113はプ
ログラムされる。
一方、メモリセルDT113を消去状態に維持するために
は、外部データDATAはハイレベルで入力され、上記ビツ
トラインBL1には消去防止電圧Veiが供給される。
第11図は消去及びプログラムの反復によつて発生され
る過剰消去を防止するための本発明の他の実施例の回路
である。第11図において、第６図と同一部品又は要素に
は同一の参照番号又は記号を使用した。第11図の回路図
は第６図のビツトライン接地回路35が除去された反面、
ラツチ回路40が各々のビツトラインBL1〜BLlに接続され
ている。
ラツチ回路40は、消去動作前に行われるセル状態の感
知動作において、選択されたワードラインと接続された
各メモリセルの消去状態に対応して各ビツトラインを所
定電圧に維持するために、各ビツトラインBL1〜BLlに接
続されている。ラツチ回路40は、各々のビツトラインと
ノード41との間にドレイン・ソース通路が接続され、ゲ
ートがラツチ信号LCHに接続されたＮチヤンネルMOSトラ
ンジスタ49と、入力端子が上記ノード41に接続されたイ
ンバータ47と、入力端子と出力端子とが各々上記インバ
ータ47の出力端子と上記ノード41に接続されたインバー
タ48とで構成されている。上記インバータ47と48とは、
各々ＰチヤンネルMOSトランジスタ42とＮチヤンネルMOS
トランジスタ43、及びＰチヤンネルMOSトランジスタ44
とＮチヤンネルMOSトランジスタ45とで構成されてい
る。
第12図のタイミング図を参照して第11図の回路図の消
去動作が説明される。メモリセルアレイ10のワードライ
ン（ページ）上にあるメモリセルの消去は、第12図に図
示されているようにセル状態の感知期間T1と消去期間T2
との２段階で行われる。セル状態の感知は約100nsecの
短い期間t1〜t3の間に行われる。説明の便宜上ワードラ
インWL12上にあるメモリセルDT112〜DT1l2を考え、メモ
リストリングMS11のメモリセルDT112がデプレツシヨンM
OSトランジスタにプログラムされた状態（“0"状態）で
あり、残りのメモリストリングMS12〜MS1lにあるメモリ
セルDT122〜DT1l2は全てエンハンスメントMOSトランジ
スタに消去された状態（“1"状態）であつたと仮定す
る。
時刻t1から、上記ワードラインWL12上のセルを選択す
るために外部入力アドレスが入力される。上記入力アド
レスによつて、時刻t2にストリング選択ラインSSL1と全
ての非選択のワードラインWL11,WL13〜WL1nと接地選択
ラインGSL1は電源電圧VCCとなる。同時に、選択ワード
ラインWL12と列選択信号Y1〜Ylは接地となる。その後、
外部ライトエネーブル信号がハイレベル（５ボル
ト）からローレベル（０ボルト）に変わると、トランジ
スタMP1〜MPlの導通のために、プリチヤージ信号PCHが
ローレベルからハイレベルに変わることによつて、選択
されたセルを読出すセル状態感知動作が実質的に開始さ
れる。この時、メモリストリングMS1はON状態になり、
残りのメモリストリングMS12〜MS1lはOFF状態にあるの
で、ビツトラインBL1は殆ど接地電位となり、ビツトラ
インBL2〜BLlは消去防止電圧Veiで充電される。
時刻t3からラツチ信号LCHがハイ状態になり、トラン
ジスタ49がターンオンされる。又、上記信号PCHはロー
状態になり、接地選択ラインGSL1は接地になり、選択ワ
ードラインWL12は消去電圧Veになる。従つて、ラツチ回
路40によつてビツトラインBL1は０ボルトに維持され、
ビツトラインBL2〜BLlはVeiに維持される。セル状態感
知動作が完了したのち、選択ワードラインWL12が消去電
圧Veに上がることによつて、メモリストリングMS11のセ
ルDT112の消去が開始される。消去をするための期間は
約100msecである。
しかし、メモリセルDT122〜DT1l2のドレインには上記
消去防止電圧Veiが伝達されるため、これらのメモリセ
ルの各々はフローテイングゲートとチヤンネルとの間の
電界の低下によつて、フローテイングゲートへの電子の
吸収が防止され、その結果高電圧の消去電圧Veによる過
剰消去が防止される。
第11図のEEPEOM装置のプログラム及び読出し動作は、
これらの動作中に消去信号ERAとラツチ信号LCHとが共に
ローレベルに維持されるので、第６図の装置のプログラ
ム及び読出し動作と実質的に同一である。
第13図を参照すると、本発明のメモリセルアレイにお
いて消去されたセルに100秒間の消去動作が実行された
場合に、ビツトラインに印加される種々のプリチヤージ
電圧に対する上記セルのしきい電圧Vteの変化が示され
ている。第13図から分かるように、ビツトラインに印加
される４ボルトの消去防止電圧によつて十分な消去が達
成されることが理解できる。
本発明は望ましい実施例に対して説明したが、本発明
の概念を逸脱しない範囲で各種の変形も可能であるの
は、この分野の通常の知識を持つものは容易に理解する
ことができるであろう。
［発明の効果］ 本発明により、高密度用の不揮発性記憶素子におい
て、ワードライン単位の消去及びプログラムが可能なNA
NDセル及びその周辺回路を提供できる。
又、他のセルの攪乱なしに信頼度の高いプログラム及
び消去動作をする高集積NAND型EEPROM装置を提供でき
る。
又、反復的なプログラム及び消去動作中の過剰消去及
び過剰プログラムを防止することができるEEPROM装置及
びその消去方法及びプログラム方法を提供できる。
更に、低いプログラム電圧を使用することによつて、
絶縁の負担なしにセルの大きさを減らすことができるEE
PROM装置を提供できる。
すなわち、デプレツシヨン型のフローテイングゲート
トランジスタのメモリセルを使用することによつて、プ
ログラム電圧を低くすることができ、パス電圧をプログ
ラムの電圧より低く設定することができて、セル間の攪
乱を防止することができる。又、プログラム中の選択ワ
ードラインの下にある非選択のワードラインに所定電圧
を印加することによつて、過剰プログラムによる攪乱も
防止することができる。更に、ページ消去動作中の消去
されたセルを感知して消去されたセルの過剰消去を防止
することができる利点もある。
【図面の簡単な説明】
第１図は従来のNAND構造を持つEEPROMセルの回路図、 第2A図は本発明によるEEPROMメモリセルアレイの等価回
路図、 第2B図は第2Aで使用するメモリセル断面構造図、 第３図はメモリセルの等価回路図、 第４図は本発明によりパス電圧によつて発生する攪乱の
防止効果を示す図、 第５図は本発明により過剰プログラムによつて発生する
攪乱の防止効果を示す図、 第６図は本発明によるEEPROM装置の回路図、 第７図は本発明に適用することができるバツクバイアス
発生器の回路図、 第８図は第７図の動作タイミング図、 第９図は本発明による第６図の回路の消去動作タイミン
グ図、 第10図は本発明による第６図の回路のプログラム動作タ
イミング図、 第11図は本発明の他の実施例の回路図、 第12図は第11図の回路の消去動作タイミング図、 第13図は本発明による過剰消去防止効果を示す図であ
る。 図中、10……メモリセルアレイ、12……Ｐウエル領域、
14……ドレイン領域、16……ソース領域、18……チヤン
ネル領域、20……Ｎ型半導体基板、22……フローテイン
グゲート、24……中間酸化膜層、26……制御ゲート、28
……ゲート酸化膜層、30……オーバラツプ領域、35……
ビツトライン接地回路、40……ラツチ回路、50……プー
リチヤージ回路、60……行選択回路、70……列選択回
路、80……センスアンプ、90……プログラム制御回路、
100……ANDゲート、110……高電圧スイツチ回路、200…
…バツクバスアス発生器である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/792 (72)発明者 ウオン・ムー・リー 韓国、ソウル・ドンデムン・ク・ダプシ プリ・ドン、498‐30 (56)参考文献 特開 昭57−71587（ＪＰ，Ａ) 特開 昭63−25978（ＪＰ，Ａ) 特開 昭58−208994（ＪＰ，Ａ) 特開 昭59−135698（ＪＰ，Ａ) 特開 昭51−147928（ＪＰ，Ａ) 特開 昭52−83183（ＪＰ，Ａ) 電子技術 第23巻第６号 ｐｐ85〜90

Claims (27)

    (57)【特許請求の範囲】
  1. 【請求項１】複数のビツトライン列と、行及び列に配列
    されて前記各ビツトラインと接地との間にそれぞれ接続
    された複数のメモリストリングであつて、各々が対応す
    るビツトラインと接地との間に接続された複数のメモリ
    セルを有する前記複数のメモリストリングから成るメモ
    リセルアレイとを含んだ電気的に消去及びプログラム可
    能な半導体メモリ装置であつて、 前記メモリセルの各々が、 第１導電型の半導体基板と、 該半導体基板の表面に相互に離隔して配置された第２導
    電型のドレイン及びソース領域と、 該ドレイン領域とソース領域との間の前記基板の表面に
    あって、Ｎ型不純物でイオン注入された第２導電型のチ
    ヤンネル領域と、 前記ドレイン領域の一部分と該チヤンネル領域との上に
    形成された第１絶縁層と、 前記第１絶縁層上に形成され、前記ドレイン領域の一部
    分とオーバーラツプする第１導電層と、 前記第１導電層上に形成された第２絶縁層と、 前記第２絶縁層上に形成された第２導電層とを備え、 前記チヤンネル領域が負の初期しきい電圧を持つデプレ
    ツシヨン型のフローテイングゲートトランジスタから成
    り、 前記メモリセルのプログラム時に、前記メモリセルとビ
    ットライン間にあるメモリセルのワードラインへは、前
    記負の初期しきい電圧に対応して低減された第１電圧の
    パスパルスが印加され、前記メモリセルが接続されるビ
    ットラインへは、前記負の初期しきい電圧に対応して低
    減された第２電圧のプログラムパルスが印加され、選択
    されないビットラインへは、前記第１電圧に対応して低
    減された消去防止の第３電圧が印加されることを特徴と
    する半導体メモリ装置。
  2. 【請求項２】前記メモリセルのプログラム時に、更に、
    前記メモリセルと接地間のメモリセルのワードラインへ
    は、前記第２電圧に対応したプログラム防止の第４電圧
    が印加されることを特徴とする請求項１記載の半導体メ
    モリ装置。
  3. 【請求項３】前記半導体基板は、第２導電型の半導体基
    板上に形成されたウエル領域であって、前記メモリセル
    に記憶されたデータの読み出し時に、前記ウエル領域に
    第５電圧のバックバイアスが印加されて、OFF状態のメ
    モリセルの電流を遮断することを特徴とする請求項１記
    載の半導体メモリ装置。
  4. 【請求項４】前記チヤンネル領域の初期しきい電圧は−
    １ボルトから−５ボルトであり、約−３ボルトである場
    合には、前記第１電圧は約15ボルト、前記第２電圧は約
    13ボルト、第３電圧は約４ボルト、第４電圧は約５ボル
    トであることを特徴とする請求項２記載の半導体メモリ
    装置。
  5. 【請求項５】列状に配列された複数のビツトラインBL1
    〜BLlと、 各々が各ドレイン・ソース通路で直列に接続されたスト
    リング選択トランジスタと複数のフローテイングゲート
    トランジスタと接地選択トランジスタとを持ち、前記フ
    ローテイングゲートトランジスタがチヤンネル領域が負
    の初期しきい電圧を持つデプレツシヨン型のフローテイ
    ングゲートトランジスタであつて、行と列とに配列され
    た複数のメモリストリングMS11〜MSmlと、 同一の列にある各メモリストリング内のストリング選択
    トランジスタのドレインと接地選択トランジスタのソー
    スとが各々対応する列のビツトラインと接地とに接続さ
    れて、同一行にある各メモリストリング内のストリング
    選択トランジスタのゲートとフローテイングゲートトラ
    ンジスタの各制御ゲートと接地選択トランジスタのゲー
    トとが各々ストリング選択ラインとワードラインと接地
    選択ラインとに接続されたメモリセルアレイ10と、 各行のメモリストリングからの前記ストリング選択ライ
    ンとワードラインと接地選択ラインとに接続されて、消
    去とプログラムと読出しとの各動作に対応して、入力ア
    ドレスにより特定された一つの行にあるメモリストリン
    グから伸びる選択されたワードラインと非選択のワード
    ライン及びストリングと接地選択ラインに所定の電圧を
    印加する行選択回路60と、 前記各ビツトラインと接続されて、プログラム動作中に
    プリチヤージ信号に応答して各ビツトラインに消去防止
    電圧をプリチヤージするプリチヤージ回路50と、 前記ビツトラインとデータライン57との間に接続され
    て、プログラム動作及び読出し中には入力アドレスによ
    り選択されたビツトラインを前記データラインに電気的
    に連結し、消去動作中には全てのビツトラインを前記デ
    ータラインに連結する列選択手段70と、 前記データラインと接続されて、消去動作中に消去信号
    に応答して全てのビツトラインを接地する接地選択回路
    35と、 前記データラインと接続されて、プログラム動作中に前
    記選択されたビツトラインに入力データに応答してプロ
    グラム電圧又は消去防止電圧を提供するプログラム制御
    手段90とを備え、 前記プログラム制御手段90は、 入力データとプリチヤージ信号とに応答して第１論理信
    号と第２論理信号とを提供するゲート94と、 前記データライン57とプログラム電圧Vpgmとの間にドレ
    イン・ソース通路が接続された第１トランジスタ91と、 前記データライン57と消去防止電圧Veiとの間にドレイ
    ン・ソース通路が接続された第２トランジスタ92と、 前記ゲート94と第１トランジスタ91のゲートとの間に接
    続され、前記第１論理信号に応答して前記第１トランジ
    スタ91を導通する高電圧スイツチ回路110と、 前記ゲート94と前記第２トランジスタ92のゲートとの間
    に接続され、前記第２論理信号とプリチヤージ信号とに
    応答して前記第２トランジスタを導通するANDゲート100
    とを備えることを特徴とする電気的に消去及びプログラ
    ム可能な半導体メモリ装置。
  6. 【請求項６】メモリセルアレイ10内にある前記各フロー
    テイングゲートトランジスタは、ほぼ−１から−５ボル
    トの初期しきい電圧を持つＮチヤンネルMOSトランジス
    タであることを特徴とする請求項５記載の電気的に消去
    及びプログラム可能な半導体メモリ装置。
  7. 【請求項７】消去動作中には、前記選択されたワードラ
    インに消去電圧を印加し、前記ストリング選択ラインと
    前記非選択のワードラインとにこれらと接続されたトラ
    ンジスタを導通するために導通電圧を印加し、接地選択
    ラインに接地電圧を印加し、 プログラム動作中には、前記選択されたワードラインに
    接地電圧を印加し、前記ストリング選択ラインと選択さ
    れたワードラインとの間の非選択のワードラインと前記
    ストリング選択ラインとに、これらと接続されたトラン
    ジスタを導通するために前記消去電圧より低く前記プロ
    グラム電圧より高いパス電圧を印加し、前記選択された
    ワードラインと接地選択ラインとの間の非選択のワード
    ラインに導通電圧を印加し、前記接地選択ラインに接地
    電圧を印加し、 読出し動作中には、前記選択されたワードラインに接地
    電圧を印加し、ストリング及び接地選択ラインと全ての
    非選択のワードラインに導通電圧を印加することを特徴
    とする請求項６記載の電気的に消去及びプログラム可能
    な半導体メモリ装置。
  8. 【請求項８】前記メモリセルアレイ10は、Ｎ型半導体基
    板上に形成されたＰ型ウエル領域に配置されることを特
    徴とする請求項６記載の電気的に消去及びプログラム可
    能な半導体メモリ装置。
  9. 【請求項９】バツクバイアス発生器200が前記Ｐ型ウエ
    ル領域に接続され、前記Ｐ型ウエル領域に負のバイアス
    電圧を提供することを特徴とする請求項８記載の電気的
    に消去及びプログラム可能な半導体メモリ装置。
  10. 【請求項１０】前記バツクバイアス発生器200は、 読出し動作時にバツクバイアス電圧を発生するチヤージ
    ポンプ回路210と、前記バツクバイアス電圧を一定に調
    節するバツクバイアス調節回路220と、消去及びプログ
    ラム動作時に、前記バツクバイアス電圧の発生を禁止す
    るバツクバイアスデイスチヤージ回路230とを備えるこ
    とを特徴とする請求項９記載の電気的に消去及びプログ
    ラム可能な半導体メモリ装置。
  11. 【請求項１１】前記消去電圧は約19ボルトであり、前記
    導通電圧は約４ボルトであり、前記パス電圧は約15ボル
    トであり、前記プログラム電圧は約13ボルトであること
    を特徴とする請求項７記載の電気的に消去及びプログラ
    ム可能な半導体メモリ装置。
  12. 【請求項１２】列状に配列された複数のビツトラインBL
    1〜BLlと、 各々が各ドレイン・ソース通路を直列に接続するストリ
    ング選択トランジスタと複数のフローテイングゲートト
    ランジスタと接地選択トランジスタとを持つており、前
    記フローテイングゲートトランジスタがチヤンネル領域
    が負の初期しきい電圧を持つデプレツシヨン型のフロー
    テイングゲートトランジスタであつて、行と列とに配列
    された複数のメモリストリングMS11〜MSmlと、 同一列にある各メモリストリング内のストリング選択ト
    ランジスタのドレインと接地選択トランジスタのソース
    とが各々対応する列のビツトラインと接地との間に接続
    され、同一行にある各メモリストリング内のストリング
    選択トランジスタのゲートとフローテイングゲートトラ
    ンジスタの各制御ゲートと接地選択トランジスタのゲー
    トとが各々ストリング選択ラインとワードラインと接地
    選択ラインとに接続されたメモリセルアレイ10と、 各行のメモリストリングからの前記ストリング選択ライ
    ンとワードラインと接地選択ラインとに接続されて、入
    力アドレスにより特定された一つの行にあるメモリスト
    リングに接続されたワードライン中の一つを選択し、消
    去動作前に行われるセル状態の感知動作中に、前記選択
    ワードラインと接続された各選択フローテイングゲート
    のプログラムの有無を判別するため、前記選択されたワ
    ードラインに読出し電圧を印加して、前記特定されたメ
    モリストリングの非選択のワードラインと接地及びスト
    リング選択ラインに、このラインと接続されたトランジ
    スタを導通するため導通電圧を印加し、ページ消去動作
    中に、前記選択されたワードラインに消去電圧を印加し
    て、前記特定されたメモリストリングの非選択のワード
    ラインとストリング選択ラインに、このラインと接続さ
    れたトランジスタを導通するため導通電圧を印加し、前
    記接地選択ラインに接地電圧を印加する行選択手段60
    と、 前記各ビツトラインと接続されて、前記セル感知動作中
    に各ビツトラインを所定の過剰消去防止電圧でプリチヤ
    ージするプリチヤージ回路50と、 前記各ビツトラインと接続されて、前記セル感知動作中
    に前記各選択フローテイングゲートのプログラムの有無
    に応答する前記各選択フローテイングゲートと連結され
    た各ビツトラインの電圧状態に対応して、プログラム有
    の場合は前記各ビツトラインを接地電圧にラッチし、プ
    ログラム無の場合は前記各ビツトラインを前記所定の過
    剰消去防止電圧にラツチするラツチ手段40とを備えるこ
    とを特徴とする電気的に消去及びプログラム可能な半導
    体メモリ装置。
  13. 【請求項１３】前記読出し電圧は接地電圧であり、前記
    導通電圧は電源電圧であり、前記消去電圧は約19ボルト
    であり、前記過剰消去防止電圧は約４ボルトであること
    を特徴とする請求項12記載された電気的に消去及びプロ
    グラム可能な半導体メモリ装置。
  14. 【請求項１４】列配列された複数のビツトラインBL1〜B
    Llと、 各々が各ドレイン・ソース通路を直列に接続するストリ
    ング選択トランジスタと複数のフローテイングゲートト
    ランジスタと接地選択トランジスタとを持ち、前記フロ
    ーテイングゲートトランジスタがチヤンネル領域が負の
    初期しきい電圧を持つデプレツシヨン型のフローテイン
    グゲートトランジスタであつて、行と列とに配列された
    複数のメモリストリングMS11〜MSmlと、 同一列にある各メモリストリング内のストリング選択ト
    ランジスタのドレインと接地選択トランジスタのソース
    とが各々対応する列のビツトラインと接地との間に接続
    され、同一行にある各メモリストリング内のストリング
    選択トランジスタのゲートとフローテイングゲートトラ
    ンジスタの各制御ゲートと接地選択トランジスタのゲー
    トとが各々ストリング選択ラインとワードラインと接地
    選択ラインとに接続されたメモリセルアレイ10と、 各行のメモリストリングからの前記ストリング選択ライ
    ンとワードラインと接地選択ラインとに接続されて、プ
    ログラム動作中に入力アドレスにより特定された一つの
    行にあるメモリストリングに接続された一つの選択され
    たワードラインに接地電圧を印加し、前記選択されたワ
    ードラインと特定されたメモリストリングのストリング
    選択ラインとの間の非選択のワードラインと前記ストリ
    ング選択ラインとにパス電圧を印加する行選択手段60
    と、 前記各ビツトラインとデータライン57との間に接続され
    て、プログラム動作中に前記入力アドレスにより選択さ
    れた一つのビツトラインを前記データラインに電気的に
    連結する列選択回路70と、 各ビツトラインに接続されて、プログラム動作中にプリ
    チヤージ信号に応答して各ビツトラインを消去防止電圧
    で充電するためのプリチヤージ回路50と、 前記データラインに接続されて、プログラム動作中に入
    力データに応答して前記選択されたビツトラインにプロ
    グラム電圧又は消去防止電圧を提供するプログラム制御
    回路90とを備え、 前記プログラム制御回路90は、 入力データとプリチヤージ信号とに応答して、第１論理
    信号と第２論理信号とを提供するゲート94と、 前記データライン57とプログラム電圧Vpgmとの間にドレ
    イン・ソース通路が接続された第１トランジスタ91と、 前記データライン57と消去防止電圧Veiとの間にドレイ
    ン・ソース通路が接続された第２トランジスタ92と、 前記ゲート94と前記第１トランジスタ91のゲートとの間
    に接続されて、前記第１論理信号に応答して前記第１ト
    ランジスタ91を導通する高電圧スイツチ回路110と、 前記ゲート94と前記第２トランジスタ92のゲートとの間
    に接続されて、前記第２論理信号とプリチヤージ信号に
    応答して前記第２トランジスタを導通するANDゲート100
    とを備えることを特徴とする電気的に消去及びプログラ
    ム可能な半導体メモリ装置。
  15. 【請求項１５】プログラム動作中に、前記選択されたワ
    ードラインと特定されたメモリストリングの接地選択ラ
    インとの間の非選択のワードラインに所定電圧を印加
    し、前記接地選択ラインに接地電圧を印加することを特
    徴とする請求項14記載の電気的に消去及びプログラム可
    能な半導体メモリ装置。
  16. 【請求項１６】メモリセルアレイ10内にある前記各フロ
    ーテイングゲートトランジスタは、ほぼ−１から−５ボ
    ルトの初期しきい電圧を持つＮチヤンネルMOSトランジ
    スタであることを特徴とする請求項15記載の電気的に消
    去及びプログラム可能な半導体メモリ装置。
  17. 【請求項１７】前記パス電圧は約15ボルトであり、前記
    所定電圧は５ボルトの電源電圧であり、前記プログラム
    電圧は約13ボルトであり、前記消去防止電圧は約４ボル
    トであることを特徴とする請求項16記載の電気的に消去
    及びプログラム可能な半導体メモリ装置。
  18. 【請求項１８】列配列された複数のビツトラインBL1〜B
    Llと、各々が各ドレイン・ソース通路を直列に接続する
    ストリング選択トランジスタと複数のフローテイングゲ
    ートトランジスタと接地選択トランジスタとを持ち、行
    と列とに配列された複数のメモリストリングMS11〜MSml
    と、同一列の各メモリストリング内のストリング選択ト
    ランジスタのドレインと接地選択トランジスタのソース
    とが各々対応する列のビツトラインと接地との間に接続
    され、同一行の各メモリストリング内のストリング選択
    トランジスタのゲートとフローテイングゲートトランジ
    スタの各制御ゲートと接地選択トランジスタのゲートと
    が各々ストリング選択ラインとワードラインと接地選択
    ラインとに接続されたメモリセルアレイ10とを備える電
    気的に消去及びプログラム可能な半導体メモリ装置で、 一つの行にある選択されたメモリストリングに接続され
    た複数のワードライン中の、一つの選択されたワードラ
    インに接続されたフローテイングゲートトランジスタを
    消去する方法であつて、 前記フローテイングゲートトランジスタがチヤンネル領
    域が負の初期しきい電圧を持つデプレツシヨン型のフロ
    ーテイングゲートトランジスタであつて、 前記ビツトラインの全てを接地し、 前記選択されたワードラインに消去電圧を印加し、 前記選択されたメモリストリングと接続された非選択の
    ワードラインとストリング選択ラインとに、これらと接
    続されたトランジスタを導通するための導通電圧を印加
    し、 前記選択されたメモリストリングと接続された接地選択
    ラインを接地することを特徴とする電気的に消去及びプ
    ログラム可能な半導体メモリ装置における消去方法。
  19. 【請求項１９】前記メモリセルアレイ10内の前記各フロ
    ーテイングゲートトランジスタは、−１から−５ボルト
    の初期しきい電圧を持つＮチヤンネルMOSトランジスタ
    であることを特徴とする請求項18記載の電気的に消去及
    びプログラム可能な半導体メモリ装置における消去方
    法。
  20. 【請求項２０】前記消去電圧は約19ボルトであり、前記
    導通電圧は５ボルトの電源電圧であることを特徴とする
    請求項19記載の電気的に消去及びプログラム可能な半導
    体メモリ装置における消去方法。
  21. 【請求項２１】配列された複数のビツトラインBL1〜BLl
    と、各々が各ドレイン・ソース通路を直列に接続するス
    トリング選択トランジスタと複数のフローテイングゲー
    トトランジスタと接地選択トランジスタを持ち、行と列
    とに配列された複数のメモリストリングMS11〜MSmlと、
    同一列の各メモリストリング内のストリング選択トラン
    ジスタのドレインと接地選択トランジスタのソースとが
    各々対応する列のビツトラインと接地との間に接続さ
    れ、同一行の各メモリストリング内のストリング選択ト
    ランジスタのゲートとフローテイングゲートトランジス
    タの各制御ゲートと接地選択トランジスタのゲートとが
    各々ストリング選択ラインとワードラインと接地選択ラ
    インとに接続されたメモリセルアレイ10とを備える電気
    的に消去及びプログラム可能な半導体メモリ装置で、 一つの行にある選択されたメモリストリングに接続され
    た複数のワードライン中の、一つの選択されたワードラ
    インと接続されたフローテイングゲートトランジスタを
    消去する方法であつて、 前記フローテイングゲートトランジスタがチヤンネル領
    域が負の初期しきい電圧を持つデプレツシヨン型のフロ
    ーテイングゲートトランジスタであつて、 前記選択されたワードラインと接続された各フローテイ
    ングゲートトランジスタのプログラム又は消去の状態を
    判別し、 該判別により感知された各ビツトラインの電圧状態に対
    応して、プログラムされているフローテイングゲートト
    ランジスタと連結されたビツトラインを第１電圧でラツ
    チし、消去されているフローテイングゲートトランジス
    タと連結されたビツトラインを過剰消去防止電圧でラツ
    チし、 前記選択されたワードラインと接続されたフローテイン
    グゲートトランジスタを消去することを特徴とする電気
    的に消去及びプログラム可能な半導体メモリ装置におけ
    る消去方法。
  22. 【請求項２２】前記メモリセルアレイ10内の前記各フロ
    ーテイングゲートトランジスタは、−１から−５ボルト
    の初期しきい電圧を持つＮチヤンネルMOSトランジスタ
    であることを特徴とする請求項21記載の電気的に消去及
    びプログラム可能な半導体メモリ装置における消去方
    法。
  23. 【請求項２３】前記判別工程は、前記ビツトライン全て
    を前記過剰消去防止電圧で充電する工程と、前記選択さ
    れたワードラインに接地電圧の読出し電圧を印加する工
    程と、前記選択されたメモリストリングと接続されたス
    トリング及び接地選択ラインと非選択のワードラインと
    に、これらと接続されたトランジスタを導通するために
    導通電圧を印加する工程とを備え、 前記消去工程は、前記選択されたワードラインに消去電
    圧を印加する工程と、前記接地選択ラインに接地電圧を
    印加する工程とを備えることを特徴とする請求項21記載
    の電気的に消去及びプログラム可能な半導体メモリ装置
    における消去方法。
  24. 【請求項２４】前記過剰消去防止電圧は約４ボルトであ
    り、導通電圧は５ボルトの電源電圧であり、前記消去電
    圧は約19ボルトであることを特徴とする請求項23記載の
    電気的に消去及びプログラム可能な半導体メモリ装置に
    おける消去方法。
  25. 【請求項２５】配列された複数のビツトラインBL1〜BLl
    と、各々が各ドレイン・ソース通路を直列に接続するス
    トリング選択トランジスタと複数のフローテイングゲー
    トトランジスタと接地選択トランジスタを持ち、行と列
    とに配列された複数のメモリストリングMS11〜MSmlと、
    同一列の各メモリストリング内のストリング選択トラン
    ジスタのドレインと接地選択トランジスタのソースとが
    各々対応する列のビツトラインと接地との間に接続さ
    れ、同一行の各メモリストリング内のストリング選択ト
    ランジスタのゲートとフローテイングゲートトランジス
    タの各制御ゲートと接地選択トランジスタのゲートとが
    各々ストリング選択ラインとワードラインと接地選択ラ
    インとに接続されたメモリセルアレイ10とを備える電気
    的に消去及びプログラム可能な半導体メモリ装置で、 一つの行にある選択されたメモリストリングに接続され
    た複数のワードライン中の、一つの選択されたワードラ
    インと接続されたフローテイングゲートトランジスタを
    プログラムする方法であつて、 前記フローテイングゲートトランジスタがチヤンネル領
    域が負の初期しきい電圧を持つデプレツシヨン型のフロ
    ーテイングゲートトランジスタであつて、 前記ビツトラインを消去防止電圧で充電し、前記選択さ
    れたフローティングゲートトランジスタをプログラムす
    る場合に、 前記選択されたワードラインを接地し、 前記選択されたメモリストリングのストリング選択ライ
    ンと前記選択されたワードラインとの間の非選択のワー
    ドラインに前記負の初期しきい電圧に対応して低減され
    た第１電圧のパス電圧を印加し、 選択されたビツトラインに前記負の初期しきい電圧に対
    応して低減された第２電圧のプログラムパルスを印加
    し、 前記選択されたワードラインと前記選択されたメモリス
    トリングの接地選択ラインとの間にある非選択のワード
    ラインにこれらと接続されたトランジスタを導通するた
    めに、前記第２電圧に対応する導通電圧を印加し、 前記接地選択ラインを接地し、 前記消去防止電圧は前記第１電圧に対応して低減された
    電圧であることを特徴とする電気的に消去及びプログラ
    ム可能な半導体メモリ装置におけるプログラム方法。
  26. 【請求項２６】前記メモリセルアレイ10内の各フローテ
    イングゲートトランジスタは、−１から−５ボルトの初
    期しきい電圧を持つＮチヤンネルMOSトランジスタであ
    ることを特徴とする請求項25記載の電気的に消去及びプ
    ログラム可能な半導体メモリ装置におけるプログラム方
    法。
  27. 【請求項２７】前記消去防止電圧は約４ボルトであり、
    前記パス電圧は約15ボルトであり、前記導通電圧は５ボ
    ルトの電源電圧であり、前記プログラムパルスは約13ボ
    ルトであることを特徴とする請求項26記載の電気的に消
    去及びプログラム可能な半導体メモリ装置におけるプロ
    グラム方法。
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